JP5040014B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関するものであり、特にメモリ回路やロジック回路などの負荷回路に内部電源電圧を供給する内部電圧発生回路に関する。

半導体集積回路装置に用いられる内部電圧発生回路では、負荷電流の変動によらず一定の内部電源電圧が生成されるような回路上の工夫が必要となる。

たとえば、特開２００５−２０２７８１号公報（特許文献１）に開示される電圧レギュレータでは、第１の増幅器、第２の増幅器、Ｐ−ＭＯＳＦＥＴおよび位相補償用キャパシタによってメインループが形成され、第３の増幅器、直流成分カット用キャパシタおよびＰ−ＭＯＳＦＥＴによってサブループが形成される。第３の増幅器によるサブループによって、負荷電流が高速に上昇しても出力電圧の変動量を小さくできる。第２の増幅器は、第１の増幅器で増幅された信号のゲインをさらに上げたいときに用いられる。

また、特開２００５−７１０６７号公報（特許文献２）に開示される電圧発生回路は、縦続接続された２段の差動増幅回路を有する誤差増幅器と、縦続接続されたインバータ回路を有する制御回路とを含む。制御回路は、ドライバ用のＰチャネルＭＯＳＦＥＴのゲート電圧とインバータ回路の動作閾値電圧との高低関係に応じて、差動増幅回路の双方を駆動するか、あるいは後段の差動増幅回路のみを駆動するかを制御する。

したがって、内部回路の動作電流が大きい場合には、差動増幅回路が双方とも駆動されることによって誤差増幅器のゲインが高くなるため、内部回路の動作状態の変化に対する応答性を高めることができるとともに、内部回路への電流供給能力を向上することができる。また、内部回路の動作電流が小さい場合には差動増幅回路は駆動されないため、２段の差動増幅回路が常に駆動されている場合と比較すると、誤差増幅器における電流消費量を抑制することができる。

また、特開２００５−３１６９５９号公報（特許文献３）に開示される定電圧回路は、直流利得を大きくした第１の誤差増幅器と、高速な応答特性を有する第２の誤差増幅器とを備える。出力電圧の変動に対して第１および第２の各誤差増幅器によって出力電圧制御トランジスタの動作制御を行なう。第１の誤差増幅器は、定電流源をなすＮＭＯＳトランジスタのドレイン電流ができるだけ小さくなるように設計される。また、第２の誤差増幅器は、定電流源をなすＮＭＯＳトランジスタのドレイン電流ができるだけ大きくなるように設計される。
特開２００５−２０２７８１号公報 特開２００５−７１０６７号公報 特開２００５−３１６９５９号公報

集積回路用の内部電圧発生回路では、内部回路で急激に消費電流が増加した場合でも、それに急峻に応答して大きな電流を内部回路に供給することによって、一定の内部電源電圧を保つことが要求される。さらに、近年では以下の事情から、より厳しい条件にまで対応可能なように、回路の高速応答性と高駆動能力が実現されなければならない。

第１には、最先端の半導体プロセスでは、微細化が進むに連れて電源電圧に占めるトランジスタのしきい値電圧の比率が上昇してきている点が挙げられる。たとえば、６５ｎｍプロセスを例に取ると、内部電源電圧１．０Ｖに対してＰＭＯＳとＮＭＯＳのしきい値電圧の和が、最も厳しい条件では０．８Ｖ以上になっている。このため、従来よりも高精度の内部電源電圧が必要とされる。

第２に、従来、マイクロプロセッサ、動画処理機能、メモリなどは、それぞれ別チップで構成されてシステムボード上で配線されていたのに対して、近年ではそれらの機能を同一チップに集積するＳｏＣ（システムオンチップ）が用いられるようになってきた点が挙げられる。ＳｏＣが採用される理由は、機器の小型化、配線の単純化、高速化、低消費電力化などのためである。

この点で、内部電源電圧を別のレギュレータチップで発生して供給するというこれまでの手法では、ＳｏＣに要求される内部電源電圧の精度を満たすことはできない。レギュレータチップからＳｏＣまでの内部電源配線の配線抵抗による電圧降下や、内部電源配線のインダクタンス成分によるノイズの影響を受けるからである。

したがって、内部電圧発生回路をＳｏＣにオンチップで搭載する必要がある。そして、オンチップで搭載可能なように、内部電圧発生回路を、従来よりも小型化する必要がある。さらに、ＳｏＣの低消費電力化のため、内部電圧発生回路に供給される外部電源電圧を、内部電源電圧と同程度まで低減する必要がある。

このような、高精度、回路の小型化、低電圧化という観点では、前述の先行技術文献に開示された技術では十分でない。

したがって、本発明の目的は、高精度な内部電圧発生回路を搭載した半導体集積回路装置を提供することである。より具体的な本発明の目的は、低電圧下でも安定した内部電源電圧を発生できるように、負荷電流の変動に対して高速応答するとともに、十分な駆動電流を供給できる内部電圧発生回路を提供することである。さらに、回路の小型化が可能なように、なるべく簡単な構成でそれらの機能を実現することである。

本発明は、負荷回路と、前記負荷回路を駆動するための内部電源電圧を発生する内部電圧発生回路とを備える半導体集積回路装置である。そして、内部電圧発生回路は、基準電圧を発生する基準電圧発生回路と、基準電圧を参照して内部電源電圧を生成するレギュレータ回路とを含む。ここで、レギュレータ回路は、内部電源電圧と基準電圧との差を検知増幅するプリアンプ回路と、プリアンプ回路からの出力の振幅を制限するクランプ回路と、クランプ回路によって制限されたプリアンプ回路の出力を増幅して、制御信号を生成するメインアンプ回路と、制御信号に応じて、内部電源電圧を生成するドライバ回路とを有する。

本発明によれば、基準電圧とフィードバックされた内部電源電圧との誤差が、プリアンプ回路およびメインアンプ回路の２段階で増幅される。したがって、負荷電流の変動に応じて、十分な駆動電流を素早く高精度に供給することができる。さらに、プリアンプ回路からの出力の振幅を制限するクランプ回路を設けるという簡単な回路構成によって、負荷電流が急激に変動する場合でも、安定な動作を実現できる。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

［実施の形態１］
図１は、本発明の実施の形態１として、半導体集積回路装置１の概略的な構成を示す平面図である。

図１を参照して、半導体集積回路装置１は、半導体基板２の主面上に形成されたメモリ回路３、ロジック回路４、およびアナログ回路５などの負荷回路と、内部電圧発生回路６とを含む。また、半導体基板２の主面上の周縁部にはボンディングパッド７が設けられている。

ロジック回路４は、ＣＰＵ（Central Processing Unit）の他、画像処理、ネットワーク処理など用途に応じたさまざまな回路を含む。アナログ回路５は、アナログ・デジタル変換器、デジタル・アナログ変換器、インターフェイス回路、ＰＬＬ／ＤＬＬ（Phase/Delay Locked Loop）などの回路を含む。また、メモリ回路３は、ロジック回路４と隣接して配置され、ロジック回路４などから与えられたデータを保持する。さらに、メモリ回路３は、保持しているデータをロジック回路４などへ出力する。

内部電圧発生回路６は、各負荷回路３，４，５に隣接して配置され、負荷回路３，４，５の駆動に必要な内部電源電圧を生成する。生成された内部電源電圧は、電源配線９（図１の破線の矢印で表示する。）を介して各負荷回路３，４，５に供給される。内部電圧発生回路６の駆動に必要な外部電源電圧ＶＤＤは、ボンディングパッド７ａから、電源配線８（図１の太い実線で表示する。）を介して内部電圧発生回路６に供給される。

図２は、図１に示す内部電圧発生回路６の構成を示すブロック図である。
図２を参照して、内部電圧発生回路６は、定電流発生回路１０と、基準電圧発生回路２０と、複数のレギュレータ回路３０とを含む。定電流発生回路１０および基準電圧発生回路２０は、集積回路のレイアウトに応じて、半導体集積回路装置１に少なくとも１つずつ設けられる。レギュレータ回路３０は、各負荷回路３，４，５に応じた内部電源電圧を供給するために、半導体集積回路装置１に複数個設けられる。

定電流発生回路１０は、外部電源電圧ＶＤＤによって駆動され、外部電源電圧ＶＤＤの変動によらない一定の電流ｉを生成する。そして、定電流発生回路１０は、中間電圧ＩＣＯＮＳＴを基準電圧発生回路２０に出力する。

基準電圧発生回路２０は、後述するようにカレントミラーによって定電流発生回路１０で生成された電流ｉをコピーする。コピーされた電流ｉは、複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３に変換される。基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３は、それぞれアナログ回路５、メモリ回路３、ＣＰＵなどのロジック回路４に供給する内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２，ＶＩＮＴ３の目標値になる。

従来は、各負荷回路３，４，５に一律の内部電源電圧が供給されていた。これに対して、ＳｏＣ用の内部電圧発生回路６は、各負荷回路３，４，５に適した内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２，ＶＩＮＴ３を生成して各負荷回路３，４，５に供給する。

具体的に、ＣＰＵなどのロジック回路４では、できるだけ消費電力を減らしたいので、最も低い内部電源電圧ＶＩＮＴ３が用いられる。内部電源電圧ＶＩＮＴ３は、たとえば、１．０ボルトである。また、メモリ回路３は、動作マージンを大きくとるために、ＭＯＳトランジスタの酸化膜信頼性の許す限り高い内部電源電圧ＶＩＮＴ２で駆動される。内部電源電圧ＶＩＮＴ２は、たとえば、１．０５ボルトである。また、アナログ回路５については、あえて動作電圧を下げる必要はない。アナログ回路５に用いられる内部電源電圧ＶＩＮＴ１は、たとえば、１．２ボルトに設定される。内部電圧発生回路６を駆動する外部電源電圧ＶＤＤは、これらの内部電源電圧ＶＩＮＴ１〜ＶＩＮＴ３から余裕を見て、たとえば、１．５ボルトに設定される。

図２の複数のレギュレータ回路３０は、それぞれ、目標の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３に等しくなるように、フィードバック制御によって内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２，ＶＩＮＴ３を出力する。負荷回路３，４，５の消費電流が急激に増加した場合には、レギュレータ回路３０は、その変化に急峻に対応して大きな電流を負荷回路３，４，５に供給する。これによって、内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２，ＶＩＮＴ３の電圧ドロップをできるだけ少なくなるように制御する。なお、複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を総称するとき、または不特定のものを示すとき、基準電圧ＶＲＥＦと記載する。同様に、複数の内部電源電圧ＶＩＮＴ１，ＶＩＮＴ２，ＶＩＮＴ３を総称するとき、または不特定のものを示すとき、内部電源電圧ＶＩＮＴと記載する。

図３は、図２に示す定電流発生回路１０および基準電圧発生回路２０の具体的な構成例を示す回路図である。

図３を参照して、定電流発生回路１０は、抵抗素子Ｒ１と、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４とを含む。まず、これらの接続について説明する。

図３のＭＯＳトランジスタＱ１およびＱ３は、この順序で、電源ノードＶＤＤと接地ノードＶｓｓとの間に直列に接続される。また、抵抗素子Ｒ１、ＭＯＳトランジスタＱ２およびＱ４も、この順序で、電源ノードＶＤＤと接地ノードＶｓｓとの間に直列接続される。ＭＯＳトランジスタＱ１のゲートおよびドレインと、ＭＯＳトランジスタＱ２のゲートは、ノードＮ１に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ともにＭＯＳトランジスタＱ４のドレインに接続される。

次に、定電流発生回路１０の動作について説明する。図３で、ＭＯＳトランジスタＱ３，Ｑ４はカレントミラー回路を構成する。したがって、ＭＯＳトランジスタＱ３およびＱ４の形状および特性が等しい場合には、ＭＯＳトランジスタＱ１，Ｑ３に流れる電流ｉと、抵抗素子Ｒ１、ＭＯＳトランジスタＱ２，Ｑ４に流れる電流ｉは等しい。

この電流ｉは、抵抗素子Ｒ１に生じる電圧ＶＲ１を抵抗素子Ｒ１の抵抗値で割った値に等しい。そして、この電圧ＶＲ１は、ＭＯＳトランジスタＱ１のゲート・ソース間電圧から、ＭＯＳトランジスタＱ２のゲート・ソース間電圧を減じた値に等しい。この結果、電流ｉは、ＭＯＳトランジスタＱ１，Ｑ２のチャネル幅およびチャネル長、抵抗素子Ｒ１の抵抗値、ゲート容量、ならびにキャリア移動度によって決まる一定電流となる。したがって、電流ｉは、外部電源電圧ＶＤＤとは無関係に決まる。

図３の基準電圧発生回路２０は、カレントミラーによって電流ｉをコピーするためのＰチャネルＭＯＳトランジスタＱ５と、縦続接続された複数のＰチャネルＭＯＳトランジスタＱ６〜Ｑ１０と、電流増幅バッファ回路２６と、抵抗素子Ｒ２とを含む。ここで、電流増幅バッファ回路２６は、ＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２と、ＮチャネルＭＯＳトランジスタＱ１３〜Ｑ１５とを含む。まず、これらの接続について説明する。

基準電圧発生回路２０のＭＯＳトランジスタＱ５は、電源ノードＶＤＤとノードＮ２との間に接続され、そのゲートは、ノードＮ１に接続される。ノードＮ２と接地ノードＶｓｓとの間には、ＭＯＳトランジスタＱ６〜Ｑ１０がこの順で直列に接続される。ＭＯＳトランジスタＱ６〜Ｑ１０のゲートは接地ノードＶｓｓに接続される。

電流増幅バッファ回路２６を構成するＭＯＳトランジスタＱ１１およびＱ１３は、電源ノードＶＤＤとノードＮ３との間にこの順で接続される。同様に、ＭＯＳトランジスタＱ１２およびＱ１４も、電源ノードＶＤＤとノードＮ３との間にこの順で接続される。ノードＮ３と接地ノードＶｓｓには、ＭＯＳトランジスタＱ１５が設けられる。

ここで、ＭＯＳトランジスタＱ１１およびＱ１２のゲートは、ともにＭＯＳトランジスタＱ１１のドレインに接続される。ＭＯＳトランジスタＱ１３のゲートはノードＮ２に接続される。ＭＯＳトランジスタＱ１４のゲートおよびドレインはノードＮ４に接続される。また、ＭＯＳトランジスタＱ１５のゲートにはバイアス電圧ＢＩＡＳＬが与えられる。

抵抗素子Ｒ２は、ノードＮ４と接地ノードＶｓｓとの間に接続される。ノードＮ４から基準電圧ＶＲＥＦ１が取り出され、抵抗素子Ｒ２に設けられるノードＮ５，Ｎ６から、抵抗素子Ｒ２に印加される電圧を分圧して、基準電圧ＶＲＥＦ２，ＶＲＥＦ３がそれぞれ取り出される。

このような構成の基準電圧発生回路２０の動作について次に説明する。
図３のＭＯＳトランジスタＱ５は、ＭＯＳトランジスタＱ１とカレントミラー回路を構成している。したがって、ＭＯＳトランジスタＱ５の形状および特性がＭＯＳトランジスタＱ１と等しい場合、ＭＯＳトランジスタＱ５には、ＭＯＳトランジスタＱ１を流れる電流ｉと等しい一定電流が流れる。

この一定電流ｉを受けて、従属接続されたＭＯＳトランジスタＱ６〜Ｑ１０は、電流電圧変換を行って一定の基準電圧ＶＲＥＦ０を生成する。すなわち、ＭＯＳトランジスタＱ６〜Ｑ９は、ロングチャネルトランジスタによって構成され、全体として抵抗値Ｒを有する抵抗素子２２として機能する。また、ダイオード接続されたＭＯＳトランジスタＱ１０は、閾値電圧Ｖｔｈを有するダイオード素子２４として機能する。したがって、基準電圧ＶＲＥＦ０は、これらの電流ｉ、抵抗値Ｒ、および閾値電圧Ｖｔｈを用いて、
ＶＲＥＦ０＝ｉ・Ｒ＋Ｖｔｈ
に従って決定される。なお、定電流発生回路１０によって生成される電流ｉの温度依存性は、抵抗素子２２およびダイオード素子２４によって調整される。したがって、基準電圧ＶＲＥＦ０は、温度に依存しないほぼ一定の値になる。

電流増幅バッファ回路２６は、差動増幅回路の反転入力端子と出力端子とが直結されたボルテージフォロア回路である。具体的には、ＭＯＳトランジスタＱ１３，Ｑ１４が差動増幅回路の入力段の差動対を構成し、ＭＯＳトランジスタＱ１１，Ｑ１２がカレントミラー回路を構成し、ＭＯＳトランジスタＱ１５が電流源を構成する。そして、ＭＯＳトランジスタＱ１３のゲートが正相入力端子（非反転入力端子）に対応し、ＭＯＳトランジスタＱ１４のゲートが逆相入力端子（反転入力端子）に対応し、ＭＯＳトランジスタＱ１４のドレインが出力端子に対応する。そして、ＭＯＳトランジスタＱ１４のゲートとドレインが接続される。ボルテージフォロア回路は、高い入力抵抗を低い出力抵抗に変換するインピーダンス変換回路として機能する。

この後、電流増幅バッファ回路２６の出力が抵抗素子Ｒ２によって分圧されることによって、必要とする複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が得られる。得られた複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が、それぞれレギュレータ回路３０に供給される。ここで、ＭＯＳトランジスタＱ１５を流れる電流Ｉ１は、抵抗素子Ｒ２を流れる電流Ｉ２よりも十分に大きく設定される。さらに、電流Ｉ２は、定電流発生回路１０によって生成される電流ｉよりも大きくなる。

図４は、図２に示すレギュレータ回路３０の構成を示すブロック図である。図４を参照して、レギュレータ回路３０は、プリアンプ回路３２と、クランプ回路３４と、メインアンプ回路３６と、ドライバ回路３８とを含む。

図４のプリアンプ回路３２は、内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦとの差を検知増幅する差動増幅回路として機能する。クランプ回路３４は、プリアンプ回路３２の出力の振幅を制限する。メインアンプ回路３６は、クランプ回路３４によって振幅が制限された出力信号ＳＧを受けて、ドライバ回路３８の出力を制御する制御信号ＰＧＡＴＥを出力する。ドライバ回路３８は、制御信号ＰＧＡＴＥに応じて、内部電源電圧ＶＩＮＴを出力する。

このような実施の形態１のレギュレータ回路３０の第１の特徴は、プリアンプ回路３２とメインアンプ回路３６とを用いて、２段階の信号増幅を行なっていることである。たとえば、比較例として、１段の差動増幅回路で内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦの差を増幅して、ドライバ回路３８を駆動する場合を考察する。差動増幅回路は、電圧利得３０ｄＢ（約３０倍）程度の増幅率を持っているとする。そして、ドライバ回路３８を十分に駆動するために、制御信号ＰＧＡＴＥの電圧振幅として６００ｍＶが必要であるとする。この場合、差動増幅回路に入力される内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦとの電位差として２０ｍＶが必要になる。言い換えれば、２０ｍＶの内部電源電圧ＶＩＮＴの低下が生じないと、十分にドライバ回路３８を動作できない。そこで、実施の形態１では、増幅回路を２段階の構成にして電圧利得を増やすことによって、内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦとの差が小さい場合でもドライバ回路３８を十分に動作させる。好ましくは、プリアンプ回路３２の利得はメインアンプ回路３６の利得よりも大きくする。これによって、内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦとの電位差に対する感度を増加させることができる。

レギュレータ回路３０の第２の特徴は、プリアンプ回路３２とメインアンプ回路３６との間にクランプ回路３４が設けられていることである。プリアンプ回路３２に入力される内部電源電圧ＶＩＮＴと基準電圧ＶＲＥＦとの電位差が大きすぎる場合は、プリアンプ回路３２の出力として次段のメインアンプ回路３６の入力レンジを越える出力が得られてしまう。このような、いわばレンジオーバーの状態になってしまうと、次段のメインアンプ回路３６が正常に動作しなくなり、レギュレータ回路３０が発振することになる。そこで、実施の形態１では、プリアンプ回路３２の出力側にクランプ回路３４を設けて、メインアンプ回路３６に入力される入力信号ＳＧの振幅を制限する。

なお、図４では、ドライバ回路３８としてＰチャネルＭＯＳトランジスタが用いられ、そのゲートに制御信号ＰＧＡＴＥが入力される場合を想定している。この場合には、プリアンプ回路３２の正相入力端子に内部電源電圧ＶＩＮＴが入力され、逆相入力端子に基準電圧ＶＲＥＦが入力される。したがって、負荷回路の消費電流が増加して内部電源電圧ＶＩＮＴが低下すると、プリアンプ回路３２の出力が減少するので、ドライバ回路３８から出力される内部電源電圧ＶＩＮＴが増加することになる。この結果、内部電源電圧ＶＩＮＴが一定に保たれる。ドライバ回路３８にＮチャネルＭＯＳトランジスタが用いられる場合は、プリアンプ回路３２の逆相入力端子に内部電源電圧ＶＩＮＴが入力され、プリアンプ回路３２の正相入力端子に基準電圧ＶＲＥＦが入力される。

図５は、図４の変形例として、レギュレータ回路３０ａの構成を示すブロック図である。図５のレギュレータ回路３０ａでは、図４のプリアンプ回路３２に代えて、一対の差動出力端子を有する完全差動型増幅回路によってプリアンプ回路３２ａが構成される。さらに、図５のレギュレータ回路３０ａでは、図４のメインアンプ回路３６に代えて、一対の差動入力端子を有する差動増幅回路によってメインアンプ回路３６ａが構成される。また、図５のレギュレータ回路３０ａでは、少なくとも内部電源電圧ＶＩＮＴと逆相の出力の振幅が制限されるように、クランプ回路３４ａが設けられる。したがって、図５のプリアンプ回路３２ａからの出力信号ＳＧは、内部電源電圧ＶＩＮＴと同相の信号ＶＲＥＦＤと、クランプ回路３４ａによって振幅制限された逆相の信号ＶＩＮＴＤとを有する。そして、ドライバ回路３８にＰチャネルＭＯＳトランジスタが用いられる場合には、図５に示すように、内部電源電圧ＶＩＮＴと同相の信号ＶＲＥＦＤがメインアンプ回路３６ａの正相入力端子に供給され、逆相の信号ＶＩＮＴＤがメインアンプ回路３６ａの逆相入力端子に入力される。ドライバ回路３８にＮチャネルＭＯＳトランジスタが用いられる場合には、図５とは逆に、内部電源電圧ＶＩＮＴと同相の信号ＶＲＥＦＤがメインアンプ回路３６ａの逆相入力端子に供給され、逆相の信号ＶＩＮＴＤは、メインアンプ回路３６ａの正相入力端子に入力される。

図５のレギュレータ回路３０ａも、図４のレギュレータ回路３０と同様に動作する。すなわち、図５では、負荷回路の消費電流が増加して内部電源電圧ＶＩＮＴが低下すると、プリアンプ回路３２ａの逆相の出力信号ＶＩＮＴＤの出力電圧が増加する。このとき、内部電源電圧ＶＩＮＴの減少が急激な場合には、逆相の信号ＶＩＮＴＤの電圧の増加がクランプ回路３４ａによって制限される。出力信号ＶＩＮＴＤの増加によって、メインアンプ回路３６ａから出力される制御信号ＰＧＡＴＥの出力電圧が減少するので、ドライバ回路３８から供給される内部電源電圧ＶＩＮＴは増加する。こうして、内部電源電圧ＶＩＮＴが一定に保たれる。

図６は、図５に示すレギュレータ回路３０ａの詳細な構成を示す回路図である。
図６を参照して、プリアンプ回路３２ａは、基準電圧ＶＲＥＦと内部電源電圧ＶＩＮＴとの差を検知増幅するための差動増幅部３３ｂと、差動増幅部３３ｂの負荷トランジスタに定電流を供給するための定電流源部３３ａとを含む。

このうち、差動増幅部３３ｂは、差動対を構成するＮチャネルＭＯＳトランジスタＱ２８，Ｑ２９と、低電圧カスコード接続された負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＱ２４〜Ｑ２７と、定電流源を構成するＮチャネルＭＯＳトランジスタＱ３０とを有する。

これらのＭＯＳトランジスタＱ２４〜Ｑ３０の接続について、ＭＯＳトランジスタＱ２４、Ｑ２５およびＱ２８は、電源ノードＶＤＤとノードＮ１４との間にこの順で直列に接続される。同様に、ＭＯＳトランジスタＱ２６、Ｑ２７およびＱ２９は、電源ノードＶＤＤとノードＮ１４との間にこの順で直列に接続される。ＭＯＳトランジスタＱ３０は、ノードＮ１４と接地ノードＶｓｓとの間に接続される。

ここで、ＭＯＳトランジスタＱ２４，Ｑ２６のゲートは、ともにノードＮ１５に接続され、ＭＯＳトランジスタＱ２５，２７のゲートは、ともにノードＮ１６に接続される。ＭＯＳトランジスタＱ２８のゲートには基準電圧ＶＲＥＦが供給され、そのドレインはノードＮ１２に接続される。ＭＯＳトランジスタＱ２８から出力信号ＶＲＥＦＤが出力される。ＭＯＳトランジスタＱ２９のゲートは、ノードＮ１１に接続されて内部電源電圧ＶＩＮＴが供給され、そのドレインはノードＮ１３に接続される。ＭＯＳトランジスタＱ２９のドレインから出力信号ＶＩＮＴＤが出力される。また、ＭＯＳトランジスタＱ３０のゲートにはバイアス電圧ＢＩＡＳ１が供給されることによって、ＭＯＳトランジスタＱ３０を流れる電流が規定される。

また、図６の定電流源部３３ａは、電源ノードＶＤＤとノードＮ１５との間に直列に接続されるＰチャネルＭＯＳトランジスタＱ２１およびＱ２２と、ノードＮ１５と接地ノードＶｓｓとの間に接続されるＮチャネルＭＯＳトランジスタＱ２３とを有する。ここで、ＭＯＳトランジスタＱ２１のゲートはノードＮ１５に接続され、ＭＯＳトランジスタＱ２２のゲートはノードＮ１６に接続される。ノードＮ１６にはバイアス電圧ＢＩＡＳ４が供給される。バイアス電圧ＢＩＡＳ４は、ＭＯＳトランジスタが飽和領域で動作する範囲でなるべく低い値に設定される。ＭＯＳトランジスタＱ２３のゲートには、バイアス電流ＢＩＡＳ３が供給されて、ＭＯＳトランジスタＱ２１〜Ｑ２３を流れる電流が規定される。

図６のプリアンプ回路３２ａでは、ＰチャネルＭＯＳトランジスタＱ２４〜Ｑ２７がカスコード接続されることによって、電圧利得が向上するので、高感度の差動増幅回路が実現される。シミュレーションの結果、カスコード型の差動増幅回路であるプリアンプ回路３２ａは、電圧利得４６ｄＢ(約２００倍）を確保している。したがって、たとえば、ドライバ回路３８を駆動するのに、メインアンプ回路３６ａの差動入力の電位差として２０ｍＶが必要であると仮定すると、プリアンプ回路３２ａの差動入力の電位差（基準電圧ＶＲＥＦと内部電源電圧ＶＩＮＴとの電位差）が０．１ｍＶであれば、ドライバ回路３８を駆動できることになる。このように、プリアンプ回路３２ａを設けることによって、基準電圧ＶＲＥＦと内部電源電圧ＶＩＮＴとの電位差の変化がわずかであっても、レギュレータ回路３０ａは、その変化に速やかに対応することができる。

図６のメインアンプ回路３６ａは、差動対を構成するＮチャネルＭＯＳトランジスタＱ３３，Ｑ３４と、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２と、定電流源を構成するＮチャネルＭＯＳトランジスタＱ３５とを含む。ＭＯＳトランジスタＱ３１およびＱ３３は、電源ノードＶＤＤとノードＮ１７との間にこの順で直列に接続される。同様に、ＭＯＳトランジスタＱ３２およびＱ３４は、電源ノードＶＤＤとノードＮ１７との間にこの順で直列に接続される。ＭＯＳトランジスタＱ３５は、ノードＮ１７と接地ノードＶｓｓとの間に接続される。

ここで、ＭＯＳトランジスタＱ３１，Ｑ３２のゲートは、ともにＭＯＳトランジスタＱ３１のドレインに接続される。ＭＯＳトランジスタＱ３３のゲートは、ノードＮ１２に接続される。そして、ＭＯＳトランジスタＱ３３のゲートには、プリアンプ回路３２ａの出力信号ＶＲＥＦＤが入力される。また、ＭＯＳトランジスタＱ３４のゲートはノードＮ１３に接続され、そのドレインはノードＮ１８に接続される。そして、ＭＯＳトランジスタＱ３４のゲートには、プリアンプ回路３２ａの出力信号ＶＩＮＴＤが入力され、そのドレインから制御信号ＰＧＡＴＥが出力される。

図６のドライバ回路３８は、ＰチャネルＭＯＳトランジスタＱ３９によって構成される。ＭＯＳトランジスタＱ３９のゲートはノードＮ１８に接続され、そのソースは電源ノードＶＤＤに接続され、そのドレインはノードＮ１１に接続される。そして、ＭＯＳトランジスタＱ３９のゲートには制御信号ＰＧＡＴＥが入力され、そのドレインから内部電源電圧ＶＩＮＴが出力される。

図６のクランプ回路３４ａは、電源ノードＶＤＤとノードＮ１９との間に直列に接続されるＰチャネルＭＯＳトランジスタＱ３６，Ｑ３７と、ノードＮ１９と接地ノードＶｓｓとの間に接続されるＮチャネルＭＯＳトランジスタＱ３８と、ノードＮ１９とノードＮ１３との間に接続される容量素子Ｃ１とを含む。そして、ＭＯＳトランジスタＱ３６のゲートはノードＮ１５に接続され、ＭＯＳトランジスタＱ３７のゲートはノードＮ１６に接続される。ＭＯＳトランジスタＱ３７のゲートにはバイアス電圧ＢＩＡＳ４が印加される。ＭＯＳトランジスタＱ３８は、そのゲートとドレインが接続されることによって、ダイオード素子を構成する。

このように構成されるクランプ回路３４ａの動作は次のようになる。
負荷回路の消費電流が急激に増加したために、内部電源電圧ＶＩＮＴが急激に低下した場合、プリアンプ回路３２ａから出力される信号ＶＩＮＴＤの電圧は急激に増加する。このとき、ノードＮ１３の電位の上昇に伴い、容量素子Ｃ１を介して接続されるノードＮ１９の電位も上昇することになる。しかし、ノードＮ１９の電位が上昇すると、ダイオード接続されたＭＯＳトランジスタＱ３８に流れる電流が一気に増加することになる。この結果、ノードＮ１３の電位は、ある一定の値以下に制限されることになる。

次に、上述した図６のレギュレータ回路３０ａの動作を、比較例１，２と対比して説明する。

図７は、図６のレギュレータ回路３０ａの比較例１として、レギュレータ回路１３０ａの構成を示す回路図である。図７のレギュレータ回路１３０ａは、図６のレギュレータ回路３０ａから、プリアンプ回路３２ａとクランプ回路３４ａを取り除いたものである。また、図７において、ＭＯＳトランジスタＱ３３のゲートは、ノードＮ１１に接続される。そして、ＭＯＳトランジスタＱ３３のゲートには、内部電源電圧ＶＩＮＴが入力される。さらに、図７のＭＯＳトランジスタＱ３３のゲートには、基準電圧ＶＲＥＦが入力される。

また、図８は、図６のレギュレータ回路３０ａの比較例２として、レギュレータ回路１３０ｂの構成を示す回路図である。図８のレギュレータ回路１３０ｂは、図６のレギュレータ回路３０ｂから、クランプ回路３４ａを取り除いたものである。図８の他の構成は、図６のレギュレータ回路３０ａと同様であるので、説明を繰り返さない。

図９は、負荷回路の消費電流が緩やかに増加した場合の、図６、図７のレギュレータ回路３０ａ，１３０ａにおける電圧波形を示すグラフである。図９において、横軸は時間を示し、縦軸は上から順に、負荷回路の消費電流、内部電源電圧ＶＩＮＴ、および制御電圧ＰＧＡＴＥのシミュレーション波形を示す。また、図９の実線Ａは図６のレギュレータ回路３０ａの信号波形を示し、破線Ｂは図７のレギュレータ回路１３０ａの信号波形を示す。

図９は、ゆっくりと消費電流が増加して内部電源電圧ＶＩＮＴが低下していった場合である。この場合、図７のレギュレータ回路１３０ａ（破線Ｂ）では、メインアンプ回路３６ａの入力感度（たとえば２０ｍＶ)を超えるまで内部電源電圧ＶＩＮＴが低下しないと、メインアンプ回路３６ａが反応しない。これに対して、図６のレギュレータ回路３０ａ（実線Ａ）では、内部電源電圧ＶＩＮＴがわずかに低下しただけで、プリアンプ回路３２ａとメインアンプ回路３６ａが高感度かつ高速に動作する。この結果、図６のレギュレータ回路３０ａ（実線Ａ）では、内部電源電圧ＶＩＮＴの低下を生じるものの速やかに安定点（０．１ｍＶの低下）まで回復する。

図１０は、負荷回路の消費電流が急激に増加した場合の、図６〜図８のレギュレータ回路３０ａ，１３０ａ，１３０ｂにおける電圧波形を示すグラフである。図１０において、横軸は時間を示し、縦軸は上から順に、負荷回路の消費電流、内部電源電圧ＶＩＮＴ、制御電圧ＰＧＡＴＥ、出力電圧ＶＩＮＴＤのシミュレーション波形を示す。また、図１０の実線Ａは図６のレギュレータ回路３０ａの信号波形を示し、破線Ｂは図７のレギュレータ回路１３０ａの信号波形を示し、一点鎖線Ｃは図８のレギュレータ回路１３０ｂの信号波形を示す。

図１０を参照して、負荷回路の消費電流が大電流であり、かつ急激に増加する場合、図７のレギュレータ回路１３０ａ（図１０の破線Ｂ）は、急激な変化に対してしばらく対応できないため、内部電源電圧ＶＩＮＴの大きな電圧降下が生じる。そして少し時間が経った後、内部電源電圧ＶＩＮＴは安定点（たとえば２０ｍＶの低下）に回復する。

これに対して、図８のレギュレータ回路１３０ｂ（図１０の一点鎖線Ｃ）では、クランプ回路３４ａがないので、内部電源電圧ＶＩＮＴの急激な低下に反応したプリアンプ回路３２ａが、まず大きく出力電圧ＶＩＮＴＤを変化させる。プリアンプ回路３２ａの出力電圧ＶＩＮＴＤが大きく揺らぎすぎてしまうため、次段のメインアンプ回路３６ａが飽和領域動作を外れ大幅に動く。そして最終段のドライバ回路３８を通して、本来必要な量以上に過充電が負荷回路に行われる。これにより、内部電源電圧ＶＩＮＴの急激な電圧上昇が生じてしまい、今度はその結果がフィードバックされて、プリアンプ回路３２ａが急激に充電を止める方向に働く。したがって、今度はドライバ回路３８からの給電が不足する。この結果、図１０の一点鎖線Ｃで示すように、発振動作が生じる。

図６のレギュレータ回路３０ａ（図１０の実線Ａ）では、クランプ回路３４ａによって発振動作が防止される。すなわち、内部電源電圧ＶＩＮＴの急激な低下によってプリアンプ回路３２ａの出力電圧ＶＩＮＴＤが大きく変化しようとしても、クランプ回路３４ａの容量素子Ｃ１とダイオード（ダイオード接続されたＭＯＳトランジスタＱ３８）の働きによって、瞬時に出力電圧ＶＩＮＴＤがクランプされて、出力電圧ＶＩＮＴＤの振幅が制限される。このようなクランプ回路３４ａの働きにより、内部電源電圧ＶＩＮＴの微小な変化に対してプリアンプ回路３２ａは高感度動作を維持するとともに、内部電源電圧ＶＩＮＴの大きく変化した場合には、次段のメインアンプ回路３６ａを過飽和から守ることができる。

このように、本発明の実施の形態１のレギュレータ回路３０，３０ａによれば、緩やかな電流消費に対しても、急激な大電流消費に対しても、内部電源電圧ＶＩＮＴの低下の少ない高感度内部電圧発生回路を実現することができる。

［実施の形態２］
図１１は、本発明の実施の形態２として、レギュレータ回路３０ｂの構成を示す回路図である。図１１を参照して、実施の形態２のレギュレータ回路３０ｂは、図６のクランプ回路３４ａが設けられていない点で、図６のレギュレータ回路３０ａと異なる。さらに、レギュレータ回路３０ｂは、図６のメインアンプ回路３６ａに代えて、ＮチャネルＭＯＳトランジスタＱ３３，Ｑ３４のゲートとボディ（バックゲート）とを接続したメインアンプ回路３６ｂを有する。図１１の他の構成は図６と同様であるので、説明は繰り返さない。なお、ＭＯＳトランジスタＱ３３およびＱ３４の両方のゲートとボディとを接続する理由は、差動対であるＭＯＳトランジスタＱ３３，Ｑ３４の特性を等しくするためである。

図１２は、図１１のＭＯＳトランジスタＱ３３，Ｑ３４の構造を示す断面図である。図１２では、Ｐ型基板４０にＮウェル４１が設けられ、Ｎウェル４１の内側にＰウェル４２が設けられている。ＮチャネルＭＯＳトランジスタＱ３３，Ｑ３４は、このようにして下地基板と電気的に分離されたＰウェル４２の領域に設けられる。

図１２を参照して、ＮチャネルＭＯＳトランジスタＱ３３，Ｑ３４は、Ｎ型にドープされたソース領域およびドレイン領域４３，４４と、ソース領域およびドレイン領域４３，４４の間のチャネル領域と、チャネル領域にゲート絶縁膜４７を挟んで対向して設けられたゲート４６と、Ｐウェル４２とのコンタクト領域４５とを含む。そして、ゲート４６とコンタクト領域４５とが電気的に接続される。

図１１、図１２を参照して、内部回路の消費電流が急激に増加することによって、プリアンプ回路３２ａの出力電圧ＶＩＮＴＤが過大に増加した場合、ＭＯＳトランジスタＱ３４のゲート４６に注入された正電荷は、ＭＯＳトランジスタＱ３４のバックゲート側（Ｐウェル４２）にそのまま伝わる。そして、Ｐウェル４２およびソース４３によって構成されるＰＮ接合を介して、注入された正電荷はノードＮ１７に排出される。このとき、ＮチャネルＭＯＳトランジスタＱ３４のゲート４６とソース４３との間には、ＭＯＳトランジスタＱ３４の閾値電圧α以上の電圧は印加されない。この閾値電圧αは、プリアンプ回路３２ａから供給される電荷量Ｑｉｎと、ＰＮ接合を介して接地ノードＶｓｓに排出される電荷量Ｑｏｕｔとの兼ね合いによって決まる値である。

ここで、プリアンプ回路３２ａから供給される電荷量Ｑｉｎは、ＭＯＳトランジスタＱ３４のゲート容量および寄生容量に依存するので、出力電圧ＶＩＮＴＤに比例する。一方、ＰＮ接合を介して接地ノードＶｓｓに排出される電荷量Ｑｏｕｔはｅｘｐ（ＶＩＮＴＤ）に比例する。したがって、プリアンプ回路３２ａが大きな出力電圧ＶＩＮＴＤを出力すればするほど、電荷の排出効果は大きくなり、この結果として、電圧クランプ効果が大きくなる。これに対して、メインアンプ回路３６ｂが、微弱な出力電圧ＶＩＮＴＤを検知している場合にはクランプ効果は効かず、高精度の出力電圧ＶＩＮＴＤの検知が可能となる。

このように実施の形態２のレギュレータ回路３０ｂでは、入力される電圧値の自動調整が可能なメインアンプ回路３６ｂを搭載することで、実施の形態１よりも効率よく電圧クランプを行なうことができる。また、レギュレータ回路３０ｂは、容量素子Ｃ１を設ける実施の形態１のレギュレータ回路３０ａよりも、レギュレータ回路の面積を低減することができる。この結果、半導体集積回路装置のチップ面積が削減でき、製造コストも削減できる。

［実施の形態３］
本発明の実施の形態３は、ＳＯＩ（silicon on insulator）基板に好適な構造を有するレギュレータ回路３０ｃを提供するものである。

図１３は、本発明の実施の形態３として、レギュレータ回路３０ｃの構成を示す回路図である。図１３のレギュレータ回路３０ｃは、図１１に示すメインアンプ回路３６ｂのＮチャネルＭＯＳトランジスタＱ３３，３４に代えて、ゲート・ボディ直結部５６を有するＭＯＳトランジスタＱ３３ａ，Ｑ３４ｂを用いている点で、図１１の場合と異なる。図１３の他の構成は図６および図１１と同様であるので、説明は繰り返さない。

図１４は、図１３のＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を模式的に示す斜視図である。また、図１５は、図１４を正面視した場合の、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を示す断面図である。また、図１６は、図１４を側面視した場合の、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を示す断面図である。

図１４〜図１６を参照して、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａは、図示を省略したＳＯＩ基板上に形成され、Ｐ型のボディ領域５０とＮ型のソース領域およびドレイン領域５１，５２と、ゲート絶縁膜５４を介して設けられたポリシリコンからなるゲート５３とを含む。また、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａは、部分分離と呼ばれるボディ領域５０の延長部５０ａを有する。このボディ領域５０の延長部５０ａと隣接するＭＯＳトランジスタの延長部５０ａとの間の領域５７は、二酸化珪素からなる絶縁膜５５によって完全分離される。ゲート・ボディ直結部５６は、ゲート５３と延長部５０ａとの間に設けられ、両者を電気的に接続する。

図１７は、図１３に示すメインアンプ回路３６ｃの等価回路図である。
図１７を参照して、図１３〜図１６に示すゲート・ボディ直結部５６を有するＭＯＳトランジスタＱ３３ａ，Ｑ３４ａは、ＭＯＳトランジスタＱ３３，Ｑ３４のゲートとソースとの間に、順方向に接続されたダイオードＤ１，Ｄ２がそれぞれ付加された構成と等価である。ダイオードＤ１，Ｄ２を構成するＰＮ接合は、図１４〜図１６のＰ型のボディ領域５０とＮ型のソース領域５１とによって形成される。

図１２に示す実施の形態２のレギュレータ回路３０ｂでは、ゲートとボディを直結するためにＰウェル４２（バックゲート）の分離が必要であった。このため、実施の形態２では、ノイズ安定性の劣化が生じ、また、ウェルによる分離のために余分な面積を必要とした。これに対して、実施の形態３のレギュレータ回路３０ｃでは、ＳＯＩ構造の特徴を生かして、ゲート・ボティ直結部５６を有するＭＯＳトランジスタを用いることによって、面積ペナルティおよびノイズの影響を極力減らす工夫がなされている。ＳＯＩ構造ではそもそも基板が絶縁層で分離されているため、ウェルを分ける必要はない。さらにはバックゲートに薄くＰ型半導体層を残した部分分離方式を用いることで、トランジスタ単体レベルでのゲートとボディの直結が可能となる。こうして実施の形態３では、ＳＯＩ構造の特徴を生かした回路構成を採用することで、バルクデバイス以上の低ノイズのレギュレータ回路３０ｃを実現することが可能となる。

［実施の形態４］
図１８は、本発明の実施の形態４として、レギュレータ回路３０ｄの構成を示す回路図である。図１８のレギュレータ回路３０ｄは、内部電源電圧ＶＩＮＴが入力されるノードＮ１１と、内部電源電圧ＶＩＮＴと同相の信号が出力されるノードＮ１２との間に容量素子Ｃ２がさらに設けられている点で、図１３のレギュレータ回路３０ｃと異なる。図１８の他の構成は、図６，図１１，図１３と同様であるので、説明は繰り返さない。

ここで、容量素子Ｃ２は、図６のレギュレータ回路３０ａおよび図１１のレギュレータ回路３０ｂの、ノードＮ１１とノードＮ１２との間に設けることもできる。図１８では、代表例として、図１３のレギュレータ回路３０ｃの場合を示している。

図１８を参照して、容量素子Ｃ２の容量値は、レギュレータ回路３０ｄに接続される負荷回路の総容量に比べると無視できる程度の容量値である。容量素子Ｃ２は、レギュレータ回路３０ｄの高速化と安定動作化のために挿入されている。

容量素子Ｃ２が用いられない図１３のレギュレータ回路３０ｃでは、負荷回路の消費電流の増加によって内部電源電圧ＶＩＮＴが低下した場合、プリアンプ回路３２ａは、実際に差動増幅部３３ｂに流れる電流変化を検知してから動作を開始することになる。このため不可避にトランジスタ素子の応答時間が、系の反応遅延時間として加算されてしまう。

一方、図１８に示すように、２段階増幅のアンプにおいて、容量素子Ｃ２を１段目のプリアンプ回路３２ａの入出力端子間に並列に挿入することで、内部電源電圧ＶＩＮＴの低下を直接、容量素子Ｃ２の容量結合としてプリアンプ回路３２ａの出力に伝達することができる。容量結合は瞬時に行われるため、事実上、プリアンプ回路３２ａの一段分遅延をなくして高速に反応することができる。さらに過飽和を引き起こす大きな電圧低下が内部電源電圧ＶＩＮＴに生じた場合でも、プリアンプ回路３２ａの急峻な出力電圧ＶＩＮＴＤの変化を容量素子Ｃ２を介して過渡的に制限することができる。この結果、実施の形態４のレギュレータ回路３０ｄは、系の発振を低減させる効果も併せ持つ。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１として、半導体集積回路装置１の概略的な構成を示す平面図である。 図１に示す内部電圧発生回路６の構成を示すブロック図である。 図２に示す定電流発生回路１０および基準電圧発生回路２０の具体的な構成例を示す回路図である。 図２に示すレギュレータ回路３０の構成を示すブロック図である。 図４の変形例として、レギュレータ回路３０ａの構成を示すブロック図である。 図５に示すレギュレータ回路３０ａの詳細な構成を示す回路図である。 図６のレギュレータ回路３０ａの比較例１として、レギュレータ回路１３０ａの構成を示す回路図である。 図６のレギュレータ回路３０ａの比較例２として、レギュレータ回路１３０ｂの構成を示す回路図である。 負荷回路の消費電流が緩やかに増加した場合の、図６、図７のレギュレータ回路３０ａ，１３０ａにおける電圧波形を示すグラフである。 負荷回路の消費電流が急激に増加した場合の、図６〜図８のレギュレータ回路３０ａ，１３０ａ，１３０ｂにおける電圧波形を示すグラフである。 本発明の実施の形態２として、レギュレータ回路３０ｂの構成を示す回路図である。 図１１のＭＯＳトランジスタＱ３３，Ｑ３４の構造を示す断面図である。 本発明の実施の形態３として、レギュレータ回路３０ｃの構成を示す回路図である。 図１３のＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を模式的に示す斜視図である。 図１４を正面視した場合の、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を示す断面図である。 図１４を側面視した場合の、ＭＯＳトランジスタＱ３３ａ，Ｑ３４ａの構造を示す断面図である。 図１３に示すメインアンプ回路３６ｃの等価回路図である。 本発明の実施の形態４として、レギュレータ回路３０ｄの構成を示す回路図である。

符号の説明

１ 半導体集積回路装置、３ メモリ回路、４ ロジック回路、５ アナログ回路、１０ 定電流発生回路、２０ 基準電圧発生回路、３０，３０ａ〜３０ｄ レギュレータ回路、３２，３２ａ プリアンプ回路、３３ａ 定電流源部、３３ｂ 差動増幅部、３４，３４ａ クランプ回路、３６，３６ａ〜３６ｃ メインアンプ回路、３８ ドライバ回路、４６，５３ ゲート、５０，５０ａ ボディ、Ｃ１，Ｃ２ 容量素子、ＰＧＡＴＥ 制御電圧（制御信号）、Ｑ ＭＯＳトランジスタ、ＶＤＤ 外部電源電圧、ＶＩＮＴ 内部電源電圧、ＶＲＥＦ 基準電圧。

Claims (8)

1. 負荷回路と、
   前記負荷回路を駆動するための内部電源電圧を発生する内部電圧発生回路とを備え、
   前記内部電圧発生回路は、
   基準電圧を発生する基準電圧発生回路と、
   前記基準電圧を参照して内部電源電圧を生成するレギュレータ回路とを含み、
   前記レギュレータ回路は、
   前記内部電源電圧と前記基準電圧との差を検知増幅するプリアンプ回路と、
   前記プリアンプ回路の出力の振幅を制限するクランプ回路と、
   前記クランプ回路によって制限された前記プリアンプ回路の出力を増幅して、制御信号を生成するメインアンプ回路と、
   前記制御信号に応じて、前記内部電源電圧を生成するドライバ回路とを有し、
   前記メインアンプ回路の入力段はＭＯＳトランジスタによって構成され、
   前記クランプ回路は、前記メインアンプ回路の入力段を構成するＭＯＳトランジスタのゲートとボディとを接続することによって形成される、半導体集積回路装置。
2. 前記クランプ回路は、
   前記プリアンプ回路の出力端子に一端が接続された第１の容量素子と、
   前記第１の容量素子の他端に接続され、前記第１の容量素子に蓄積された電荷を放電させる整流素子とを含む、請求項１に記載の半導体集積回路装置。
3. 前記整流素子は、前記第１の容量素子の他端から接地ノードに向かう向きが順方向になるように接続される、請求項２に記載の半導体集積回路装置。
4. 前記メインアンプ回路の入力段を構成するＭＯＳトランジスタは、下地基板と電気的に分離されたウェルに形成される、請求項１に記載の半導体集積回路装置。
5. 前記メインアンプ回路の入力段を構成するＭＯＳトランジスタは、ＳＯＩ基板上に形成される、請求項１に記載の半導体集積回路装置。
6. 前記プリアンプ回路は、前記内部電源電圧と同相および逆相の一対の信号を出力する完全差動型増幅回路を含み、
   前記レギュレータ回路は、前記内部電源電圧を入力する前記プリアンプ回路の入力端子と、前記内部電源電圧と同相の信号を出力する前記プリアンプ回路の出力端子との間に接続された第２の容量素子をさらに含む、請求項１〜５のいずれか１項に記載の半導体集積回路装置。
7. 前記プリアンプ回路は、カスコード型の差動増幅回路を含む、請求項１〜６のいずれか１項に記載の半導体集積回路装置。
8. 前記プリアンプ回路の利得は、前記メインアンプ回路の利得よりも大きい、請求項１〜７のいずれか１項に記載の半導体集積回路装置。

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