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JP6145038B2 - Ｄｃ−ｄｃコンバータ、および、半導体集積回路 - Google Patents

Ｄｃ−ｄｃコンバータ、および、半導体集積回路 Download PDF

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Description

ＤＣ−ＤＣコンバータ、および、半導体集積回路に関する。
近年、携帯情報端末などが急速に進歩してきている。これにより、微細化された高集積ＣＰＵなどを駆動するために、ＤＣ−ＤＣコンバータには、大電流、高効率、高速クロック動作、高速負荷変動応答が求められている。
しかし、従来のＤＣ−ＤＣコンバータの回路技術では、ピーク電流制御など非常に複雑な回路構成を用いても、クロック周波数が３〜４ＭＨｚが限界であり、高速負荷変動応答も市場の要求に答えられていいない。
このため、リップル注入型のヒステリシス制御ＤＣＤＣコンバータなどが提案されている。
米国特許７２０２６４２号明細書
高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することが可能なＤＣ−ＤＣコンバータ、および、半導体集積回路を提供する。
実施形態に従ったＤＣ−ＤＣコンバータは、固定電位との間に外部負荷が接続され、出力電圧が出力される出力電圧端子を備える。ＤＣ−ＤＣコンバータは、前記出力電圧端子と固定電位との間に接続されたコンデンサを備える。ＤＣ−ＤＣコンバータは、一端が前記出力電圧端子に接続され、他端が制御ノードに接続されたインダクタを備える。ＤＣ−ＤＣコンバータは、基準電圧を生成する基準電圧生成回路を備える。ＤＣ−ＤＣコンバータは、変調用クロック信号を生成する変調用クロック信号生成回路を備える。ＤＣ−ＤＣコンバータは、前記基準電圧に対して前記変調用クロック信号に同期した変調を掛けることにより得られた基準信号を出力する変調器を備える。ＤＣ−ＤＣコンバータは、前記基準信号と、前記出力電圧に基づいた第１のフィードバック信号とを比較し、この比較結果に基づいた信号を出力する第１のコンパレータを備える。ＤＣ−ＤＣコンバータは、前記第１のコンパレータが出力する信号に基づいたＰＷＭ信号を波形整形して、前記制御ノードに出力するドライバと、を備える。
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００の構成の一例を示す回路図である。 図２は、図１に示すＤＣ−ＤＣコンバータ１００のドライバＤＲの回路構成の一例を示す回路図である。 図３は、図１に示すＤＣ−ＤＣコンバータ１００における各信号の波形の一例を示す図である。 図４は、第２の実施形態に係るＤＣ−ＤＣコンバータ２００の構成の一例を示す回路図である。 図５は、第３の実施形態に係るＤＣ−ＤＣコンバータ３００の構成の一例を示す回路図である。 図６は、第４の実施形態に係るＤＣ−ＤＣコンバータ４００の構成の一例を示す回路図である。 図７は、第５の実施形態に係るＤＣ−ＤＣコンバータ５００の構成の一例を示す回路図である。 図８は、第６の実施形態に係るＤＣ−ＤＣコンバータ６００の構成の一例を示す回路図である。
以下、実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００の構成の一例を示す回路図である。また、図２は、図１に示すＤＣ−ＤＣコンバータ１００のドライバＤＲの回路構成の一例を示す回路図である。
図１に示すように、ＤＣ−ＤＣコンバータ１００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、第１のコンパレータＣＯＮ１と、変調器Ｍと、ドライバＤＲと、を備える。
なお、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、およびドライバＤＲは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
ここで、図１に示すように、出力電圧端子ＴＯＵＴは、固定電位（以下では、例えば、接地）との間に外部負荷ＬＯが接続されている。この出力電圧端子ＴＯＵＴは、出力電圧ＶＯＵＴを外部負荷ＬＯに出力する。
また、コンデンサＣは、出力電圧端子ＴＯＵＴと接地との間に接続されている。
平滑化用のインダクタＬは、一端が出力電圧端子ＴＯＵＴに接続され、他端が制御ノードＮに接続されている。
基準電圧生成回路ＶＣは、基準電圧Ｖｒｅｆを生成する。
変調用クロック信号生成回路Ｇ１は、変調用クロック信号ＣＬＫ１を生成する。
変調器Ｍは、基準電圧Ｖｒｅｆに対して変調用クロック信号ＣＬＫ１に同期した変調を掛けることにより得られた基準信号ＶＭを出力する。なお、基準信号ＶＭは、基準電圧Ｖｒｅｆを中心とする微少振幅の変調波（例えば、三角波、または、正弦波）である。
第１のコンパレータＣＯＮ１は、基準信号ＶＭと、出力電圧ＶＯＵＴに基づいた第１のフィードバック信号Ｖ１とを比較し、この比較結果に基づいた信号を出力する。
なお、この図１に示す例においては、第１のコンパレータＣＯＮ１が出力する信号は、ＰＷＭ信号ＳＰＷＭである。さらに、図１に示す例においては、第１のフィードバック信号Ｖ１は、出力電圧ＶＯＵＴである。
ドライバＤＲは、第１のコンパレータＣＯＮ１が出力する信号に基づいたＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号ＳＰＷＭを波形整形し、この波形整形したドライブ信号ＳＤを制御ノードＮに出力する。
このドライバＤＲは、例えば、図２に示すように、ｐＭＯＳトランジスタＭ１と、ｎＭＯＳトランジスタＭ２と、を有する。
ｐＭＯＳトランジスタＭ１は、ソースが電源に接続され、ドレインが制御ノードＮに接続されている。このｐＭＯＳトランジスタＭ１は、ゲートにＰＷＭ信号ＳＰＷＭが入力される。
ｎＭＯＳトランジスタＭ２は、ドレインが制御ノードＮに接続され、ソースが接地に接続され、ゲートにＰＷＭ信号ＳＰＷＭが入力される。
この図２に示すドライバＤＲは、ＰＷＭ信号ＳＰＷＭが“Ｈｉｇｈ”レベルの場合、電源電圧ＶＤＤを信号ＳＤとして制御ノードＮに出力する。
一方、ドライバＤＲは、ＰＷＭ信号ＳＰＷＭが“Ｌｏｗ”レベルの場合、接地電圧ＶＳＳをドライブ信号ＳＤとして制御ノードＮに出力する。
次に、以上のような構成を有する本実施形態に係るＤＣ−ＤＣコンバータの動作特性について説明する。
図３は、図１に示すＤＣ−ＤＣコンバータ１００における各信号の波形の一例を示す図である。
図３に示すように、基準電圧生成回路ＶＣにより生成された基準電圧Ｖｒｅｆは一定の値になっている。
基準信号ＶＭは、変調器Ｍにより、基準電圧Ｖｒｅｆに対して変調用クロック信号ＣＬＫ１に同期した変調を掛けられている。なお、この図３では、基準信号ＶＭが三角波である例を示している。
そして、既述のように、第１のコンパレータＣＯＮ１は、基準信号ＶＭと、出力電圧ＶＯＵＴに基づいた第１のフィードバック信号Ｖ１とを比較し、この比較結果に基づいた信号（ＰＷＭ信号ＳＰＷＭ）を出力する。
例えば、図３に示すように、第１のコンパレータＣＯＮ１は、第１のフィードバック信号Ｖ１が基準信号ＶＭ未満である場合には、ＰＷＭ信号ＳＰＷＭを“Ｌｏｗ”レベルにする。
一方、第１のコンパレータＣＯＮ１は、第１のフィードバック信号Ｖ１が基準信号ＶＭ以上である場合には、ＰＷＭ信号ＳＰＷＭを“Ｈｉｇｈ”レベルにする。
そして、ドライバＤＲは、このＰＷＭ信号ＳＰＷＭを波形整形し、この波形整形したドライブ信号ＳＤを制御ノードＮに出力する。このドライブ信号ＳＤがインダクタＬとコンデンサＣにより平滑化されて、出力電圧ＶＯＵＴとして出力端子ＴＯＵＴに出力される。
このように、ＤＣ−ＤＣコンバータ１００は、非常に簡単な構成を有し、基準電圧Ｖｒｅｆを正弦波等で変調し、出力電圧ＶＯＵＴからの帰還信号と比較することで、出力電圧ＶＯＵＴに応じたパルス幅を持つＰＷＭ信号ＳＰＷＭを得るものである。例えば、基準信号ＶＭが三角波やのこぎり波等の場合は、出力電圧ＶＯＵＴに比例したパルス幅を持つＰＷＭ信号ＳＰＷＭを得ることができる。そして、このＤＣ−ＤＣコンバータ１００は、回路規模の小型化が可能であり、コスト競争力に優れている。
本実施形態に係るＤＣ−ＤＣコンバータ１００は、従来のヒステリシスコンバータとは異なり、スイッチング周波数が内部クロックで決定されるため、スイッチング周波数が積極的に決まらない、という欠点が克服されている。
更には、本実施形態に係るＤＣ−ＤＣコンバータ１００は、従来のようにＤＣＤＣコンバータの制御ループにクロック周波数の上限を制限する要素が存在しないため、コンパレータの動作スピードが対応できる限り、スイッチング周波数をより高くすることが出来るという利点がある。
また、本実施形態に係るＤＣ−ＤＣコンバータ１００は、スイッチング周波数が基準信号ＶＭの周波数に同期するスピードは非常に高速であるため、外部の変動に対する応答性が非常に良好になる。
以上のように、本実施形態に係るＤＣ−ＤＣコンバータによれば、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
第２の実施形態
図４は、第２の実施形態に係るＤＣ−ＤＣコンバータ２００の構成の一例を示す回路図である。
図４に示すように、ＤＣ−ＤＣコンバータ２００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、第１のコンパレータＣＯＮ１と、変調器Ｍと、ドライバＤＲと、分圧回路Ｙと、を備える。
すなわち、第２の実施形態に係るＤＣ−ＤＣコンバータ２００は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００と比較して、分圧回路Ｙをさらに備える。
なお、この分圧回路Ｙ、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、およびドライバＤＲは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
ここで、図４に示すように、分圧回路Ｙは、出力電圧端子ＴＯＵＴと接地との間に接続され、出力電圧ＶＯＵＴを第１の分圧比で分圧した第１の分圧電圧を出力する。なお、図４の例では、第１のフィードバック信号Ｖ１は、この第１の分圧電圧に対応する。
そして、第１のコンパレータＣＯＮ１は、基準信号ＶＭと、出力電圧ＶＯＵＴに基づいた第１の分圧電圧である第１のフィードバック信号Ｖ１とを比較し、この比較結果に基づいた信号（ＰＷＭ信号ＳＰＷＭ）を出力する。
既述の第１の実施形態に係るＤＣ−ＤＣコンバータ１００では、出力電圧ＶＯＵＴは基準信号ＶＭと、と同じになるように制御され、結果、出力電圧ＶＯＵＴは基準電圧と等しくなる。
一方、本第２の実施形態に係るＤＣ−ＤＣコンバータ２００では、抵抗で構成される分圧回路Ｙをさらに備えることにより、出力電圧ＶＯＵＴは抵抗の分圧比（第１の分圧比）と基準信号ＶＭとの積になるので、抵抗の分圧比を変えることで、出力電圧ＶＯＵＴを調整することができる。
なお、この第２の実施形態に係るＤＣ−ＤＣコンバータ２００のその他の構成および機能は、第１の実施形態と同様である。
すなわち、本実施形態に係るＤＣ−ＤＣコンバータによれば、第１の実施形態と同様に、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
第３の実施形態
図５は、第３の実施形態に係るＤＣ−ＤＣコンバータ３００の構成の一例を示す回路図である。
図５に示すように、ＤＣ−ＤＣコンバータ３００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、第１のコンパレータＣＯＮ１と、変調器Ｍと、ドライバＤＲと、制限回路ＬＣと、を備える。
すなわち、第３の実施形態に係るＤＣ−ＤＣコンバータ３００は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００と比較して、制限回路ＬＣをさらに備える。
なお、この制限回路ＬＣ、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、およびドライバＤＲは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
ここで、図５に示すように、制限回路ＬＣは、ＰＷＭ信号ＳＰＷＭのデューティを所定範囲内に制限する。これにより、出力電圧ＶＯＵＴを所定の電圧範囲に制限することができる。
なお、この第３の実施形態に係るＤＣ−ＤＣコンバータ３００のその他の構成および機能は、第１の実施形態と同様である。
すなわち、本実施形態に係るＤＣ−ＤＣコンバータによれば、第１の実施形態と同様に、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
第４の実施形態
図６は、第４の実施形態に係るＤＣ−ＤＣコンバータ４００の構成の一例を示す回路図である。
図６に示すように、ＤＣ−ＤＣコンバータ４００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、第１のコンパレータＣＯＮ１と、変調器Ｍと、ドライバＤＲと、制限回路ＬＣと、遅延回路ＤＣと、を備える。
すなわち、第４の実施形態に係るＤＣ−ＤＣコンバータ４００は、第３の実施形態に係るＤＣ−ＤＣコンバータ３００と比較して、遅延回路ＤＣをさらに備える。
なお、この遅延回路ＤＣ、制限回路ＬＣ、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、およびドライバＤＲは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
ここで、図６に示すように、遅延回路ＤＣは、出力電圧ＶＯＵＴの変化に応じた第１のフィードバック信号Ｖ１の変化を、予め設定された遅延時間だけ遅延させる。なお、この遅延時間は、制限回路ＬＣ、ドライバＤＲ、および、インダクタＬおける信号の遅延量に基づいて設定される。
これにより、第１のフィードバック信号Ｖ１の位相が調整されて、出力電圧ＶＯＵＴの発振を抑制することができる。
なお、この第４の実施形態に係るＤＣ−ＤＣコンバータ４００のその他の構成および機能は、第１の実施形態と同様である。
すなわち、本実施形態に係るＤＣ−ＤＣコンバータによれば、第１の実施形態と同様に、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
第５の実施形態
図７は、第５の実施形態に係るＤＣ−ＤＣコンバータ５００の構成の一例を示す回路図である。
図７に示すように、ＤＣ−ＤＣコンバータ５００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、第１のコンパレータＣＯＮ１と、第２のコンパレータＣＯＮ２と、変調器Ｍと、ドライバＤＲと、演算回路Ｚと、分圧回路Ｙと、を備える。
すなわち、第５の実施形態に係るＤＣ−ＤＣコンバータ５００は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００と比較して、第２のコンパレータＣＯＮ２と、演算回路Ｚと、分圧回路Ｙと、をさらに備える。
なお、この第２のコンパレータＣＯＮ２、演算回路Ｚ、分圧回路Ｙ、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、およびドライバＤＲは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
ここで、この第５の実施形態においては、分圧回路Ｙは、出力電圧ＶＯＵＴを第１の分圧比と異なる第２の分圧比で分圧した第２の分圧電圧を出力する。
この分圧回路Ｙは、例えば、図７に示すように、第１の分圧抵抗Ｒ１と、第２の分圧抵抗Ｒ２と、第３の分圧抵抗Ｒ３と、を有する。
第１の分圧抵抗Ｒ１は、一端が出力電圧端子ＴＯＵＴに接続されている。
第２の分圧抵抗Ｒ２は、一端が第１の分圧抵抗Ｒ１の他端に接続されている。
第３の分圧抵抗Ｒ３は、一端が第２の分圧抵抗Ｒ２の他端に接続され、他端が接地に接続されている。
この分圧回路Ｙは、出力電圧ＶＯＵＴを第１の分圧抵抗Ｒ１と、第２、第３の分圧抵抗Ｒ２、Ｒ３の合成抵抗とで分圧した電圧、すなわち、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２との間の電圧を第１の分圧電圧（第１のフィードバック信号Ｖ１）として出力する。
さらに、分圧回路Ｙは、出力電圧ＶＯＵＴを第１、第２の分圧抵抗Ｒ１、Ｒ２の合成抵抗と、第３の分圧抵抗Ｒ３とで分圧した電圧、すなわち、第２の分圧抵抗Ｒ２と第３の分圧抵抗Ｒ３との間の電圧を第２の分圧電圧Ｖ２（第２のフィードバック信号Ｖ２）として出力する。
第１のコンパレータＣＯＮ１は、基準信号ＶＭと、第１の分圧電圧（第１のフィードバック信号Ｖ１）とを比較し、この比較結果に基づいた信号を出力する。
第２のコンパレータＣＯＮ２は、基準信号ＶＭと第２の分圧電圧（第２のフィードバック信号Ｖ２）とを比較し、この比較結果に基づいた信号を出力する。
そして、演算回路Ｚは、第１のコンパレータＣＯＮ１が出力した信号と第２のコンパレータＣＯＮ２が出力した信号とを演算し、この演算結果に応じた信号をＰＷＭ信号ＳＰＷＭとして出力する。
なお、演算回路Ｚは、図７の例では、ＡＮＤ回路Ｚａである。しかし、この演算回路Ｚは、ＯＲ回路等の論理回路であってもよい。
上記構成により、第１、第２のコンパレータＣＯＮ１、ＣＯＮ２のうち、一方のコンパレータがノイズで誤動作しても、他方のコンパレータが誤動作しなければ、実動作に問題なく、ノイズ耐性が強くなるという効果がある。
なお、この第５の実施形態に係るＤＣ−ＤＣコンバータ５００のその他の構成および機能は、第１の実施形態と同様である。
すなわち、本実施形態に係るＤＣ−ＤＣコンバータによれば、第１の実施形態と同様に、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
第６の実施形態
図８は、第６の実施形態に係るＤＣ−ＤＣコンバータ６００の構成の一例を示す回路図である。
図８に示すように、ＤＣ−ＤＣコンバータ６００は、出力電圧端子ＴＯＵＴと、コンデンサＣと、平滑化用のインダクタＬと、基準電圧生成回路ＶＣと、変調用クロック信号生成回路Ｇ１と、制御用クロック信号生成回路Ｇ２と、第１のコンパレータＣＯＮ１と、変調器Ｍと、ドライバＤＲと、分圧回路Ｙと、フリップフロップＦＦと、を備える。
すなわち、第６の実施形態に係るＤＣ−ＤＣコンバータ６００は、第２の実施形態に係るＤＣ−ＤＣコンバータ２００と比較して、制御用クロック信号生成回路Ｇ２と、フリップフロップＦＦと、をさらに備える。
なお、このフリップフロップＦＦ、制御用クロック信号生成回路Ｇ２、基準電圧生成回路ＶＣ、変調用クロック信号生成回路Ｇ１、第１のコンパレータＣＯＮ１、変調器Ｍ、ドライバＤＲ、および分圧回路Ｙは、半導体集積回路を構成する。しかし、この半導体集積回路には、インダクタＬが含まれていてもよい。
制御用クロック信号生成回路Ｇ２は、制御用クロック信号ＣＬＫ２を生成する。なお、制御用クロック信号ＣＬＫ２は、変調用クロック信号ＣＬＫ１と同じものであってもよい。この場合、変調用クロック信号生成回路Ｇ１と制御用クロック信号生成回路Ｇ２とを共通にすることができる。
フリップフロップＦＦは、セット端子Ｓに第１のコンパレータＣＯＮ１が出力した信号が入力され、リセット端子Ｒに制御用クロック信号ＣＬＫ２が入力され、出力端子ＱからＰＷＭ信号ＳＰＷＭを出力する。
すなわち、ＰＷＭ信号ＳＰＷＭは、第１のコンパレータＣＯＮ１の出力信号のエッジと制御用クロック信号ＣＬＫ２のエッジとの差に応じた信号になる。
これにより、ＰＷＭ信号ＳＰＷＭとクロック信号との同期性を向上することができる。
なお、この第６の実施形態に係るＤＣ−ＤＣコンバータ６００のその他の構成および機能は、第２の実施形態と同様である。
すなわち、本実施形態に係るＤＣ−ＤＣコンバータによれば、第２の実施形態と同様に、高効率化を図りつつ、高速クロック動作および高速負荷変動応答を実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００、２００、３００、４００、５００、６００ ＤＣ−ＤＣコンバータ
ＴＯＵＴ 出力電圧端子
Ｃ コンデンサ
Ｌ インダクタ
ＶＣ 基準電圧生成回路
Ｇ１ 変調用クロック信号生成回路
ＣＯＮ１ 第１のコンパレータ
Ｍ 変調器Ｍ
ＤＲ ドライバ
Ｙ 分圧回路

Claims (5)

  1. 固定電位との間に外部負荷が接続され、出力電圧が出力される出力電圧端子と、
    前記出力電圧端子と前記固定電位との間に接続されたコンデンサと、
    一端が前記出力電圧端子に接続され、他端が制御ノードに接続されたインダクタと、
    基準電圧を生成する基準電圧生成回路と、
    変調用クロック信号を生成する変調用クロック信号生成回路と、
    前記基準電圧に対して前記変調用クロック信号に同期した変調を掛けることにより得られた基準信号を出力する変調器と、
    前記基準信号と、前記出力電圧に基づいた第１のフィードバック信号とを比較し、この比較結果に基づいた信号を出力する第１のコンパレータと、
    前記第１のコンパレータが出力する信号に基づいたＰＷＭ信号を波形整形し、この波形整形したドライブ信号を前記制御ノードに出力するドライバと、
    前記出力電圧端子と前記固定電位との間に接続され、前記出力電圧を第１の分圧比で分圧した第１の分圧電圧を出力する分圧回路であって、前記第１のフィードバック信号は、前記第１の分圧電圧であり、前記出力電圧を前記第１の分圧比と異なる第２の分圧比で分圧した第２の分圧電圧として第２のフィードバック信号を出力する、分圧回路と、
    前記基準信号と前記第２のフィードバック信号とを比較し、この比較結果に基づいた信号を出力する第２のコンパレータと、
    前記第１のコンパレータが出力した信号と前記第２のコンパレータが出力した信号とを演算し、この演算結果に応じた信号を前記ＰＷＭ信号として出力する演算回路と、を備える
    ことを特徴とするＤＣ−ＤＣコンバータ。
  2. 前記ＰＷＭ信号のデューティを所定範囲内に制限する制限回路をさらに備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
  3. 前記出力電圧の変化に応じた前記第１のフィードバック信号の変化を、予め設定された遅延時間だけ遅延させる遅延回路をさらに備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
  4. セット端子に前記第１のコンパレータが出力した信号が入力され、リセット端子に制御用クロック信号が入力され、出力端子から前記ＰＷＭ信号を出力するフリップフロップをさらに備える
    ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
  5. 固定電位との間に外部負荷が接続され、出力電圧が出力される出力電圧端子と、前記出力電圧端子と前記固定電位との間に接続されたコンデンサと、一端が前記出力電圧端子に接続され、他端が制御ノードに接続されたインダクタと、を備えたＤＣ−ＤＣコンバータに適用される半導体集積回路であって、
    基準電圧を生成する基準電圧生成回路と、
    変調用クロック信号を生成する変調用クロック信号生成回路と、
    前記基準電圧に対して前記変調用クロック信号に同期した変調を掛けることにより得られた基準信号を出力する変調器と、
    前記基準信号と、前記出力電圧に基づいた第１のフィードバック信号とを比較し、この比較結果に基づいた信号を出力する第１のコンパレータと、
    前記第１のコンパレータが出力する信号に基づいたＰＷＭ信号を波形整形して、前記制御ノードに出力するドライバと、
    前記出力電圧端子と前記固定電位との間に接続され、前記出力電圧を第１の分圧比で分圧した第１の分圧電圧を出力する分圧回路であって、前記第１のフィードバック信号は、前記第１の分圧電圧であり、前記出力電圧を前記第１の分圧比と異なる第２の分圧比で分圧した第２の分圧電圧として第２のフィードバック信号を出力する、分圧回路と、
    前記基準信号と前記第２のフィードバック信号とを比較し、この比較結果に基づいた信号を出力する第２のコンパレータと、
    前記第１のコンパレータが出力した信号と前記第２のコンパレータが出力した信号とを演算し、この演算結果に応じた信号を前記ＰＷＭ信号として出力する演算回路と、を備える
    ことを特徴とする半導体集積回路。
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