JP6011389B2 - 電源制御回路および電源装置 - Google Patents

Description

本発明は、電源装置の制御回路に関し、特に、非線形制御を採用した電源制御回路、およびこの電源制御回路を備えた電源装置に関するものである。

非線形制御を採用した電源制御回路としては、種々の方式の回路がある。この電源制御回路の１つとして、下記の特許文献１において開示された直流電源制御装置が知られている。この直流電源制御装置は、電力変換部（ＤＣＤＣコンバータ）の２つのスイッチ素子（メインスイッチ素子）を駆動する駆動回路と、ヒステリシス特性を有し非反転入力端子と反転入力端子に後述する指令電圧位相補償手段と積分手段の出力がそれぞれ入力される比較器と、指令電圧を出力する電圧源と、キャパシタおよび抵抗で構成された積分回路であって指令電圧に位相特性を持たせて出力する指令電圧位相補償手段と、キャパシタで構成されて後述するフリップフロップ回路の出力（電圧パルス）に含まれる直流成分をカットして出力する直流カット手段と、電力変換部の出力端子と比較器の反転入力端子との間に接続された抵抗、この抵抗に並列接続されたキャパシタおよび直流カット手段の出力端子と比較器の反転入力端子との間に接続された抵抗で構成され直流カット手段の出力を積分して電力変換部の出力に重畳する積分手段と、比較器の出力および外部同期信号に基づいてセット・リセットされるフリップフロップ回路とを備え、電力変換部の各スイッチ素子に対するヒステリシスＰＷＭ制御を外部同期信号に同期させて実行可能に構成されている。

この直流電源制御装置では、駆動回路が、フリップフロップ回路の出力に基づいて、２つのスイッチ素子用の駆動信号を生成にする。この２つの駆動信号のうちの一方は、フリップフロップ回路の出力が高レベルの期間に高レベルになり、他方は、フリップフロップ回路の出力が低レベルの期間に高レベルになる。フリップフロップ回路の出力が高レベルの期間では、比較器の反転入力端子に入力される電圧は上昇し、この電圧が比較器の高レベルしきい値に達したときに、比較器の出力は、高レベルから低レベルに移行する。比較器の出力が低レベルになると、フリップフロップ回路の出力がリセットされる（低レベルになる）。フリップフロップ回路の出力が低レベルになると、駆動回路から出力される一方の駆動信号が高レベルから低レベルに移行し、他方の駆動信号が低レベルから高レベルに移行する。フリップフロップ回路の出力が低レベルの期間では、比較器の反転入力端子に入力される電圧は下降し、この電圧が比較器の低レベルしきい値に達したとき、または、外部同期信号が低レベルから高レベルに移行するときに、フリップフロップ回路の出力がセットされる（高レベルになる）。フリップフロップ回路の出力が高レベルになると、駆動回路から出力される一方の駆動信号が低レベルから高レベルに移行し、他方の駆動信号が高レベルから低レベルに移行する。直流電源制御装置は、この動作を繰り返すことにより、外部同期信号が入力されないときには自励発振して駆動信号を出力し、この自励発振時の周波数よりも高い周波数の外部同期信号を入力しているときには、外部同期信号に同期させた状態で駆動信号を出力する。

また、この直流電源制御装置は、上記したようにヒステリシスＰＷＭ制御を採用している。この直流電源制御装置におけるヒステリシスＰＷＭ制御では、積分補償回路により電源装置の出力電圧の定常偏差を小さく抑え、微分補償回路により電源装置の過渡電圧を抑制している。また、指令電圧の積分補償を行う指令電圧位相補償手段により、指令電圧に対する応答の改善を行っている。

特開２００８−２８３８０２号公報（第６頁、第５図）

この直流電源制御装置では、上記のように指令電圧が指令電圧位相補償手段を介して比較器に入力される。この指令電圧位相補償手段は積分補償を行う積分回路であるため、この積分回路において生じる遅延は避けられない。したがって、指令電圧を変更したときの応答性を更に向上させるためには、指令電圧位相補償手段を削除して別の手段を採用することで指令電圧に対する応答の改善を行うことも考えられる。しかしながら、このヒステリシス特性を有する比較器（コンパレータ）を用いた直流電源制御装置では、指令電圧位相補償手段は積分補償を行うことで安定した制御を確保するという効果も有しているため、指令電圧位相補償手段を削除すると安定した制御に支障をきたす恐れがある。

このため、本願発明者らは、部品点数が少なくてより幅広い範囲で選択できるヒステリシス特性を持たない高速コンパレータに指令電圧を直接入力する構成で非線形制御を行う電源制御回路を検討したが、この電源制御回路では、フィードバックループの位相余裕が少なくなり、これによって電源装置に対する制御動作が不安定になるという新たな課題が発生する。

本発明は、かかる課題を解決するためになされたものであり、指令電圧に対する応答性をさらに向上させつつ、位相余裕も十分に確保し得る電源制御回路およびこの電源制御回路を備えた電源装置を提供することを主目的とする。

上記目的を達成すべく、本発明に係る電源制御回路は、クロックパルスに同期してＤＣＤＣコンバータのスイッチング動作を制御する電源制御回路であって、前記クロックパルスの立ち上がりまたは立ち下がりに同期して第１電圧値から第２電圧値に移行し、トリガパルスの立ち上がりまたは立ち下がりに同期して前記第２電圧値から前記第１電圧値に移行する制御パルスを生成するパルス生成回路と、一端が前記ＤＣＤＣコンバータの出力端子に接続された第１コンデンサと、一端が前記第１コンデンサの他端に接続され他端がパルス入力端に接続された第１抵抗とからなる第１直列回路と、第２抵抗と前記制御パルスの電圧値が前記第１電圧値のときにオンするスイッチ素子とからなる第２直列回路と、前記第１コンデンサと前記第１抵抗との接続点に生じる電圧の交流成分を、前記ＤＣＤＣコンバータの出力端子から出力される出力電圧または当該出力電圧を分圧した分圧電圧に重畳した比較電圧を生成する電圧重畳回路と、前記比較電圧と指令電圧が入力され、前記比較電圧が前記指令電圧に到達したときに立ち上がるパルスまたは立ち下がるパルスを前記トリガパルスとして出力するコンパレータとを備え、前記第２直列回路は、一端が前記第１コンデンサと前記第１抵抗との接続点に、他端が基準電位に接続され、前記パルス入力端には、前記制御パルスの電圧値が前記第１電圧値のときに基準電位が印加され、前記制御パルスの電圧値が前記第２電圧値のときに基準電位よりも高い電圧が印加されるように構成されている。

また、本発明に係る電源制御回路は、前記ＤＣＤＣコンバータが降圧型であり、前記パルス入力端に、前記ＤＣＤＣコンバータのスイッチング動作によって生じるパルス電圧が印加されるように構成されている。

また、本発明に係る電源装置は、上記の電源制御回路を備えている。

本発明の電源制御回路および電源装置によれば、ヒステリシス特性を持たないコンパレータを使用すると共に、このコンパレータに積分回路を介在させることなく指令電圧を直接入力する構成を採用したことにより、指令電圧に対する応答性を向上させることができる。

また、この電源制御回路および電源装置によれば、メインスイッチ素子に対するスイッチングの各周期内において、第１コンデンサに対する放電時における時定数に対して、第１コンデンサに対する充電時における時定数が小さくなるように、時定数をダイナミックに切り換えることにより、ヒステリシス特性を持たないコンパレータを使用しつつ、ＤＣＤＣコンバータのフィードバックループ（負帰還回路）における位相余裕を十分に確保することができる。

電源制御回路２を備えた電源装置ＰＳ１の構成を示す構成図である。 電源制御回路２Ａを備えた電源装置ＰＳ２の構成を示す構成図である。 電源制御回路２，２Ａの動作を説明するための各部の波形図である。

以下、電源制御回路の実施の形態について、添付図面を参照して説明する。

最初に、電源制御回路を備えた電源装置の構成について、図面を参照して説明する。図１に示す電源装置ＰＳ１は、一例として、ＤＣＤＣコンバータ１および電源制御回路２を備えている。

ＤＣＤＣコンバータ１は、電圧変換回路の一例である非絶縁型降圧型コンバータとして構成されている。このＤＣＤＣコンバータ１は、一対の入力端子１１ａ，１１ｂ（以下、特に区別しないときには「入力端子１１」ともいう）、メインスイッチ素子１２，１３、インダクタ１４、出力コンデンサ１５および一対の出力端子１６ａ，１６ｂ（以下、特に区別しないときには「出力端子１６」ともいう）を備えている。

具体的には、一対の入力端子１１ａ，１１ｂ間には、基準電位（本例ではグランドＧ）に接続された入力端子１１ｂを低電位側として、入力電圧（直流電圧）Ｖｉｎが入力される。メインスイッチ素子１２，１３は、ＭＯＳ型ＦＥＴやバイポーラ型トランジスタなどの半導体スイッチ素子を用いてそれぞれ構成されている。また、メインスイッチ素子１２，１３の一端は、インダクタ１４の一端に接続されている。メインスイッチ素子１２の他端は、入力端子１１ａに接続され、メインスイッチ素子１３の他端は、グランドＧに接続されている。インダクタ１４の他端は、出力コンデンサ１５の一端に接続されている。出力コンデンサ１５の両端は、一対の出力端子１６ａ，１６ｂにそれぞれ接続されている。

また、メインスイッチ素子１２は、後述する駆動パルスＳｄ１によってオン・オフ駆動されて、駆動パルスＳｄ１がＨレベルのときにはオン状態に移行し、駆動パルスＳｄ１がＬレベルのときにはオフ状態に移行する。一方、メインスイッチ素子１３は、駆動パルスＳｄ１とは逆位相の後述の駆動パルスＳｄ２によってオン・オフ駆動されて、駆動パルスＳｄ２がＨレベルのとき（つまり、駆動パルスＳｄ１がＬレベルのとき）にはオン状態に移行し、駆動パルスＳｄ２がＬレベルのとき（つまり、駆動パルスＳｄ１がＨレベルのとき）にはオフ状態に移行する。

上述のように、メインスイッチ素子１２，１３は、駆動パルスＳｄ１，Ｓｄ２により、交互にオン（スイッチング動作）するように制御される。つまり、メインスイッチ素子１２がオン状態のときにメインスイッチ素子１３がオフ状態になり、メインスイッチ素子１２がオフ状態のときにメインスイッチ素子１３がオン状態になる。インダクタ１４を流れるインダクタ電流は、メインスイッチ素子１２がオン状態のときに、メインスイッチ素子１２を介して流れ、メインスイッチ素子１３がオン状態のときに、メインスイッチ素子１３を介して流れる。このインダクタ電流は、メインスイッチ素子１２がオン状態のときに増加し、メインスイッチ素子１３がオン状態のときに減少する。このインダクタ電流により出力コンデンサ１５の両端子間に生じる電圧は、出力電圧（直流電圧）Ｖｏｕｔとして出力端子１６から出力される。

以上の構成により、ＤＣＤＣコンバータ１は、上記したメインスイッチ素子１２，１３のスイッチング動作により、入力端子１１に入力されている入力電圧（直流電圧）Ｖｉｎを出力電圧（直流電圧）Ｖｏｕｔに降圧すると共に、この出力電圧Ｖｏｕｔを、出力端子１６ｂを低電位側として出力端子１６から出力する（具体的には、この出力端子１６に接続されている不図示の負荷に出力する）。

電源制御回路２は、第１コンデンサ２１、第１抵抗２２、第２抵抗２３、スイッチ素子２４、第３抵抗２５、第２コンデンサ２６、コンパレータ２７、パルス生成回路２８および駆動信号生成回路２９を備え、ＤＣＤＣコンバータ１のスイッチング動作を制御する。この電源制御回路２では、パルス生成回路２８が出力する制御パルスＳｐ１に基づいて駆動信号生成回路２９がメインスイッチ素子１２，１３を駆動する駆動パルスＳｄ１，Ｓｄ２を生成する。パルス生成回路２８はフリップフロップ回路等を用いて構成された回路である。このパルス生成回路２８の出力は、クロックパルスＳｃｌｋの立ち上がりまたは立ち下がりに同期して（本例では一例として、立ち上がりに同期して）セットされ、コンパレータ２７の出力（後述するトリガパルスＳｐ３）の立ち上がりまたは立ち下がりに同期して（本例では一例として、立ち上がりに同期して）セットされる。コンパレータ２７には、第１コンデンサ２１の充放電によって変化する電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）が出力電圧Ｖｏｕｔに重畳された電圧である比較電圧Ｖｃｍｐと、指令電圧Ｖｏｒとが入力される。そして、パルス生成回路２８の出力は、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに到達したときに、コンパレータ２７が出力するパルスによりリセットされる。以下、この動作を詳細に説明する。

まず、第１コンデンサ２１の充放電に基づいて、一定の周期で上昇と降下を繰り返す電圧Ｖｔｒを生成するための回路について説明する。第１コンデンサ２１の一端は、出力端子１６ａに接続され、その他端（接続点Ａ）は、第１抵抗２２の一端と第２抵抗２３の一端に接続されている。第２抵抗２３の他端は、第２抵抗２３と共に第２直列回路を構成するスイッチ素子２４を介して基準電位であるグランドＧに接続されている。スイッチ素子２４は、パルス生成回路２８の反転出力端子（出力端子Ｑバー）から出力される制御パルスＳｐ２によりオン・オフ駆動される。本例では、一例として、パルス入力端３１としての第１抵抗２２の他端はパルス生成回路２８の非反転出力端子（出力端子Ｑ）に接続されている。なお、第１コンデンサ２１の静電容量値はＣ１に規定され、第１コンデンサ２１と共に第１直列回路を構成する第１抵抗２２の抵抗値はＲ１に規定され、第２抵抗２３の抵抗値はＲ２に規定されている。なお、第２抵抗２３とスイッチ素子２４の接続順序は逆であってもよい。つまり、接続点Ａにスイッチ素子２４の一端が接続され、スイッチ素子２４の他端が第２抵抗２３を介してグランドＧに接続されてもよい。そのとき、スイッチを駆動できない場合は、駆動回路を挿入することが必要となる。

パルス生成回路２８の非反転出力端子（出力端子Ｑ）から出力される制御パルスＳｐ１は、２つの電圧値（第１電圧値および第２電圧値）を持ったパルスである。この電圧値のうちの一方（第１電圧値または第２電圧値）は、基準電位（グランドＧ）とほぼ等しい電圧値であり、他方（第２電圧値または第１電圧値）はこの基準電位（グランドＧ）よりも高い電圧値である。以下、基準電位（グランドＧ）とほぼ等しい電圧値をＬレベルと言い、基準電位（グランドＧ）よりも高い電圧値をＨレベルという。パルス生成回路２８の反転出力端子（出力端子Ｑバー）から出力される制御パルスＳｐ２は、非反転出力端子（出力端子Ｑ）から出力される制御パルスＳｐ１の電圧値を反転させたパルスである。つまり、制御パルスＳｐ１がＨレベルのときに制御パルスＳｐ２はＬレベルになり、制御パルスＳｐ１がＬレベルのときに制御パルスＳｐ２はＨレベルになる。

この電源制御回路２により制御されるＤＣＤＣコンバータ１の出力電圧Ｖｏｕｔは、制御パルスＳｐ１がＨレベルのときの電圧値（第２電圧値または第１電圧値）よりも低い範囲で設定される。つまり、パルス生成回路２８の非反転出力端子から出力される制御パルスＳｐ１がＨレベルのとき、出力端子１６ａの電圧（出力電圧Ｖｏｕｔ）は、非反転出力端子の電圧（Ｈレベル）よりも低くなる。そして、スイッチ素子２４は、パルス生成回路２８の反転出力端子から出力される制御パルスＳｐ２が、Ｈレベルのときにオンし、Ｌレベルのときにオフする。

定常状態においては、第１コンデンサ２１は、出力端子１６ａ側の端子が高電位になるように充電されている。接続点Ａの電圧Ｖｔｒは、出力電圧Ｖｏｕｔから第１コンデンサ２１の充電電圧Ｖｃ１を減算した電圧（Ｖｏｕｔ−Ｖｃ１）になるので、充電電圧Ｖｃ１が上昇したときに降下し、充電電圧Ｖｃ１が降下したときに上昇する。この第１コンデンサ２１の充電電圧Ｖｃ１は、次のように変化する。制御パルスＳｐ１がＨレベルのときは、パルス生成回路２８の非反転出力端子から出力端子１６ａに向かって電流が流れ、充電電圧Ｖｃ１は降下する。制御パルスＳｐ１がＬレベルのときは、制御パルスＳｐ２がＨレベルになり、スイッチ素子２４がオンするため、出力端子１６ａからパルス生成回路２８の非反転出力端子に向かって電流が流れると共に、出力端子１６ａからスイッチ素子２４側に向かっても電流が流れることから、充電電圧Ｖｃ１は上昇する。

第１コンデンサ２１の充電電圧Ｖｃ１が降下するとき、つまり、接続点Ａの電圧Ｖｔｒが上昇するときは、第１抵抗２２を流れる電流に基づいて充電電圧Ｖｃ１と電圧Ｖｔｒは変化する。一方、第１コンデンサ２１の充電電圧Ｖｃ１が上昇するとき、つまり、接続点Ａの電圧Ｖｔｒが降下するときは、第１抵抗２２および第２抵抗２３を流れる各電流に基づいて充電電圧Ｖｃ１と電圧Ｖｔｒは変化する。また、本例では、第２抵抗２３の抵抗値Ｒ２は、第１抵抗２２の抵抗値Ｒ１よりも十分に小さい値（Ｒ２≪Ｒ１）に設定されている。このように設定することにより、充電電圧Ｖｃ１が上昇するとき、つまり、電圧Ｖｔｒが降下するときの時定数が、充電電圧Ｖｃ１が降下するとき、つまり、電圧Ｖｔｒが上昇するときの時定数よりも小さくなるようにしている。

スイッチ素子２４は、基本的にはアナログスイッチを採用する。ＭＯＳ型ＦＥＴやバイポーラ型トランジスタなどの半導体スイッチ素子を用いることも可能であり、その場合は、半導体スイッチ素子を駆動する駆動回路が必要になる。

次に、コンパレータ２７の非反転入力端子に比較電圧Ｖｃｍｐを入力するための回路（電圧重畳回路）について説明する。コンパレータ２７の非反転入力端子には、接続点Ａの電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）を、出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔを分圧して得られる直流電圧成分に重畳した比較電圧Ｖｃｍｐが入力される。本例では、電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）を、出力電圧Ｖｏｕｔに重畳した電圧を比較電圧Ｖｃｍｐとしている。この比較電圧Ｖｃｍｐをコンパレータ２７の非反転入力端子に入力するために、非反転入力端子は、電圧重畳回路を構成する第３抵抗２５を介して出力端子１６ａに接続されると共に、電圧重畳回路を構成する第２コンデンサ２６を介して接続点Ａに接続されている。このように接続することにより、出力電圧Ｖｏｕｔ（出力電圧Ｖｏｕｔの直流成分）は第３抵抗２５を介してコンパレータ２７の非反転入力端子に供給され、接続点Ａの電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）は、第２コンデンサ２６を介してコンパレータ２７の非反転入力端子に供給される。更に、出力電圧Ｖｏｕｔに生じる高周波領域での変動成分は、第１コンデンサ２１および第２コンデンサ２６を介してコンパレータ２７の非反転入力端子に供給される。

なお、接続点Ａの電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）を、出力電圧Ｖｏｕｔを分圧して得られる直流電圧に重畳したい場合には、例えば、第３抵抗２５とコンパレータ２７の非反転入力端子との接続点Ｂを、図示されていない第４抵抗を介してグランドＧに接続する。この場合、出力電圧Ｖｏｕｔは第３抵抗２５と第４抵抗により分圧され、その分圧された電圧がコンパレータ２７の非反転入力端子に供給される。このように、出力電圧Ｖｏｕｔを分圧したい場合は、出力端子１６ａとグランドＧとの間に複数の抵抗を接続すればよい。この際、出力電圧Ｖｏｕｔを分圧するときの比率は固定されていても、調整可能であってもよい。例えば、抵抗値を変化させることができる素子を用いれば、出力電圧Ｖｏｕｔの分圧比率が調整可能になる。出力電圧Ｖｏｕｔの分圧比率が調整可能な場合、コンパレータ２７に入力する後述の指令電圧Ｖｏｒが一定であっても、分圧比率を変更することで出力電圧Ｖｏｕｔを変更することが可能になる。

第２コンデンサ２６は、第１コンデンサ２１と共に、メインスイッチ素子１２，１３に対する駆動パルスＳｄ１，Ｓｄ２についてのデューティ比を制御するフィードバックループの高速ループを構成している。つまり、この高速ループは、直流出力電圧Ｖｏｕｔに発生する高周波領域での変動成分を、第１コンデンサ２１と第２コンデンサ２６を介してコンパレータ２７の非反転入力端子に伝達するため、第３抵抗２５を介するループよりも高速に高周波領域での変動成分を伝達することができる（フィードバックすることができる）。

また、第２コンデンサ２６と第３抵抗２５とで構成される直列回路は、第１コンデンサ２１に対して並列に接続されている。この直列回路の合成インピーダンスは、メインスイッチ素子１２，１３のスイッチング周波数において、第１コンデンサ２１のインピーダンスよりも十分に大きな値になるように設定されている。つまり、第１コンデンサ２１のインピーダンスがこの直列回路の合成インピーダンスよりも十分に小さな値になるように、第２コンデンサ２６の静電容量値、第３抵抗２５の抵抗値、および第１コンデンサ２１の静電容量値Ｃ１が決められる。

次に、コンパレータ２７がパルス生成回路２８の非反転出力端子の出力をリセットする動作について説明する。コンパレータ２７は、出力電圧Ｖｏｕｔに電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）を重畳した電圧である比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに達したときに、パルス生成回路２８の非反転出力端子の出力をリセットする。コンパレータ２７は、ヒステリシス特性を持たないコンパレータで構成されている。コンパレータ２７の非反転入力端子には、比較電圧Ｖｃｍｐが入力され、コンパレータ２７の反転入力端子には、指令電圧Ｖｏｒが入力される。したがって、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに達したときに、コンパレータ２７の出力はＬレベルからＨレベルに移行する。この立ち上がりに同期して、パルス生成回路２８の非反転出力端子の出力はリセットされる。パルス生成回路２８の非反転出力端子の出力がリセットされると、制御パルスＳｐ１がＬレベルなると共に、スイッチ素子２４がオンするため、接続点Ａの電圧である電圧Ｖｔｒが降下する。この電圧Ｖｔｒの降下により、比較電圧Ｖｃｍｐも降下するため、コンパレータ２７の出力はＨレベルからＬレベルに移行する。このようにして、コンパレータ２７は、パルス生成回路２８の非反転出力端子の出力をリセットするためのトリガパルスＳｐ３を生成する。

次に、パルス生成回路２８が制御パルスＳｐ１を生成する動作について説明する。パルス生成回路２８には、予め決められた周波数（メインスイッチ素子１２，１３のスイッチング周波数ｆ０）のクロックパルスＳｃｌｋとトリガパルスＳｐ３が入力される（クロックパルスＳｃｌｋはセット入力端子（入力端子Ｓ）に入力され、トリガパルスＳｐ３はリセット入力端子（入力端子Ｒ）に入力される）。パルス生成回路２８の出力（非反転出力端子（出力端子Ｑ）の出力）は、クロックパルスＳｃｌｋの立ち上がりに同期してセットされる。つまり、パルス生成回路２８の非反転出力端子（出力端子Ｑ）から出力される制御パルスＳｐ１は、クロックパルスＳｃｌｋの立ち上がりに同期してＨレベルに移行し、トリガパルスＳｐ３の立ち上がりに同期してＬレベルに移行する。また、パルス生成回路２８は、この制御パルスＳｐ１を反転したパルスである制御パルスＳｐ２を生成して反転出力端子（出力端子Ｑバー）から出力する。

なお、制御パルスＳｐ１がＨレベルのときの電圧と、出力電圧Ｖｏｕｔの関係は、次のように設定する。本例では、一例として、コンパレータ２７、パルス生成回路２８および駆動信号生成回路２９は、入力電圧Ｖｉｎよりも若干低い補助電源電圧Ｖｃｃにより動作している。したがって、パルス生成回路２８から出力される制御パルスＳｐ１がＨレベルのときの電圧は、補助電源電圧Ｖｃｃにほぼ等しくなる。また、この補助電源電圧Ｖｃｃは、定常状態において、入力電圧Ｖｉｎを降圧して生成される出力電圧Ｖｏｕｔよりも高い電圧に設定されている。なお、出力電圧Ｖｏｕｔを補助電源電圧Ｖｃｃよりも高い電圧に設定した場合、起動時に出力電圧Ｖｏｕｔが上昇していく過程で、接続点Ａの電圧Ｖｔｒと出力電圧Ｖｏｕｔがほぼ等しくなる状態が発生し、第１コンデンサ２１の充電電圧Ｖｃ１の変化が微小になってしまう。このような問題を回避するために、補助電源電圧Ｖｃｃは、出力電圧Ｖｏｕｔよりも高い電圧に設定される。

また、パルス生成回路２８は、本例では、一例として、エッジトリガ機能を有するフリップフロップ（flip-flop）回路またはラッチ（latch）回路、（ＲＳ−フリップフロップ（ラッチ）およびＪＫ−フリップフロップ（ラッチ）や、セット端子およびリセット端子を有するＤ−フリップフロップ（ラッチ）などのセット・リセット機能を有するフリップフロップ回路またはラッチ回路など）を使用して、クロックパルスＳｃｌｋで出力がセットされ、トリガパルスＳｐ３で出力がリセットされるように構成されている。

この構成により、パルス生成回路２８は、クロックパルスＳｃｌｋの立ち上がりに同期してセット状態に移行して、トリガパルスＳｐ３の立ち上がりに同期してリセット状態に移行する。セット状態に移行したとき、出力端子Ｑから出力される制御パルスＳｐ１はＨレベルに移行し、出力端子Ｑバーから出力される制御パルスＳｐ２はＬレベルに移行する。リセット状態に移行したとき、制御パルスＳｐ１はＬレベルに移行し、制御パルスＳｐ２はＨレベルに移行する。

次に、駆動信号生成回路２９によって生成される駆動パルスＳｄ１，Ｓｄ２と、パルス生成回路２８によって生成される制御パルスＳｐ１の関係について説明する。駆動信号生成回路２９は、制御パルスＳｐ１に基づいて、メインスイッチ素子１２，１３の駆動に必要な電圧値の駆動パルスＳｄ１，Ｓｄ２を生成する。駆動パルスＳｄ１は、制御パルスＳｐ１がＨレベルの期間にメインスイッチ素子１２をオンさせるためのパルスであり、駆動パルスＳｄ２は、制御パルスＳｐ１がＬレベルの期間にメインスイッチ素子１３をオンさせるためのパルスである。本例では、メインスイッチ素子１２，１３は駆動パルスＳｄ１，Ｓｄ２がＨレベルのときにオンし、Ｌレベルのときにオフするように設定されている。したがって、駆動パルスＳｄ１は、制御パルスＳｐ１がＨレベルの期間にＨレベルになり、制御パルスＳｐ１がＬレベルの期間にＬレベルになる。一方、駆動パルスＳｄ２は、制御パルスＳｐ１がＨレベルの期間にＬレベルになり、制御パルスＳｐ１がＬレベルの期間にＨレベルになる。

なお、本例では、一例として、駆動信号生成回路２９が制御パルスＳｐ１に基づいて駆動パルスＳｄ１，Ｓｄ２を生成する構成を採用しているが、駆動パルスＳｄ２については制御パルスＳｐ２に基づいて生成する構成にしてもよい。また、制御パルスＳｐ２に基づいて、駆動パルスＳｄ１，Ｓｄ２を生成する構成を採用することもできる。さらには、メインスイッチ素子１２，１３が制御パルスＳｐ１，Ｓｐ２の電圧値で十分に駆動可能なスイッチ素子であるときには、駆動信号生成回路２９を省いて、パルス生成回路２８がメインスイッチ素子１２，１３を直接駆動する構成を採用することもできる。

次いで、電源装置ＰＳ１の動作について、図１，３を参照して説明する。

最初に、定常状態での電源制御回路２の基本動作について説明する。なお、クロックパルスＳｃｌｋは、図３に示すように、予め決められた一定の周期Ｔ０（予め決められた一定の周波数ｆ０＝１／Ｔ０）で入力されているものとする。

まず、期間Ｐ１における動作について説明する。この期間は、クロックパルスＳｃｌｋの立ち上がりからトリガパルスＳｐ３の立ち上がりまでの期間に対応する。パルス生成回路２８は、クロックパルスＳｃｌｋの立ち上がりに同期してセットされる。したがって、制御パルスＳｐ１はＨレベルに移行し、制御パルスＳｐ２はＬレベルに移行する。このとき、駆動信号生成回路２９は、制御パルスＳｐ１に基づいて、駆動パルスＳｄ１をＨレベルに移行させ、駆動パルスＳｄ２をＬレベルに移行させる。なお、ＤＣＤＣコンバータ１においては、メインスイッチ素子１２はオン状態になり、メインスイッチ素子１３はオフ状態になるため、インダクタ１４の入力側の端子に印加される電圧Ｖｐは入力電圧Ｖｉｎとほぼ等しくなり、インダクタ１４から出力側に流れる電流は増加していく。

また、電源制御回路２では、制御パルスＳｐ１がＨレベルになり、制御パルスＳｐ２がＬレベルになるため、Ｈレベルの制御パルスＳｐ１がパルス入力端３１としての第１抵抗２２の他端に印加され、スイッチ素子２４がオフ状態に移行する。そして、パルス入力端３１にＨレベルの制御パルスＳｐ１が印加されることにより、第１抵抗２２を介して第１コンデンサ２１に流れ込む電流が流れ、第１コンデンサ２１の充電電圧Ｖｃ１が降下していく。この充電電圧Ｖｃ１の降下により、接続点Ａの電圧である電圧Ｖｔｒは上昇していく。このとき、電圧Ｖｔｒは、第１抵抗２２の抵抗値Ｒ１と第１コンデンサ２１の静電容量値Ｃ１とで決まる傾き、つまり、時定数（Ｒ１×Ｃ１）によって決まる傾きで上昇する。なお、この時定数はクロックパルスＳｃｌｋの周期Ｔ０よりも十分に大きくなるように設定されているため、電圧Ｖｔｒは期間Ｐ１においてほぼ直線的に上昇する。この電圧Ｖｔｒの傾きは、近似的に、以下の式で表される。
（Ｖｃｃ−Ｖｏｕｔ）／（Ｒ１×Ｃ１）

なお、期間Ｐ１の開始時に、第１コンデンサ２１の充電電圧Ｖｃ１は、出力電圧Ｖｏｕｔに近い電圧値（出力電圧Ｖｏｕｔよりも少し低い電圧値）になっている。したがって、期間Ｐ１の開始時の電圧Ｖｔｒの電圧である下限電圧Ｖｍｉｎ（＝Ｖｏｕｔ−Ｖｃ１）は、基準電位（グランドＧ）に近い電圧値（基準電位（グランドＧ）よりも少し高い電圧値）になっている。そして、期間Ｐ１においては、接続点Ａから出力端子１６ａに向かって電流が流れ、第１コンデンサ２１の充電電圧Ｖｃ１は、ほぼ直線的に降下する。その結果、電圧Ｖｔｒは、この下限電圧Ｖｍｉｎからほぼ直線的に上昇する。

コンパレータ２７は、出力電圧Ｖｏｕｔに電圧Ｖｔｒの交流成分である電圧Ｖｔｒ１を重畳した比較電圧Ｖｃｍｐ（Ｖｏｕｔ＋Ｖｔｒ１）と指令電圧Ｖｏｒとを比較し、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに達したとき出力電圧をＬレベルからＨレベルに移行させる。つまり、コンパレータ２７から出力されるトリガパルスＳｐ３は、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに達したときにＬレベルからＨレベルに移行する。なお、期間Ｐ１は、トリガパルスＳｐ３がＬレベルからＨレベルに移行するときに終了する。

次に、期間Ｐ２における動作について説明する。この期間は、トリガパルスＳｐ３の立ち上がりからクロックパルスＳｃｌｋの立ち上がりまでの期間に対応する。トリガパルスＳｐ３の立ち上がりに同期して、パルス生成回路２８がリセットされるため、パルスＳｐ１はＬレベルに移行し、制御パルスＳｐ２はＨレベルに移行する。このとき、駆動信号生成回路２９は、制御パルスＳｐ１に基づいて、駆動パルスＳｄ１をＬレベルに移行させ、駆動パルスＳｄ２をＨレベルに移行させる。なお、ＤＣＤＣコンバータ１においては、メインスイッチ素子１２はオフ状態になり、メインスイッチ素子１３はオン状態になるため、インダクタ１４の入力側の端子に印加される電圧Ｖｐは基準電位（グランドＧ）とほぼ等しくなり、インダクタ１４から出力側に流れる電流は減少していく。

また、電源制御回路２では、制御パルスＳｐ１がＬレベルになり、制御パルスＳｐ２がＨレベルになるため、Ｌレベルの制御パルスＳｐ１がパルス入力端３１としての第１抵抗２２の他端に印加され、スイッチ素子２４がオン状態に移行する。このため、第１コンデンサ２１の接続点Ａ側の端子は、互いに並列接続された第１抵抗２２および第２抵抗２３を介してグランドＧに接続された状態になり、第１抵抗２２および第２抵抗２３を介して第１コンデンサ２１からグランドＧに向かう電流が流れ、第１コンデンサ２１の充電電圧Ｖｃ１が上昇していく。

つまり、期間Ｐ２においては、第１コンデンサ２１は、直流出力電圧Ｖｏｕｔによって、出力端子１６ａ側から充電される。この第１コンデンサ２１の充電は、クロックパルスＳｃｌｋがＬレベルからＨレベルに移行するときまで続けられる（つまり、この第１コンデンサ２１の充電は、クロックパルスＳｃｌｋの立ち上がりに同期して終了する）。この際、第１コンデンサ２１の充電電圧Ｖｃ１は出力電圧Ｖｏｕｔに近い電圧値（出力電圧Ｖｏｕｔよりも少し低い電圧値）まで上昇していく。このため、電圧Ｖｔｒ（＝Ｖｏｕｔ−Ｖｃ１）は、図３に示すように、ゼロボルト軸を漸近線とする指数関数で表される曲線で降下していく。この曲線の形状は、第１抵抗２２および第２抵抗２３の並列合成抵抗値（Ｒ１//Ｒ２）と第１コンデンサ２１の静電容量値Ｃ１とで決まる。つまり、この曲線の形状は、時定数（（Ｒ１//Ｒ２）×Ｃ１）によって決まる。この時定数（（Ｒ１//Ｒ２）×Ｃ１）は、第１抵抗２２だけのときの時定数（Ｒ１×Ｃ１）と比較して小さいため、電圧Ｖｔｒは、第１抵抗２２だけが第１コンデンサ２１に接続される構成（第２抵抗２３およびスイッチ素子２４の直列回路を有しない構成）と比較して、早く降下する。なお、この期間Ｐ２での電圧Ｖｔｒの波形は、以下の式で表される。
Ｖｍａｘ×ｅ^{−ｔ／（（Ｒ１//Ｒ２）×Ｃ１）}

このようにして、この電源制御回路２では、メインスイッチ素子１２，１３に対するスイッチングの各周期Ｔ０内において、制御パルスＳｐ１がＨレベルのときには、第１抵抗２２が第１コンデンサ２１を放電させ（第１コンデンサ２１の充電電圧Ｖｃ１を降下させ）、制御パルスＳｐ１がＬレベルのときには、第１抵抗２２および第２抵抗２３が第１コンデンサ２１を充電させる（第１コンデンサ２１の充電電圧Ｖｃ１を上昇させる）ことにより、接続点Ａに上昇と降下を繰り返す電圧Ｖｔｒを発生させる。この電源制御回路２の動作では、第１コンデンサ２１の放電時における電圧Ｖｔｒの波形についての時定数（Ｒ１×Ｃ１）に対して、第１コンデンサ２１の充電時における電圧Ｖｔｒの波形についての時定数（（Ｒ１//Ｒ２）×Ｃ１）が小さくなるように、充電時と放電時において、時定数がダイナミックに切り替えられる。このため、ＤＣＤＣコンバータ１のフィードバックループ（負帰還回路）における位相余裕が十分に確保されている。

本例では、第１コンデンサ２１の充電電圧Ｖｃ１が出力電圧Ｖｏｕｔと同電圧になる前に、つまり、三角波状の電圧Ｖｔｒが基準電位（グランドＧ）に達する前に、パルス生成回路２８はクロックパルスＳｃｌｋによりセットされる。また、比較電圧Ｖｃｍｐ（Ｖｏｕｔ＋Ｖｔｒ１）が指令電圧Ｖｏｒに達したときに立ち上がるトリガパルスＳｐ３によりリセットされる。なお、比較電圧Ｖｃｍｐ（Ｖｏｕｔ＋Ｖｔｒ１）が指令電圧Ｖｏｒに達したときにトリガパルスＳｐ３はＬレベルからＨレベルに移行するが、トリガパルスＳｐ３の立ち上がりに同期して電圧Ｖｔｒが降下を開始するため、トリガパルスＳｐ３はＬレベルからＨレベルに移行した直後にＨレベルからＬレベルに移行する。

期間Ｐ３以降の動作については、期間Ｐ１または期間Ｐ２と同様の動作が繰り返される。つまり、期間Ｐ３および期間Ｐ５は期間Ｐ１と同様の動作になり、期間Ｐ４および期間Ｐ６は期間Ｐ２と同様の動作になる。

この電源制御回路２では、定常状態における出力電圧Ｖｏｕｔは指令電圧Ｖｏｒとほぼ等しくなる。ただし、実際には、出力電圧Ｖｏｕｔは指令電圧Ｖｏｒより多少低い電圧になる。厳密に言えば、出力電圧Ｖｏｕｔは第１コンデンサ２１の充電電圧Ｖｃ１の振幅に関係する。すなわち、最初にクロックパルスＳｃｌｋの立ち上がりに同期してパルス生成回路２８の非反転出力端子（出力端子Ｑ）から出力される制御パルスＳｐ１はＨレベルに移行し、反転出力端子（出力端子Ｑバー）から出力される制御パルスＳｐ２はＬレベルに移行する。したがって、第１抵抗２２が第１コンデンサ２１を放電させ、接続点Ａの電圧が上昇し、比較電圧Ｖｃｍｐ（Ｖｏｕｔ＋Ｖｔｒ１）も上昇する。その比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに達したときには、パルス生成回路２８の制御パルスＳｐ１はＬレベルに移行し、制御パルスＳｐ２はＨレベルに移行する。したがって、第１抵抗２２と第２抵抗２３の並列抵抗で第１コンデンサ２１を充電させ、接続点Ａの電圧が降下し、比較電圧Ｖｃｍｐ（Ｖｏｕｔ＋Ｖｔｒ１）も降下する。その充電時間は次のクロックパルスＳｃｌｋの立ち上がり信号が来るまで続く。クロックパルスの１周期分Ｔ０において第１コンデンサ２１に対する充電量および放電量が等しくなるように、第１コンデンサ２１の充電電圧Ｖｃ１の振幅が自動的に調整され、これに伴い、電圧Ｖｔｒの交流成分（電圧Ｖｔｒ１）の振幅も自動的に調整される。また、比較電圧Ｖｃｍｐの平均値は、出力電圧Ｖｏｕｔに一致した状態に維持される。このように出力電圧Ｖｏｕｔは、指令電圧Ｖｏｒに追従して、指令電圧Ｖｏｒよりも多少低い電圧（指令電圧Ｖｏｒよりも充電電圧Ｖｃ１の振幅（電圧Ｖｔｒ１の振幅）の１／２の電圧だけ低い電圧）に安定して制御される。

次いで、直流出力電圧Ｖｏｕｔや指令電圧Ｖｏｒが変化したときの電源制御回路２の動作について説明する。

ＤＣＤＣコンバータ１に対する上記のＰＷＭ制御を実行している状態において、例えば、負荷の急変などに起因して直流出力電圧Ｖｏｕｔにオーバーシュートが発生し、この発生が期間Ｐ１における動作のようにメインスイッチ素子１２がオン状態に維持されている期間中のときには、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに到達する時間が早まる。このため、電源制御回路２では、パルス生成回路２８から出力されている制御パルスＳｐ１がＨレベルに維持されている期間が短縮され、メインスイッチ素子１２がオン状態に維持されている期間も短縮される。したがって、ＤＣＤＣコンバータ１において、入力端子１１側からインダクタ１４側に供給されるエネルギーが減少し、出力電圧Ｖｏｕｔが降下する。このような動作により、出力電圧Ｖｏｕｔのオーバーシュートに対する応答の遅延時間が短縮される。

また、このオーバーシュートの発生が期間Ｐ２における動作のようにメインスイッチ素子１２がオフ状態に維持されている期間中のときには、この期間が終了するときの電圧Ｖｔｒ（下限電圧Ｖｍｉｎ）が、オーバーシュートが発生しなかった場合よりも高くなる。したがって、この期間が終了し、次の期間（この期間が期間Ｐ２であれば、期間Ｐ３）において比較電圧Ｖｃｍｐが上昇を開始するときの電圧が高くなり、その結果、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに到達する時間が早くなる。このため、パルス生成回路２８から出力される制御パルスＳｐ１がＨレベルに維持されている期間が短縮され、メインスイッチ素子１２がオン状態に維持されている期間も短縮される。したがって、入力端子１１側からインダクタ１４側に供給されるエネルギーが減少し、出力電圧Ｖｏｕｔが降下する。このような動作により、出力電圧Ｖｏｕｔのオーバーシュートに対する応答の遅延時間が短縮される。

また、詳細な説明については省略するが、直流出力電圧Ｖｏｕｔにアンダーシュートが発生した場合の電源制御回路２の動作は、オーバーシュートの発生時の動作と逆の動作になる。つまり、パルス生成回路２８から出力される制御パルスＳｐ１がＨレベルに維持されている期間が長くなり、メインスイッチ素子１２がオン状態に維持されている期間も長くなる。したがって、入力端子１１側からインダクタ１４側に供給されるエネルギーが増加し、出力電圧Ｖｏｕｔが上昇する。この動作により、オーバーシュートの発生時と同様に、直流出力電圧Ｖｏｕｔのアンダーシュートに対する応答の遅延時間も短縮される。

また、電源制御回路２では、指令電圧Ｖｏｒがより低い電圧に変更され、この変更が期間Ｐ１における動作のようにメインスイッチ素子１２がオン状態に維持されている期間中に行われた場合、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに到達する時間が早まる。このため、電源制御回路２では、パルス生成回路２８から出力されている制御パルスＳｐ１がＨレベルに維持されている期間が短縮され、メインスイッチ素子１２がオン状態に維持されている期間も短縮される。したがって、ＤＣＤＣコンバータ１において入力端子１１側からインダクタ１４側に供給されるエネルギーが減少し、出力電圧Ｖｏｕｔが降下する。このような動作により、出力電圧Ｖｏｕｔは、短い遅延時間で指令電圧Ｖｏｒの変化に追従して、降下する。

また、指令電圧Ｖｏｒのこの変更が、期間Ｐ２における動作のようにメインスイッチ素子１２がオフ状態に維持されている期間中に行われた場合、この期間の後にメインスイッチ素子１２がオン状態に維持されている期間（この期間が期間Ｐ２であれば、期間Ｐ３）において、比較電圧Ｖｃｍｐが指令電圧Ｖｏｒに到達する時間が早まる。このため、パルス生成回路２８から出力される制御パルスＳｐ１がＨレベルに維持されている期間が短縮され、メインスイッチ素子１２がオン状態に維持されている期間も短縮される。このような動作により、出力電圧Ｖｏｕｔは、短い遅延時間で指令電圧Ｖｏｒに追従して、降下する。

また、詳細な説明については省略するが、指令電圧Ｖｏｒがより高い電圧に変更された場合の電源制御回路２の動作は、指令電圧Ｖｏｒがより低い電圧に変更されたときの動作と逆の動作になる。つまり、パルス生成回路２８から出力される制御パルスＳｐ１がＨレベルに維持されている期間が長くなり、メインスイッチ素子１２がオン状態に維持されている期間も長くなる。したがって、入力端子１１側からインダクタ１４側に供給されるエネルギーが増加し、出力電圧Ｖｏｕｔが上昇する。このような動作により、出力電圧Ｖｏｕｔは、短い遅延時間で指令電圧Ｖｏｒに追従して、上昇する。

このように、この電源制御回路２によれば、コンパレータ２７としてヒステリシス特性を持たないコンパレータを使用すると共に、このコンパレータ２７に積分回路を介在させることなく指令電圧Ｖｏｒを直接入力する構成を採用したことにより、指令電圧Ｖｏｒに対する応答性を向上させることができる。

また、この電源制御回路２によれば、メインスイッチ素子１２，１３に対するスイッチングの各周期Ｔ０内において、第１コンデンサ２１に対する放電時における時定数（Ｒ１×Ｃ１）に対して、第１コンデンサ２１に対する充電時における時定数（（Ｒ１//Ｒ２）×Ｃ１）が小さくなるように、時定数をダイナミックに切り替えることにより、ヒステリシス特性を持たないコンパレータをコンパレータ２７として使用しつつ、ＤＣＤＣコンバータ１のフィードバックループ（負帰還回路）を構成する電源制御回路２におけるスイッチング周波数ｆ０での位相余裕を十分に確保することができる。

なお、電源制御回路２において、パルス入力端３１としての第１抵抗２２の他端に印加されるパルスは、クロックパルスＳｃｌｋの立ち上がりに同期して、ＬレベルからＨレベルに移行し、トリガパルスＳｐ３に同期して、ＨレベルからＬレベルに移行するパルスであれば、制御パルスＳｐ１以外のパルスであってもよい。つまり、この電源制御回路２では、制御パルスＳｐ１がＨレベルのときにＨレベルになり、制御パルスＳｐ１がＬレベルのときにＬレベルになるパルスを、制御パルスＳｐ１の代わりに用いてもよい。なお、この制御パルスＳｐ１の代わりに用いるパルスがＨレベルのときの電圧値は、定常状態での出力電圧Ｖｏｕｔよりも高い電圧値であれば、制御パルスＳｐ１がＨレベルのときの電圧値と異なる電圧値であってもよい。

また、セット入力端子に入力されるパルスの立ち下がりに同期してセットされるようにパルス生成回路２８が構成されている場合は、クロックパルスＳｃｌｋを反転したパルスをパルス生成回路２８のセット入力端子に入力するようにすればよい。また、リセット入力端子に入力されるパルスの立ち下がりに同期してリセットされるようにパルス生成回路２８が構成されている場合は、コンパレータ２７の非反転入力端子に指令電圧Ｖｏｒが入力され、反転入力端子に比較電圧Ｖｃｍｐが入力されるようにすればよい。

図２は、メインスイッチ素子１２とインダクタ１４の接続点に生じる電圧Ｖｐを制御パルスＳｐ１の代わりに用いた電源制御回路２Ａを示している。電圧Ｖｐは、ＤＣＤＣコンバータ１のスイッチング動作によって生じる電圧であって、メインスイッチ素子１２がオン状態のときに、入力電圧Ｖｉｎとほぼ等しくなり、メインスイッチ素子１３がオン状態のときに、基準電位（グランドＧ）と等しくなるパルス電圧である（以下、パルス電圧Ｖｐともいう）。また、メインスイッチ素子１２は、制御パルスＳｐ１がＨレベルのときにオンし、メインスイッチ素子１３は、制御パルスＳｐ１がＬレベルのときにオンする。したがって、パルス電圧Ｖｐは、制御パルスＳｐ１と同じタイミングでＨレベルとＬレベルとの間で交互に切り替る。このように、パルス電圧Ｖｐは制御パルスＳｐ１と同じタイミングでレベルが変化するので、パルス電圧Ｖｐを制御パルスＳｐ１の代わりに用いて、パルス入力端３１としての第１抵抗２２の他端に入力するようにした電源制御回路２Ａは、図１の電源制御回路２と同様に動作する。

なお、電源制御回路２Ａでは、パルス電圧ＶｐがＨレベルのときの電圧が入力電圧Ｖｉｎに基づいて変化するため、入力電圧の変動に対する応答性が向上する。例えば、入力電圧Ｖｉｎが低下したときには、電圧Ｖｔｒが上昇していくときの傾きが小さくなるため、メインスイッチ素子１２がオン状態に維持されている期間が長くなる。一方、入力電圧Ｖｉｎが上昇したときには、電圧Ｖｔｒが上昇していくときの傾きが大きくなるため、メインスイッチ素子１２がオン状態に維持されている期間が短くなる。

また、降圧型コンバーターを例に挙げて説明したが、昇圧型コンバータに対してＰＷＭ制御を行う電源制御回路としても使用することができる。

１ ＤＣＤＣコンバータ
２，２Ａ 電源制御回路
１２，１３ メインスイッチ素子
２１ 第１コンデンサ
２２ 第１抵抗
２３ 第２抵抗
２４ スイッチ素子
２５ 検出回路
２６ 第２コンデンサ
２７ コンパレータ
２８ パルス生成回路
３１ パルス入力端
Ｓｃｌｋ クロックパルス
Ｓｐ１，Ｓｐ２ 制御パルス
Ｓｐ３ トリガパルス
Ｖｃｍｐ 比較電圧
Ｖｏｒ 指令電圧
Ｖｏｕｔ 直流出力電圧

Claims (3)

1. クロックパルスに同期してＤＣＤＣコンバータのスイッチング動作を制御する電源制御回路であって、
   前記クロックパルスの立ち上がりまたは立ち下がりに同期して第１電圧値から第２電圧値に移行し、トリガパルスの立ち上がりまたは立ち下がりに同期して前記第２電圧値から前記第１電圧値に移行する制御パルスを生成するパルス生成回路と、
   一端が前記ＤＣＤＣコンバータの出力端子に接続された第１コンデンサと、一端が前記第１コンデンサの他端に接続され他端がパルス入力端に接続された第１抵抗とからなる第１直列回路と、
   第２抵抗と前記制御パルスの電圧値が前記第１電圧値のときにオンするスイッチ素子とからなる第２直列回路と、
   前記第１コンデンサと前記第１抵抗との接続点に生じる電圧の交流成分を、前記ＤＣＤＣコンバータの出力端子から出力される出力電圧または当該出力電圧を分圧した分圧電圧に重畳した比較電圧を生成する電圧重畳回路と、
   前記比較電圧と指令電圧が入力され、前記比較電圧が前記指令電圧に到達したときに立ち上がるパルスまたは立ち下がるパルスを前記トリガパルスとして出力するコンパレータとを備え、
   前記第２直列回路は、一端が前記第１コンデンサと前記第１抵抗との接続点に、他端が基準電位に接続され、
   前記パルス入力端には、前記制御パルスの電圧値が前記第１電圧値のときに基準電位が印加され、前記制御パルスの電圧値が前記第２電圧値のときに基準電位よりも高い電圧が印加されるように構成されている電源制御回路。
2. 前記ＤＣＤＣコンバータが降圧型であり、
   前記パルス入力端に、前記ＤＣＤＣコンバータのスイッチング動作によって生じるパルス電圧が印加されるように構成されている請求項１に記載の電源制御回路。
3. 請求項１または２に記載の電源制御回路を備えた電源装置。

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