KR101045737B1 - 벅 스위칭 레귤레이터 및 방법 - Google Patents

Abstract

집적 회로 상에 형성된 벅 스위칭 레귤레이터(buck switching regulator)는 입력 전압을 수신하며, 고정적인 온-타임(constant on-time) 및 가변적인 오프-타임의 피드백 제어 루프를 사용하여 스위치 출력 노드 상에 스위칭 출력 전압을 제공한다. 벅 스위칭 레귤레이터는 피드백 전압과 기준 전압을 비교하여 출력 단자에 출력 전압을 생성하는 증폭기와, 상기 스위치 출력 노드와 상기 증폭기의 출력 단자 사이에 직렬로 접속된 제 1 커패시터 및 제 1 저항과, DC 출력 전압 노드와 증폭기의 출력 단자 사이에 접속된 제 2 커패시터를 포함한다. 제 1 커패시터 및 제 1 저항은 고정적인 온-타임 및 가변적인 오프-타임의 피드백 제어 체계에 사용하기 위해 증폭기의 출력 단자 상에 입력되는 리플 전압 신호를 생성한다. 리플 전압 신호의 크기는 제 2 커패시터의 커패시턴스의 값의 함수이다.

Description

벅 스위칭 레귤레이터 및 방법{CONSTANT ON-TIME REGULATOR WITH INTERNAL RIPPLE GENERATION AND IMPROVED OUTPUT VOLTAGE ACCURACY}

본 출원은, 발명의 제목 "RIPPLE GENERATION IN BUCK REGULATOR USING FIXED ON-TIME CONTROL TO ENABLE THE USE OF OUTPUT CAPACITOR HAVING ANY ESR"이고 본 발명과 적어도 하나의 공동 발명자를 갖는 2006년 9월 11일 출원된 출원번호 11/530,548의 일부계속출원으로, 출원번호 11/530,548은 본 명세서에서 그 전부가 참조로서 인용되었다.

본 출원은, 동시출원되고 공동 허여된 발명의 제목 "CONSTANT ON-TIME REGULATOR WITH INCREASED MAXIMUM DUTY CYCLE"인 Matthew Weng의 미국 특허출원번호 11/955,157과 연관되며, 이것은 본 명세서에서 그 전부가 참조로서 인용되었다.

본 발명은 스위칭 레귤레이터 또는 DC-DC 변환기에 관한 것으로, 보다 구체적으로는, 고정적인 온-타임(constant on-time) 제어를 사용하는 벅 레귤레이터(buck regulator) 및 출력 전압 정확도를 향상시키도록 임의의 ESR 값을 갖는 출력 커패시터와 결합된 제어 방안에 관한 것이다.

DC 전압 레귤레이터 또는 스위칭 레귤레이터는 한 DC 전압 레벨로부터 다른 DC 전압 레벨로 에너지를 변환하도록 동작한다. 이러한 종류의 스위칭 레귤레이터를 DC/DC 변환기라고도 한다. 흔히 스위칭 모드 전력 공급기라고 하는 스위칭 레귤레이터는 커패시터, 인덕터 및 변압기와 같은 저손실 부품과, 개별 패킷의 입력으로부터 출력으로 에너지를 전달하기 위해 턴온 및 턴오프되는 전력 스위치를 통해 전력 공급기 기능을 제공한다. 이 회로의 원하는 부하 범위 내에서 고정적인 출력 전압을 유지하기 위해 피드백 제어 회로를 사용하여 에너지 전달을 조정한다.

스위칭 레귤레이터는 입력 전압을 스텝-업 하거나 입력 전압을 스텝 다운하거나 두 가지 모두를 수행하도록 구성될 수 있다. 구체적으로는, "벅 변환기"로도 지칭되는 벅 스위칭 레귤레이터가 입력 전압을 스텝 다운하고 "부스트 변환기"로도 지칭되는 부스트 스위칭 레귤레이터가 입력 전압을 스텝 업한다. 벅-부스트 스위칭 레귤레이터 또는 벅-부스트 변환기는 스텝-업과 스텝-다운 기능 모두를 제공한다.

스위칭 레귤레이터의 동작은 잘 알려져 있으며 다음과 같이 일반화된다. 전력 스위치가 턴온되어 출력 필터 회로의 인덕터에 에너지를 인가하고 인덕터를 통한 전류가 발생하게 한다. 전력 스위치가 턴오프되면, 인덕터 양단의 전압이 반전되고 출력 필터 회로의 출력 커패시터와 부하로 전하가 전달된다. 비교적 고정적인 출력 전압이 출력 커패시터에 의해 유지된다. 흔히 제 2 스위치가 동기 제어 동작을 위해 사용된다.

스위칭 레귤레이터는 집적(내부) 전력 스위치 또는 외부 전력 스위치를 사용 하여 구성될 수 있다. 전력 스위치가 스위칭 레귤레이터 집적 회로(IC) 외부에 존재하면, 스위칭 레귤레이터 IC는 흔히 "스위칭 레귤레이터 제어기" 또는 변환기 제어기로 지칭되는데, 스위칭 레귤레이터 제어기가 비교적 고정적인 출력 전압을 발생시키는 출력 필터 회로에 결합되는 외부 전력 스위치를 구동하기 위한 제어 신호를 제공한다는 것을 표시한다. 스위칭 레귤레이터 제어기는 제어기의 전압 변환 기능에 따라 벅 제어기, 부스트 제어기 또는 벅-부스트 제어기로도 지칭된다.

고정된 온-타임 제어를 사용하는 벅 스위칭 레귤레이터 또는 "벅 레귤레이터"는, PFM(펄스 폭 변조) 모드에서의 가벼운 부하에 대한 우수한 효율성과, 외부 신호와의 용이한 동기화와, 비교적 큰 오프-타임의 용이한 제어와, 낮은 출력 전압으로 높은 입력 전압을 조정하기 위한 매우 작은 고정된 온 -타임과 같은 몇몇 중요한 장점으로 인해 이 분야에서 선호된다.

고정된 온-타임(또는 고정적인 온-타임) 레귤레이터는 리플-모드 제어를 채택하는 전압 레귤레이터의 일종이며, 자기이력(hysteretic) 레귤레이터는 리플-모드 제어를 채택하는 스위칭 레귤레이터의 또 다른 일종이다. 일반적으로, 리플-모드 레귤레이터는 출력 신호의 리플 성분에 기초하여 그 출력 전압을 조정한다. 전력 스위치에서의 스위칭 동작으로 인해, 모든 스위치-모드 레귤레이터는 스위칭된 출력 인덕터를 통해 출력 리플 전류를 발생시킨다. 이 전류 리플은, 특히 부하와 병렬로 배치되는 출력 커패시터의 등가 직렬 저항(ESR)으로 인해, 출력 전압 리플로서 이를 표시한다.

자기이력 레귤레이터는 비교기를 사용하여 리플을 포함하는 조정될 출력 전 압을 자기이력 제어 밴드에 비교한다. 자기이력 상한값 위에서 자기이력 제어기는 자신의 관련 출력 인덕터를 로우(low)로 스위칭하고, 자기이력 하한값 아래에서 자기이력 제어기는 출력 인덕터를 하이(high)로 스위칭한다. 한편, 고정 온-타임 레귤레이터는 자기이력 제어기와 유사하게 동작하면서 출력 리플이 단일 기준점 아래로 떨어지면 고정된 시간 동안 출력 인덕터를 하이로 전환한다. 고정된 온-타임의 종료시에, 출력 리플이 여전히 단일 기준점 아래에 존재할지라도, 출력 인덕터는 고정된 온-타임 동안 다시 하이로 스위칭되기 전에 최소 오프-타임 동안 로우로 스위칭된다.

리플-모드 제어를 사용하는 전압 레귤레이터에 있어서, 출력 리플은 출력 전압 조정에 유용하지만, 출력 신호 노이즈 및 부하 전압 제한의 관점에서는 바람직하지 못하다. 실제로, 출력 리플을 최소화하고자는 요구로 인해 매우 낮은 ESR을 갖는 커패시터를 설계 및 제조하게 되었다. 출력 커패시터 ESR을 낮춤으로써 출력 리플 신호를 현저히 낮출 수 있다. 낮은 리플은 노이즈 최소화 및 감소된 부하 전압 변동의 이점을 제공하지만 리플-모드 조정을 더 어렵게 한다. 낮은 리플 크기는 비교기 전압 차이를 줄이고 정확하고 빠른 비교를 매우 어렵게 한다.

이로 인해, 고정된 온-타임 전압 레귤레이터의 제조자들은 출력 커패시터에 대해 최소 ESR를 부과하여 출력 전압의 최소 리플 전압 양을 보장함으로써 효율적 인 리플-모드 제어가 실현될 수 있다. 따라서, 큰 ESR을 갖는 출력 커패시터는 모든 고정된 온-타임 전압 레귤레이터와 사용되어야 한다. 경우에 따라, 출력 커패시터 자체가 충분한 ESR을 갖지 않으면, 제조자들은 요구되는 최소 양의 리플 전압을 발생시키기 위해 충분한 직렬 저항을 도입하도록 출력 커패시터와 직렬인 저항을 포함할 것을 제안한다.

높은 ESR 출력 커패시터의 요구조건에 대한 하나의 해결책은 제어 루프에 전류 피드백을 추가하는 것이다. 다른 경우에는, 가상 리플 발생기가 사용되어 인덕터 전류와 비례하는 내부 가상 리플을 발생시킨다. 이러한 해결책은 리플-모드 전압 레귤레이터의 낮은 ESR 사용을 허용하지만, 이들 해결책은 전압 레귤레이터에 복잡성과 비용을 추가시킨다.

출력 신호에서의 최소 양의 리플 전압의 요구조건은 고정된 온-타임 전압 레귤레이터의 인가를 출력 전압의 리플이 허용될 수 있는 경우로 제한시킨다. 또한, 통상적으로 큰 ESR을 갖는 탄탈룸 커패시터보다 저렴한 세라믹 커패시터와 같은 제로 ESR 커패시터는 최소 양의 ESR이 알맞은 제어 루프 동작을 위해 요구되기 때문에 사용될 수 없다.

본 발명의 일 측면에 따르면, 벅 스위칭 레귤레이터(buck switching regulator)는 집적 회로 상에 형성되어 입력 전압을 수신하고, 벅 스위칭 레귤레이터는 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프(constant on-time, variable off-time feedback control loop)를 이용하여 제 1 스위치와 제 2 스위치를 제어함으로써, 스위칭 출력 전압을 생성하는 스위치 출력 노드를 구동한다. 스위칭 출력 노드는 출력 노드 상에 실질적으로 일정한 크기를 가진 조정 출력 전압(regulated output voltage)을 생성하기 위한 집적 회로 외부의 LC 필터 회로에 결합된다. 조정 출력 전압은 벅 스위칭 레귤레이터로 피드백되어 피드백 전압 노드상에 피드백 전압을 생성하는 전압 분할기로 제공된다. 벅 스위칭 레귤레이터는, 피드백 전압을 수신하도록 결합된 제 1 입력 단자와, 제 1 기준 전압을 수신하도록 결합된 제 2 입력 단자 및 피드백 전압과 제 1 기준 전압 간의 차를 나타내는 제 1 출력 전압을 제공하는 출력 단자를 포함하며, 높은 출력 임피던스를 가진 증폭기와; 제 2 기준 전압을 수신하도록 결합된 제 1 입력 단자와, 증폭기의 제 1 출력 전압을 수신하도록 결합된 제 2 입력 단자를 포함하며, 벅 스위칭 레귤레이터의 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프를 제어하기 위한 출력 전압 신호를 생성하는 오류 비교기와; 벅 스위칭 레귤레이터의 집적 회로 상에 형성되고, 증폭기의 출력 단자와 스위치 출력 노드 사이에 직렬 접속된 제 1 커패시터 및 제 1 저항과; 증폭기의 출력 단자와 출력 노드 사이에 결합된 제 2 커패시터를 포함한다. 동작시에, 제 1 커패시터와 제 1 저항은 스위칭 출력 전압과 관련되는 리플 전압 신호(ripple voltage signal)를 생성하여 증폭기의 출력 단자에 제공함으로써 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프에 사용되도록 하고, 리플 전압 신호의 크기는 제 2 커패시터의 커패시턴스 값의 함수이다.

본 발명의 다른 측면에 따르면, 입력 전압을 수신하고, 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프를 이용하여 제 1 스위치와 제 2 스위치를 제어함으로써, 스위칭 출력 전압을 생성하는 스위치 출력 노드를 구동하는 벅 스위칭 레귤레이터에 있어서의 방법으로서, 스위칭 출력 노드는 출력 노드 상에 실질적으로 일정한 크기를 가진 조정 출력 전압(regulated output voltage)을 생성하기 위한 LC 필터 회로에 결합되고, 조정 출력 전압은 벅 스위칭 레귤레이터로 피드백되어 피드백 전압 노드 상에 피드백 전압을 생성하는 전압 분할기로 제공되며, 상기 방법은, 높은 출력 임피던스를 가진 증폭기의 제 1 입력 단자에 피드백 전압을 결합시키는 단계와, 증폭기의 제 2 입력 단자에 제 1 기준 전압을 결합시키는 단계와, 증폭기의 출력 단자에서 피드백 전압과 제 1 기준 전압 간의 차이를 나타내는 제 1 출력 전압을 생성하는 단계와, 스위칭 출력 전압으로부터 리플 전압 신호를 생성하는 단계와, 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프에 사용하기 위해 증폭기의 출력 단자에 리플 전압 신호를 입력하는 단계와, 입력된 리플 전압 신호를 가진 증폭기의 제 1 출력 전압을 비교기의 제 1 입력 단자에 결합시키는 단계와, 비교기의 제 2 입력 단자에 제 2 기준 전압을 결합시키는 단계 및 증폭기의 출력 단자에 있는 리플 전압 신호의 크기를 커패시티브 분할기(capacitive divider)를 이용하여 조정하는 단계를 포함한다.

본 발명은 아래의 상세한 설명과 첨부된 도면을 참조하여 보다 잘 이해될 것이다.

본 발명의 원리에 따르면, 고정된 온-타임(또는 고정적인 온-타임) 및 최소 오프-타임 제어 루프를 사용하는 벅 스위칭 레귤레이터는, 스위칭 출력 전압을 사용하여 필요한 리플을 내부적으로 발생시키고 리플 전압 신호를 전압 레귤레이터의 피드백 제어 루프로 입력하는 리플 입력 회로를 포함한다. 발생될 리플의 양은 벅 레귤레이터로 통합되거나 벅 레귤레이터에 외부적으로 결합될 수 있는 피드포워드 커패시터에 의해 조절된다. 이 방식에서, 벅 레귤레이터는 임의의 등가 직렬 저항(ESR) 값을 갖는 출력 커패시터와 동작하도록 구성된다. 특히, 벅 레귤레이터에 결합되는 출력 커패시터가 큰 ESR을 가질 때, 피드포워드 커패시터가 사용되어 스위칭 출력 전압으로부터 리플을 매우 조금 또는 전혀 발생시키지 않도록 리플 입력 회로를 프로그래밍한다. 그러나, 벅 레귤레이터에 결합되는 출력 커패시터가 제로 또는 매우 적은 ESR을 갖는 경우, 피드포워드 커패시터가 사용되어 스위칭 출력 전압으로부터 필요한 리플을 발생시키도록 리플 입력 회로를 프로그래밍한다.

리플 입력 회로를 포함하는 벅 스위칭 레귤레이터는 종래 해결책에 비해 많은 장점을 제공한다. 먼저, 본 발명의 벅 스위칭 레귤레이터는 임의의 ESR 값을 갖는 출력 커패시터를 사용할 수 있게 한다. 따라서, 세라믹 커패시터와 같은 제로 또는 낮은 ESR 값의 출력 커패시터를 사용하여 매우 낮은 출력 리플을 갖는 출력 전압을 얻을 수 있다. 한편, 리플 입력 회로는 스위칭 출력 전압을 내부적으로 사용하여 필요한 리플을 발생시켜서 발생된 리플 전압이 출력 전압에 어떠한 영향도 주지 않는다.

본 발명의 일 측면에 따르면, 리플 입력 회로는 스위칭 출력 전압과 피드백 전압 사이에 직렬로 접속되는 제 1 커패시터와 제 1 저항을 포함하며, 또한 출력 전압과 피드백 전압 사이에 접속되는 피드포워드 커패시터를 포함한다. 일 실시예에서, 제 1 커패시터와 제 1 저항은 벅 스위칭 레귤레이터의 동일한 집적 회로상으로의 피드백 전압 분할기의 저항 분할기들과 함께 통합되며, 피드포워드 커패시터는 스위칭 레귤레이터 집적 회로의 외부에 형성된다. 다른 실시예에서, 피드포워드 커패시터는 또한 스위칭 레귤레이터 집적 회로 상에 집적된다. 집적 온-칩인 경우, 피드포워드 커패시터는 프로그래밍 가능한 커패시턴스를 갖는 커패시터로 형성되어 원하는 커패시턴스가 선택되어 발생될 리플의 원하는 양을 조절할 수 있다.

본 발명의 다른 측면에 따르면, 고정적인 온-타임 및 가변적인 오프-타임 제어 루프를 사용하는 벅 스위칭 레귤레이터는 향상된 정확도를 갖는 리플 입력 회로를 포함하며, 이것은 피드백 전압 노드와 떨어진 전압 레귤레이터의 피드백 제어 루프 내의 지점으로 리플 전압 신호를 입력한다. 이러한 방식으로, 출력 전압에서의 오류가 감소되고 출력 전압의 정확도는 크게 증가한다. 일 실시예에서, 리플 입력 회로는 피드백 전압을 수신하는 이득단을 포함하고 리플 전압 신호는 이득단의 출력 노드에서 입력된다. 피드백 전압을 증폭시키도록 이득단을 사용하고, 이득단의 바이패싱 지점에서 리플 전압 신호를 입력함으로써, 조정 출력 전압 내로 삽입된 전압 오류는 뚜렷하게 감소될 수 있다.

일 실시예에서, 리플 입력 회로는 피드백 전압 및 제 1 기준 전압을 수신하는 동작적인 트랜스컨덕턴스 증폭기(OTA)로서 구현된 이득단을 포함한다. 리플 입 력 회로는 스위칭 출력 전압과 OTA의 출력 단자 사이에서 직렬 접속되는 제 1 커패시터 및 제 1 저항을 더 포함한다. 마지막으로, 리플 입력 회로는 출력 전압과 OTA의 출력 단자 사이에서 접속되는 피드포워드 커패시터를 포함한다. 향상된 정확도를 갖는 리플 입력 회로가 아래에서 보다 상세하게 기술될 것이다.

도 1은 본 발명의 일 실시예에 따른 리플 입력 회로를 포함하는 고정된 온-타임, 최소 오프-타임 벅 스위칭 레귤레이터의 개략적인 도면이다. 도 1을 참조하면, 벅 스위칭 레귤레이터 시스템(10)은 출력 LC 필터 회로에 결합되는 벅 스위칭 레귤레이터(100)("벅 레귤레이터(100)")를 포함한다. 벅 레귤레이터(100)는 입력 전압(V_IN)을 수신하고 인덕터(L1) 및 출력 커패시터(C_OUT)에 의해 형성되는 출력 LC 필터 회로에 스위칭 출력 전압(V_SW)을 제공한다. 출력 LC 필터 회로는 실질적으로 고정적인 크기를 갖는 출력 전압 노드(114)에서 DC 출력 전압(V_OUT)을 발생시킨다. 실제 구현에서는 도 1에 도시된 바와 같이, 출력 전압(V_OUT)이 부하(116)를 구동하기 위해 결합된다. 출력 커패시터(C_OUT)는 소정 양의 ESR을 자신과 연결시켰으며, 이는 출력 커패시터와 직렬로 접속되는 점선 저항 ESR로 표시된다. 제로 ESR을 갖는 출력 커패시터가 사용되는 경우, 저항 ESR은 제로 저항을 가지므로 단락 회로이다.

벅 레귤레이터(100)는 고정된 온-타임, 최소 오프-타임 피드백 제어 루프를 구현한다. 본 명세서에서, 고정된 온-타임은 "고정적인 온-타임"이라고도 지칭된 다. 아래의 설명에서, 벅 레귤레이터의 고정된 온-타임 피드백 제어 루프를 우선 설명하고, 원하는 양의 리플을 피드백 제어 루프로 입력하는 리플 입력 회로를 설명할 것이다.

도 1을 참조하면, 벅 레귤레이터(100)는 단자(102) 상에서 입력 전압(V_IN)을 수신한다. 한 쌍의 전력 스위치(M1과 M2)가 입력 전압(V_IN)(단자(102))와 PGND 단자(106)의 접지 전압 사이에 직렬로 접속된다. 이 구성에서, 벅 레귤레이터(100)는 노이즈 차단 목적을 위해 전력 스위치 및 나머지 회로에 대해 별개의 접지 접속, PGND 및 SGND를 포함한다. 노이즈 차단을 위한 별개의 접지 접속의 사용은 이 기술 분야에 잘 알려져 있으며 본 발명의 실시에는 중요하지 않다. 본 실시예에서, 전력 스위치(M1)는 PMOS 트랜지스터이고 전력 스위치(M2)는 NMOS 트랜지스터이며 구동기(134)에 의해 발생되는 구동 신호에 의해 제어된다. 스위칭 출력 전압(V_SW)이 전력 스위치(M1과 M2) 사이의 공통 노드(122)에서 발생된다. 스위칭 출력 전압(V_SW)은 SW 단자(104)를 통해 인덕터(L1) 및 출력 커패시터(C_OUT)를 포함하는 인덕터-커패시터(LC) 필터 네트워크에 결합되어, 스위칭 출력 전압(V_SW)을 필터링하고 실질적으로 고정적인 크기를 갖는 출력 전압 노드(114)에서의 DC 출력 전압(V_OUT)을 발생시킨다. 실제 구현에서, DC 출력 전압(V_OUT)은 부하(116)를 구동하는데 사용된다.

DC 출력 전압(V_OUT)은 다시 벅 레귤레이터(100)에 결합되어 스위칭 출력 전 압(V_SW)을 조정하기 위한 피드백 제어 루프를 형성한다. 구체적으로, 출력 전압(V_OUT)은 FB 단자(108)를 통해 저항(R1 및 R2)에 의해 형성되는 전압 분할기에 결합된다. 출력 전압(V_OUT)의 스텝 다운된 버전인 피드백 전압(V_FB)은 오류 비교기(126)의 제 1 입력 단자(음의 입력 단자)에 결합된다. 기준 전압(V_REF)(노드(138))은 오류 비교기(126)의 제 2 입력 단자(양의 입력 단자)에 결합된다. 기준 전압(V_REF)은 입력 전압(V_IN)에 의해 전력 공급되는 전압 기준 회로(136)에 의해 발생된다. 전압 기준 회로(136)는 잘 알려져 있으며 입력 전압(V_IN)을 수신하고 원하는 전압 크기를 갖는 기준 전압(V_REF)을 발생시키는 많은 회로 구성이 가능하다.

오류 비교기(126)는 피드백 전압(V_FB)과 기준 전압(V_REF) 사이의 차를 평가하고 피드백 전압(V_FB)과 기준 전압(V_REF) 사이의 차를 표시하는 출력 전압 신호(V_{COMP_OUT})를 제공한다. 고정된 온-타임 제어 루프를 형성하기 위해, 출력 전압 신호(V_{COMP_OUT})는 온-타이머(128)의 시작 입력 단자 및 로직 회로(132)에 결합된다. 온-타이머(128)는 시작 신호가 선언되면(asserted) 사전 결정된 온-타임 지속 시간을 제공하며 사전 결정된 온-타임 지속 시간의 끝을 표시하는 종료 출력 신호를 제공한다. 피드백 전압(V_FB)이 기준 전압(V_REF) 아래로 떨어지면, 출력 전압 신호(V_{COMP_OUT})가 선언되고 온-타이머(128)에서 프로그래밍된 온-타임 지속 기간이 개 시된다. 온-타임 지속 기간이 개시되면, 온-타이머(128)는 또한 버스(129)상의 제어 신호를 로직 회로(132)에 제공하여 로직 회로(132)가 하이-측 스위치(M1)를 턴온하도록 지시한다. 따라서 인덕터(L1)를 통한 전류가 누적(build up)될 수 있게 된다. 하이-측 스위치(M1)는 고정된 지속 기간 동안만 턴온된다. 온-타임 지속 기간이 만료되면, 온-타이머(128)는 로직 회로(132)가 하이-측 스위치(M1)를 턴오프하고 로우-측 트랜지스터(M2)를 턴온하도록 지시한다.

최소 오프-타임 제어를 구현하기 위해, 온-타이머(128)로부터의 종료 출력 신호가 오프-타이머(130)의 시작 입력 단자에 결합된다. 따라서, 온-타임 지속 기간이 만료되면, 오프-타이머(130)에서 프로그래밍되는 오프-타임 지속 기간이 개시된다. 오프-타이머(130)는 로직 회로(132)에 종료 출력 신호를 제공하여 오프-타임 지속 기간의 종료를 표시하는데, 이 때 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작으면 전력 트랜지스터(M1)가 다시 턴온될 수 있다. 이 방식에서, 최소 오프-타임이 피드백 제어 루프에서 구현된다.

오류 비교기(126)의 동작을 통해, 온-타이머(128) 및 오프-타이머(130), 로직 회로(132)는 제어 신호를 발생시켜서 구동기(134)가 전력 스위치(M1 및 M2)로 하여금 스위칭 출력 전압(V_SW)을 발생시키기 위해 교대로 턴온 및 턴오프되게 한다. 본 실시예에서, 피드백 제어 루프가 수립되어, 동작 주파수를 일정하게 유지하기 위해 벅 스위칭 레귤레이터(100)의 온-타임이 상이한 입력 전압 및 상이한 출력 전압에 적응 가능하게 된다.

도 2는 도 1의 벅 스위칭 레귤레이터 시스템에서 구현되는 고정적인 온-타임 및 최소 오프-타임 피드백 제어 루프 동작을 도시하는 흐름도이다. 도 2를 참조하면, 피드백 제어 루프의 시작시에 피드백 전압(V_FB)이 기준 전압(V_REF)에 대해 비교된다(단계 204). 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작은 경우, 제어 루프는 고정된 온-타임 동안 하이-측 스위치(M1)를 턴온한다(그리고 로우-측 스위치(M2)는 턴오프한다)(단계 206). 고정된 온-타임 후에, 하이-측 스위치(M1)는 최소 오프-타임 동안 턴오프된다(그리고 로우-측 스위치(M2)는 턴온된다)(단계 208). 그 후, 제어 루프는 비교 단계(204)로 복귀한다. 피드백 전압(V_FB)이 기준 전압(V_REF)보다 크거나 같은 경우, 아무런 동작도 취해지지 않으며 하이-측 스위치(M1)는 턴오프로 유지되고 로우-측 스위치(M2)는 턴온으로 유지된다. 그러나, 피드백 전압(V_FB)이 기준 전압(V_REF)보다 여전히 작은 경우, 하이-측 스위치(M1)는 고정된 온-타임 동안 다시 턴온된다(단계 206). 제어 루프는 피드백 전압(V_FB)을 로직 전압(V_REF) 또는 그 이상으로 유지하도록 연속적으로 동작한다.

도 2에 흐름도에 의해 도시된 바와 같이, 도 1의 벅 스위칭 레귤레이터 시스템(10)은 피드백 전압(V_FB)이 기준 전압(V_REF)과 같거나 이보다 클 때 오프-타임을 최소 오프-타임(min-off)으로부터 공칭 오프-타임으로 증가시켜서 오프-타임을 조절할 것이다. 연속적 전류 모드의 경우, 벅 레귤레이터의 동작 주파수는 안정적이며 듀티 사이클은 다음과 같이 주어진다.

여기서, ConstTon은 고정적인 온-타임이고 Contr.Toff는 오프-타임이다. 고정적인 온-타임은 다음과 같이 정의된다고 하면,

스위칭 출력 전압의 주파수는 V_IN의 함수로서 일정하다. 고정적인 스위칭 출력 전압의 주파수가 동일한 애플리케이션에서 바람직하다.

도 1을 참조하면, 벅 스위칭 레귤레이터(100)는, 피드백 커패시터(C_FF)와 함께 작동하는 리플 입력 회로(120)를 포함하여, 스위칭 출력 전압으로부터 주어진 양의 리플을 발생시키고 리플 전압 신호를 벅 스위칭 레귤레이터 시스템(10)의 피드백 제어 루프로 입력한다. 리플 입력 회로와 피드포워드 커패시터(C_FF)를 포함하여, 본 발명의 벅 레귤레이터(100)는 임의의 ESR 값을 갖는 출력 커패시터(C_OUT)에 결합될 수 있다. 즉, 세라믹 커패시터와 같은 제로-ESR 커패시터가 출력 커패시터(C_OUT)로서 사용되어 출력 전압(V_OUT)에서의 리플 전압이 최소화될 수 있다. 한편, 본 발명의 리플 입력 회로와 피드포워드 커패시터는 피드백 제어 루프를 위해 필요한 리플을 제공한다. 다른 한편, 큰 ESR을 갖는 커패시터를 사용하는 경우, 본 발명의 리플 입력 회로는 리플 발생이 필요치 않으므로 피드포워드 커패시터에 의해 비활성화될 수 있다.

리플 입력 회로(120)는 스위칭 출력 전압(V_SW)(노드 122)과 피드백 전압 (V_FB)(노드(124)) 사이에 직렬로 접속되는 제 1 커패시터(C_INJ) 및 저항(R_INJ)을 포함한다. 이 실시예에서, 제 1 커패시터(C_INJ)는 스위칭 출력 전압 노드(SW)에 접속된 하나의 단자와 저항(R_INJ)에 접속된 다른 단자를 구비하며, 저항(R_INJ)은 커패시터(C_INJ)와 피드백 전압 (V_FB)(노드(124)) 사이에 접속된다. 다른 실시예에서, 커패시터(C_INJ) 및 저항(R_INJ)의 순서가 역전될 수 있다. 리플 입력 회로(120)는 저항(R1 및 R2)의 전압 분할기와 함께 작동하여 원하는 전압 레벨 및 원하는 양의 리플을 갖는 피드백 전압(V_FB)을 발생시킨다. 본 발명에 따르면, 리플 입력 회로(120)는 스위칭 출력 전압 노드(122)에 결합되어 리플 전압 신호가 스위칭 출력 전압(V_SW)으로부터 발생된다. 다시 말해, 리플 전압 신호는 스위칭 출력 전압(V_SW)의 분할되고(devided-down) 스위칭 출력 전압의 스위칭 주파수에 존재한다. 피드백 전압(V_FB) 노드(124)에서 리플 신호가 존재한다면 그 양은 피드포워드 커패시터의 커패시턴스 값에 의해 결정된다. 피드포워드 커패시터(C_FF)는 벅 레귤레이터(100)의 출력 전압(V_OUT)(노드 114)과 피드포워드 FFWD 단자(110) 사이에 접속된다. 피드포워드 FFWD 단자(110)는 피드백 전압(V_FB) 노드(124)에 직접적으로 접속된다. 따라서, 피 드포워드 커패시터(C_FF)는 출력 전압(V_OUT)과 피드백 전압(V_FB) 사이에 접속된다.

리플 전압은 커패시터(C_INJ)와 피드포워드 커패시터(C_FF)에 의해 분할된다. 스위칭 출력 전압(V_SW)이 커패시터(C_INJ)에 인가되면, 커패시터(C_INJ)는 미분기(differentiator)로서 동작한다. 스위칭 출력 전압(V_SW)이 충분히 신속하게 스위칭하는 경우, 커패시터(C_INJ)는 단락 회로로서 동작한다. 이 방식에서, 스위칭 출력 전압(V_SW)은 리플 전압 신호를 발생시키도록 분할된다. 일 실시예에서, 리플 전압은 대략 20mV의 피크-피크 전압을 갖는다.

피드포워드 커패시터(C_FF)는 저항(R1 및 R2)과 병렬로 결합되고 커패시터(C_INJ)를 갖는 용량성 분할기로서 동작한다. 따라서, 리플 전압 신호의 피크-피크 전압은 피드포워드 커패시터(C_FF)의 커패시턴스 값의 함수로서 이루어진다. 따라서, 피드포워드 커패시터(C_FF)의 커패시턴스 값은, 벅 레귤레이터(100)로 하여금 임의의 ESR 값을 갖는 출력 커패시터(C_OUT)와 동작하도록 리플 입력 회로를 프로그래밍하는 데 사용된다.

더 구체적으로는, 피드포워드 커패시터(C_FF)는 출력 전압(V_OUT)과 피드백 전압(V_FB) 사이에 결합되는 AC이다. 커패시터(C_FF)의 커패시턴스가 매우 큰 경우, 커패시터(C_FF)는 출력 전압(V_OUT) 노드(114)에 나타날 수 있는 AC 신호에 대한 단락 회로 이다. 이와 같이, 리플 입력 회로는 큰 피드포워드 커패시터(C_FF)에 의해 단락되고 리플 입력 회로에 의해 발생되는 어떠한 리플 신호도 피드백 전압(V_FB) 노드에 입력되지 않는다. 대신, 리플 전압 성분을 갖는 출력 전압(V_OUT)은 FB 단자(108)를 통해 피드백 제어 루프의 전압 분할기에 결합된다. 따라서, 피드백 전압(V_FB)은 필요한 리플을 갖는 출력 전압 신호(V_OUT)로부터 발생된다.

한편, 커패시터(C_FF)의 커패시턴스가 매우 작거나 제로이면, 커패시터(C_FF)는 출력 전압(V_OUT) 노드(114)상에 나타날 수 있는 AC 신호에 대해 개방 회로이다. 이 경우, 커패시터(C_INJ 및 R_INJ)의 리플 입력 회로에 의해 발생되는 리플 신호는 피드백 전압(V_FB) 노드(124)로 전달되고 최대 리플 양이 피드백 제어 루프에 제공된다.

따라서 실제 구현에서는, 충분히 큰 ESR을 갖는 출력 커패시터(C_OUT)가 사용되는 경우, 리플 입력 회로(120)가 피드백 제어 루프에 대해 어떠한 리플 전압 신호도 발생시킬 필요가 없다. 리플 입력 회로로부터 리플 전압이 요구되지 않는 경우, 큰 커패시턴스 값을 갖는 피드포워드 커패시터(C_FF)가 사용되는데, 여기서 큰 피드포워드 커패시터(C_FF)는 리플 입력 회로의 커패시터(C_INJ)의 효과를 필수적으로 단락시키고 리플 입력 회로에 의해 발생되는 리플 신호는 피드포워드 커패시터(C_FF)에 의해 상쇄된다.

한편, 작거나 제로 ESR을 갖는 출력 커패시터(C_OUT)가 사용되는 경우, 리플 입력 회로(120)는 피드백 제어 루프를 위해 필요한 리플 전압 신호를 제공하도록 적응된다. 따라서, 작은 커패시턴스 값을 갖는 피드포워드 커패시터(C_FF)가 사용되어, 스위칭 출력 전압(V_SW)으로부터 리플 입력 회로(120)에 의해 발생되는 리플 신호가 피드백 전압 노드(124)에 전달될 수 있게 한다.

따라서, 피드포워드 커패시터(C_FF)는 리플 입력 회로(120)에 의해 제공될 리플 전압 양을 조절하도록 동작한다. 일 실시예에서, 피드포워드 커패시터(C_FF)SMS 220pF 내지 2.2nF 범위의 커패시턴스 값을 갖는다. 따라서, 벅 레귤레이터(100)는 단순히 피드포워드 커패시터에 대해 대응 커패시턴스 값을 선택하여 임의의 ESR 값을 값는 출력 커패시터와 동작할 수 있다. 리플 입력 회로를 갖는 용량성 분할기로서 사용될 뿐만 아니라, 피드포워드 커패시터는 또한 피드백 제어 루프에 제로를 제공하여 과도 응답의 안정성을 향상시키는 기능을 한다.

또한, 리플 입력 회로에 의해 발생되는 리플 전압 신호는 인덕터(L1)를 구동하기 위해 결합되는 스위칭 출력 전압(V_SW)의 AC 버전이므로, 리플 전압 신호는 입력 전압(V_in)에 직접 비례한다. 제어 루프 안정성 관점에서는 클 리플을 갖는 것이 좋지만 정확성(부하 조정, 출력 전압 리플) 관점에서는 입력 전압이 변할 때 최소 효과를 가지도록 최소화되어야 한다.

본 실시예에서, 피드포워드 커패시터(C_FF)는 벅 레귤레이터(100)의 집적 회 로 외부에 형성되어, 피드포워드 커패시터의 상이한 커패시턴스 값이 출력 커패시터(C_OUT)의 ESR 특성과 조화되도록 사용되게 한다. 따라서, 입력된 리플 전압의 양은 피드포워드 커패시턴스(C_FF)에 의해 미세 튜닝될 수 있다. 그러나, 다른 실시예에서는, 리플 입력 회로와 피드포워드 커패시터(C_FF) 모두가 벅 레귤레이터 집적 회로로 통합되어 벅 스위칭 레귤레이터 시스템(10)의 외부 부품의 수를 감소시킬 수 있다. 통합되면, 피드포워드 커패시터(C_FF)는 출력 커패시터의 ESR 값의 주어진 범위에 대해 적합한 커패시턴스 값을 가질 수 있다.

본 발명의 리플 입력 회로와 피드포워드 커패시터를 포함하는 벅 레귤레이터는 종래 해결책에 비해 많은 장점을 실현한다. 예를 들어, 한 종래 해결책은 남아 있는 적은 양의 리플 전압을 증폭하여 출력 전압(V_OUT)으로부터 리플 전압을 발생시킨다. 리플 신호가 매우 적을 때, 리플을 복제하고 노이즈 신호로부터 리플 신호를 미분하는 것은 매우 어렵다. 이와 반대로, 본 발명의 리플 입력 회로는 스위칭 출력 전압으로부터 리플 신호를 발생시킨다. 따라서, 간단한 회로가 사용되어 스위칭 출력 전압을 분할할 수 있고 리플 신호가 노이즈 없이 발생될 수 있다.

개선된 출력 전압 정확도

도 1의 벅 레귤레이터(100)에서, DC 출력 전압 V_OUT은 실질적으로 고정적인 크기를 가지며 실질적으로 전압 리플이 없는 전압이다. 리플 입력 회로(120)로부터 의 리플 전압 신호는 피드백 전압 노드 V_FB 노드(124)에 입력된다. 리플 입력 회로에 의해 형성된 제어 루프는 이득이 낮으므로 정확성이 제한된다. 동작시에, 리플 전압 신호의 평균 DC 전압(중간 포인트)은 비교기 기준 전압 V_REF과 같아야 한다. 그러나, 리플 전압이 피드백 전압 V_FB에 입력되면, 상측(high-side) 스위치를 턴온시키는 지연 시간과 같은 다양한 요인 때문에 리플 신호의 평균 DC 전압은 기준 전압 V_REF으로부터 오프셋된다. 이에 따라, 출력 전압 V_OUT은 벅 레귤레이터의 정확성에 영향을 주는 DC 오프셋 전압 성분을 갖는다.

도 3은 도 1의 일정 온-타임(constant on-time) 전압 레귤레이터의 피드백 전압 V_FB을 도시하는 전압 파형이다. 도 3을 참조하면, 파형(190)은 리플이 입력된 피드백 전압 V_FB이다. 도 3의 파형 도시는 전력 스위치의 "온(on)" 저항이 0이라고 가정한다. 시간 0에서, 상측 스위치(M1)는 일정 온-타임 t_ON 동안 온 상태이다. 피크 투 피크 리플 ΔV₁은 다음과 같다.

일정 온-타임 이후에, 상측 스위치는 턴오프되고 피드백 전압 V_FB은 감소한다. 피드백 전압 V_FB이 기준 전압 V_REF(라인 194)까지 떨어지면, 상측 스위치(M1)는 전파 지연 t_delay 이후에 다시 턴온할 것이다. 피드백 전압 V_FB이 기준 전압 V_REF 미만으로 떨어지는 전압량 ΔV₂은 다음과 같다.

상측 스위치를 턴온할 때의 지연 시간 때문에, 평균 피드백 전압 AVG_V_FB(라인 192)는 기준 전압 V_REF(라인 194)으로부터 오프셋된다. 평균 피드백 전압 AVG_V_FB과 기준 전압 V_REF의 차이는 ½ΔV₁-ΔV₂으로 주어지는 오류 전압 V_ERR2이다. 전압 오류 V_ERR2와 피드백 분배율을 곱하여 출력 전압 V_OUT의 오류를 계산한다. 따라서, 출력 전압 V_OUT에 나타나는 잔여 DC 전압 오류는 전압 오류 V_ERR2의 형태로 피드백 단자에서 나타나는 오류의 (V_OUT/V_REF)배이다. 따라서, 출력 전압 V_OUT은 확대된 전압 오류를 통합하고 부정확해진다. 예컨대, 만일 오류 전압 V_ERR2이 10 mV이면, 출력 전압 V_OUT은 1.8 V이고, 기준 전압 V_REF은 0.9 V이며, 출력 전압에서 보이는 DC 잔여 전압 오류는 10 mV(1.8/0.9)=20 mV가 되어, 출력 전압 V_OUT에서 오프셋 전압이 20 mV가 된다.

또한, 시간 값 t_ON 및 t_delay이 독립적인 파라미터라는 사실은 DC 출력 전압 V_OUT의 부정확성을 야기한다. 또한, 전압 ΔV₁ 및 ΔV₂은 입력 전압 V_IN 및 출력 전압 V_OUT에 따라 변하고, 이로써 라인 조정이 저하된다. 마지막으로, 실제 구현에서, "온" 저항은 0이 아니다. 따라서, 출력 전압 V_OUT은 부하에 따라 변할 것이다. 이들 요인은 바람직하지 않은 조정된 출력 전압 V_OUT의 부정확성에 기여한다.

본 발명의 다른 측면에 따르면, 일정 온-타임 및 가변적인 오프-타임 제어 루프를 사용하는 벅 스위칭 레귤레이터는 정확성이 개선된 리플 입력 회로를 통합하는데, 여기서 리플 입력 회로는 피드백 전압 노드와 별도로 피드백 제어 루프 내의 지점에 리플 전압 신호를 입력한다. 도 4는 본 발명의 일 실시예에 따라 출력 전압 정확성이 개선된 리플 입력 제어 방식을 통합하는 일정 온-타임 전압 레귤레이터의 개략도이다. 논의를 간단하게 하기 위해 도 1 및 도 4에서 동일한 구성요소에는 동일한 참조 번호가 주어진다.

도 4를 참조하면, 벅 스위칭 레귤레이터 시스템(400)은 출력 LC 필터 회로에 결합된 벅 스위칭 레귤레이터(400)("벅 레귤레이터(400)")를 포함한다. 벅 레귤레이터(400)는 입력 전압 V_IN을 수신하고, 인덕터(L1)와 출력 커패시터 C_OUT로 형성된 출력 LC 필터 회로에 스위칭 출력 전압 V_SW(단자 404)을 공급한다. 출력 LC 필터 회로는 실질적으로 고정적인 크기를 가진 출력 전압 노드(414)에서 DC 출력 전압 V_OUT을 생성한다. 실제 구현에서, 도 4에 도시된 바와 같이 출력 전압 V_OUT은 구동 부하(416)에 결합된다. 출력 커패시터 C_OUT는, 출력 커패시터와 직렬로 접속된 점선 저항 ESR로 나타낸, ESR의 특정량과 관련된다. ESR이 0인 출력 커패시터를 사용하 면, 저항 ESR은 0 저항을 가지므로 단락 회로이다.

벅 레귤레이터(400)는 일정 온-타임, 가변적인 오프-타임 피드백 제어 루프를 구현한다. 벅 레귤레이터(400)의 일정 온-타임 피드백 제어 루프는 도 1의 벅 레귤레이터(100)와 동일한 방식으로 동작하므로, 더 설명하지 않을 것이다. 벅 레귤레이터(400)는 개선된 출력 전압 정확성을 제공하는 리플 입력 회로(420)를 포함한다. 피드백 제어 루프에 바람직한 리플량을 입력하고 출력 전압 정확성을 강화하는 리플 입력 회로(420)의 구성 및 동작은 상세히 후술될 것이다.

벅 스위칭 레귤레이터(400)는, 스위칭 출력 전압으로부터 주어진 리플량을 생성하고 벅 스위칭 레귤레이터 시스템(40)의 피드백 제어 루프에 리플 전압 신호를 입력하기 위해 피드포워드(feedforward) 커패시터 C_FF와 함께 리플 입력 회로(420)를 포함한다. 보다 구체적으로, 리플 입력 회로(420)에서, 피드백 전압 V_FB과 별도로 피드백 제어 루프 내의 지점에 리플 전압 신호가 입력된다. 출력 전압 V_OUT 상의 리플 전압 신호에 기인하는 전압 오류의 영향은 현저히 감소하며, 이는 보다 상세히 후술될 것이다.

리플 입력 회로(420)는 벅 레귤레이터(400)의 피드백 전압 노드(424)와 오류 비교기(426) 사이에 삽입된 증폭기(450)를 포함한다. 증폭기(450)는 비반전 입력 단자 상의 피드백 전압 V_FB과 반전 입력 단자 상의 기준 전압 V_REF을 수신하도록 결합된다. 증폭기(450)는 피드백 전압 V_FB과 기준 전압 V_REF의 차이를 나타내는 출력 전압 V_X을 증폭기의 출력 단자(452)에서 생성한다. 보다 구체적으로, 노드(414) 상의 출력 전압 V_OUT은 피드백 단자(FB)(408)를 통해 저항 R1 및 R2로 형성된 전압 분배기로 피드백된다. 바람직한 전압 레벨을 가진 피드백 전압 V_FB은 저항 R1 및 R2로 이루어진 전압 분배기의 출력 노드(424)에서 생성된다. 출력 전압 V_OUT의 아래 분배 전압인 피드백 전압 V_FB은 증폭기(450)에서의 기준 전압 V_REF과 비교되어 출력 전압 V_X이 생성된다.

이어서 출력 전압 V_X이 오류 비교기(426)의 반전 입력 단자에 결합되어, 오류 비교기(426)의 비반전 입력 단자에 결합된 제 2 기준 전압 V_REF2과 비교된다. 기준 발생기(436)는 기준 전압 V_REF 및 V_REF2을 발생시킨다. 제 2 기준 전압 V_REF2은 오류 비교기(426)와 증폭기(450)를 적합한 공통 모드 레벨로 바이어싱하도록 선택된 DC 전압이다. 오류 비교기(426)는 출력 전압 V_X과 제 2 기준 전압 V_REF2의 차이를 구하고, 전압 V_X와 V_REF2의 차이를 나타내는 출력 전압 신호 V_{COMP_OUT}를 발생시킨다. 출력 전압 V_{COMP_OUT}은 제어 회로(432)에 결합되어 벅 레귤레이터(400)의 일정 온-타임, 가변적인 오프-타임 제어 루프를 완료한다. 제어 회로(432)는 제어 로직 회로뿐만 아니라, 일정 온-타임 및 가변적인 오프-타임 제어 루프를 실행하는 타이머도 포함한다.

본 실시예에서, 증폭기(450)는 트랜스컨덕턴스 (Gm) 증폭기와 같은 큰 출력 임피던스를 갖는 증폭기이다. 또한, 증폭기(450)는 높은 DC 이득 및 1의 AC 이득을 갖는 증폭기이어야 한다. 일 실시예에서, 증폭기(450)는 높은 출력 임피던스를 갖는 낮은-Gm 연산 트랜스컨덕턴스 증폭기(OTA)이다. 증폭기(450)가 높은 출력 임피던스를 갖는 경우, 증폭기는, 증폭기 출력 단자로부터 오류 비교기로 입력되는 리플 전압 신호의 피드포워드 전송을 가능하게 한다. 증폭기(450)가 OTA로서 구현되는 경우, 벅 스위칭 레귤레이터 시스템(40)은 추가 증폭기 없이 벅 스위칭 레귤레이터 시스템(10)에서 달성되는 피드백 제어 루프의 우수한 과도 응답 및 안정성을 보존할 수 있다. 낮은-Gm OTA는 위상 보존을 열화시키지 않고 매우 낮은 주파수에서만 이득을 추가하고 더 높은 주파수에서 1의 이득을 갖는다.

리플 입력 회로(420)는 스위칭 출력 전압(V_SW)(노드 422)와 증폭기(450)의 출력 단자(452) 사이에 직렬 접속되는 저항(R_INJ) 및 제 1 커패시터(C_INJ)를 더 포함한다. 벅 레귤레이터(400)의 피드포워드 FFWD 단자(410)는 증폭기(450)의 출력 단자(452)에도 접속된다. 증폭기(450)의 출력 단자(452)는 피드백 제어 루프의 리플 입력 노드가 되고, 리플 입력 노드(452)는 피드백 전압 노드(424)로부터 분리되어 떨어진다. 증폭기(450)는 리플 전압 신호가 출력 단자(452)에 투입되게 하는 높은 출력 임피던스를 갖는다. 피드포워드 커패시터(C_FF)가 출력 전압(V_OUT)(노드 414)와 벅 레귤레이터(100)의 피드포워드 FFWD 단자(410) 사이에 접속되는 경우, 피드포워드 커패시터(C_FF)는 출력 전압(V_OUT)(노드 414) 및 리플 입력 노드(452) 사이에 접속된다. 리플 입력 노드(452)에서 생성되는 리플 신호가 존재한다면 그 양은 피드포 워드 커패시터(C_FF)의 커패시턴스 값에 의해 결정된다.

리플 입력 회로(420)는 스위칭 출력 전압 노드(422)에 결합되어 리플 전압 신호가 스위칭 출력 전압(V_SW)으로부터 생성된다. 다시 말해, 리플 전압 신호는 스위칭 출력 전압(V_SW)의 분할된 신호이며 스위칭 출력 전압의 스위칭 주파수에 존재한다. 리플 입력 회로 및 피드포워드 커패시터(C_FF)를 포함시킴으로써, 본 발명의 벅 레귤레이터(400)는 임의의 ESR 값을 갖는 출력 커패시터(C_OUT)에 결합될 수 있다. 즉, 세라믹 커패시터와 같은 0-ESR 커패시터(C_OUT)가 출력 커패시터(C_OUT)로서 사용될 수 있어서 출력 전압(V_OUT)에서의 리플 전압이 최소화된다. 한편, 본 발명의 리플 입력 회로 및 피드포워드 커패시터는 피드백 제어 루프를 위해 필요한 리플을 제공한다. 다른 한편, 큰 ESR을 갖는 커패시터가 사용되는 경우, 본 발명의 리플 입력 회로는 리플 생성이 필요하지 않으므로 피드포워드 커패시터(C_FF)에 의해 비활성화될 수 있다.

리플 입력 회로(420)에 의해 생성되는 리플 전압 신호는 저항(R_INJ)의 저항, 커패시터(C_INJ) 및 피드포워드 커패시터(C_FF)의 커패시턴스에 의해 결정된다. 저항(R_INJ) 및 커패시터(C_INJ)는 저대역 통과 필터로서 기능하여, 커패시터(C_INJ)와 커패시터(C_FF) 사이에서 용량적으로 분할되는 노드(452)에서의 리플 전압을 생성한다. 더 구체적으로, 리플 전압 신호의 크기는 (온-타임)*(V_IN-V_OUT)/R_INJ/(C_INJ+C_FF)로 주어진다. 이 방식에서, 스위칭 출력 전압(V_SW)은 리플 전압 신호를 생성하기 위해 분할된다. 일 실시예에서, 리플 전압은 대략 20mV의 피크-대-피크 크기를 갖는다.

피드포워드 커패시터(C_FF)는 커패시터(C_INJ)를 갖는 용량성 분할기로서 기능한다. 따라서, 리플 전압 신호의 피크-대-피크 전압은 피드포워드 커패시터(C_FF)의 커패시턴스 값의 함수로서 구성된다. 따라서, 피드포워드 커패시터(C_FF)의 커패시턴스 값이 사용되어 리플 입력 회로를 프로그래밍하여 벅 레귤레이터(400)가 임의의 ESR 값을 갖는 출력 커패시터(C_OUT)과 함께 동작하게 한다. 더 구체적으로, 피드포워드 커패시터(C_FF)는 출력 전압(V_OUT)과 전압(V_X) 사이에 결합되는 AC이다. 커패시터(C_FF)의 커패시턴스가 매우 큰 경우, 커패시터(C_FF)는 출력 전압(V_OUT) 노드(414)에 나타날 수 있는 AC 신호에 대해 단락 회로이다. 이와 같이, 리플 입력 회로는 큰 피드포워드 커패시터(C_FF)에 의해 단락되며, 리플 입력 회로에 의해 생성되는 리플 신호가 리플 입력 노드(452)로 입력되지 않는다. 대신, 리플 전압 구성요소를 사용하여 출력 전압(V_OUT)가 FB 단말(408)을 통해 피드백 제어 루프의 전압 분할기에 결합된다. 따라서, 피그백 전압(V_FB)는 필요한 리플을 갖는 출력 전압 신호(V_OUT)로부터 생성된다.

한편, 커패시터(C_FF)의 커패시턴스가 매우 작거나 0이면, 커패시터(C_FF)는 출 력 전압(V_OUT) 노드(114) 상에 나타날 수 있는 AC 신호에 대한 개방 회로이다. 이 경우에, 커패시터(C_INJ 및 R_INJ)의 리플 입력 회로에 의해 생성되는 리플 신호가 리플 입력 노드(452)로 전달되어 최대 량의 리플이 피드백 제어 루프로 제공된다.

따라서, 실제 구현에서, 충분히 큰 ESR을 갖는 출력 커패시터(C_OUT)가 사용되는 경우, 피드백 제어 루프에 대한 임의의 리플 전압 신호를 생성하는 리플 입력 회로(420)가 필요치 않다. 리플 입력 회로로부터 리플 전압 신호가 요구되지 않는 경우, 큰 커패시턴스 값을 갖는 피드포워드 커패시터(C_FF)가 사용되는데, 큰 피드포워드 커패시터(C_FF)는 리플 입력 회로의 커패시터(C_INJ) 효과를 본질적으로 단락시키고(shorts out) 리플 입력 회로에 의해 생성되는 리플 신호가 피드포워드 커패시터(C_FF)에 의해 무효화된다.

다른 한편, 작거나 0인 ESR을 갖는 출력 커패시터(C_OUT)가 사용되는 경우, 리플 입력 회로(420)는 피드백 제어 루프를 위해 필요한 리플 전압 신호를 제공하는 것에 의존한다. 따라서, 작은 커패시턴스 값을 갖는 피드포워드 커패시터(C_FF)가 사용되어 스위칭 출력 전압(V_SW)으로부터 리플 입력 회로(420)에 의해 생성되는 리플 신호가 리플 입력 노드(452)를 통과할 수 있게 한다. 이 방식에서, 피드포워드 커패시터(CFF)는 리플 입력 회로(420)에 의해 제공될 리플 전압의 양을 조절하도록 동작한다. 일 실시예에서, 피드포워드 커패시터(CFF)는 220pF 내지 2.2nF 범위의 커패시턴스 값을 갖는다.

따라서, 벅 레귤레이터(400)는 간단히 피드포워드 커패시터에 대한 대응하는 커패시턴스 값을 선택함으로써 임의의 ESR 값을 갖는 출력 커패시터와 동작할 수 있다. 벅 레귤레이터(400)의 리플 입력 회로(420)는 전술한 리플 입력 회로(420) 벅 레귤레이터(100)와 동일한 많은 장점을 실현하며 여기서 추가로 설명하지 않을 것이다.

구성되는 바와 같이, 리플 입력 회로(420)는 벅 레귤레이터(400)이 피드백 제어 루프를 수정한다. 동작에서, 전압(V_X)이 기준 전압(V_REF2) 이하로 떨어지면, 하이-사이드 스위치(M1)가 고정된 온-타임(t_ON)동안 턴온된다. 고정된 온-타임(t_ON) 후에, 하이-사이드 스위치(M1)가 턴오프되고 로우-사이드 스위치(M2)가 적어도 최소 오프-타임 동안 턴온된다. 전압(V_X)이 기준 전압(V_REF2) 이하로 떨어지면, 하이-사이드 스위치(M1)가 다시 턴온된다. 리플 입력 회로(420)는 리플 전압 신호를 증폭기(450)의 출력 전압(V_X)으로 입력한다. 즉, 리플 전압 신호는 증폭기(450)의 이득단 후에 입력된다.

벅 레귤레이터(100)의 경우에서와 같이, 오류 비교기(426)의 입력에서의 전압(V_X)의 전압 파형은 V_REF2에 대해 비대칭적일 것이며, 입력 전압(V_IN), 출력 전압(V_OUT) 및 부하 전류와 함께 변할 것이다. 그러나, 부정확한 비교기 입력은 피드백 전압 노드(424) 대신에 리플 입력 노드(452)로 이동되었다. 피드백 전압 노 드(424)에서의 최종 전압 오류는 증폭기(450)의 이득에 의해 분할되는 리플 입력 노드에서의 전압 오류와 동일하다. 증폭기(450)의 이득단를 삽입함으로써, 출력 전압(V_OUT)에서의 DC 오류가 크게 감소된다. 더 구체적으로, 피드백 전압 노드에서의 오프셋 오류는 이제 전압(V_X)의 평균 DC 전압의 오프셋 오류의 1/A배인데, 여기서 A는 증폭기(450)의 DC 이득이다. 출력 전압(V_OUT)은 증폭기(450)의 DC 이득만큼 현저하게 감소되는 DC 오류를 경험하며, 출력 전압은 높은 정확도로 조정될 수 있다. 일 실시예에서, 증폭기(450)의 DC 이득(A)은 600이상이다. 따라서, 오류 전압(V_ERR2)이 10mV이면, 출력 전압(V_OUT)에서 나타나는 DC 상주 전압 오류는 단지 16㎶가 되며, 오류를 현저히 감소시키며 정확도를 현저히 향상시킨다.

대안적인 실시예

몇몇 애플리케이션에서, 벅 스위칭 레귤레이터 시스템(40)은 불연속 도전 모드(DCM)에서 동작하도록 적용될 수 있다. DCM에서, 저 측면 스위치(M2)는 반대 방향으로 전류를 전도시키도록 허용되지 않는다. 전류가 역으로 흐를 때, 저 측면 스위치(M2)는 턴오프되고 출력 커패시터는 전압(V_X)이 레퍼런스 전압(V_REF2) 아래로 드롭될 때까지 부하 전류를 공급하고, 그 지점에서 고 측면 스위치(M1)가 재차 턴온된다.

그러나, 매우 가벼운 부하 조건 하에서, 피드백 전압(V_FB)은 긴 시간 주기 동안 레퍼런스 전압(V_REF)보다 클 수 있다. 이러한 주기 동안, 증폭기(450)는 전압 V_X을 전압 V_REF2보다 훨씬 높은 전압 레벨로 풀링한다. 그 다음에, 부하 스텝이 생성될 때, V_X은 피드백 제어 루프가 고 측면 스위치를 재차 턴온하기 이전에 다량의 전압만큼 감소해야 한다. 본 발명의 대란적인 실시예에 따르면, 클램프 회로는 V_X의 전압 스윙을 제한하도록 리플 입력 회로에 부가되어, 변화하는 부하 조건 하에서 DCM에서 동작하는 벅 레귤레이터의 과도 응답을 증가시킨다.

도 5는 본 발명의 다른 실시예에 따른 향상된 출력 전압 정밀도를 갖는 리플 입력 제어 방안을 포함하는 고정적인 온-타임 전압 레귤레이터의 개략적인 도면이다. 설명을 간략화하기 위해 도 4 및 도 5에서 유사한 요소는 유사한 참조 부호로서 제시되어 있다. 도 5를 참조하면, 벅 스위칭 레귤레이터 시스템(50) 내의 벅 레귤레이터(500)는 클램프 회로(560)의 추가를 제외하고 도 4의 벅 레귤레이터(400)와 동일한 방식으로 구성된다. 따라서, 벅 레귤레이터(500)는 클램핑 동작을 제외하고 벅 레귤레이터(400)와 동일한 방식으로 동작하며 상세한 동작은 더 기술되지 않을 것이다. 클램프 회로(560)는 리플 입력 노드(552)에 결합되고 노드(552)에서의 전압 V_X을 레퍼런스 전압 V_REF2보다 높은 양 ΔV_X으로 제한하도록 동작한다. 따라서, 전압 V_X은 가벼운 부하 조건에서도 V_REF2 + ΔV_X 이상으로 증가하지 않을 것이다. 부하 스텝이 발생할 때, 전압 V_X은 피드백 제어 루프가 고 측면 스위치를 턴온하도록 작동하기 이전에 전압 양 ΔV_X만큼 단지 감소해야 한다. 일 실시예에서, 전압 양 ΔV_X은 약 15eV이다.

도 4 및 도 5에 도시된 실시예에서, 벅 레귤레이터(400 및 500)의 집적 회로에 대해 외부적으로 피드포워드 커패시터 C_FF가 형성되어 피드포워드 커패시터의 상이한 커패시턴스 값이 출력 커패시터 C_OUT의 ESR 특성과 통합하도록 사용될 수 있다. 따라서 입력된 리플 전압의 양은 피드포워드 커패시터 C_FF에 의해 미세 조정될 수 있다. 그러나, 다른 실시예에서, 리플 입력 회로 및 피드포워드 커패시터 C_FF는 벅 스위칭 레귤레이터 시스템(40 및 50)에서 외부적인 구성요소의 수를 감소시키도록 벅 레귤레이터 집적 회로에 집적될 수 있다. 집적될 때, 피드포워드 커패시터 C_FF는 출력 커패시터의 ESR 값의 소정의 범위에 대해 적합한 커패시턴스 값을 가질 수 있다.

또한, 도 4 및 도 5에 도시된 실시예에서, 증폭기(400, 500)를 포함하는 리플 입력 회로 및 저항 R1/R2의 전압 분할기는 벅 레귤레이터(400, 500)의 통일한 집적 회로 상에서 집적되는 것으로서 도시되어 있다. 또한, 클램프 회로(560)는 벅 레귤레이터(500)의 통일한 집적 회로 상에서 집적되는 것으로서 도시되어 있다. 본 실시예에서, 리플 입력 회로의 하나 이상의 구성요소는 벅 레귤레이터의 집적 회로로부터 오프 칩 형성될 수 있다. 단일의 집적 회로 상에서의 회로 요소의 통합 양은 설계 선택의 문제이다. 본 발명의 리플 입력 회로의 구현은 임의의 특정한 정도의 통합으로 제한되지 않는다. 일 실시예에서, 전압 분할기 R1/R2 및 OTA는 벅 레 귤레이터의 집적 회로로부터 오프 칩 형성된다. 실제로, 임의의 전압 분할기 R1/R2, 피드포워드 커패시터 C_FF, 연산 트랜스컨덕턴스 증폭기, 입력 커패시터 C_INJ, 저항 R_INJ 및 클램프 회로는 벅 레귤레이터로부터 온 칩 또는 오프 칩 형성될 수 있다. 정확한 통합의 정도는 본 발명의 실시에 중요한 것은 아니다.

도 6은 본 발명의 일 실시예에 따른 도 4(클램프 회로를 갖지 않음) 및 도 5의 고정적인 온-타임 전압 레귤레이터에 통합될 수 있는 연산 트랜스컨덕턴스 증폭기 및 클램프의 트랜지스터 레벨 회로도이다. 도 6을 참조하면, 트랜지스터 M1, M2, M3 및 M4는 피드백 전압 V_FB 및 레퍼런스 전압 V_REF을 수신하고 출력 전압 V_X을 생성하는 연산 트랜스컨덕턴스 증폭기(OTA)(600)를 형성한다. OTA(600)는 리플 전압 신호가 출력 전압 V_X 상으로 입력될 수 있도록 출력 노드(602)에서 고 출력 임피던스를 갖는다.

도 6에서, OTA(600)는 클램프 회로(620)와 통합되어 도시되어 있다. 클램프 회로(620)는 선택적이며 도 4의 OTA의 구현에서 사용되지 않는다. 클램프 회로(620)는 도 5의 실시예를 참조하여 도시된 바와 같이, 출력 전압 V_X의 클램핑이 요구될 때 통합된다. 클램프 회로(620)는 출력 전압 V_X을 클램프 전압 V_Clamp와 비교하는 증폭기(622)를 포함한다. 증폭기(622)로부터의 출력 신호는 NPN 바이폴라 트랜지스터 Q1의 베이스 단자를 구동한다. 트랜지스터 Q1은 클램프 전압 V_Clamp 레벨에서 출력 전압 V_X을 유지하도록 출력 전압 V_X 및 접지 전압 양단에 접속된다. 일 실 시예에서, 클램프 전압 V_Clamp은 V_REF2 + ΔV_X에서 설정된다. 도 7은 도 6의 클램프 회로(620)를 구현하도록 사용될 수 있는 클램프 회로의 트랜지스터 레벨 회로도이다.

멀티모드 온 및 오프 시간 제어

전술한 벅 레귤레이터에서, 고 측면 및 저 측면 스윙의 스위칭을 제어하도록 고정적인 온-타임 제어 및 가변적인 오프-타임 제어 방안이 적용된다. 보다 구체적으로, 상기 수학식(2)에 의해 제시된 고정적인 온-타임은 입력 전압 V_IN의 함수이다. 벅 레귤레이터의 동작 주파수가 안정한 동안 오프-타임이 최소 오프-타임으로부터 증가하는 양으로 조정됨에 따라 듀티 사이클이 변화한다. 이러한 동작 범위 하에서, 피드백 전압이 고정적인 온-타임의 종단에서 레퍼런스 전압 V_REF보다 낮은 경우이더라도, 고 측면 스위치가 턴오프되고 저 측면 스위치는 고 측면 스위치가 재차 턴온될 수 있기 전에 최소 오프-타임 동안 턴온된다. 최소 오프 시간의 요건은 제어 회로에 대해 충분한 설정된 시간, 특히 오류 비교기에 대해 설정된 시간을 보증하는 것이다. 몇몇 경우에, 피드백 전압이 레퍼런스 전압에 도달할 때까지 고 측면 스위치가 턴온을 유지하는 것이 바람직하다.

또한, 이상적으로, 벅 레귤레이터는 100% 듀티 사이클까지 도달할 수 있다 하더라도, 최소 온-타임 요건은 벅 레귤레이터의 듀티 사이클을 제한한다. 스우치를 턴온 및 오프하는 지연 시간은 듀티 사이클을 또한 제한한다. 또한, 전류 제한 또는 불연속 도전 모드와 같이, 저 측면 스위치에 상에 현재의 감지가 요구되면, 현재의 감지 기능을 수행하도록 충분한 시간이 제공되어야 한다. 그 다음에 성취 가능한 최대 듀티 사이클은 다음과 같이 제한된다.

온-타임 t_ON을 증가시킴으로써 최대 듀티 사이클을 증가시키는 것이 가능한 한편, 온-타임 t_ON을 증가시키는 것은 바람직하지 않는 결과를 가질 수 있다. 첫 번째로, 증가된 온-타임은 보다 높은 인덕터 전류 리플을 초래하여 항상 실용적이지는 않을 수 있다. 두 번째로, 온-타임은 너무 오래 동안 확장하도록 허용될 수 없다. 피드백 전압 V_FB이 레퍼런스 전압 V_REF보다 높게 상승될 때까지 온-타임이 확장될 수 있도록 하지만, 이러한 조건은 단락 회로 조건이 존재할 때 바람직하지 않은 결과를 초래할 수 있다. 단락 조건 하에서, 피드백 전압은 레퍼런스 전압보다 높게 증가할 수 없으며 고 측면 스위치는 턴오프되지 않아, 인덕터 전류가 극히 높게 된다. 마지막으로, 온-타임이 너무 많이 확장되면, 불량한 과도 응답이 초래될 수 있다. 적은 전류로부터 많은 전류로 부하 전류가 스테핑하는 상황을 고려한다. 전류 스텝이 피드백 전압 V_FB을 레퍼런스 전압 V_REF보다 낮게 드롭하도록 하므로, 레귤레이터 제어 루프는 가능한 한 많은 온-타임 t_ON을 증가시키도록 시도한다. 온-타임 t_ON이 너무 길게 증가되면, 인덕터 전류는 부하 전류보다 높게 진행할 것이고 고 측면 스위치가 마지막으로 턴오프되고 저 측면 스위치가 턴온될 때 인덕터에 저장된 에너지는 출력 전압이 그 타겟을 오버슈트(overshoot)하도록 할 것이다.

본 발명에 따르면, 벅 스위칭 레귤레이터는 고정적인 온-타임(on-time), 가변적인 오프-타임(off-time) 제어 루프를 구현하는 멀티-모드 온 및 오프 타임 제어 방안을 실시한다. 멀티-모드 온 및 오프 타임 제어 방안은 도 1, 도 4 및 도 5의 벅 스위칭 레귤레이터에서 구현되어 벅 스위칭 레귤레이터가 높은 듀티 싸이클로 동작하도록 한다. 도 8은 본 발명의 일 실시예에 따라 벅 스위칭 레귤레이터에서 멀티-모드 온 및 오프 타임 제어 방안을 구현하는 온 및 오프 타임 제어 회로의 로직도이다. 일 실시예에서, 온-타임 제어 회로(800)는 벅 레귤레이터(100)의 로직 회로(132) 또는 벅 레귤레이터(400,500)의 제어 회로(432,532)에서 수행되어 본 발명에 따른 멀티-모드 온 및 오프 타임 제어 방안을 구현한다. 도 8은 단지 상이한 동작 신호와 온-타임 제어 회로의 타이머 간의 논리적 관계를 예시하도록 마련된 것일 뿐이며 온-타임 제어 회로의 문자 그대로의 구현만을 예시하려는 의도가 아님을 이해해야 것이 중요하다. 본 발명을 이해한다면, 당업자는 온-타임 제어 회로가 다양한 회로 소자를 이용하여 다수의 다양한 방식으로 구현될 수 있음을 이해할 수 있다.

도 8을 참조하면, 온-타임 제어 회로(800)는 하이-측(high-side) 스위치를 턴온하는 Top_Switch_On 신호를 생성하는 제 1 로직 회로(810)와 하이-측 스위치를 턴오프하는 Top_Switch_Off 신호를 생성하는 제 2 로직 회로(820)를 포함한다. 멀티-모드 온 및 오프 시간 제어 방안은 다음과 같이 동작한다. 제 1 로직 회 로(810)에서, 피드백 전압(V_FB)이 기준 전압(V_REF)보다 작고 최소 오프-시간이 도달된 경우 Top_Switch_On 신호는 어서트된다. 하이-측 스위치가 턴온되어 있을 때, Top_Switch_Off 신호는 Normal_Off 신호가 어서트되거나 또는 Force_Off 신호가 어서트되는 경우 어서트된다. 적어도 최소 온-타임(t_on-min)이 도달되고 피드백 전압(V_FB)이 기준 전압(V_REF) 이상인 경우, Normal_Off 신호는 어서트된다. 따라서, 하이-측 스위치는 적어도 최소 온-타임(t_on-min) 동안 턴온되고 피드백 전압(V_FB)이 기준 전압(V_REF) 이상일 때까지 온으로 유지된다. 그러나, 온-타임 제어 회로(800)는 하이-측 스위치에 대해 두 개의 최대 온-타임 제한을 부가한다. 최대 온-타임(t_{on_max1}) 또는 최대 온-타임(t_{on_max2})이 도달되는 경우, Force_Off 신호가 어서트된다. Force_Off 신호가 어서트되는 경우, Top_Switch_Off 신호는 어서트되고 피드백 전압(V_FB) 값과는 무관하게 하이-측 스위치는 턴오프된다. 즉, Force_Off 신호가 어서트되는 경우, 하이-측 스위치는 피드백 전압(V_FB)이 기준 전압보다 작더라도 턴오프된다.

두 개의 최대 온-타임 제한은 제 1 최대 온-타임(t_{on_max1}) 및 제 2의 연장된 최대 온-타임(t_{on_max2})을 제공한다. 즉, 제 2 최대 온-타임(t_{on_max2})은 제 1 최대 온-타임(t_{on_max1})보다 크다. 동작시, 제 1 최대 온-타임(t_{on_max1})이 적용되지만, 소정의 특정 상황 하에서, 온-타임은 제 2 최대 온-타임(t_{on_max2})으로 연장되도록 허용된다. 이하에서 보다 자세히 기술되는 바와 같이, 이전 스위칭 싸이클에서의 오프-타임이 최소 오프-타임이 아니었다면 제 1 최대 온-타임(t_{on_max1})이 선택되지만 이전 스위칭 싸이클에서의 오프-타임이 최소 오프-타임이었다면 제 2 최대 온-타임(t_{on_max2})이 선택된다.

멀티-모드 온 및 오프 타임 제어 방안은 다음과 같이 동작한다. 낮은 듀티 싸이클에서 중간 듀티 싸이클까지, 온-타임 제어 회로는 고정적인 온-타임을 수행하고 하이-측 스위치의 오프-타임을 제어하여 레귤레이터를 획득한다. 다음으로, 높은 튜티 싸이클에서, 오프-타임은 최소 오프-타임에 고정되고 온-타임 제어 회로는 온-타임을 제어하여 레귤레이션을 획득한다. 제한에서, t_on,max/(t_on,max+t_off,min)의 최대 듀티 싸이클이 실현되며, 이 최대 듀티 싸이클은 t_on,max가 소정의 조건하에서 큰 값으로 선택적으로 연장되도록 허용되는 경우 100%에 도달한다. 최대 온-타임 연장은 두 개의 최대 온-타임을 사용하여 구현되는데, 제 2 최대 온-타임이 큰 값을 갖는다.

도 9는 본 발명의 일 실시예에 따른 최대 온-타임 제어 회로의 개략도이다. 도 9를 참조하면, 최대 온-타임 제어 회로(900)는 제 1 최대 온-타임(t_{on_max1}) 또는 제 2 최대 온-타임(t_{on_max2})의 만료시에 Force-Off 신호를 생성한다. 최대 온-타임 회로(900)에서, 제 1 최대 온-타임(t_{on_max1})은 커패시터, 전류 소스(960) 및 NMOS 트랜지스터(M11)에 의해 형성된 제 1 타이머 회로에 의해 설정된다. 동작시, 하이- 측 스위치가 턴오프되면(Top_Switch_Off 신호가 어서트되는 경우), 트랜지스터(M11)는 턴온되어 커패시터(C_X)를 방전시킨다. 따라서 노드(962)에서의 전압(V_TMAX)은 접지 전압에 있거나 그 근처에 있다. 비교기(940)는 커패시터(C_X)(노드(962))의 커패시터 전압(V_TMAX)을 DC 전압(V_DC)과 비교한다. 전압(V_TMAX)이 DC 전압(V_DC)보다 작은 경우, 비교기(940)는 논리적 로우 레벨을 갖는 Force_Off 신호를 생성한다.

다음으로, Top_Switch_Off 신호가 디어서트되어 하이-측 스위치를 턴온하는 경우, 트랜지스터(M11)는 턴오프되고 전류 소스(960)는 커패시터(C_X)를 충전하도록 허용된다. 커패시터(C_X)의 상단 극판(노드(962))에서의 전압(V_TMAX)이 전압(V_DC)에 도달하는 경우, 비교기(940)는 상태를 스위칭하고 논리적 하이 레벨을 갖는 Force_Off 신호를 생성한다. Force_Off 신호의 논리적 하이 레벨은 Force_Off 신호가 어서트되고 Top_Switch_Off 신호가 그에 따라 어서트된다는 것을 나타낸다. 이러한 식으로, 커패시터(C_X)의 커패시턴스 또는 커패시터(Cx)가 VDC 전압으로 충전되는 시간은 제 1 최대 온-타임(t_{on_max1})을 확립한다.

본 발명의 일 실시예에 따르면, 최대 온-타임 제어 회로(900)는 소정의 조건하에서 제 2의 연장된 최대 온-타임(t_on,max2)을 제공한다. 이 조건하에서, 최소 오프-타임이 이전의 스위칭 싸이클에서 사용된 경우 최대 온-타임은 제 1 최대 온-타 임(t_on,max1)을 초과하여 연장되도록 허용된다. 이를 위해, 최대 온-타임 제어 회로(900)는 최소 오프-타임이 이전의 스위칭 싸이클에서 사용되었을 경우 커패시터(C_X)와 병렬로 커패시터(C_Y)를 추가하도록 동작하는 제 2 타이머 회로를 포함한다. 커패시터(C_Y) 및 커패시터(C_X)에 의해 제공되는 전체 커패시턴스는 전압(V_TMAX)을 DC 전압(V_DC)으로 충전할 때 소요되는 시간을 연장하고 따라서 최대 온-타임을 t_on,max2로 연장한다. 이전의 스위칭 싸이클에서, 오프-시간이 최소 오프-시간보다 큰 경우, 최대 온-타임은 연장되지 않을 것이며 커패시터(C_X)에 의해 부가되는 최대 온-타임은 유지될 것이다.

제 2 타이머 회로의 구성 및 동작은 도 9 및 도 10의 타이밍도를 참조하여 설명될 것이다. 제 2 타이머 회로는 최소 오프 시간이 도달되는 경우에 어서트되는 신호(t_{off,min_reached})를 수신하는 원샷 회로(970)를 포함한다. 원샷 회로(970)는 t_{off,min_reached} 펄스(파형(1004))를 생성한다. t_{off,min_reached} 펄스는 하이-측 스위치의 턴온을 나타내는 Top_Switch_On 신호와 함께 논리적으로 AND된다(AND 게이트(972)). 따라서, 하이-측 스위치가 t_{off,min_reached} 펄스와 동시에 턴온되는 경우, 이것은, 이전의 스위칭 싸이클에서 최소 오프 시간이 사용되었음을 나타낸다. 따라서, AND 게이트(972)의 출력은 어서트된다. 하이-측 스위치가 최소 오프-타임의 종료에서 턴온되지 않는 경우, AND 게이트(972)의 출력은 어서트되지 않는다.

AND 게이트(972)는 셋-리셋(set-reset) 플립-플롭(974)의 셋 입력 단자를 구동시킨다. 리셋 입력 단자는 탑 스위치 오프(Top_Switch_Off) 신호에 의해 구동된다. 셋-리셋 플립 플롭(974)의 출력 신호 Q는 NMOS 트랜지스터(M12)의 게이트 단자를 구동시키도록 접속된 Increase_t_{on, max} 신호이다. NMOS 트랜지스터(M12)의 드레인 단자는 노드(962)에 접속되는 반면 소스 단자는 커패시터 C_Y에 접속된다. Increase_t_{on, max} 신호가 어서트되면, 트랜지스터(M12)는 커패시터 C_Y를 커패시터 C_X에 병렬로 접속하도록 턴온된다. Increase_t_{on, max} 신호가 어서트되지 않을 경우, 트랜지스터(M12)는 턴오프된다.

Increase_t_{on, max} 신호는 AND 게이트(972)가 그 출력 신호를 어서트할 때 어서트되어 플립 플롭(974)의 출력 신호 Q를 로직 하이(logical high)로 세팅한다. 탑 스위치 오프(Top_Switch_Off) 신호가 어서트될 때, 플립 플롭(974)의 출력 신호 Q는 로직 로우로 리셋된다. 셋 입력 단자도 리셋 입력 단자도 어서트되지 않을 때, 플립 플롭(974)의 출력 신호 Q는 이전 로직 상태로 유지된다.

제 2 타이머 회로의 동작은 다음과 같다. 최대 오프-타임에 도달되면(타임 A), t_{off, min_reached} 신호가 어서트되고 원샷 회로(one-shot circuit)(970)는 t_{off, min_reached} 펄스(파형 1004)를 생성한다. 다음, 탑 스위치 온(Top_Switch_On) 신호가 어서트되어 하이-측 스위치(파형 1002)를 동시에 턴온하며, AND 게이트(972)는 그 출력을 어서트한다. 플립 플롭(974)는 그에 따라 셋되며, Increase_t_{on, max} 신호(파 형 1006)가 어서트된다. 트랜지스터(M12)는 턴온되며 커패시터 C_Y는 커패시터 C_X와 병렬로 접속되어 최대 온-타임을 증가시킨다. t_{off, min_reached} 펄스로 인해, AND 게이트(972)는 t_{off, min_reached} 펄스의 구간에 대해서만 셋 입력 단자를 어서트한다. 그러나, Increase_t_{on, max} 신호는 탑 스위치 오프(Top_Switch_Off) 신호가 어서트되어(타임 B) Increase_t_{on, max} 신호를 리셋할 때까지 어서트된 채로 유지된다.

한편, 다음 스위칭 사이클에서, 최소 오프-타임(minimum off-time)에 도달되지만 탑 스위치 온(Top_Switch_On) 신호는 어서트되지 않을 때(타임 C), AND 게이트(972)는 그의 출력 신호를 어서트하지 않으며 Increase_t_{on, max} 신호는 리셋된 채로 유지된다. 즉, 최소 오프-타임에 도달되지만 하이-측 스위치는 턴온되지 않을 때, 최대 온-타임 제어 회로(900)는 이전 스위칭 사이클이 최소 오프-타임을 포함하지 않는다는 것을 결정한다. 그러한 경우, 최대 온 타입의 연장은 불필요하다.

최대 온-타임 제어 회로(900)는 벅 레귤레이터에서 구현될 때, 벅 레귤레이터의 동작을 개선하는 여러 이점을 제공한다. 먼저, 최대 온-타임 제어 회로(900)는 두 개의 최대 온-타임, 즉 하나는 최대 온-타임 t_{on_max1}이며, 다른 하나는 연장된 최대 온-타임 t_{on_max2}이다. 연장된 최대 온-타임은 보다 높은 듀티 사이클이 요구될 때의 조건하에서만 제공된다. 즉, 연장된 최대 온-타임은 이전의 스위칭 사이클이 최소 오프-타임을 사용할 때 제공된다. 로우 내지 중간 듀티 사이클에서, 벅 레귤레이터는 두 개의 최대 온-타임에 의해서는 영향을 받지 않는데, 그 이유는 상기 제어 루프가 최소 오프-타임 t_{off, min}보다 큰 오프-타임을 제어하고 있기 때문이다. 하이 듀티 사이클에서, 벅 레귤레이터는 최소 오프-타임 t_{off, min}을 사용하여 온-타임 t_on을 제어함으로써 개시한다. 이와 관련하여, 온-타임 t_on은 전형적으로 최대 온-타임 t_{on_max1}에 도달되기 전에 피드백 전압 V_FB가 기준 전압 V_REF에 도달할 때까지 연장된다. 그러나 듀티 사이클이 지속적으로 증가함에 따라, 요구되는 온-타임은 제 1 최대 온-타임 t_{on_max1}보다 더 크게 된다. 보다 높은 듀티 사이클이 달성될 수 있도록, 제 2의 최대 온-타임 t_{on_max2}이 소정의 조건하에서 사용된다. 최대 온-타임 t_{on_max}이 이전 스위칭 사이클이 최소 오프-타임을 사용할 때에만 연장되기 때문에 과도 오버슈트(transient overshoots)가 방지된다. 과도 조건 동안, 최대 온-타임은 오프-타임이 전형적으로 과도 조건 동안 최소 오프-타임보다 크기 때문에 연장되지 않는다.

도 11은 본 발명의 다른 실시예에 따른 최대 온-타임 제어 회로의 개략적인 도면이다. 도 11을 참조하면, 최대 온-타임 제어 회로(1100)는 최대 온-타임 제어 회로(900)와 동일한 방식으로 구성되지만 단락 회로 조건을 방지하는 추가의 회로를 구비한다. 특히, 최대 온-타임 제어 회로(1100)는 단락 회로 조건이 존재할 때 최대 온-타임 연장이 불가능하도록 구성된다. 단락 회로 조건이 존재할 때, 출력 전류는 전류 한계치에 도달한다. 최대 온-타임 제어 회로(1100)에서, Not_In_Current_Limit 신호는 AND 게이트(1172)에 접속되어, t_{off, min_reached} 펄스와 Top_Switch_On 펄스와 논리적으로 AND화된다. 따라서, 이전의 두 개의 조건(최소 오프-타임 도달 및 하이-측 스위치 턴온)에 부가하여, AND 게이트(1172)는 출력 전류가 전류 제한되지 않을 때에만 플립 플롭(1174)을 셋하도록 출력 신호를 어서트하여, 벅 스위칭 레귤레이터의 출력에서는 단락 회로가 존재하지 않는다는 것을 나타낸다. 이러한 방식으로, 최대 온-타임은 스위칭 레귤레이터에서 검출되는 단락 조건이 존재할 때에는 연장되지 않는다.

전술한 상세한 설명은 본 발명의 특정 실시예를 설명하기 위해 제공되며 제한 사항으로 의도되지는 않는다. 본 발명의 영역 내에서 다양한 변형 및 수정이 가능하다. 본 발명은 첨부되는 청구범위에 의해 규정된다.

도 1은 본 발명의 일 실시예에 따른 리플 입력 제어 방안을 포함하는 고정된 (고정적인) 온-타임 전압 레귤레이터의 개략도.

도 2는 도 1의 전압 레귤레이터에 의해 사용되는 고정적인 온-타임 및 최소 오프-타임 제어 루프를 도시한 도면.

도 3은 도 1의 고정적인 온-타임 전압 레귤레이터의 피드백 전압 V_FB을 나타내는 전압 파형을 도시한 도면.

도 4는 본 발명의 일 실시예에 따른 향상된 출력 전압 정확도를 갖는 리플 입력 제어 방안을 포함하는 고정적인 온-타임 전압 레귤레이터의 개략도.

도 5는 본 발명의 다른 실시예에 따른 향상된 출력 전압 정확도를 갖는 리플 입력 제어 방안을 포함하는 고정적인 온-타임 전압 레귤레이터의 개략도.

도 6은 본 발명의 일 실시예에 따른 도 4(클램프 회로 제외) 및 도 5의 고정적인 온-타임 전압 레귤레이터에 포함될 수 있는 동작적인 트랜스컨덕턴스 증폭기 및 클램프의 트랜지스터 레벨 회로 도면.

도 7은 본 발명의 일 실시예에 따른 도 5의 고정적인 온-타임 전압 레귤레이터 내에 포함될 수 있는 클램프 회로의 트랜지스터 레벨 회로 도면.

도 8은 본 발명의 일 실시예에 따른 벅 스위칭 레귤레이터 내의 멀티-모드 온 및 오프 타임 제어 방안을 구현하기 위한 온 및 오프 타임 제어 회로의 로직도.

도 9는 본 발명의 일 실시예에 따른 최대 온-타임 제어 회로의 개략도.

도 10은 도 9의 최대 온-타임 제어 회로의 동작을 나타내는 타이밍도.

도 11은 본 발명의 다른 실시예에 따른 최대 온-타임 제어 회로의 개략도.

Claims (23)

1. 집적 회로 상에 형성되어 입력 전압을 수신하는 벅 스위칭 레귤레이터(buck switching regulator)로서,

   상기 벅 스위칭 레귤레이터는 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프(constant on-time, variable off-time feedback control loop)를 이용하여 제 1 스위치와 제 2 스위치를 제어함으로써, 스위칭 출력 전압을 생성하기 위해 스위치 출력 노드를 구동하고,

   상기 스위칭 출력 노드는 출력 노드 상에 일정한 크기(constant magnitude)를 가진 조정 출력 전압(regulated output voltage)을 생성하기 위해 상기 집적 회로 외부의 LC 필터 회로에 결합되고,

   상기 조정 출력 전압은 상기 벅 스위칭 레귤레이터로 피드백되어 피드백 전압 노드 상에 피드백 전압을 생성하기 위해 전압 분할기로 제공되고,

   상기 벅 스위칭 레귤레이터는,

   상기 피드백 전압을 수신하도록 결합된 제 1 입력 단자와, 제 1 기준 전압을 수신하도록 결합된 제 2 입력 단자 및 상기 피드백 전압과 상기 제 1 기준 전압 간의 차이를 나타내는 제 1 출력 전압을 제공하는 출력 단자를 포함하며, 출력 임피던스를 갖는 증폭기와,

   제 2 기준 전압을 수신하도록 결합된 제 1 입력 단자와, 상기 증폭기의 제 1 출력 전압을 수신하도록 결합된 제 2 입력 단자를 포함하며, 상기 벅 스위칭 레귤레이터의 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프를 제어하기 위한 출력 전압 신호를 생성하는 오류 비교기와,

   상기 벅 스위칭 레귤레이터의 상기 집적 회로 상에 형성되고, 상기 증폭기의 출력 단자와 상기 스위치 출력 노드 사이에 직렬 접속된 제 1 커패시터 및 제 1 저항과,

   상기 증폭기의 출력 단자와 상기 출력 노드 사이에 결합된 제 2 커패시터를 포함하며,

   상기 제 1 커패시터와 상기 제 1 저항은 상기 스위칭 출력 전압과 관련되는 리플 전압 신호(ripple voltage signal)를 생성하여 상기 증폭기의 출력 단자에 제공함으로써 상기 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프에서 사용되도록 하고,

   상기 리플 전압 신호의 크기는 상기 제 2 커패시터의 커패시턴스 값의 함수이고,

   상기 증폭기의 출력 임피던스는 상기 리플 전압 신호가 상기 증폭기 출력 단자로부터 상기 오류 비교기로 피드포워드 전송될 수 있을 정도로 높은

   벅 스위칭 레귤레이터.
2. 제 1 항에 있어서,

   상기 증폭기는 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier)를 포함하는

   벅 스위칭 레귤레이터.
3. 제 2 항에 있어서,

   상기 증폭기는 1보다 큰 DC 이득 및 1의 AC 이득을 가진

   벅 스위칭 레귤레이터.
4. 제 1 항에 있어서,

   상기 증폭기는 상기 벅 스위칭 레귤레이터의 집적 회로 상에 형성되는

   벅 스위칭 레귤레이터.
5. 제 1 항에 있어서,

   상기 증폭기는 상기 벅 스위칭 레귤레이터의 집적 회로 외부에 형성되는

   벅 스위칭 레귤레이터.
6. 제 1 항에 있어서,

   상기 제 2 커패시터는 상기 벅 스위칭 레귤레이터의 집적 회로 외부에 형성되는

   벅 스위칭 레귤레이터.
7. 제 1 항에 있어서,

   상기 제 2 커패시터는 상기 벅 스위칭 레귤레이터의 집적 회로 상에 형성되는

   벅 스위칭 레귤레이터.
8. 제 6 항에 있어서,

   상기 LC 필터 회로는 제 1 인덕터와 출력 커패시터를 포함하고, 상기 제 2 커패시터는 상기 출력 커패시터의 ESR(Equivalent Series Resistance) 값과 관련된 커패시턴스 값을 갖는

   벅 스위칭 레귤레이터.
9. 제 8 항에 있어서,

   상기 제 2 커패시터는 상기 출력 커패시터의 ESR 값에 비례하는 커패시턴스 값을 갖는

   벅 스위칭 레귤레이터.
10. 제 9 항에 있어서,

    상기 제 2 커패시터는 2.2nF의 큰 커패시턴스 값과, 220pF의 작은 커패시턴스 값을 갖는

    벅 스위칭 레귤레이터.
11. 제 9 항에 있어서,

    상기 리플 전압 신호는 상기 제 2 커패시터의 커패시턴스 값에 반비례하는 크기를 가지는

    벅 스위칭 레귤레이터.
12. 제 7 항에 있어서,

    상기 LC 필터 회로는 제 1 인덕터와 출력 커패시터를 포함하고, 상기 제 2 커패시터는 상기 출력 커패시터의 ESR(Equivalent Series Resistance) 값들의 범위와 관련된 커패시턴스 값을 갖는

    벅 스위칭 레귤레이터.
13. 제 1 항에 있어서,

    상기 리플 전압 신호는 상기 스위칭 출력 전압의 분할 전압(a divided down voltage)인

    벅 스위칭 레귤레이터.
14. 입력 전압을 수신하고, 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프(constant on-time, variable off-time feedback control loop)를 이용하여 제 1 스위치와 제 2 스위치를 제어함으로써, 스위칭 출력 전압을 생성하기 위해 스위치 출력 노드를 구동하는 벅 스위칭 레귤레이터(buck switching regulator)에 있어서의 방법으로서,

    상기 스위칭 출력 노드는 출력 노드상에 일정한 크기를 가진 조정 출력 전압(regulated output voltage)을 생성하기 위해 LC 필터 회로에 결합되고,

    상기 조정 출력 전압은 상기 벅 스위칭 레귤레이터로 피드백되어 피드백 전압 노드상에 피드백 전압을 생성하기 위해 전압 분할기로 제공되고,

    상기 방법은,

    출력 임피던스를 가진 증폭기의 제 1 입력 단자에 상기 피드백 전압을 결합시키는 단계와,

    상기 증폭기의 제 2 입력 단자에 제 1 기준 전압을 결합시키는 단계와,

    상기 증폭기의 출력 단자에서 상기 피드백 전압과 상기 제 1 기준 전압 간의 차이를 나타내는 제 1 출력 전압을 생성하는 단계와,

    상기 스위칭 출력 전압으로부터 리플 전압 신호를 생성하는 단계와,

    상기 고정적인 온-타임, 가변적인 오프-타임 피드백 제어 루프에 사용하기 위해 상기 증폭기의 출력 단자에 상기 리플 전압 신호를 입력(inject)하는 단계와,

    상기 입력된 리플 전압 신호를 가진 상기 증폭기의 제 1 출력 전압을 비교기의 제 1 입력 단자에 결합시키는 단계와,

    상기 비교기의 제 2 입력 단자에 제 2 기준 전압을 결합시키는 단계와,

    상기 증폭기의 출력 단자에 있는 상기 리플 전압 신호의 크기를 커패시티브 분할기(capacitive divider)를 이용하여 조정하는 단계를 포함하되,

    상기 증폭기의 출력 임피던스는 상기 입력된 리플 전압 신호가 상기 증폭기 출력 단자로부터 상기 비교기로 피드포워드 전송될 수 있을 정도로 높은

    방법.
15. 제 14 항에 있어서,

    상기 증폭기의 제 1 입력 단자에 상기 피드백 전압을 결합시키는 상기 단계는, 상기 피드백 전압을 연산 트랜스컨덕턴스 증폭기의 제 1 입력 단자에 결합시키는 단계를 포함하고,

    상기 증폭기의 제 2 입력 단자에 제 1 기준 전압을 결합시키는 상기 단계는, 상기 제 1 기준 전압을 상기 연산 트랜스컨덕턴스 증폭기의 제 2 입력 단자에 결합시키는 단계를 포함하는

    방법.
16. 제 15 항에 있어서,

    상기 증폭기는 1보다 큰 DC 이득 및 1의 AC 이득을 가진

    방법.
17. 제 14 항에 있어서,

    상기 증폭기의 출력 단자와 상기 스위치 출력 노드 간에 직렬 접속되어, 상기 스위칭 출력 전압으로부터 상기 리플 전압 신호를 생성하고, 상기 리플 전압 신호를 상기 증폭기의 출력 단자에 입력하는 제 1 커패시터와 제 1 저항을 제공하는 단계를 더 포함하는

    방법.
18. 제 17 항에 있어서,

    상기 리플 전압 신호는 상기 스위칭 출력 전압의 분할 전압인

    방법.
19. 제 17 항에 있어서,

    상기 증폭기의 출력 단자에 있는 상기 리플 전압 신호의 크기를 커패시티브 분할기를 이용하여 조정하는 상기 단계는, 상기 증폭기의 출력 단자와 상기 출력 전압 노드 사이에 제 2 커패시터를 제공하는 단계를 포함하되,

    상기 리플 전압 신호의 크기는 상기 제 2 커패시터의 커패시턴스 값의 함수인

    방법.
20. 제 19 항에 있어서,

    상기 LC 필터 회로는 제 1 인덕터와 출력 커패시터를 포함하고, 상기 제 2 커패시터는 상기 출력 커패시터의 ESR(Equivalent Series Resistance) 값과 관련된 커패시턴스 값을 갖는

    방법.
21. 제 20 항에 있어서,

    상기 제 2 커패시터를 제공하는 단계는 상기 출력 커패시터의 ESR 값에 비례하는 커패시턴스 값을 갖는 제 2 커패시터를 제공하는 단계를 포함하는

    방법.
22. 제 21 항에 있어서,

    상기 제 2 커패시터는 2.2nF의 큰 커패시턴스 값과, 220pF의 작은 커패시턴스 값을 갖는

    방법.
23. 제 19 항에 있어서,

    상기 리플 전압 신호는 상기 제 2 커패시터의 커패시턴스 값에 반비례하는 크기를 갖는

    방법.

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