JP6985092B2 - デコーダ、受信装置および電子機器 - Google Patents

Description

本発明の一態様は、デコーダ、受信装置および電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

テレビジョン（ＴＶ）は、大画面化に伴い、高精細度の映像を視聴できることが望まれている。そのため、超高精細ＴＶ（ＵＨＤＴＶ）放送の実用化が推し進められている。日本国では、２０１５年に通信衛星（ＣＳ）および光回線による４Ｋ放送サービスが開始されている。今後、放送衛星（ＢＳ）によるＵＨＤＴＶ（４Ｋ、８Ｋ）の試験放送の開始が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（例えば、非特許文献１）。８Ｋの実用放送では、４Ｋ放送、２Ｋ放送（フルハイビジョン放送）も併用される予定である。

現行のＢＳまたはＣＳ等によるデジタルテレビ放送におけるデータ伝送には、ＭＰＥＧ−２などの符合化方式で圧縮したデータを多重化して伝送するための方式である、トランスポートストリーム（ＴＳ、ＭＰＥＧ ＴＳとも呼ぶ）が使用されている。ＴＳで伝送するデータは、符号化された映像データ、音声データ、負荷データ、および制御信号などの複数の情報が多重化された構成をしており、ＴＳパケットと呼ばれるパケット単位で伝送される。

Ｓ．Ｋａｗａｓｈｉｍａ，ｅｔ ａｌ．，"１３．３−Ｉｎ． ８Ｋ Ｘ ４Ｋ ６６４−ｐｐｉ ＯＬＥＤ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ ＣＡＡＣ−ＯＳ ＦＥＴｓ、"ＳＩＤ ２０１４ ＤＩＧＥＳＴ，ｐｐ．６２７―６３０．

ＴＳパケットとして伝送されるデータは、映像データあるいは音声データ等の多重化される前の元のデータによってデータ量が大きく変化する。そのため、Ｎｕｌｌパケットと呼ばれるペイロードが空のデータを、必要な情報が含まれたパケットの間に伝送することで、伝送ビットレートの調整を行っている。

しかしながらＴＳパケットとして伝送されるデータを復号するデコーダ（復号回路）では、上記Ｎｕｌｌパケットもペイロードを含んだパケットと同―回路を用いて処理することになる。そのためデコーダでは、復号すべきデータが存在しない期間であっても消費電力が浪費されることになる。

本発明の一形態は、消費電力を削減すること、または、新規なデコーダ、受信装置および電子機器を提供することを課題の一つとする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、データを復号する機能を有するデコーダであって、半導体装置を有し、半導体装置は、データを保持するための第１の回路および第２の回路を有し、第１の回路は、電源電圧の供給が行われる状態で、データを保持する機能を有し、第２の回路は、電源電圧の供給が行われない状態で、データを保持する機能を有し、第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタおよび第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、第３のトランジスタは、チャネル形成領域にシリコンを有し、第２のトランジスタのゲートは、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、デコーダは、データのヘッダ部の識別子に応じて半導体装置への電源の供給または遮断を切り替えるとともに、データの退避または復帰を第１の回路と第２の回路との間で行う機能を有するデコーダである。

本発明の一態様において、データは、トランスポートストリームのデータ構造を有するパケットで伝送されるデータであるデコーダが好ましい。

本発明の一態様は、放送信号を受信する機能を備える受信装置であって、復調器と、上記記載のデコーダとを有し、復調器は、放送信号を復調する機能を有し、デコーダは、復調された放送信号を処理する受信装置である。

本発明の一態様は、表示部と、上記記載の受信装置とを有する電子機器である。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、消費電力を削減すること、または、新規なデコーダ、受信装置および電子機器を提供することを可能となる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

放送システムの構成例を示すブロック図。 放送システムのデータ伝送を示す模式図。 受信装置の構成例を示す図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するためのタイミングチャート。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 半導体装置を説明するための回路図。 デコーダの構成例を示すブロック図とフローチャート。 デコーダの構成例を示すブロック図。 半導体装置を説明するための断面模式図。 半導体装置を説明するための断面模式図。 半導体装置を説明するための断面模式図。 半導体装置を説明するための断面模式図。 半導体装置を説明するための断面模式図。 半導体装置を説明するための断面模式図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 電子機器の一例を示す図。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
＜放送システム＞
図１は、放送システムの構成例を模式的に示すブロック図である。放送システム１０は、カメラ１１、送信装置１２、受信装置１３および表示装置１４を有する。カメラ１１は、イメージセンサ１５および画像処理装置１６を有する。送信装置１２は、エンコーダ１７および変調器１８を有する。受信装置１３は、復調器１９およびデコーダ２０を有する。表示装置１４は画像処理装置２１および表示部２２を有する。

カメラ１１が８Ｋ映像を撮影が可能である場合、イメージセンサ１５は、８Ｋのカラー画像を撮像可能な画素数を有する。例えば、１画素が１の赤用（Ｒ）サブ画素、２の緑用（Ｇ）サブ画素、および１の青用（Ｂ）サブ画素でなる場合、イメージセンサ１５には、少なくとも７６８０×４３２０×４［Ｒ、Ｇ＋Ｇ、Ｂ］のサブ画素が必要となる。

イメージセンサ１５は未加工のＲａｗデータ２３を生成する。画像処理装置１６は、Ｒａｗデータ２３に画像処理（ノイズ除去、補間処理など）を施し、映像データ２４を生成する。映像データ２４は送信装置１２に出力される。

送信装置１２は、映像データ２４を処理して、放送帯域に適合する放送信号（搬送波）２５を生成する。エンコーダ１７は映像データ２４を処理し、符号化データ２６を生成する。エンコーダ１７は、映像データ２４を符号化する処理、映像データ２４に放送制御用データ（例えば認証用のデータ）を付加する処理、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え処理）等を行う。

変調器１８は符号化データ２６をＩＱ変調（直交位相振幅変調）することで、放送信号２５を生成し、出力する。放送信号２５は、Ｉ（同位相）成分とＱ（直交位相）成分の情報を持つ複合信号である。ＴＶ放送局は、映像データ２４の取得、および放送信号２５の供給を担う。

放送信号２５は受信装置１３で受信される。受信装置１３は、放送信号２５を表示装置１４で表示可能な映像データ２７に変換する機能を有する。復調器１９は、放送信号２５を復調して、Ｉ信号、Ｑ信号の２つのアナログ信号に分解する。

デコーダ２０は、Ｉ信号およびＱ信号をデジタル信号に変換する処理を有する。また、デコーダ２０は、デジタル信号に対して、各種の処理を実行し、データストリームを生成する。この処理には、フレーム分離、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の復号、放送制御用データの分離、デスクランブル処理等がある。デコーダ２０は、データストリームを復号化し、映像データ２７を生成する。復号化のための処理には、直交変換（ＤＣＴ：離散コサイン変換、ＤＳＴ：離散サイン変換）、フレーム間予測処理、動き補償予測処理がある。

映像データ２７は、表示装置１４の画像処理装置２１に入力される。画像処理装置２１は、映像データ２７を処理し、表示部２２に入力可能なデータ信号２８を生成する。画像処理装置２１での処理は、画像処理（ガンマ処理）、デジタル−アナログ変換処理等がある。データ信号２８が入力されることで、表示部２２は表示を行う。

図２に、放送システムにおけるデータ伝送を模式的に示す。図２には、放送局６９から送信された電波（放送信号）が、各家庭のテレビジョン受信装置６８（ＴＶ６８）に届けられるまでの経路を示している。ＴＶ６８は、図１で説明した受信装置１３および表示装置１４を備えている。人工衛星７０として、例えば、ＣＳ（通信衛星）、ＢＳ（放送衛星）などが挙げられる。アンテナ７２として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。アンテナ７３として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナなどが挙げられる。

電波７４Ａ、７４Ｂは、衛星放送用の放送信号である。人工衛星７０は電波７４Ａを受信すると、地上に向けて電波７４Ｂを伝送する。各家庭において、電波７４Ｂはアンテナ７２で受信され、ＴＶ６８において衛星ＴＶ放送を視聴することができる。あるいは、電波７４Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ６８に送信する。電波７５Ａ、７５Ｂは、地上波放送用の放送信号である。電波塔７１は、受信した電波７５Ａを増幅して、電波７５Ｂを送信する。各家庭では、アンテナ７３で電波７５Ｂを受信することで、ＴＶ６８で地上波ＴＶ放送を視聴することができる。

また、本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。

図２は、ＴＶ６８が受信装置を内蔵している例を示している。ＴＶ６８とは独立した受信装置で受信して、ＴＶ６８に表示させることも可能である。そのような例を図３に示す。受信装置１３は、ＴＶ６８の外側に設けられてもよい（図３Ａ）。アンテナ７２、７３とＴＶ６８は、無線機７６及び無線機７７を介して、データの授受を行ってもよい（図３Ｂ）。この場合、無線機７６及び無線機７７は、受信装置の機能も有する。また、ＴＶ６８は、無線機７７を内蔵してもよい（図３Ｃ）。

受信装置は、携帯可能な大きさにすることもできる。図３Ｄに示す受信装置７８は、コネクタ部７９を有する。表示装置、および情報端末（例えば、パーソナルコンピュータ、スマートフォン、携帯電話、タブレット型端末など）等の電子機器がコネクタ部７９と接続可能な端子を備えていれば、これらで衛星放送や地上波放送を視聴することが可能となる。

図１の放送システム１０において、デコーダ２０は、専用ＩＣやプロセッサ（例えば、ＧＰＵ、ＣＰＵ）等を組み合わせて構成することができる。また、デコーダ２０は、データを一時的に記憶するフリップフロップと、電源の供給が遮断された状態でもデータを保持するデータ保持回路とで構成されるレジスタを有する。当該レジスタを有するデコーダでは、フリップフロップからデータ保持回路にデータを退避させてデコーダの電源遮断を行い、データ保持回路に退避させたデータをフリップフロップに復帰させることができる。

デコーダへの電源遮断を行っても退避させたデータの保持が可能なデータ保持回路は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）のオフ時のリーク電流が（オフ電流）極めて小さいことを利用したデータ保持回路を適用することが有効である。データの保持（電荷保持）を行うノードとしては、ＯＳトランジスタのゲートノードを用いる構成とする。

当該構成とすることで、パケットのヘッダ情報からＮｕｌｌパケットと識別した際に、デコーダ２０内のフリップフロップからデータを退避する。そしてＮｕｌｌパケット後の最初のペイロードを含んだパケットを識別した際に、デコーダ２０の電源復帰を行い、退避させたデータをフリップフロップへ復帰させることができる。

上記デコーダの構成とすることにより、データの退避及び復帰に要する時間が、外部の不揮発性メモリを利用してデータの退避及び復帰を行う際に要する時間と比較して短縮できる。そのため、低消費電力化を図ることができる。加えてフリップフロップのデータの退避する回路において、ＯＳトランジスタのゲートノードを用いることで、ＯＳトランジスタが有するゲート絶縁膜により、電流リークを抑え、電荷の保持時間を長くすることができる。

＜レジスタの構成＞
図４は、上述したデコーダに適用可能なレジスタとして機能する半導体装置の構成を示す回路図である。半導体装置１００は、回路１１０と、回路１２０と、を有する。

回路１１０は、電源電圧の供給が行われる状態で、データを記憶する機能を有する。回路１２０は、電源電圧の供給が行われない状態でもデータを記憶する機能を有する。

回路１１０は、例えば、フリップフロップ等の回路である。図４では、回路１１０としてフリップフロップを構成するＲＳ型ラッチを図示しており、入力端子Ｒ、入力端子Ｓ、出力端子Ｑ、出力端子ＱＢを示している。

回路１２０は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）と、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）と、を組み合わせて、データに応じた電荷をオフ電流が小さいトランジスタを利用して保持することで、データを記憶する回路である。

なお以下の説明では、データ’１’であれば電圧Ｖ_ＤＤ（ハイレベルの電圧、あるいは単にハイレベルともいう）のことをいう。つまりデータ’１’を保持するのであれば、電圧Ｖ_ＤＤに応じた電荷を保持することをいう。逆に、データ’０’であれば電圧Ｖ_ＳＳ（ローレベルの電圧、あるいは単にローレベルともいう）のことをいう。つまりデータ’０’を保持するのであれば、電圧Ｖ_ＳＳに応じた電荷を保持することをいう。

なお電源電圧の供給は、電圧Ｖ１および電圧Ｖ２を切り替えて制御することができる。例えば、電圧Ｖ１を電圧Ｖ_ＤＤとし、電圧Ｖ２を電圧Ｖ_ＳＳとするとき、電源電圧の供給が行われる。また電圧Ｖ１と電圧Ｖ２を同じ電圧、例えば、電圧Ｖ１を電圧Ｖ_ＳＳとし、電圧Ｖ２を電圧Ｖ_ＳＳとするとき、電源電圧の供給が行われない。

次いで、本発明の一態様における回路１２０について説明する。回路１２０は、回路１１０の電源電圧の供給が停止する期間の前に、出力端子Ｑ、ＱＢのデータを退避させて保持する機能を有する。また回路１２０は、電源電圧の供給が再開された後に、保持したデータを回路１１０の出力端子Ｑ、ＱＢに復帰させる機能を有する。

回路１２０は、出力端子Ｑのデータを退避および復帰する回路として、インバータＩＮＶａと、トランジスタＭ１ａと、トランジスタＭ２ａと、トランジスタＭ３ａと、容量素子Ｃ１ａと、を有する。また回路１２０は、出力端子ＱＢのデータを退避および復帰する回路として、インバータＩＮＶｂと、トランジスタＭ１ｂと、トランジスタＭ２ｂと、トランジスタＭ３ｂと、容量素子Ｃ１ｂと、を有する。

なお以下の説明では、いずれのトランジスタもｎチャネル型のトランジスタとして説明するが、ｐチャネル型でもよい。

インバータＩＮＶａの入力端子は、出力端子Ｑに接続される。インバータＩＮＶａの出力端子は、トランジスタＭ１ａのソースまたはドレインの一方に接続される。トランジスタＭ１ａのソースまたはドレインの他方は、ノードＮａ１に接続される。トランジスタＭ１ａのゲートは、制御信号Ｓｔｏｒｅが与えられる。ノードＮａ１は、トランジスタＭ１ａのソースまたはドレインの他方と、トランジスタＭ２ａのゲートと、容量素子Ｃ１ａの一方の電極と、に接続されるノードである。トランジスタＭ２ａのソースまたはドレインの一方は、制御信号Ｌｏａｄが与えられる。トランジスタＭ２ａのソースまたはドレインの他方は、ノードＮａ２に接続される。ノードＮａ２は、トランジスタＭ２ａのソースまたはドレインの他方と、トランジスタＭ３ａのゲートと、に接続されるノードである。トランジスタＭ３ａのソースまたはドレインの一方は、出力端子Ｑに接続される。トランジスタＭ３ａのソースまたはドレインの他方は、電圧Ｖ２すなわち電圧Ｖ_ＳＳが与えられる。容量素子Ｃ１ａの他方の電極は、電圧Ｖ２すなわち電圧Ｖ_ＳＳが与えられる。

インバータＩＮＶｂの入力端子は、出力端子ＱＢに接続される。インバータＩＮＶｂの出力端子は、トランジスタＭ１ｂのソースまたはドレインの一方に接続される。トランジスタＭ１ｂのソースまたはドレインの他方は、ノードＮｂ１に接続される。トランジスタＭ１ｂのゲートは、制御信号Ｓｔｏｒｅが与えられる。ノードＮｂ１は、トランジスタＭ１ｂのソースまたはドレインの他方と、トランジスタＭ２ｂのゲートと、容量素子Ｃ１ｂの一方の電極と、に接続されるノードである。トランジスタＭ２ｂのソースまたはドレインの一方は、制御信号Ｌｏａｄが与えられる。トランジスタＭ２ｂのソースまたはドレインの他方は、ノードＮｂ２に接続される。ノードＮｂ２は、トランジスタＭ２ｂのソースまたはドレインの他方と、トランジスタＭ３ｂのゲートと、に接続されるノードである。トランジスタＭ３ｂのソースまたはドレインの一方は、出力端子ＱＢに接続される。トランジスタＭ３ｂのソースまたはドレインの他方は、電圧Ｖ２すなわち電圧Ｖ_ＳＳが与えられる。容量素子Ｃ１ｂの他方の電極は、電圧Ｖ２すなわち電圧Ｖ_ＳＳが与えられる。

インバータＩＮＶａ、ＩＮＶｂは、それぞれ出力端子Ｑ、ＱＢのデータの論理を反転した信号を出力するために設けられる。当該構成は、回路１１０と回路１２０との間で、データの退避および復帰の動作を行う際、退避データと復帰データが反転する関係にあるため、予め出力端子Ｑ、ＱＢのデータを反転させて退避するためである。別途、データを反転させて退避および復帰を行う構成であれば、インバータＩＮＶａ、ＩＮＶｂを省略することも可能である。またインバータＩＮＶａ、ＩＮＶｂは、出力端子Ｑ、ＱＢの電荷供給能力を大きくするためのバッファとして設けることもできる。

制御信号Ｓｔｏｒｅは、トランジスタＭ１ａ、Ｍ１ｂの導通状態を制御する信号である。ここでは、ハイレベルで導通状態、ローレベルで非導通状態とする。

トランジスタＭ１ａ、Ｍ１ｂは、ＯＳトランジスタのようにオフ電流が極めて小さいトランジスタを用いる構成とする。該構成とすることで、トランジスタＭ１ａ、Ｍ１ｂを非導通状態とした際、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電圧を保持し続けることができる。

容量素子Ｃ１ａ、Ｃ１ｂは、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電圧を保持し続けるために設ける。なお容量素子Ｃ１ａ、Ｃ１ｂは、トランジスタＭ２ａ、Ｍ２ｂのゲート容量等を大きくしておくことで、省略することができる。

トランジスタＭ３ａ、Ｍ３ｂは、ＯＳトランジスタと比べて駆動能力の高いＳｉトランジスタを用いる構成とする。Ｓｉトランジスタは、駆動能力を高めるため、ゲート絶縁膜がＯＳトランジスタのゲート絶縁膜と比べて薄いトランジスタとする。該構成とすることで、ノードＮａ２、ノードＮｂ２の電圧の変化に応じて、トランジスタＭ３ａ、Ｍ３ｂを流れる電流量を早く異ならせることができる。

トランジスタＭ２ａ、Ｍ２ｂは、Ｓｉトランジスタと比べてゲート絶縁膜の厚いＯＳトランジスタを用いる構成とする。

制御信号Ｌｏａｄは、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電圧に従って、トランジスタＭ３ａ、Ｍ３ｂを流れる電流量を異ならせるための信号である。例えば、ノードＮａ１がハイレベルで、制御信号Ｌｏａｄをハイレベルとすると、トランジスタＭ２ａが導通状態となり、ノードＮａ２の電圧が上昇し、トランジスタＭ３ａを流れる電流量が増加するように変化する。また例えば、ノードＮｂ１がローレベルで、制御信号Ｌｏａｄをハイレベルとすると、トランジスタＭ２ｂが非導通状態となり、ノードＮｂ２の電圧が変化せず、トランジスタＭ３ｂを流れる電流量が変化しない。このトランジスタＭ３ａ、Ｍ３ｂを流れる電流量の変化によって、出力端子Ｑ、ＱＢの電圧に差が生じることを利用して、回路１１０にデータを復帰できる。

本発明の一態様は、データを保持するノードに相当するノードＮａ１、ノードＮｂ１に接続されるトランジスタＭ２ａ、Ｍ２ｂのゲート絶縁膜をＳｉトランジスタのスケーリング則によらずに厚くできる構成にできる。そのため、データの保持時間を長くすることができる。或いは、本発明の一態様は、回路１１０と回路１２０との間で電源電圧の供給の停止および再開に応じて、データの退避および復帰を実現できる構成である。そのため、データの保持をしつつ、電源電圧の供給の停止による低消費電力化を実現できる。

＜レジスタの動作＞
次いで、レジスタとして機能する半導体装置の動作の一例について図５を参照して説明する。図５には、図４の回路１１０を、ＮＯＲ回路を２つ有するＲＳラッチとした回路１１０Ａとした半導体装置１００の回路図を示している。図６には、図５に示す半導体装置１００における電源電圧の供給の停止および再開に伴う、データの退避、復帰を説明するためのタイミングチャート図を示す。

図６に示すタイミングチャートでは、入力端子Ｒの信号波形、入力端子Ｓの信号波形、出力端子Ｑの信号波形、出力端子ＱＢの信号波形、制御信号Ｓｔｏｒｅの信号波形、制御信号Ｌｏａｄの信号波形、電圧Ｖ１の変化を表す波形、ノードＮａ１の電圧の変化を表す波形、ノードＮａ２の電圧の変化を表す波形、ノードＮｂ１の電圧の変化を表す波形、ノードＮｂ２の電圧の変化を表す波形をハイレベル、ローレベルで示している。また図６に示すタイミングチャート図では、波形の変化が現れる時刻を時刻Ｔ１乃至Ｔ１４としている。また図６に示すタイミングチャート図では、通常動作を行う期間Ｐ１、データの退避動作を行う期間Ｐ２、電源電圧の供給が停止する期間Ｐ３、データの復帰動作を行う期間Ｐ４を示している。なお図６に示す各波形は遅延等を考慮していないが、実際の回路では入力する信号に遅れて出力する信号が変化する。

また図７乃至９では、期間Ｐ１乃至Ｐ４における回路１１０Ａへの電源電圧の供給の状態、回路１２０における各トランジスタの状態、制御信号Ｓｔｏｒｅ、Ｌｏａｄの状態、出力端子または各ノードにおけるデータに応じた電圧の状態、を表したものである。なお図７は、期間Ｐ１のＴ３乃至Ｔ５に対応する。また図８は、期間Ｐ２のＴ６乃至Ｔ７に対応する。図９は、期間Ｐ３のＴ８乃至Ｔ９に対応する。図１０は、期間Ｐ４のＴ１０乃至Ｔ１１に対応する。

期間Ｐ１の時刻Ｔ１では、入力端子Ｒの信号波形をローレベルからハイレベルにし、データをリセットする。出力端子Ｑの信号波形はハイレベルからローレベルとなる。出力端子ＱＢの信号波形はローレベルからハイレベルとなる。そして、期間Ｐ１の時刻Ｔ２では、入力端子Ｒの信号波形をハイレベルからローレベルにし、出力端子Ｑ、ＱＢの状態が保持される。そして期間Ｐ１の時刻Ｔ３では、入力端子Ｓの信号波形をローレベルからハイレベルにし、データをセットする。出力端子Ｑの信号波形はローレベルからハイレベルとなる。出力端子ＱＢの信号波形はハイレベルからローレベルとなる。そして、期間Ｐ１の時刻Ｔ４では、入力端子Ｓの信号波形をハイレベルからローレベルにする。そして、期間Ｐ１の時刻Ｔ５でも、出力端子Ｑ、ＱＢの状態が保持される。以上が期間Ｐ１の説明である。

次いで期間Ｐ２の時刻Ｔ６では、制御信号Ｓｔｏｒｅをローレベルからハイレベルにし、回路１１０Ａのデータを回路１２０へ退避させる。出力端子Ｑ、ＱＢのデータに応じた電圧は、インバータで反転され、ノードＮａ１、Ｎｂ１に与えられる。つまり、ノードＮａ１にローレベル、ノードＮｂ１にハイレベルが与えられる。そして、期間Ｐ２の時刻Ｔ７では、制御信号Ｓｔｏｒｅをハイレベルからローレベルにし、ノードＮａ１、Ｎｂ１に与えたデータに対応する電圧を回路１２０に保持させる。このノードＮａ１、Ｎｂ１に保持した電圧は、制御信号Ｓｔｏｒｅをローレベルとし、トランジスタＭ１ａ、Ｍ１ｂを非導通状態とすることで維持される。本発明の一態様の構成では、上述したようにトランジスタＭ２ａ、Ｍ２ｂは、ＳｉトランジスタであるトランジスタＭ３ａ、Ｍ３ｂより厚いゲート絶縁膜を有するＯＳトランジスタで構成される。そのため、Ｓｉトランジスタの微細化が進み、ゲート絶縁膜の薄膜化が進んでも、データに応じた電圧を保持しやすくすることができる。以上が期間Ｐ２の説明である。

次いで期間Ｐ３の時刻Ｔ８では、電圧Ｖ１をハイレベルからローレベル、すなわち電圧Ｖ_ＤＤから電圧Ｖ_ＳＳとし、回路１１０Ａへの電源電圧の供給を停止する。出力端子Ｑ、ＱＢは、ローレベルとなる。一方で、期間Ｐ２で保持したノードＮａ１、Ｎｂ１の電圧は、制御信号Ｓｔｏｒｅをローレベルとすることで保持される。そのため、電源電圧の供給が停止してもデータの保持が可能な不揮発性の記憶装置として機能させることができる。以上が期間Ｐ３の説明である。

次いで時刻Ｔ９では、制御信号Ｌｏａｄをローレベルからハイレベルにし、回路１２０のノードＮａ１に保持した電圧に従ってデータを回路１１０Ａへ復帰させる。ノードＮｂ１にはハイレベルが保持されており、ノードＮｂ１にゲートが接続されたトランジスタＭ２ｂは導通状態となる。したがって、制御信号Ｌｏａｄの波形の変化にしたがって、ノードＮｂ２の電圧がローレベルからハイレベルに変化する。一方、ノードＮａ１にはローレベルが保持されており、ノードＮａ１にゲートが接続されたトランジスタＭ２ａは非導通状態となる。したがってノードＮａ２の電圧は、ローレベルのままとなる。

次いで期間Ｐ４の時刻Ｔ１０では、電圧Ｖ１をローレベルからハイレベル、すなわち電圧Ｖ_ＳＳから電圧Ｖ_ＤＤとし、回路１１０Ａへの電源電圧の供給を再開する。先に述べた時刻Ｔ９でのノードＮａ２、Ｎｂ２の電圧の違いに応じて、トランジスタＭ３ａ、Ｍ３ｂを流れる電流量に差が生じる。この電流量の差が出力端子Ｑ、ＱＢの電圧の立ち上がりに差を生じさせるため、出力端子Ｑはハイレベル、出力端子ＱＢはローレベルとなる。つまり、回路１１０Ａに時刻Ｔ５での元のデータを復帰させることができる。そして、期間Ｐ４の時刻Ｔ１１では、制御信号Ｌｏａｄをハイレベルからローレベルにし、同様にノードＮｂ２の電圧もハイレベルからローレベルとなる。期間Ｐ１の時刻Ｔ１２でも、出力端子Ｑ、ＱＢの状態が保持される。以上が期間Ｐ４の説明である。

再び、期間Ｐ１の時刻Ｔ１３では、入力端子Ｒの信号波形をローレベルからハイレベルにし、データをリセットする。出力端子Ｑの信号波形はハイレベルからローレベルとなる。出力端子ＱＢの信号波形はローレベルからハイレベルとなる。そして、期間Ｐ１の時刻Ｔ１４では、入力端子Ｒの信号波形をハイレベルからローレベルにし、出力端子Ｑ、ＱＢの状態が保持される。

以上、説明したタイミングチャートの動作によって、図５に示す半導体装置１００は、電源電圧の供給の停止および再開に伴う、データの退避、復帰を行うことができる。

＜レジスタの変形例＞
次いで、上述のレジスタとして機能する半導体装置の変形例について説明する。

図４で説明した回路１１０は、例えばラッチ又はフリップフロップを用いればよい。回路１１０は、適用するデータの種類に応じて、Ｄ型ラッチ、Ｔ型ラッチ、ＪＫ型ラッチ、又はＲＳ型ラッチ等を用いることができる。

例えば、図１１（Ａ）に示す回路１１０Ｂのようにリセット端子を有するＤ型ラッチとすることもできる。この場合、リセット用の入力端子Ｒ、データ入力用の入力端子Ｄ、クロック信号を与える端子ＣＬＫが設けられる。回路１２０は、図１１（Ａ）に示すように、出力端子Ｑ、ＱＢに接続されるように設ければよい。

また別の変形例として図４で説明した回路１１０は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。

例えば、図１１（Ｂ）に示す回路１１０ＣのようにＳＲＡＭに適用することができる。この場合、データ入力用の入力端子Ｄ、ＤＢが設けられる。回路１２０は、図１１（Ｂ）に示すように、インバータループを構成する２つの端子に接続されるように設ければよい。

図４で説明した回路１２０は、例えばインバータＩＮＶａ、ＩＮＶｂを省略することができる。図１２には、インバータＩＮＶａ、ＩＮＶｂを省略した回路１２０Ａを有する半導体装置１００の回路図を示す。図４で説明した回路１２０と異なる点は、トランジスタＭ３ａ、Ｍ３ｂに接続される出力端子Ｑ、ＱＢを変更する点にある。このようにすることで、インバータＩＮＶａ、ＩＮＶｂがなくても、データの退避、復帰を行うことができる。

また図４で説明したＯＳトランジスタで構成されるトランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ、Ｍ２ｂは、バックゲートを有するトランジスタとすることが好適である。該構成とすることで、バックゲートに与える電圧を変えることで閾値電圧の制御を容易に行うことができる。例えば、図１３（Ａ）に図示するように、トランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ、Ｍ２ｂのバックゲートに共通して電圧Ｖ３を与えて各トランジスタの閾値電圧を制御すればよい。なお電圧Ｖ３は、電圧Ｖ２よりも小さい電圧とすることでトランジスタの閾値電圧をプラスシフトしやすくできるため好適である。なおバックゲートを設けるトランジスタは、図１３（Ｂ）に図示するように、データを保持するノードＮａ１、Ｎｂ１にソースまたはドレインの他方が接続されるトランジスタＭ１ａ、Ｍ１ｂのみとしてもよい。該構成とすることで、バックゲートのないトランジスタＭ２ａ、Ｍ２ｂを導通状態にしやすくすることができる。

＜デコーダの動作＞

図１４（Ａ）にトランスポートストリーム（ＴＳ）のデータ構造の一例を示す。トランスポートストリームは、様々な情報を含んだ（多重化された）ＴＳパケット８０（パケットともいう）が連続した構造を有する。各パケット夫々には、ヘッダ部８１が存在する。

なお、以下、データ伝送方式の代表例としてＴＳを取り上げるが、ＭＭＴ（ＭＰＥＧ Ｍｅｄｉａ Ｔｒａｎｓｐｏｒｔ）など、他の伝送方式におけるデータ伝送ついても、適宜読み替えることができる。また、パケットとは、データストリームを適当なデータ量で区切ったデータのかたまりである。以下、代表例としてＴＳパケットを取り上げるが、他の伝送方式で用いられる種々のパケットについても、適宜読み替えることができる。

ＴＳパケット８０は、インデックス、映像、音声、ＮＵＬＬ等の種類ごとにＴＳパケット８０内のデータ（ペイロード）の解釈が異なるため、ヘッダ部８１内に存在する識別子（パケット識別子：ＰＩＤ）によりＴＳパケット８０の種類を特定する必要がある。

また、トランスポートストリームの送信機と受信機との同期を取るため、再生時刻またはタイムスタンプ情報を含んだＴＳパケットを有していてもよい。

図１４（Ａ）に示すデータ構造を有するＴＳパケットは、デコーダが有する多重分離回路にて処理される。図１４（Ｂ）は、ＴＳパケット８０が入力される際の動作ステップを説明するフローチャートを示す。

ステップＳ１では、ＴＳパケット８０のヘッダ部８１内のパケット識別子（ＰＩＤ）を検出する。

ステップＳ２では、前のＴＳパケット８０の種類がＮＵＬＬであるか否かの判定を行う。

ステップＳ３では、前のＴＳパケット８０の種類がＮＵＬＬの場合、現在のＴＳパケット８０がＮＵＬＬであるか否かの判定を行う。ステップＳ３において現在のＴＳパケット８０の種類がＮＵＬＬである場合、次のＴＳパケット８０が入力される。

ステップＳ４では、ステップＳ３において現在のＴＳパケット８０の種類がＮＵＬＬでない場合、多重分離回路およびマルチメディア復号回路（電子番組表復号回路、映像復号回路および音声復号回路等））が有するレジスタ、つまり上述した半導体装置に電源供給する処理を行う。

ステップＳ５では、多重分離回路およびマルチメディア復号回路が有するレジスタにおいて、データ保持回路からフリップフロップへのデータ復帰処理を行う。

ステップＳ６では、多重分離回路およびマルチメディア復号回路において現在のＴＳパケット８０のペイロード復号処理を行う。そして次のＴＳパケット８０が入力される。

ステップＳ７では、前のＴＳパケット８０の種類がＮＵＬＬでない場合、現在のＴＳパケット８０がＮＵＬＬであるか否かの判定を行う。

ステップＳ８では、ステップＳ７において現在のＴＳパケット８０の種類がＮＵＬＬの場合、多重分離回路およびマルチメディア復号回路が有するレジスタにおいて、フリップフロップからデータ保持回路へのデータ退避処理を行う。

ステップＳ９において、多重分離回路およびマルチメディア復号回路が有するレジスタ、つまり上述した半導体装置への電源遮断する処理を行う。そして次のＴＳパケット８０が入力される。

以上のようにして、ＴＳパケット８０をデコーダへ入力する際には、ＴＳパケット８０のヘッダ部８１内のパケット識別子（ＰＩＤ）からＴＳパケット８０の種類を判定し、データの復帰または退避、レジスタへの電源供給または電源遮断を行う。当該構成とすることで、レジスタでの消費電力を削減することができる。

図１５には図１４（Ｂ）に示した処理を行うデコーダ２０のブロック図を示す。

デコーダ２０は復調器１９からＩ信号及びＱ信号が入力される。

入力されたＩ信号及びＱ信号は、直交検波回路５１により、符号化されたＴＭＣＣ（Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｍｕｌｔｉｐｌｅｘｉｎｇ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｃｏｎｔｒｏｌ）の抽出とＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の抽出が行われる。

符号化されたＴＭＣＣはＴＭＣＣ復号回路５５により復号処理され、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号復号回路５２、エネルギー逆拡散回路５３、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号復号回路５４に利用される。

Ｉ信号およびＱ信号は、ＬＤＰＣ符号復号回路５２、エネルギー逆拡散回路５３、ＢＣＨ復号符号回路５４において復号処理を行うことで、映像信号および音声信号の伝送形式となる。

上記伝送形式は、限定受信（ＣＡ（Ｃｏｎｄｉｔｉｏｎａｌ Ａｃｃｅｓｓ））逆拡散回路５６において、暗号解除が行われる。

その後、映像、音声および電子番組表（ＥＰＧ： Ｅｌｅｃｔｒｉｃ Ｐｒｏｇｒａｍ Ｇｕｉｄｅ）等の多重化された転送方式に対して、多重分離回路５７で多重分離を行う。

多重分離によって電子番組表復号回路６０では、電子番組表データの復号処理が行われる。

同様に映像復号回路５８では、映像データの復号処理が行われる。また音声復号回路５９では、音声データの復号処理を行われる。また、映像復号回路５８及び音声復号回路５９では、復号処理を行う際に電子番組表復号回路６０で得られた出力電子番組表データを用いる。

映像復号回路５８及び音声復号回路５９により復号された映像データ及び音声データは、表示装置１４へ転送される。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。

＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

＜温度特性について＞
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図２７（Ａ）にＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、図２７（Ｂ）にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、示す。なお図２７（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお図２７（Ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図２７（Ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。

なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。

図２７（Ａ）及び（Ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図２７（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図２７（Ａ）及び（Ｂ）のグラフから、ＯＳトランジスタをスイッチとして用いる場合、１５０℃以上の温度下においても、動作させることができる。そのため、半導体装置の耐熱性を優れたものとすることができる。

＜耐圧特性について＞
ここでＯＳトランジスタの電圧に対する耐圧について、Ｓｉトランジスタの耐圧と比較し、説明する。

図２８では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図２８では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長Ｌを０．９μｍとし、チャネル幅Ｗを１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚Ｔｏｘを２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図２８に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図２９（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図２９（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図２９（Ａ）、（Ｂ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図２９（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図２９（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図２９（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図２８、図２９（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて耐圧が高い。そのため高い電圧が印加される箇所にＯＳトランジスタを適用しても、絶縁破壊を引き起こすことなく安定して使用することができる。

＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることをいう。

＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。

（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。

＜断面構造の模式図＞
まず本発明の一態様に係る半導体装置の断面構造の模式図について、図１６（Ａ）、（Ｂ）で説明する。

本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ及びＯＳトランジスタで構成される。半導体装置の断面構造としては、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層とを積層して設ける構成を挙げることができる。それぞれの層では、同じ材料の半導体層で構成される、複数のトランジスタを有する。

本発明の一態様における半導体装置は、一例としては、図１６（Ａ）に示すように、Ｓｉトランジスタを有する層３１（図中、Ｓｉ−ＦＥＴ Ｌａｙｅｒと表記）、配線が設けられる層３２（図中、Ｗｉｒｉｎｇ Ｌａｙｅｒと表記）、ＯＳトランジスタを有する層３３（図中、ＯＳ−ＦＥＴ Ｌａｙｅｒと表記）の順に積層して設けることができる。

図１６（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層３１は、単結晶のシリコン基板に形成されるＳｉトランジスタを有する。なおＳｉトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。

図１６（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。

図１６（Ａ）に示す断面構造の模式図で配線が設けられる層３２は、Ｓｉトランジスタを有する層３１、及び／又はＯＳトランジスタを有する層３３が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有する。配線が設けられる層３２は、図１６（Ａ）では層３２を単層で示したが、複数積層して設ける構成としてもよい。

なお図１６（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、図１６（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図１６（Ｂ）に示す断面構造の模式図で表すことができる。

図１６（Ｂ）では、ＯＳトランジスタを有する層３３＿１及び３３＿２とする２層構造を例示している。図１６（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層３３＿１及び３３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。図１６（Ｂ）では、２層を積層する例を示したが、積層数は限定されない。なおＯＳトランジスタを有する層３３＿１及び３３＿２の間には、配線が設けられる層３２を設ける構成とすることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続することができる。

上記実施の形態１の図４で説明したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）はＯＳトランジスタであり、トランジスタＭ３ａ（Ｍ３ｂ）はＳｉトランジスタである。そのため図４の各トランジスタを図１６（Ａ）、（Ｂ）の各層に適用する場合、Ｓｉトランジスタを有する層３１は、トランジスタＭ３ａ（Ｍ３ｂ）を有し、またＯＳトランジスタを有する層３３、３３＿１、３３＿２は、トランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）を有する構成となる。図１６（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層をＳｉトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置のチップ面積を縮小し、小型化を図ることができる。

＜Ｓｉトランジスタを有する層、配線が設けられる層の断面構造＞
次いで図１７では、図１６（Ａ）、（Ｂ）で説明したＳｉトランジスタを有する層３１、配線が設けられる層３２の断面構造の一例について示す。図１７では、Ｓｉトランジスタを有する層３１が有するトランジスタ４１の断面構造について説明する。図１７のトランジスタ４１の断面構造は、例えば、上記実施の形態１の図４で図示したトランジスタＭ３ａ（Ｍ３ｂ）に適用することができる。

なお図１７において、破線Ａ１−Ａ２で示す領域では、トランジスタ４１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１のチャネル幅方向における構造を示している。

図１７で、トランジスタ４１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１７では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ４１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１７では、トレンチ分離法を用いてトランジスタ４１を電気的に分離する場合を例示している。具体的に、図１７では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ４１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ４１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ４１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４１の基板上における専有面積を小さく抑えつつ、トランジスタ４１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ４１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ４１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ４１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ４１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

なお図１７において、図１６（Ａ）、（Ｂ）で図示した配線が設けられる層３２は、導電膜４１６、４１７、４１８に相当する。なお配線が設けられる層３２は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。

＜ＯＳトランジスタを有する層の断面構造＞
次いで図１８（Ａ）、（Ｂ）では、図１６（Ａ）、（Ｂ）で説明したＯＳトランジスタを有する層３３の断面構造の一例について示す。図１８（Ａ）、（Ｂ）では、ＯＳトランジスタを有する層３３が有するトランジスタ４２の断面構造について説明する。図１８（Ａ）、（Ｂ）のトランジスタ４２の断面構造は、例えば、上記実施の形態１の図４で図示したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）に適用することができる。

なお図１８（Ａ）、（Ｂ）において、図１７と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４２のチャネル幅方向における構造を示している。

図１６（Ａ）、（Ｂ）で説明した配線が設けられる層３２の上層に設けられる、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ４２が設けられている。

トランジスタ４２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。

なお、図１８（Ａ）において、トランジスタ４２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ４２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。

また、図１８（Ａ）では、トランジスタ４２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ４２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１８（Ａ）に示すように、トランジスタ４２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ４２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

なお酸化物半導体膜４３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜４３０ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

なお酸化物半導体膜４３０ａ、４３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、４３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜４３０ａ、４３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１８（Ａ）に示すトランジスタ４２は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１８（Ａ）に示すトランジスタ４２では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電圧によって制御することができる。このようなトランジスタ４２の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２がオフとなるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ４２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ４２のオフ電流を小さく抑えることができる。よって、トランジスタ４２は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２が導通状態となるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ４２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ４２におけるキャリアの移動量が増加する。この結果、トランジスタ４２のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図１８（Ａ）の説明では、トランジスタ４２が有する半導体膜４３０が、順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する構造として例示している。半導体膜４３０は、他の構造として図１８（Ｂ）に示すような構造でもよい。図１８（Ｂ）に示すように、半導体膜４３０が有する酸化物半導体膜４３０ｃは、導電膜４３２及び導電膜４３３の上層でゲート絶縁膜４３１と重畳させて設ける構成としてもよい。

＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造＞
次いで図１６乃至１９では、図１７で説明したＳｉトランジスタを有する層３１と、配線が設けられた層３２と、図１８（Ａ）で説明したＯＳトランジスタを有する層３３と、を積層した際の断面構造の一例について示す。

図１９は、図１６（Ａ）に示す模式図の断面構造の一例である。

なお図１９において、図１７、図１８（Ａ）、（Ｂ）と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４１、４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１、４２のチャネル幅方向における構造を示している。

なお本発明の一態様では、図１９に示すように、トランジスタ４１のチャネル長方向とトランジスタ４２のチャネル長方向とが、必ずしも一致していなくともよい。

なお図１９においては、トランジスタ４１とトランジスタ４２とを電気的に接続するために、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられている。開口部に設けられる導電膜４３３は、上記開口部において導電膜４１８に接続されている。

図１９に示す断面構造では、図１６（Ａ）の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ４２を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ４１上に形成する。図１９の構成とすることで、トランジスタ４２のチャネル形成領域と、トランジスタ４１のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。

なおＯＳトランジスタを有する層３３に設けられるトランジスタ４２を、上記実施の形態１の図４で図示したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）に適用する場合、トランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）同士を同じ層に設けてもよいし、異なる層に設けてもよい。

例えば、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を同じ層に設ける場合、図２０に示す構成とすることができる。また、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を異なる層に設ける場合、ＯＳトランジスタを有する層３３＿１と層３３＿２を分け、配線が設けられる層３２を間に介して積層する、図２１に示す構成とすることができる。

図２０に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタを有する層３３を１層設ければよいため、積層数を削減することができる。例えば図２０ではトランジスタ４２Ａとトランジスタ４２Ｂとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。

なお図２０において、トランジスタ４１、４２Ａ、４２Ｂのチャネル長方向における構造を示している。チャネル幅方向の構造については図１９で示した構造と同様であり、前述の構造を参照すればよい。

図２０の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ４２Ａ、４２ＢをトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）として、作製することができる。そのため、半導体装置の製造コストの低減を図ることができる。

また、図２１に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトランジスタを有する層３３＿１、３３＿２と複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。

なお図２１において、トランジスタ４１、４２Ｃ、４２Ｄのチャネル長方向における構造を示している。チャネル幅方向の構造については図１９で示した構造と同様であり、前述の構造を参照すればよい。

図２１の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ４２Ｃ、４２ＤをトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）として、作製することができる。図２１に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有する層３３＿１、３３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチング特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。

（実施の形態４）
本実施の形態では、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）
における半導体装置の応用例について説明する。図２２はＰＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジックアレイ３００は、アレイ状の複数のＬＥ３０１（Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）を有する。ここでアレイ状とは、行列状にロジックエレメントが周期的に配列していることを指し、配列は図２２の配列に限られない。本実施の形態で説明する半導体装置は、ＰＬＤ内のレジスタとして機能する。

また、ＬＥ３０１を囲むように、複数の配線が形成されている。図２２においては、これらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及び垂直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路と信号の授受を行う。

複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂直な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図２２においてそれぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入出力端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意のＬＥ３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。

スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定される。スイッチ部３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

図２３は図２２で示したＬＥ３０１のブロック図である。図２３に示すＬＥ３０１は、一例として、ルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：以下、ＬＵＴ）３１１、フリップフロップ３１２及びマルチプレクサ３１３を有する。また図２３では、ＬＵＴ３１１及びマルチプレクサ３１３に接続されて、コンフィギュレーションメモリ３１４、３１５が設けられている。

なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マルチプレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通のデータをいう。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する記憶素子をいう。

ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレーションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を含む信号が出力される。

フリップフロップ３１２は、ＬＵＴ３１１から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号が、マルチプレクサ３１３に出力される。

マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、フリップフロップ３１２からの出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレーションメモリ３１５に保持されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号は、出力端子３１７から出力される。

本発明の一態様では、フリップフロップ３１２といった一時的なデータの記憶を行う回路に、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるフリップフロップ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で上記データを復帰することができる。よって、ＰＬＤを構成する複数のロジックエレメントにおいて、電源電圧の供給の停止を行うことができる。従って、ＰＬＤの消費電力を小さく抑えることができる。

（実施の形態５）
本実施の形態では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）における半導体装置の応用例について説明する。図２４は、ＣＰＵのブロック図の一例を示す図である。本実施の形態で説明する半導体装置は、ＣＰＵ内のレジスタとして機能する。

ＣＰＵ５００は、一例として、プログラムカウンタ５１１、命令レジスタ５１２、命令デコーダ５１３、汎用レジスタ５１４、及びＡＬＵ５１５（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）を有する。ＣＰＵ５００の外部には、ＣＰＵ５００とのデータの入出力を行うための主記憶装置５０１が設けられる。

プログラムカウンタ５１１は、読み出す（フェッチする）命令（コマンド）のアドレスを記憶するレジスタである。命令レジスタ５１２は、主記憶装置５０１から命令デコーダ５１３に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ５１３は、入力されたデータをデコードし、汎用レジスタ５１４でのレジスタ指定、及びＡＬＵ５１５での演算方法指定等の信号を生成する回路である。汎用レジスタ５１４は、主記憶装置５０１から読み出されたデータ、ＡＬＵ５１５の演算処理の途中で得られたデータ、或いはＡＬＵ５１５の演算処理の結果得られたデータ、などを記憶することができる。ＡＬＵ５１５は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、ＣＰＵ５００には、別途データキャッシュ等、すなわち演算結果などを一時的に記憶する回路があってもよい。

次いで、ＣＰＵ５００の動作について説明する。

ＣＰＵ５００は、プログラムカウンタ５１１で指定された、読み出す命令のアドレスを主記憶装置５０１に出力するよう、指示を行う。次いで主記憶装置５０１に記憶された、実行する命令のアドレスからデータを読み出し、命令レジスタ５１２に記憶させる。

命令デコーダ５１３は、命令レジスタ５１２に記憶されたデータをデコードし、命令を実行する。具体的には、汎用レジスタ５１４でのレジスタ指定、及びＡＬＵ５１５での演算方法指定等の信号を生成する。

汎用レジスタ５１４では、命令に従って、命令デコーダ５１３で指定されたデータをＡＬＵ５１５又は主記憶装置５０１に出力する。ＡＬＵ５１５では、命令デコーダ５１３で指定された演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ５１４に記憶する。

そして、命令の実行が終了すると、ＣＰＵ５００は、命令を読み出し、命令レジスタ５１２から読み出したデータをデコード、命令を実行するという動作を繰り返す。

本発明の一態様では、プログラムカウンタ５１１、命令レジスタ５１２、命令デコーダ５１３、汎用レジスタ５１４といった一時的なデータの記憶を行うレジスタに、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるレジスタ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で上記データを復帰することができる。よって、ＣＰＵ５００全体、又はＣＰＵ５００を構成する各種回路において、電源電圧の供給の停止を行うことができる。従って、ＣＰＵ５００の消費電力を小さく抑えることができる。

次いで、ＣＰＵ５００に対して電源電圧の供給を停止又は再開するための構成を、一例として図２５に示す。図２５には、ＣＰＵ５００と、パワースイッチ５２１と、電源制御回路５２２とを示す。

パワースイッチ５２１は、オン又はオフの状態に従って、ＣＰＵ５００への電源電圧の供給の停止又は再開を制御することができる。具体的には、電源制御回路５２２が、パワースイッチ５２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを出力し、ＣＰＵ５００への電源電圧の供給の停止又は再開を制御する。パワースイッチ５２１をオンにすることで、電圧Ｖ_ＤＤ、Ｖ_ＳＳが与えられる配線より、ＣＰＵ５００への電源電圧の供給が行われる。またパワースイッチ５２１をオフにすることで、電圧Ｖ_ＤＤ、Ｖ_ＳＳが与えられる配線間の電流のパスが切断されるため、ＣＰＵ５００への電源電圧の供給が停止する。

電源制御回路５２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ５２１及びＣＰＵ５００の動作を統轄的に制御する機能を有する。具体的には、電源制御回路５２２は、パワースイッチ５２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮ、並びに半導体装置で退避及び復帰されるデータを制御する制御信号Ｓｔｏｒｅ及び制御信号Ｌｏａｄを出力する。制御信号Ｓｔｏｒｅ及び制御信号Ｌｏａｄは、上述したように、半導体装置内の電位を揮発性の回路と不揮発性の回路との間で退避及び復帰するための信号である。

次いで、図２５に示したＣＰＵ５００、パワースイッチ５２１及び電源制御回路５２２の動作の一例について説明する。

電源電圧の供給を継続、若しくは停止又は再開する際、電源制御回路５２２に入力されるデータＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ５００に継続して入力される場合、電源制御回路５２２は電源電圧の供給を継続するよう制御する。またデータＤａｔａがＣＰＵ５００に間欠的に入力される場合、データＤａｔａが入力されるタイミングに従って、電源制御回路５２２は電源電圧の供給を停止又は再開するよう制御する。

なお、電源制御回路５２２は、ＣＰＵ５００への電源電圧の供給が停止している間も継続し電源電圧の供給が行われる構成とすることが好ましい。当該構成とすることで、ＣＰＵ５００への電源電圧の供給を停止又は再開を、所望のタイミングで行うことができる。

（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に示す。

図２６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２６（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、行う構成としても良い。また、第１の表示部５６０３及び第２の表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図２６（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。

図２６（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲートとが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

Ａ１−Ａ２ 破線
Ａ３−Ａ４ 破線
Ｃ１ａ 容量素子
Ｃ１ｂ 容量素子
Ｍ１ａ トランジスタ
Ｍ１ｂ トランジスタ
Ｍ２ａ トランジスタ
Ｍ２ｂ トランジスタ
Ｍ３ａ トランジスタ
Ｍ３ｂ トランジスタ
Ｎａ１ ノード
Ｎａ２ ノード
Ｎｂ１ ノード
Ｎｂ２ ノード
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｐ４ 期間
Ｐ７ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
１０ 放送システム
１１ カメラ
１２ 送信装置
１３ 受信装置
１４ 表示装置
１５ イメージセンサ
１６ 画像処理装置
１７ エンコーダ
１８ 変調器
１９ 復調器
２０ デコーダ
２１ 画像処理装置
２２ 表示部
２３ Ｒａｗデータ
２４ 映像データ
２５ 放送信号
２６ 符号化データ
２７ 映像データ
６８ テレビジョン受信装置
６９ 放送局
７０ 人工衛星
７１ 電波塔
７２ アンテナ
７３ アンテナ
７４Ａ 電波
７４Ｂ 電波
７５Ａ 電波
７５Ｂ 電波
７６ 無線機
７７ 無線機
７８ 受信装置
７９ コネクタ部
５１ 直交検波回路
５２ ＬＤＰＣ符号復号回路
５３ エネルギー逆拡散回路
５４ ＢＣＨ符号復号回路
５５ ＴＭＣＣ復号回路
５６ ＣＡ逆拡散回路
５７ 多重分離回路
５８ 映像復号回路
５９ 音声復号回路
６０ 電子番組表復号回路
８０ ＴＳパケット
８１ ヘッダ部
３１ 層
３２ 層
３３ 層
３３＿１ 層
３３＿２ 層
４１ トランジスタ
４２ トランジスタ
４２Ａ トランジスタ
４２Ｂ トランジスタ
４２Ｃ トランジスタ
４２Ｄ トランジスタ
１００ 半導体装置
１１０ 回路
１１０Ａ 回路
１１０Ｂ 回路
１１０Ｃ 回路
１２０ 回路
１２０Ａ 回路
３００ ロジックアレイ
３０１ ＬＥ
３０２ スイッチ部
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
３１１ ＬＵＴ
３１２ フリップフロップ
３１３ マルチプレクサ
３１４ コンフィギュレーションメモリ
３１５ コンフィギュレーションメモリ
３１６ 入力端子
３１７ 出力端子
５００ ＣＰＵ
４００ 基板
５０１ 主記憶装置
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
５１１ プログラムカウンタ
４１１ 絶縁膜
４１２ 導電膜
５１２ 命令レジスタ
４１３ 導電膜
５１３ 命令デコーダ
４１４ 導電膜
５１４ 汎用レジスタ
５１５ ＡＬＵ
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
５２１ パワースイッチ
４２１ 絶縁膜
４２２ 絶縁膜
５２２ 電源制御回路
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (3)

1. データを復号する機能を有するデコーダであって、
   半導体装置を有し、
   前記半導体装置は、前記データを保持するための第１の回路および第２の回路を有し、
   前記第１の回路は、電源電圧の供給が行われる状態で、前記データを保持する機能を有し、
   前記第２の回路は、電源電圧の供給が行われない状態で、前記データを保持する機能を有し、
   前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータと、を有し、
   前記第１のトランジスタおよび前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記第３のトランジスタは、チャネル形成領域にシリコンを有し、
   前記第１の回路の出力端子は、前記インバータの入力端子と電気的に接続され、
   前記インバータの出力端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第１の回路の出力端子と電気的に接続され、
   前記データは、トランスポートストリームのデータ構造でありパケットで伝送されるデータであって、パケットが連続した構造を有し、
   前記パケットはヘッダ部を有し、
   前記ヘッダ部は前記パケットの種類を示す識別子を有し、
   前記パケットの前記識別子を検出し、
   前のパケットがＮＵＬＬ以外であり、現在のパケットがＮＵＬＬである場合、前記第１の回路が保持したデータを前記第２の回路へ退避させた後、前記第１の回路への電源電圧の供給を遮断し、
   前のパケットがＮＵＬＬであり、現在のパケットがＮＵＬＬ以外である場合、前記第１の回路への電源電圧の供給を再開させ、前記第２の回路が保持したデータを前記第１の回路へ復帰させる機能を有するデコーダ。
2. 放送信号を受信する機能を備える受信装置であって、
   復調器と、請求項１に記載のデコーダとを有し、
   前記復調器は、前記放送信号を復調する機能を有し、
   前記デコーダは、復調された前記放送信号を処理する受信装置。
3. 表示部と、請求項２に記載の受信装置とを有する電子機器。

Images