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JP6802656B2 - メモリセルの作製方法及び半導体装置の作製方法 - Google Patents

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Description

本発明の一態様は、半導体装置または記憶装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、回路基板、電子機器、それらの駆動方法、又は、それらの製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、容量素子への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御するトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することができ、リフレッシュ動作の頻度を低減できるので好ましい。特許文献１には、酸化物半導体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記憶内容を保持することができる半導体装置について、記載されている。
特開２０１１−１５１３８３号公報
本発明の一態様は、消費電力の低い記憶装置の提供を課題の一つとする。または、本発明の一態様は、占有面積が小さい記憶装置の提供を課題の一つとする。本発明の一態様は、新規な記憶装置の提供を課題の一つとする。
本発明の一態様は、消費電力の低い半導体装置の提供を課題の一つとする。または、本発明の一態様は、占有面積が小さい半導体装置の提供を課題の一つとする。本発明の一態様は、新規な半導体装置の提供を課題の一つとする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。
本発明の一態様は、第１回路と、第２回路と、を有する半導体装置である。第１回路は、データを記憶することができる機能を有する。第２回路は、データの電位を増幅する機能を有する。第１回路は、第２回路の上に設けられる。第２回路は、第１トランジスタ及び第２トランジスタを有する。第１回路は、第３トランジスタ及び容量素子を有する。第１トランジスタはｐチャネル型トランジスタが好ましい。第２トランジスタ及び第３トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。第３トランジスタは容量素子の上に設けられることが好ましい。
本発明の一態様は、上記態様に記載の半導体装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
本発明の一態様は、トランジスタと容量素子を有するメモリセルの作製方法である。容量素子と電気的に接続された配線を形成し、配線上に絶縁体を形成し、絶縁体上に酸化物半導体を形成し、酸化物半導体に高密度プラズマ処理を行い、配線が露出する開口部を絶縁体に形成し、酸化物半導体と接し、且つ開口部において配線と接する導電体を形成し、酸化物半導体は、トランジスタの半導体層としての機能を有し、導電体は、トランジスタのソース電極またはドレイン電極としての機能を有する。
本発明の一態様は、トランジスタと容量素子を有するメモリセルの作製方法である。容量素子と電気的に接続された配線を形成し、配線上に絶縁体を形成し、絶縁体上に酸化物半導体を形成し、配線が露出する開口部を絶縁体に形成し、酸化物半導体に高密度プラズマ処理を行い、酸化物半導体と接し、且つ開口部において配線と接する導電体を形成し、酸化物半導体は、トランジスタの半導体層としての機能を有し、導電体は、トランジスタのソース電極またはドレイン電極としての機能を有する。
本発明の一態様は、第１トランジスタ及び第２トランジスタを有するセンスアンプと、第３トランジスタ及び容量素子を有するメモリセルと、を有する半導体装置の作製方法である。第１トランジスタ上に第２トランジスタを形成し、第２トランジスタ上に容量素子を形成し、容量素子と電気的に接続された配線を形成し、配線上に絶縁体を形成し、絶縁体上に酸化物半導体を形成し、酸化物半導体に高密度プラズマ処理を行い、配線が露出する開口部を絶縁体に形成し、酸化物半導体と接し、且つ開口部において配線と接する導電体を形成し、酸化物半導体は、第３トランジスタの半導体層としての機能を有し、導電体は、第３トランジスタのソース電極またはドレイン電極としての機能を有する。
上記態様において、第１トランジスタはｐチャネル型トランジスタが好ましい。また、第２トランジスタの半導体層は、酸化物半導体を有することが好ましい。
本発明の一態様は、第１トランジスタ及び第２トランジスタを有するセンスアンプと、第３トランジスタ及び容量素子を有するメモリセルと、を有する半導体装置の作製方法である。第１トランジスタ上に第２トランジスタを形成し、第２トランジスタ上に容量素子を形成し、容量素子と電気的に接続された配線を形成し、配線上に絶縁体を形成し、絶縁体上に酸化物半導体を形成し、配線が露出する開口部を絶縁体に形成し、酸化物半導体に高密度プラズマ処理を行い、酸化物半導体と接し、且つ開口部において配線と接する導電体を形成し、酸化物半導体は、第３トランジスタの半導体層としての機能を有し、導電体は、第３トランジスタのソース電極またはドレイン電極としての機能を有する。
上記態様において、第１トランジスタはｐチャネル型トランジスタが好ましい。また、第２トランジスタの半導体層は、酸化物半導体を有することが好ましい。
本発明の一態様により、消費電力の低い記憶装置を提供することができる。または、本発明の一態様により、占有面積の小さい記憶装置を提供することができる。または、本発明の一態様により、新規な記憶装置を提供することができる。
本発明の一態様により、消費電力の低い半導体装置を提供することができる。または、本発明の一態様により、占有面積の小さい半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図及び上面図。 トランジスタの構成例を示す断面図。 トランジスタの断面図及びそのエネルギーバンド図。 半導体装置の構成例を示す断面図及び上面図。 トランジスタの構成例を示す断面図。 半導体装置の作製方法を示す断面図。 半導体装置の作製方法を示す断面図。 半導体装置の作製方法を示す断面図。 半導体装置の作製方法を示す断面図。 半導体装置の作製方法を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示すブロック図。 センスアンプ回路の構成例を示す回路図。 センスアンプ回路の動作例を示すタイミングチャート。 半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 電圧生成回路を有する半導体装置の回路図および波形図。 電圧生成回路を有する半導体装置の回路図およびタイミングチャート。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 電子部品の作製工程を示すフローチャート図及び斜視模式図。 電子機器を説明する図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体装置の構成例を示す断面図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の構成例について、図１乃至図１２を用いて説明を行う。
《半導体装置の構成例１》
図１は、本発明の一態様である半導体装置１０の断面図を示している。図１に示す半導体装置１０は、トランジスタＭ０、トランジスタＯＳ１、容量素子Ｃ０及びトランジスタＯＳ２を有している。図１の左側は、半導体装置１０を、トランジスタＭ０、ＯＳ１、ＯＳ２のチャネル長方向に切断した場合の断面図を示し、図１の右側は、半導体装置１０を、トランジスタＭ０、ＯＳ１、ＯＳ２のチャネル幅方向に切断した場合の断面図を示している。
半導体装置１０は、複数のメモリセルＭＣと、メモリセルＭＣに電気的に接続されたセンスアンプＳＡを有している（図１３（Ａ）参照）。
メモリセルＭＣは、トランジスタＯＳ２と容量素子Ｃ０を有している（図１３（Ｃ）参照）。メモリセルＭＣは、容量素子Ｃ０が電荷を保持することで、データの記憶が可能な揮発性メモリである。
配線ＷＬは、トランジスタＯＳ２のオン・オフを制御する信号を供給する機能を有する。すなわち、配線ＷＬはメモリセルＭＣのワード線としての機能を有する。配線ＢＬは、トランジスタＯＳ２を介して、容量素子Ｃ０に電荷を書き込む機能を有する。すなわち、配線ＢＬはメモリセルＭＣのビット線としての機能を有する。メモリセルＭＣは、容量素子Ｃ０に電荷を書き込んだ後に、トランジスタＯＳ２をオフにすることで、容量素子Ｃ０に書き込まれた電荷を保持することができる。
配線ＢＧＬ２は、トランジスタＯＳ２の第２のゲートに電圧を印加する機能を有する。トランジスタＯＳ２は、第２のゲートに印加される電圧に応じて、しきい値を調整することができる。
メモリセルＭＣは、配線ＢＬを介してセンスアンプＳＡに電気的に接続されている。センスアンプＳＡは、メモリセルＭＣに記憶されたデータの電位を増幅し出力する機能を有する。メモリセルＭＣから読み出された電位が微弱な場合でも、読み出された電位がセンスアンプＳＡによって増幅されるため、半導体装置１０はデータの読み出しを確実に行うことができる。
メモリセルＭＣは、センスアンプＳＡと異なる層に形成されることが好ましい（図１３（Ａ）参照）。特に、メモリセルＭＣはセンスアンプＳＡの上層に形成されることが好ましい。また、少なくとも１以上のメモリセルＭＣは、センスアンプＳＡと重なる領域を有するように配置されることが好ましい。これにより、メモリセルＭＣとセンスアンプＳＡが同一の層に設けられている場合と比較して、半導体装置１０の面積を削減することができる。よって、半導体装置１０の単位面積あたりの記憶容量を増加させることができる。なお、半導体装置１０の回路構成の詳細は、後述する実施の形態２で説明を行う。
再び図１に戻り、半導体装置１０の説明を行う。
図１に示す半導体装置１０は、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４、層Ｌ５、層Ｌ６及び層Ｌ７を有する。
層Ｌ１は、トランジスタＭ０と、基板１１と、素子分離層１２と、絶縁体１３と、プラグ２０＿１と、プラグ２０＿２と、プラグ２０＿３などを有する。
層Ｌ２は、配線４０＿１と、配線４０＿２と、プラグ２１＿１と、プラグ２１＿２などを有する。
層Ｌ３は、トランジスタＯＳ１と、配線ＢＧＬ１と、絶縁体５１と、絶縁体５２と、絶縁体５３と、絶縁体１４と、絶縁体５４と、プラグ２２などを有する。
層Ｌ４は、配線４２と、プラグ２３などを有する。
層Ｌ５は、容量素子Ｃ０と、絶縁体１５と、絶縁体１６と、プラグ２４などを有する。
層Ｌ６は、トランジスタＯＳ２と、絶縁体５５と、絶縁体５６と、絶縁体５７と、絶縁体１７と、絶縁体５８と、配線ＷＬと、配線ＢＧＬ２と、配線４４と、プラグ２５などを有する。
層Ｌ７は、配線４５と、配線ＢＬと、プラグ２６などを有する。
図１に示す配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、図１に示す配線及びプラグとして、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。上記透明導電材料として、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。
また、図１に示す配線及びプラグとして、上記金属と上記透明導電材料の積層を用いても良い。
上述のセンスアンプＳＡは、トランジスタＭ０及びトランジスタＯＳ１で構成されることが好ましい。例えば、センスアンプＳＡを構成するｐチャネル型トランジスタにトランジスタＭ０又はトランジスタＯＳ１の一方を用いて、センスアンプＳＡを構成するｎチャネル型トランジスタにトランジスタＭ０又はトランジスタＯＳ１の他方を用いてもよい。異なる層に設けられた２種類のトランジスタでセンスアンプＳＡを構成することで、センスアンプＳＡの占有面積を小さくすることができる。
上述のメモリセルＭＣは、トランジスタＯＳ２と容量素子Ｃ０で構成されることが好ましい。また、トランジスタＯＳ２及び容量素子Ｃ０は異なる層に設けることが好ましい。特に、図１に示すようにトランジスタＯＳ２を容量素子Ｃ０の上層に設けることが好ましい。上述の構成にすることで、ビット線として機能する配線ＢＬは容量素子Ｃ０から離れた位置に設けることができる。その結果、配線ＢＬと容量素子Ｃ０との間に生じる寄生容量を小さくすることができ、半導体装置１０の動作速度を向上させることができる。また、配線ＢＬの寄生容量に起因するノイズを低減することができ、ノイズの影響による半導体装置１０の誤動作を低減することができる。
図１に示すように、トランジスタＯＳ２及び容量素子Ｃ０は、センスアンプＳＡを構成するトランジスタＯＳ１及びトランジスタＭ０と異なる層に設けられることが好ましい。特に、トランジスタＯＳ２及び容量素子Ｃ０は、トランジスタＯＳ１及びトランジスタＭ０よりも上層に設けられることが好ましい。上述の構成にすることで、半導体装置１０の面積を削減することができる。よって、半導体装置１０の単位面積あたりの記憶容量を増加させることができる。
トランジスタＯＳ１及びトランジスタＯＳ２は、シリコン等よりもバンドギャップが広く真性キャリア密度が低い半導体をチャネル形成領域に用いることが好ましい。このようなトランジスタはオフ電流を著しく小さくすることができるので好適である。
上述のようなトランジスタとして、例えば、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）が挙げられる。ＯＳトランジスタをトランジスタＯＳ１に用いた場合、センスアンプＳＡをより低消費電力で動作させることができる。また、ＯＳトランジスタをトランジスタＯＳ２に用いた場合、メモリセルＭＣに書き込まれた電荷を長期間保持することができ、メモリセルＭＣをリフレッシュする頻度を少なくすることができる。その結果、半導体装置１０の消費電力を低減させることができる。
ＯＳトランジスタはｎチャネル型トランジスタとして良好に動作することが知られている。そのため、トランジスタＯＳ１にＯＳトランジスタを用いた場合、トランジスタＭ０はｐチャネル型トランジスタとすることが好ましい。そうすることで、トランジスタＭ０とトランジスタＯＳ１はＣＭＯＳ回路を形成することができる。
半導体装置１０において、トランジスタＯＳ２のオフ電流は、トランジスタＭ０及びトランジスタＯＳ１よりも小さい値が要求されている。そのため、トランジスタＯＳ２は、トランジスタＭ０、トランジスタＯＳ１及び容量素子Ｃ０よりも、後の工程で作製されることが好ましい。トランジスタＯＳ２が、他の素子よりも後に作られることで、トランジスタＯＳ２に蓄積されるプロセスダメージを小さくすることができる。その結果、トランジスタＯＳ２は、プロセスダメージによるオフ電流の増大を防ぐことができる。
以下では、半導体装置１０の各構成要素について、図２乃至図６を用いて説明を行う。
図２（Ａ）は、図１に示す断面図の層Ｌ１乃至層Ｌ３の部分を抜き出したものである。また、図２（Ｂ）は、トランジスタＯＳ１の上面図を表し、図２（Ｃ）は、トランジスタＭ０の上面図を表している。図２（Ｂ）、（Ｃ）の上面図は、図の明瞭化のために一部の要素を省いて図示している。図２（Ａ）の左側は、図２（Ｂ）、（Ｃ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図を表し、図２（Ａ）の右側は、図２（Ｂ）、（Ｃ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図を表している。なお、一点鎖線Ｘ１−Ｘ２をトランジスタＯＳ１又はトランジスタＭ０のチャネル長方向、一点鎖線Ｙ１−Ｙ２をトランジスタＯＳ１又はトランジスタＭ０のチャネル幅方向と呼ぶ場合がある。
《トランジスタＭ０》
まず、トランジスタＭ０の構成要素について説明を行う。トランジスタＭ０は、基板１１上に設けられ、素子分離層１２によって、隣接する他のトランジスタと分離されている。素子分離層１２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
基板１１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板１１として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
また、基板１１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１１が伸縮性を有してもよい。また、基板１１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１１の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１１を薄くすると、半導体装置を軽量化することができる。また、基板１１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板１１としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１１は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１１としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１１として好適である。
図２（Ａ）では、一例として、基板１１に単結晶シリコンウェハを用いた例を示している。
トランジスタＭ０は、ウェル１０１に設けられたチャネル形成領域１０２、不純物領域１０３及び不純物領域１０４と、該不純物領域に接して設けられた導電性領域１０５及び導電性領域１０６と、チャネル形成領域１０２上に設けられたゲート絶縁体１０８と、ゲート絶縁体１０８上に設けられたゲート電極１０７とを有する。なお、導電性領域１０５、１０６には、金属シリサイド等を用いてもよい。
図２（Ａ）において、トランジスタＭ０はチャネル形成領域１０２が凸形状を有し、その側面及び上面に沿ってゲート絶縁体１０８及びゲート電極１０７が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸部を形成してもよい。
図２（Ａ）では、一例として、トランジスタＭ０としてＳｉトランジスタを適用した例を示している。トランジスタＭ０は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
トランジスタＯＳ１にＯＳトランジスタを適用した場合、トランジスタＭ０はｐチャネル型トランジスタが好ましい。上述の構成にすることで、トランジスタＭ０及びトランジスタＯＳ１はＣＭＯＳ回路を形成することができる。
絶縁体１３は、層間絶縁体としての機能を有する。トランジスタＭ０にＳｉトランジスタを用いた場合、絶縁体１３は水素を含むことが好ましい。絶縁体１３が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ０の信頼性を向上させる効果がある。絶縁体１３として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
なお、トランジスタＭ０として、プレーナー型のトランジスタを用いてもよい。その場合の例を図３に示す。図３に示すトランジスタＭ０は、ウェル１７１に設けられたチャネル形成領域１７２、低濃度不純物領域１８１及び低濃度不純物領域１８２と、高濃度不純物領域１７３及び高濃度不純物領域１７４と、該高濃度不純物領域に接して設けられた導電性領域１７５及び導電性領域１７６と、チャネル形成領域１７２上に設けられたゲート絶縁体１７８と、ゲート絶縁体１７８上に設けられたゲート電極１７７と、ゲート電極１７７の側壁に設けられた側壁絶縁層１７９及び側壁絶縁層１８０を有する。なお、導電性領域１７５、１７６には、金属シリサイド等を用いてもよい。
《トランジスタＯＳ１》
再び図２に戻り、トランジスタＯＳ１について説明を行う。以下では、トランジスタＯＳ１にＯＳトランジスタを適用した場合について説明を行う。
トランジスタＯＳ１は、配線ＢＧＬ１と、配線ＢＧＬ１を覆うように形成された絶縁体５１と、絶縁体５１上の絶縁体５２と、絶縁体５２上の絶縁体５３と、絶縁体５３上に、酸化物半導体１１１、酸化物半導体１１２の順で形成された積層と、酸化物半導体１１２の上面及び側面と接する導電体１１６と、同じく酸化物半導体１１２の上面及び側面と接する導電体１１７と、導電体１１６、１１７上の絶縁体１４と、酸化物半導体１１１、１１２、導電体１１６、１１７及び絶縁体１４と接する酸化物半導体１１３と、酸化物半導体１１３上の絶縁体１１４と、絶縁体１１４上の導電体１１５と、導電体１１５を覆うように形成された絶縁体５４と、を有する。なお、酸化物半導体１１１、酸化物半導体１１２および酸化物半導体１１３をまとめて、酸化物半導体１１０と呼称する。
酸化物半導体１１２はトランジスタＯＳ１のチャネルとしての機能を有する。
トランジスタＯＳ１において、酸化物半導体１１１または酸化物半導体１１３は、電子を流さない（チャネルとして機能しない）領域を有する。そのため、トランジスタＯＳ１において、酸化物半導体１１１または酸化物半導体１１３を絶縁体と呼ぶ場合がある。
酸化物半導体１１１及び酸化物半導体１１２は、領域１５１及び領域１５２を有する。領域１５１は、導電体１１６と、酸化物半導体１１１、１１２が接する領域の近傍に形成され、領域１５２は、導電体１１７と、酸化物半導体１１１、１１２が接する領域の近傍に形成される。
領域１５１、１５２は低抵抗領域としての機能を有する。酸化物半導体１１１、１１２は、領域１５１を有することで、導電体１１６との間のコンタクト抵抗を低減させることができる。同様に、酸化物半導体１１１、１１２は、領域１５２を有することで、導電体１１７との間のコンタクト抵抗を低減させることができる。
導電体１１６は、トランジスタＯＳ１のソース電極又はドレイン電極の一方としての機能を有する。導電体１１７は、トランジスタＯＳ１のソース電極又はドレイン電極の他方としての機能を有する。
導電体１１６は、絶縁体５１乃至５３に設けられた開口部１１８を介して、下層に設けられた配線に接続されている。導電体１１７は、絶縁体５１乃至５３に設けられた開口部１１９を介して、下層に設けられた配線に接続されている。
導電体１１５は、トランジスタＯＳ１の第１のゲート電極としての機能を有する。
絶縁体１１４は、トランジスタＯＳ１の第１のゲート絶縁体としての機能を有する。
配線ＢＧＬ１は、トランジスタＯＳ１の第２のゲート電極としての機能を有する。なお、本明細書では第２のゲート電極のことをバックゲートという場合がある。
導電体１１５と配線ＢＧＬ１は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また配線ＢＧＬ１は、場合によっては省略してもよい。
絶縁体５１乃至５３は、トランジスタＯＳ１の下地絶縁体としての機能、及び、トランジスタＯＳ１の第２のゲート絶縁体としての機能を有する。
絶縁体１４、５４は、トランジスタＯＳ１の保護絶縁体又は層間絶縁体としての機能を有する。
図２（Ａ）に示すように、酸化物半導体１１２の側面は、導電体１１５に囲まれている。上記構成をとることで、導電体１１５の電界によって、酸化物半導体１１２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物半導体１１２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることができる。
ゲート電極として機能する導電体１１５は、絶縁体１４に形成された開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。図２（Ａ）に示すように、導電体１１５と導電体１１６は、互いに重ならないことが好ましい。同様に、導電体１１５と導電体１１７は、互いに重ならないことが好ましい。上述の構成にすることで、導電体１１５と導電体１１６の間、または導電体１１５と導電体１１７の間に生じる寄生容量は小さく抑えられ、トランジスタＯＳ１は動作速度の低下を防ぐことができる。
図４（Ａ）は、トランジスタＯＳ１の中央部を拡大したものである。図４（Ａ）において、導電体１１５の底面が、絶縁体１１４及び酸化物半導体１１３を介して、酸化物半導体１１２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図４（Ａ）において、導電体１１６と導電体１１７の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図４（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタＯＳ１は、ゲート電極の線幅を、最小加工寸法より小さくすることができる。具体的には、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることができる。
図４（Ａ）において、導電体１１６の厚さ又は導電体１１７の厚さを高さＨＳＤと表す。
絶縁体１１４の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁体１１４の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
以下、トランジスタＯＳ１の各構成要素について説明を行う。
〈酸化物半導体〉
まず、酸化物半導体１１１乃至１１３に適用可能な酸化物半導体について説明を行う。
酸化物半導体１１２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。酸化物半導体１１２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体１１２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、例えば、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体１１２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、酸化物半導体１１２は、インジウムを含む酸化物半導体に限定されない。酸化物半導体１１２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
酸化物半導体１１２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。酸化物半導体１１２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
酸化物半導体１１２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、酸化物半導体１１１および酸化物半導体１１３は、酸化物半導体１１２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体１１２を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体１１１および酸化物半導体１１３が構成されるため、酸化物半導体１１１と酸化物半導体１１２との界面、および酸化物半導体１１２と酸化物半導体１１３との界面において、界面準位が形成されにくい。
なお、酸化物半導体１１１または酸化物半導体１１３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。酸化物半導体１１１または酸化物半導体１１３をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１、Ｉｎ：Ｍ：Ｚｎ＝１：５：６が好ましい。
また、酸化物半導体１１１または酸化物半導体１１３がインジウムを含まなくても構わない場合がある。例えば、酸化物半導体１１１または酸化物半導体１１３が、酸化ガリウムまたはＭ−Ｚｎ酸化物であっても構わない。Ｍ−Ｚｎ酸化物をスパッタリング法で成膜する場合、Ｍ：Ｚｎ＝１０：１を満たすスパッタリングターゲットを用いることが好ましい。
また、酸化物半導体１１２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。酸化物半導体１１２をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体１１２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
次に、酸化物半導体１１１乃至１１３の積層により構成される酸化物半導体１１０の機能およびその効果について、図４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図４（Ｂ）は、図４（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。
図４（Ｂ）中、Ｅｃ５３、Ｅｃ１１１、Ｅｃ１１２、Ｅｃ１１３、Ｅｃ１１４は、それぞれ、絶縁体５３、酸化物半導体１１１、酸化物半導体１１２、酸化物半導体１１３、絶縁体１１４の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁体５３と絶縁体１１４は絶縁体であるため、Ｅｃ５３とＥｃ１１４は、Ｅｃ１１１、Ｅｃ１１２、およびＥｃ１１３よりも真空準位に近い（電子親和力が小さい）。
酸化物半導体１１２は、酸化物半導体１１１および酸化物半導体１１３よりも電子親和力の大きい酸化物半導体を用いる。例えば、酸化物半導体１１２として、酸化物半導体１１１および酸化物半導体１１３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物半導体１１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、酸化物半導体１１１、酸化物半導体１１２、酸化物半導体１１３のうち、電子親和力の大きい酸化物半導体１１２にチャネルが形成される。
このとき、電子は、酸化物半導体１１１、１１３の中ではなく、酸化物半導体１１２の中を主として移動する。そのため、酸化物半導体１１１と絶縁体５３との界面、あるいは、酸化物半導体１１３と絶縁体１１４との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。酸化物半導体１１１、１１３は、絶縁体のように機能する。
酸化物半導体１１１と酸化物半導体１１２との間には、酸化物半導体１１１と酸化物半導体１１２との混合領域を有する場合がある。また、酸化物半導体１１２と酸化物半導体１１３との間には、酸化物半導体１１２と酸化物半導体１１３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体１１１、酸化物半導体１１２および酸化物半導体１１３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
酸化物半導体１１１と酸化物半導体１１２の界面、あるいは、酸化物半導体１１２と酸化物半導体１１３との界面は、上述したように界面準位密度が小さいため、酸化物半導体１１２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、酸化物半導体１１２の上面または下面（被形成面、ここでは酸化物半導体１１１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、酸化物半導体１１２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、酸化物半導体１１２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、酸化物半導体１１２のある深さにおいて、または、酸化物半導体１１２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体１１２の酸素欠損を低減するために、例えば、絶縁体５３に含まれる過剰酸素を、酸化物半導体１１１を介して酸化物半導体１１２まで移動させる方法などがある。この場合、酸化物半導体１１１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、酸化物半導体１１２の全体にチャネルが形成される。したがって、酸化物半導体１１２が厚いほどチャネル領域は大きくなる。即ち、酸化物半導体１１２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、酸化物半導体１１３は薄いほど好ましい。酸化物半導体１１３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、酸化物半導体１１３は、チャネルの形成される酸化物半導体１１２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体１１３は、ある程度の厚さを有することが好ましい。酸化物半導体１１３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、酸化物半導体１１３は、絶縁体５３などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、酸化物半導体１１１は厚く、酸化物半導体１１３は薄いことが好ましい。酸化物半導体１１１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。酸化物半導体１１１の厚さを、厚くすることで、隣接する絶縁体と酸化物半導体１１１との界面からチャネルの形成される酸化物半導体１１２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体１１１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、酸化物半導体１１２と酸化物半導体１１１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、酸化物半導体１１２と酸化物半導体１１３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、酸化物半導体１１２の水素濃度を低減するために、酸化物半導体１１１および酸化物半導体１１３の水素濃度を低減すると好ましい。酸化物半導体１１１および酸化物半導体１１３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、酸化物半導体１１２の窒素濃度を低減するために、酸化物半導体１１１および酸化物半導体１１３の窒素濃度を低減すると好ましい。酸化物半導体１１１および酸化物半導体１１３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、酸化物半導体１１１または酸化物半導体１１３のない２層構造としても構わない。または、酸化物半導体１１１の上もしくは下、または酸化物半導体１１３上もしくは下に、酸化物半導体１１１、酸化物半導体１１２および酸化物半導体１１３として例示した半導体のいずれか一を有する４層構造としても構わない。または、酸化物半導体１１１の上、酸化物半導体１１１の下、酸化物半導体１１３の上、酸化物半導体１１３の下のいずれか二箇所以上に、酸化物半導体１１１、酸化物半導体１１２および酸化物半導体１１３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
〈下地絶縁体〉
絶縁体５１を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁体５１として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
絶縁体５３は、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体５３から脱離した酸素は酸化物半導体１１０に供給され、酸化物半導体１１０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算した場合の酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁体５３は、酸化物半導体１１０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁体５３として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁体５３として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁体５３に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体５３の成膜を行えばよい。または、成膜後の絶縁体５３に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体５３に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁体５３を成膜した後、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を用いた平坦化処理を行ってもよい。
絶縁体５２は、絶縁体５３に含まれる酸素が、配線ＢＧＬ１に含まれる金属と結びつき、絶縁体５３に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁体５２は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁体５２を設けることで、酸化物半導体１１０からの酸素の外部への拡散と、外部から酸化物半導体１１０への水素、水等の入り込みを防ぐことができる。
絶縁体５２としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタＯＳ１は、電荷捕獲層に電子を注入することで、しきい値電圧を制御することができる。電荷捕獲層は、絶縁体５１又は絶縁体５２に設けることが好ましい。例えば、絶縁体５２を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
〈ゲート電極、ソース電極、ドレイン電極〉
導電体１１５、１１６、１１７として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電体１１５、１１６、１１７として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。上記透明導電材料として、例えば、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。
また、導電体１１５、１１６、１１７として、上記金属と上記透明導電材料の積層を用いても良い。
また、導電体１１５、１１６、１１７には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
〈低抵抗領域〉
領域１５１、１５２は、例えば、導電体１１６、１１７が、酸化物半導体１１１、１１２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１５１、１５２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１５１、１５２に含まれるキャリア濃度が増加する。その結果、領域１５１、１５２が低抵抗化する。
〈ゲート絶縁体〉
絶縁体１１４は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１１４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁体１１４は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物半導体１１３側に、酸化シリコンまたは酸化窒化シリコンを導電体１１５側に設けることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物半導体１１２に混入することを防ぐことができる。
〈層間絶縁体、保護絶縁体〉
絶縁体１４は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体１４は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体５４を設けることで、酸化物半導体１１０からの酸素の外部への拡散と、外部から酸化物半導体１１０への水素、水等の入り込みを防ぐことができる。
絶縁体５４としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体５４に適用するのに好ましい。
図５（Ａ）は、図１に示す断面図の層Ｌ５及び層Ｌ６の部分を抜き出したものである。また、図５（Ｂ）は、容量素子Ｃ０及びトランジスタＯＳ２の上面図を表している。図５（Ｂ）の上面図は、図の明瞭化のために一部の要素を省いて図示している。図５（Ａ）の左側は、図５（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図を表し、図５（Ａ）の右側は、図５（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図を表している。なお、一点鎖線Ｘ１−Ｘ２をトランジスタＯＳ２のチャネル長方向、一点鎖線Ｙ１−Ｙ２をトランジスタＯＳ２のチャネル幅方向と呼ぶ場合がある。
《容量素子Ｃ０》
容量素子Ｃ０は、導電体１２０、導電体１２１及び絶縁体１２２を有している。導電体１２０、１２１は、容量素子Ｃ０の電極としての機能を有する。また、絶縁体１２２は、容量素子Ｃ０のキャパシタ絶縁体としての機能を有する。
絶縁体１２２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
導電体１２０、１２１として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
特に、絶縁体１２２が金属酸化物を含む場合、導電体１２０、１２１は、イリジウム、ルテニウム、白金、ストロンチウムルテナイトなど、貴金属を含むことが好ましい。これらの貴金属は、絶縁体１２２に含まれる金属酸化物と接しても、絶縁体１２２から酸素を奪うことが少なく、酸素欠損に由来する絶縁体１２２の欠陥を作りにくい。
絶縁体１５、１６は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１５、１６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体１５、１６は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
《トランジスタＯＳ２》
次にトランジスタＯＳ２について説明を行う。以下では、トランジスタＯＳ２にＯＳトランジスタを適用した場合について説明を行う。
トランジスタＯＳ２は、配線ＢＧＬ２及び配線４４と、配線ＢＧＬ２及び配線４４を覆うように形成された絶縁体５５と、絶縁体５５上の絶縁体５６と、絶縁体５６上の絶縁体５７と、絶縁体５７上に、酸化物半導体１３１、酸化物半導体１３２の順で形成された積層と、酸化物半導体１３２の上面及び側面と接する導電体１３６と、同じく酸化物半導体１３２の上面及び側面と接する導電体１３７と、導電体１３６、１３７上の絶縁体１７と、酸化物半導体１３１、１３２、導電体１３６、１３７及び絶縁体１７と接する酸化物半導体１３３と、酸化物半導体１３３上の絶縁体１３４と、絶縁体１３４上の配線ＷＬと、配線ＷＬを覆うように形成された絶縁体５８と、を有する。なお、酸化物半導体１３１、酸化物半導体１３２および酸化物半導体１３３をまとめて、酸化物半導体１３０と呼称する。
酸化物半導体１３２は半導体であり、トランジスタＯＳ２のチャネルとしての機能を有する。
また、酸化物半導体１３１及び酸化物半導体１３２は、領域１５３及び領域１５４を有する。領域１５３は、導電体１３６と、酸化物半導体１３１、１３２が接する領域の近傍に形成され、領域１５４は、導電体１３７と、酸化物半導体１３１、１３２が接する領域の近傍に形成される。
領域１５３、１５４は低抵抗領域としての機能を有する。酸化物半導体１３１、１３２は、領域１５３を有することで、導電体１３６との間のコンタクト抵抗を低減させることができる。同様に、酸化物半導体１３１、１３２は、領域１５４を有することで、導電体１３７との間のコンタクト抵抗を低減させることができる。
導電体１３６は、トランジスタＯＳ２のソース電極又はドレイン電極の一方としての機能を有する。導電体１３７は、トランジスタＯＳ２のソース電極又はドレイン電極の他方としての機能を有する。
導電体１３６は、絶縁体５５乃至５７に設けられた開口部１３８を介して、配線４４に接続されている。
トランジスタＯＳ２は、導電体１３６、配線４４及びプラグ２４を介して、容量素子Ｃ０に電気的に接続されている。
配線ＷＬは、メモリセルＭＣのワード線としての機能、及び、トランジスタＯＳ２の第１のゲート電極としての機能を有する。
絶縁体１３４は、トランジスタＯＳ２の第１のゲート絶縁体としての機能を有する。
配線ＢＧＬ２は、トランジスタＯＳ２の第２のゲート電極としての機能を有する。
配線ＷＬと配線ＢＧＬ２は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また配線ＢＧＬ２は、場合によっては省略してもよい。
絶縁体５５乃至５７は、トランジスタＯＳ２の下地絶縁体としての機能、及び、トランジスタＯＳ２の第２のゲート絶縁体としての機能を有する。
絶縁体１７、５８は、トランジスタＯＳ２の保護絶縁体又は層間絶縁体としての機能を有する。
酸化物半導体１３１、１３２、１３３の詳細は、トランジスタＯＳ１の酸化物半導体１１１、１１２、１１３の記載をそれぞれ参照すればよい。
絶縁体５５、５６、５７、１７、５８の詳細は、トランジスタＯＳ１の絶縁体５１、５２、５３、１４、５４の記載をそれぞれ参照すればよい。
配線ＷＬ、導電体１３６および導電体１３７の詳細は、トランジスタＯＳ１の導電体１１５、導電体１１６および導電体１１７の記載をそれぞれ参照すればよい。
絶縁体１３４の詳細は、トランジスタＯＳ１の絶縁体１１４の記載を参照すればよい。
領域１５３、１５４の詳細は、トランジスタＯＳ１の領域１５１、１５２の記載をそれぞれ参照すればよい。
なお、図１乃至図５を通して、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
トランジスタＯＳ２はソース電極またはドレイン電極として機能する導電体を積層膜で形成しても良い。その場合の例を図６に示す。図６に示すトランジスタＯＳ２は、導電体１３６が導電体１３６ａと導電体１３６ｂの積層から成り、導電体１３７が導電体１３７ａと導電体１３７ｂの積層から成る。
導電体１３６ａは導電体１３６ｂよりも酸素を透過しにくいことが好ましい。これにより、酸化による導電体１３６ｂの導電率の低下を防ぐことができる。同様に、導電体１３７ａは導電体１３７ｂよりも酸素を透過しにくいことが好ましい。これにより、酸化による導電体１３７ｂの導電率の低下を防ぐことができる。
なお、上記の構成はトランジスタＯＳ１が有する導電体１１６及び導電体１１７にも適用することが可能である。
《半導体装置の作製方法》
次に、トランジスタＯＳ２の作製方法について、図７乃至図１１を用いて説明を行う。なお、図７乃至図１１は、トランジスタＭ０、トランジスタＯＳ１、及び、容量素子Ｃ０の一部を省略している。
まず、基板１１上にトランジスタＭ０、トランジスタＯＳ１及び容量素子Ｃ０を形成し、容量素子Ｃ０上に、プラグ２４、配線ＢＧＬ２及び配線４４を形成する（図７（Ａ））。トランジスタＭ０及び容量素子Ｃ０は一般的な半導体製造工程を用いることで作製することができる。トランジスタＯＳ１の作製方法は、これから述べるトランジスタＯＳ２の作製方法を参照すればよい。
次に、絶縁体５５乃至絶縁体５７を成膜する（図７（Ｂ））。絶縁体５５乃至絶縁体５７は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
例えば、成膜後の絶縁体５７に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
絶縁体５７を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行うことが好ましい。
次に、酸化物半導体１３１ｉ及び酸化物半導体１３２ｉを成膜する（図７（Ｃ））。酸化物半導体１３１ｉ及び酸化物半導体１３２ｉは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。対向ターゲット式スパッタリング装置を用いて酸化物半導体１３１ｉ及び酸化物半導体１３２ｉを成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された酸化物半導体中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
なお、酸化物半導体１３１ｉ、１３２ｉとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
酸化物半導体１３１ｉ、１３２ｉを成膜後、次に加熱処理を行うと好ましい。この加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下で行えばよい。この加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行ってもよい。この加熱処理は減圧状態で行ってもよい。また、この加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、リソグラフィー及びドライエッチングによって、酸化物半導体１３１ｉ、１３２ｉを、島状の酸化物半導体１３１、１３２に加工する（図８（Ａ））。さらに、酸化物半導体１３１、１３２を形成した後に、図中の矢印で示すように高密度プラズマ処理を行うことが好ましい。高密度プラズマ処理は、酸素雰囲気で行うことが好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、または希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸素雰囲気での高密度プラズマ処理を行うことによって、酸化物半導体１３１、１３２の酸素欠損を補うことができる。また、酸化物半導体１３１、１３２から、例えば水素、炭素、水分などの不純物を取り除くことができる。すなわち、リソグラフィー及びドライエッチングによって発生した酸化物半導体１３１、１３２のダメージまたは不純物を、高密度プラズマ処理によって、回復または除去することができる。
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さらに好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下、またはイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０ｍｍ以上６０ｍｍ以下とするとよい。
または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズマ電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．１２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを生成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印加しながら、高密度プラズマ処理を行うことが好ましい。
また、高密度プラズマ処理の後、大気に暴露することなく連続して加熱処理を行ってもよい。また、高密度プラズマ処理は、加熱処理の後、大気に暴露することなく連続して行ってもよい。高密度プラズマ処理と、加熱処理と、を連続して行うことによって、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ処理を行った後、加熱処理を行うことによって、被処理物へ添加された酸素のうち、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記加熱処理は、例えばランプアニールなどにより行えばよい。
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
また、加熱処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下または４００℃以上６００℃以下の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
次に、リソグラフィー及びドライエッチングによって、絶縁体５５乃至５７に、開口部１３８を形成する（図８（Ｂ））。さらに、開口部１３８を形成した後に、図中の矢印に示すように先述の高密度プラズマ処理を行っても良い。高密度プラズマ処理によって、開口部１３８を形成した際に発生した酸化物半導体１３１、１３２のダメージを回復し、不純物を除去することができる。
開口部１３８を形成した後に、酸素雰囲気で高密度プラズマ処理を行うと、配線４４の露出した部分が酸化される。そのため、配線４４には、酸化されにくい、あるいは酸化されても導電性が維持される材料を用いることが好ましい。上述の材料として、例えば、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料が挙げられる。また、イリジウム、金、白金、ルテニウム、銅、ストロンチウムルテナイトなどを含む材料が挙げられる。
次に、導電体１４２を成膜する（図８（Ｃ））。導電体１４２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。なお、導電体１４２は、酸化物半導体１３１、１３２を覆う形状とする。導電体１４２を成膜する際に、酸化物半導体１３１の側面、酸化物半導体１３２の上面および側面の一部にダメージを与えることで、低抵抗化された領域（図５（Ａ）に示す領域１５３、１５４）が形成される場合がある。これらの低抵抗化された領域は、導電体１４２と、酸化物半導体１３１、１３２との間のコンタクト抵抗を下げることができる。
次に、絶縁体１７を成膜する（図９（Ａ））。絶縁体１７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１７は、ＴＥＯＳガスを用いて成膜することが好ましい。絶縁体１７は、上面が平坦性を有するように形成してもよい。例えば、絶縁体１７は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体１７は、基板裏面などの基準面と平行になるよう平坦化処理を施しても良い。平坦化処理としては、化学的機械研磨処理、ドライエッチング処理などがある。ただし、絶縁体１７の上面が平坦性を有さなくても構わない。
次に、絶縁体１７上にリソグラフィーによってレジストマスクを形成する。ここで絶縁体１７の上面とレジストマスクとの間の密着性を向上するために、例えば、有機塗布膜を絶縁体１７とレジストマスクの間に設けても良い。
次に、絶縁体１７を、ドライエッチングを用いて導電体１４２の上面に達するまで第１の加工を行う。
次に、ドライエッチングを用いた第２の加工によって、導電体１４２を導電体１３６と導電体１３７に分離する（図９（Ｂ））。なお、第１の加工と第２の加工は、共通のリソグラフィーで行ってもよいし、異なるリソグラフィーで行っても良い。
このとき、酸化物半導体１３２は、露出した領域を有する。酸化物半導体１３２の露出した領域の一部は、上述の第２の加工により除去されることがある。また、露出した酸化物半導体１３２の表面にエッチングガスの残留成分などの不純物元素が付着する場合がある。酸化物半導体１３２の表面に付着した不純物元素を除去するために、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理を行っても良い。また、複数の洗浄処理を組み合わせてもよい。これにより、酸化物半導体１３２の露出した面（チャネル形成領域）は高抵抗となる。
第２の加工の後に、先述した高密度プラズマ処理を行ってもよい。それにより、第１及び第２の加工の際に、絶縁体１７の側面などに形成された反応生成物（ラビットイヤーともいう。）を除去することができる。
次に、酸化物半導体１３３ｉ、絶縁体１３４ｉ及び導電体１４３を成膜する（図１０（Ａ））。酸化物半導体１３３ｉ、絶縁体１３４ｉ及び導電体１４３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。特に絶縁体１３４ｉは、ＴＥＯＳガスを用いて成膜することが好ましい。また、導電体１４３は、絶縁体１７に設けられた開口部を埋めるように成膜されることが好ましい。従って、導電体１４３はＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。
また、導電体の密着性を高めるために、導電体１４３を、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層にすると好ましい場合がある。例えば、導電体１４３として、窒化チタンと、タングステンとがこの順に成膜された積層を用いても良い。
次に、絶縁体１７の表面が露出するまでＣＭＰなどを用いて研磨し、配線ＷＬ、絶縁体１３４、酸化物半導体１３３を形成する（図１０（Ｂ））。
これにより、ゲート電極として機能を有する配線ＷＬは、リソグラフィー法を用いることなく自己整合的に形成できる。また、ゲート電極として機能を有する配線ＷＬとソース電極またはドレイン電極としての機能を有する導電体１３６および導電体１３７との合わせ精度を考慮することなくゲート電極を形成できるので、半導体装置１０の面積を小さくすることができる。また、リソグラフィー工程が不要となるので工程簡略化による生産性の向上が見込まれる。
また、必ずしも絶縁体１７の表面が露出するまで行う必要はなく、絶縁体１３４の表面が露出するまで行って配線ＷＬを形成してもよい。酸化物半導体１３３の表面が露出するまで行って配線ＷＬを形成してもよい。絶縁体１７、絶縁体１３４または酸化物半導体１３３が、ＣＭＰストッパーとし機能する絶縁体を有していることが好ましい。
次に、絶縁体５８を成膜する（図１１（Ａ））。絶縁体５８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体５８は、上面が平坦性を有するように形成してもよい。
絶縁体５８の成膜後、加熱処理を行っても良い。この加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下で行えばよい。この加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行ってもよい。この加熱処理により、絶縁体５７等から酸化物半導体１３１乃至１３３に対して酸素を供給し、酸化物半導体１３１乃至１３３中の酸素欠損を低減することができる。またこのとき、絶縁体５７から脱離した酸素は、絶縁体５８によってブロックされるため、当該酸素を効果的に閉じ込めることができる。
最後に、プラグ２５、配線４５、プラグ２６、配線ＢＬ等を形成する（図１１（Ｂ））。プラグ及び配線等の作製方法は、一般的な半導体製造方法を用いればよく、詳細な説明は省略する。
以上のようにして、半導体装置１０を作製する。
《半導体装置の構成例２》
以下では半導体装置１０のその他の構成例について説明を行う。図１２は、図１の配線ＢＬを、トランジスタＯＳ１と容量素子Ｃ０の間に設けた例を示している。トランジスタＯＳ２は、配線９０、プラグ９１、配線９２、プラグ９３、配線９４及びプラグ９５を介して、配線ＢＬに電気的に接続されている。
半導体装置１０を図１２に示す構成にすることで、トランジスタＯＳ２を最後に形成することができるので、トランジスタＯＳ２がプロセスダメージに曝される頻度を低減することができる。
《半導体装置の構成例３》
図３３は、図１のトランジスタＯＳ１を取り除き、センスアンプＳＡを、複数のトランジスタＭ０で構成した場合を示している。層Ｌ１と層Ｌ５の間には層Ｌ８が存在し、層Ｌ８は、配線４０＿１と、配線４０＿２と、プラグ２１＿１、プラグ２３などを含む。
半導体装置１０を図３３に示す構成にすることで、製造工程を簡略化することができる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の構成例について、図１３乃至図１８を用いて説明を行う。
《半導体装置の構成例１》
図１３（Ａ）に、半導体装置１０の回路構成例を示す。また、図１３（Ａ）の半導体装置１０の上面図を図１３（Ｂ）に示す。
半導体装置１０は、セルアレイ７０、センスアンプ回路６０を有する。セルアレイ７０は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、配線ＷＬおよび配線ＢＬと接続されている。配線ＷＬに供給される電位によってメモリセルＭＣの選択が行われ、配線ＢＬにメモリセルＭＣに書き込むデータに対応する電位（以下、書き込み電位ともいう）が供給されることにより、メモリセルＭＣにデータが書き込まれる。ここでは、セルアレイ７０がｉ行ｊ列（ｉ、ｊは２以上の整数）のメモリセルＭＣを有する場合について説明する。従って、セルアレイ７０にはｉ本の配線ＷＬとｊ本の配線ＢＬが設けられている。
センスアンプ回路６０は、複数の配線ＢＬおよび配線ＧＢＬと接続されている。センスアンプ回路６０は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機能を有する。具体的には、メモリセルＭＣに記憶されたデータに対応する配線ＢＬの電位（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。センスアンプ回路６０によって読み出し電位を増幅することにより、メモリセルＭＣから読み出された電位が微弱な場合にも、データの読み出しを確実に行うことができる。また、増幅された電位の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬを共有化することができる。
本発明の一態様においては、セルアレイ７０のレイアウトの方式として、折り返し型や開放型などを適用することができる。折り返し型を適用する場合、配線ＷＬの電位の変化によって、配線ＢＬに出力される読み出し電位に生じるノイズを低減することができる。また、開放型を適用する場合、折り返し型に比べてメモリセルＭＣの密度を高めることができ、セルアレイ７０の面積を縮小することができる。図１３（Ａ）、（Ｂ）においては、折り返し型を適用した場合のセルアレイ７０の構成を例示する。図１３（Ａ）、（Ｂ）に示すセルアレイ７０では、ある配線ＢＬと接続されたメモリセルＭＣと、当該配線ＢＬに隣接する配線ＢＬと接続されたメモリセルＭＣとが、同一の配線ＷＬと接続されないような構成としている。
センスアンプＳＡは、基準となる電位と、配線ＢＬに供給される読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位の配線ＧＢＬへの出力を制御する機能を有する。ここでは、センスアンプＳＡが２本の配線ＢＬと２本の配線ＧＢＬに接続されている例を示す。
本発明の一態様において、メモリセルＭＣが、センスアンプＳＡと異なる層に形成されている。特に、メモリセルＭＣがセンスアンプＳＡの上層に形成されることが好ましい。また、少なくとも１以上のメモリセルＭＣは、センスアンプＳＡと重なる領域を有するように配置されることが好ましい。これにより、メモリセルＭＣとセンスアンプＳＡが同一の層に設けられている場合と比較して、半導体装置１０の面積を削減することができる。よって、半導体装置１０の単位面積あたりの記憶容量を増加させることができる。なお、全てのメモリセルＭＣをセンスアンプＳＡと重なるように配置することにより、半導体装置１０の面積をさらに削減することができる。また、メモリセルＭＣは、１つのセンスアンプＳＡと重なる領域を有するように配置してもよいし、異なる複数のセンスアンプＳＡと重なる領域を有するように配置してもよい。なお、セルアレイ７０に含まれるメモリセルＭＣの数は自由に設定することができる。例えば、１２８個以上５１２個以下とすることができる。
また、メモリセルＭＣとセンスアンプＳＡとを積層することにより、メモリセルＭＣとセンスアンプＳＡとを接続する配線ＢＬの長さを短くすることができる。よって、上記配線ＢＬの配線抵抗を小さく抑えることができ、半導体装置１０の消費電力の低減および動作速度の向上を図ることができる。また、メモリセルＭＣに設けられる容量素子の面積を小さくすることができ、メモリセルＭＣの縮小を図ることができる。
図１３（Ｃ）に、メモリセルＭＣの構成例を示す。メモリセルＭＣは、トランジスタＯＳ２、容量素子Ｃ０を有する。トランジスタＯＳ２のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量素子Ｃ０の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。また、容量素子Ｃ０の他方の電極は、所定の電位（接地電位など）が供給される配線または端子と接続されている。ここで、トランジスタＯＳ２のソースまたはドレインの一方および容量素子Ｃ０の一方の電極と接続されたノードを、ノードＮとする。
ここで、トランジスタＯＳ２は、非導通状態となることによりノードＮに蓄積された電荷を保持する機能を有する。そのため、トランジスタＯＳ２のオフ電流は小さいことが好ましい。トランジスタＯＳ２のオフ電流が小さいと、ノードＮに保持されている電荷のリークを低減することができる。そのため、メモリセルＭＣに記憶されたデータを長時間保持することができる。
ここで、実施の形態１に示したＯＳトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタＯＳ２として用いるのに好適である。メモリセルＭＣは、ＯＳトランジスタを用いることにより、書き込まれたデータを極めて長期間にわたって保持することができ、リフレッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１時間以上とすることができる。
トランジスタＯＳ２の第２のゲートは配線ＢＧＬ２に電気的に接続されている。トランジスタＯＳ２は、配線ＢＧＬ２に与えられる電圧に応じて、しきい値を調整することができる。例えば、配線ＢＧＬ２に負電位が与えられた場合、トランジスタＯＳ２のしきい値はプラス方向に変化する。その結果、トランジスタＯＳ２はノーマリ・オフとなり、オフ電流をより小さくすることができる。なお、図１３（Ａ）、（Ｂ）および後述の図１４、図１７、図１８において、配線ＢＧＬ２の図示は省略することにする。
メモリセルＭＣをＯＳトランジスタによって構成することにより、半導体装置１０を長期間のデータの保持が可能な記憶装置として用いることができる。そのため、半導体装置１０は、データの書き込み又は読み出しを行わない場合に、電源の供給を長期間停止することができる。よって、半導体装置１０の消費電力を削減することができる。
次に、半導体装置１０のより具体的な構成例を、図１４を用いて説明する。
図１４に示す半導体装置１０は、図１３に示す半導体装置１０に、駆動回路８０、メインアンプ８１及び入出力回路８２を加えたものである。
メインアンプ８１は、センスアンプ回路６０および入出力回路８２と接続されている。メインアンプ８１は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路８２に出力する機能を有する。なお、メインアンプ８１は省略することもできる。
入出力回路８２は、配線ＧＢＬの電位またはメインアンプ８１から出力された電位を読み出しデータとして外部に出力する機能を有する。
駆動回路８０は、配線ＷＬを介してメモリセルＭＣと接続されている。駆動回路８０は、所定の配線ＷＬに、データの書き込みを行うメモリセルＭＣを選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路８０は、デコーダなどによって構成することができる。
センスアンプＳＡは、配線ＢＬを介してメモリセルＭＣと接続されている。ここでは、隣接する２本の配線ＢＬ（配線ＢＬ＿１および配線ＢＬ＿２）が同一のセンスアンプＳＡと接続されている構成を示す。センスアンプＳＡは、増幅回路６２、スイッチ回路６３を有する。
増幅回路６２は、配線ＢＬの電位を増幅する機能を有する。具体的には、増幅回路６２は配線ＢＬの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。例えば、配線ＢＬ＿１の電位を増幅する場合は、配線ＢＬ＿２の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。また、配線ＢＬ＿２の電位を増幅する場合は、配線ＢＬ＿１の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。
スイッチ回路６３は、増幅された配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択する機能を有する。ここでは、スイッチ回路６３が２本の配線ＧＢＬ（配線ＧＢＬ＿１及び配線ＧＢＬ＿２）と接続されている例を示している。スイッチ回路６３は、配線ＢＬ＿１と配線ＧＢＬ＿１との導通状態および配線ＢＬ＿２と配線ＧＢＬ＿２との導通状態を制御する機能を有する。スイッチ回路６３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路８０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路６３の動作が制御される。半導体装置１０は、スイッチ回路６３および配線ＣＳＥＬを用いて、外部に出力する信号の選択を行うことができる。そのため、入出力回路８２は、マルチプレクサなどを用いた信号を選択する機能が不要であるため、回路構成を簡略化し占有面積を縮小することができる。
さらに、図１４に示すように、スイッチ回路６３および配線ＣＳＥＬは、セルアレイ７０と重なる領域を有するように配置することが好ましい。具体的には、スイッチ回路６３および配線ＣＳＥＬが、メモリセルＭＣと重なる領域を有するように設けることが好ましい。これにより、半導体装置１０の面積の増加を抑えつつ、センスアンプ回路６０に出力信号を選択する機能を付加することができる。
なお、ここでは配線ＷＬおよび配線ＣＳＥＬが駆動回路８０と接続された構成を示したが、配線ＷＬと配線ＣＳＥＬが別々の駆動回路と接続されていてもよい。この場合、配線ＷＬと配線ＣＳＥＬの電位は別々の駆動回路によって制御される。
なお、配線ＧＢＬの本数は特に限定されず、セルアレイ７０が有する配線ＢＬの本数（ｊ本）よりも小さい任意の数とすることができる。例えば、１本の配線ＧＢＬと接続された配線ＢＬの数がｋ本（ｋは２以上の整数）の場合、配線ＧＢＬの本数はｊ／ｋ本となる。
〈センスアンプの構成例〉
次に、本発明の一態様に係るセンスアンプＳＡの具体的な構成例について説明する。
図１５に、メモリセルＭＣと、メモリセルＭＣと電気的に接続されたセンスアンプＳＡの回路構成の一例を示す。メモリセルＭＣは、配線ＢＬを介してセンスアンプＳＡと接続されている。ここでは、メモリセルＭＣ＿１が配線ＢＬ＿１を介してセンスアンプＳＡと接続され、メモリセルＭＣ＿２が配線ＢＬ＿２を介してセンスアンプＳＡと接続されている構成を例示する。
なお、図１５では、配線ＢＬ＿１に１つのメモリセルＭＣ＿１が接続されている構成を例示しているが、配線ＢＬ＿１には複数のメモリセルＭＣ＿１が接続されていてもよい。同様に、配線ＢＬ＿２には複数のメモリセルＭＣ＿２が接続されていてもよい。
センスアンプＳＡは、増幅回路６２、スイッチ回路６３、プリチャージ回路６４を有する。
増幅回路６２は、ｐチャネル型のトランジスタ２５１およびトランジスタ２５２と、ｎチャネル型のトランジスタ２５３およびトランジスタ２５４とを有する。トランジスタ２５１のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ２５２のゲート、トランジスタ２５４のゲート、及び配線ＢＬ＿１と接続されている。トランジスタ２５３のソースまたはドレインの一方はトランジスタ２５２のゲート、トランジスタ２５４のゲート、および配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。トランジスタ２５２のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ２５１のゲート、トランジスタ２５３のゲート、および配線ＢＬ＿２と接続されている。トランジスタ２５４のソースまたはドレインの一方はトランジスタ２５１のゲート、トランジスタ２５３のゲート、および配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。増幅回路６２は、配線ＢＬ＿１の電位を増幅する機能、および配線ＢＬ＿２の電位を増幅する機能を有する。なお、図１５に示す増幅回路６２を有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。
スイッチ回路６３は、ｎチャネル型のトランジスタ２５５及びトランジスタ２５６を有する。トランジスタ２５５及びトランジスタ２５６は、ｐチャネル型であっても良い。トランジスタ２５５のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿１と接続されている。トランジスタ２５６のソースまたはドレインの一方は配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿２と接続されている。また、トランジスタ２５５のゲートおよびトランジスタ２５６のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路６３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬ＿１と配線ＧＢＬ＿１の導通状態、および配線ＢＬ＿２と配線ＧＢＬ＿２の導通状態を制御する機能を有する。
プリチャージ回路６４は、ｎチャネル型のトランジスタ２５７、トランジスタ２５８、トランジスタ２５９を有する。トランジスタ２５７乃至トランジスタ２５９は、ｐチャネル型であっても良い。トランジスタ２５７のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ２５８のソースまたはドレインの一方は配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ２５９のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＢＬ＿２と接続されている。また、トランジスタ２５７のゲート、トランジスタ２５８のゲート、およびトランジスタ２５９のゲートは、配線ＰＬと接続されている。プリチャージ回路６４は、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化する機能を有する。
なお、増幅回路６２、スイッチ回路６３、プリチャージ回路６４は、メモリセルＭＣと重なる領域を有するように配置することが好ましい。
〈センスアンプの動作例〉
次に、データの読み出し時における、図１５に示したメモリセルＭＣとセンスアンプＳＡの動作の一例について、図１６に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１では、プリチャージ回路６４が有するトランジスタ２５７乃至トランジスタ２５９をオンにして、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化する。具体的には、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９をオンにする。これにより、配線ＢＬ＿１及び配線ＢＬ＿２に、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態にある。また、配線ＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿１においてトランジスタＯＳ２はオフの状態にある。同様に、図１６には図示していないが、配線ＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿２においてトランジスタＯＳ２はオフの状態にある。また、配線ＳＰ及び配線ＳＮには電位Ｖｐｒｅが与えられており、増幅回路６２はオフの状態にある。
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９をオフにする。そして、期間Ｔ２では、配線ＷＬ＿１を選択する。具体的に、図１６では、配線ＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与えることで、配線ＷＬ＿１を選択し、メモリセルＭＣ＿１においてトランジスタＯＳ２をオンにする。上記構成により、配線ＢＬ＿１と容量素子Ｃ０とが、トランジスタＯＳ２を介して導通状態となる。そして、配線ＢＬ＿１と容量素子Ｃ０とが導通状態になると、容量素子Ｃ０に保持されている電荷量に従って、配線ＢＬ＿１の電位が変動する。
図１６に示すタイミングチャートでは、容量素子Ｃ０に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子Ｃ０に蓄積されている電荷量が多い場合、容量素子Ｃ０から配線ＢＬ＿１へ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬ＿１の電位が上昇する。逆に、容量素子Ｃ０に蓄積されている電荷量が少ない場合は、配線ＢＬ＿１から容量素子Ｃ０へ電荷が流入することで、配線ＢＬ＿１の電位はΔＶ２だけ下降する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態を維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、センスアンプＳＡはオフの状態を維持する。
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。増幅回路６２は、配線ＢＬ＿１及び配線ＢＬ＿２の電位差（図１６の場合はΔＶ１）を増幅させる機能を有する。よって、図１６に示すタイミングチャートの場合、増幅回路６２がオンになることで、配線ＢＬ＿１の電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線ＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。
なお、期間Ｔ３の開始当初、配線ＢＬ＿１の電位が電位Ｖｐｒｅ−ΔＶ２である場合は、増幅回路６２がオンになることで、配線ＢＬ＿１の電位は、電位Ｖｐｒｅ−ΔＶ２から、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９はオフの状態を維持する。また、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態を維持する。配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ２はオンの状態を維持する。よって、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に蓄積される。
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的に、図１６では、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンにする。これにより、配線ＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９はオフの状態を維持する。また、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ２はオンの状態を維持する。配線ＳＰにはハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位ＶＬ＿ＳＮが与えられたままであり、増幅回路６２はオンの状態を維持する。よって、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に蓄積されたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的に、図１６では、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオフにする。
また、期間Ｔ４が終了すると、配線ＷＬ＿１の選択は終了する。具体的に、図１６では、配線ＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬ＿１を非選択の状態にし、メモリセルＭＣ＿１においてトランジスタＯＳ２をオフにする。上記動作により、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０において保持されるため、データの読み出しが行われた後も、上記データがメモリセルＭＣ＿１において保持されることとなる。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセルＭＣ＿１からのデータの読み出しが行われる。そして、メモリセルＭＣ＿２からのデータの読み出しも、同様に行うことができる。
なお、メモリセルＭＣへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路６４が有するトランジスタ２５７乃至トランジスタ２５９を一時的にオンにして、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化しておく。次いで、データの書き込みを行いたいメモリセルＭＣ＿１と接続された配線ＷＬ＿１、またはメモリセルＭＣ＿２と接続された配線ＷＬ＿２を選択し、メモリセルＭＣ＿１またはメモリセルＭＣ＿２においてトランジスタＯＳ２をオンにする。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２と、容量素子Ｃ０とが、トランジスタＯＳ２を介して導通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンにする。上記構成により、配線ＢＬ＿１と配線ＧＢＬ＿１とが導通状態となり、配線ＢＬ＿２と配線ＧＢＬ＿２とが導通状態となる。そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位を与えることで、スイッチ回路６３を介して配線ＢＬ＿１および配線ＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２の電位に従い容量素子Ｃ０に電荷が蓄積され、メモリセルＭＣ＿１またはメモリセルＭＣ＿２にデータが書き込まれる。
なお、配線ＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオフにしても、センスアンプＳＡがオンの状態にあるならば、配線ＢＬ＿１の電位と配線ＢＬ＿２の電位の高低の関係は、増幅回路６２により保持される。よって、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンからオフに変更するタイミングは、配線ＷＬ＿１を選択する前であっても、後であっても、どちらでも良い。
《半導体装置の構成例２》
次に、本発明の一態様に係る半導体装置の別の構成例について説明する。
図１７に半導体装置１０の構成例を示す。また、図１８に、図１７に示す半導体装置１０の上面図を示す。図１７及び図１８に示す半導体装置１０は、図１３（Ａ）に示す半導体装置１０と同様に、メモリセルＭＣがセンスアンプＳＡ上に積層された構成を有する。また、半導体装置１０は開放型のセルアレイ７０を有する。
図１７及び図１８に示す半導体装置１０では、第１の層に位置する１つのセンスアンプＳＡと、当該１つのセンスアンプＳＡと接続され、第２の層に位置する複数のメモリセルＭＣ＿１および複数のメモリセルＭＣ＿２との組が、４つ設けられている場合を例示している。ただし、本発明の一態様に係る半導体装置１０では、上記組が単数であっても良いし、４以外の複数であっても良い。
また、図１７及び図１８では、複数のメモリセルＭＣ＿１が設けられている領域Ｒ＿１と、複数のメモリセルＭＣ＿２が設けられている領域Ｒ＿２とが、当該複数のメモリセルＭＣ＿１及び当該複数のメモリセルＭＣ＿２と接続されている１つのセンスアンプＳＡと重なっている。
なお、図１７及び図１８では、センスアンプＳＡが配線ＢＬ＿１および配線ＢＬ＿２と接続されている。そして、１つの領域Ｒ＿１に設けられている複数のメモリセルＭＣ＿１は、同一の配線ＢＬ＿１と接続されている。また、１つの領域Ｒ＿２に設けられている複数のメモリセルＭＣ＿２は、同一の配線ＢＬ＿２と接続されている。
また、４つの領域Ｒ＿１では複数の配線ＷＬ＿１を共有しており、４つの領域Ｒ＿２では複数の配線ＷＬ＿２を共有している。具体的には、１本の配線ＷＬ＿１は４つのメモリセルＭＣ＿１と接続され、１本の配線ＷＬ＿２は４つのメモリセルＭＣ＿２と接続されている。
そして、図１７及び図１８に示すセルアレイ７０は開放型であるため、配線ＢＬ＿１は配線ＷＬ＿２と交差せず、配線ＢＬ＿２は配線ＷＬ＿１と交差しない構成を有する。また、各センスアンプＳＡは、それぞれ配線ＧＢＬ＿１および配線ＧＢＬ＿２と接続されている。
上記構成により、半導体装置１０は占有面積を削減し、単位面積あたりの記憶容量を増加させることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置に用いることが可能な電圧生成回路の一例について、図１９乃至図２５を用いて説明する。
図１９（Ａ）は、回路９００のブロック図である。回路９００は、電源回路９０１、電圧生成回路９０３、電圧生成回路９０５を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、回路９００の外部から与えられる電圧Ｖ０を基に生成することができる。回路９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため回路９００は、外部から電源電圧を複数与えることなく動作することができる。
回路９０６は、異なる電源電圧で動作する回路である。例えば回路９０６の電源電圧は、電圧ＶＯＲＧと、電圧ＶＰＯＧと、電圧ＶＳＳと、電圧ＶＮＥＧ（ＶＰＯＧ＞ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。
図１９（Ｂ）は回路９０６を動作させるための信号の波形の一例である。
回路９０６はトランジスタ９１２を有する。トランジスタ９１２は、上記実施の形態に示したＯＳトランジスタ（トランジスタＯＳ１、トランジスタＯＳ２）を想定している。
トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。電圧ＶＰＯＧは、図１９（Ｂ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１２は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０６は、誤動作が低減された回路とすることができる。
トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図１９（Ｂ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２のしきい値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
また図２０（Ａ）、（Ｂ）には、回路９００の変形例を示す。
図２０（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図２０（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
また図２１（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図２１（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また図２１（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図２１（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお上述した電圧生成回路９０３の回路構成は、図２１（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図２２（Ａ）乃至（Ｃ）、図２３（Ａ）、（Ｂ）に示す。
図２２（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図２２（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図２２（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図２２（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図２２（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図２２（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
また図２３（Ａ）に示す電圧生成回路９０３Ｄは、図２１（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図２３（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図２３（Ｂ）に示す電圧生成回路９０３Ｅは、図２３（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図２３（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
なお電圧生成回路９０３の変形例は、図２１（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図２４（Ａ）乃至（Ｃ）、図２５（Ａ）、（Ｂ）に示す。図２４（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図２４（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
図２４（Ａ）乃至（Ｃ）、図２５（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図２２（Ａ）乃至（Ｃ）、図２３（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。電圧生成回路９０５Ａ乃至９０５Ｅは、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について、図２６を用いて説明する。
図２６（Ａ）では上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置または記憶回路を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図２６（Ｂ）に示す。図２６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２６（Ｂ）に示す電子部品１７００は、リード１７０１及び回路部１７０３を示している。図２６（Ｂ）に示す電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７に示す。
図２７（Ａ）は携帯型ゲーム機であり、筐体８０１、筐体８０２、表示部８０３、表示部８０４、マイクロフォン８０５、スピーカ８０６、操作キー８０７、スタイラス８０８等を有する。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部８０３と表示部８０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２７（Ｂ）は、携帯電話機であり、筐体８１１、表示部８１６、操作ボタン８１４、外部接続ポート８１３、スピーカ８１７、マイク８１２などを備えている。図２７（Ｂ）に示す携帯電話機は、指などで表示部８１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部８１６に触れることにより行うことができる。また、操作ボタン８１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体８２１、表示部８２２、キーボード８２３、ポインティングデバイス８２４等を有する。
図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体８３１、冷蔵室用扉８３２、冷凍室用扉８３３等を有する。
図２７（Ｅ）はビデオカメラであり、第１筐体８４１、第２筐体８４２、表示部８４３、操作キー８４４、レンズ８４５、接続部８４６等を有する。操作キー８４４およびレンズ８４５は第１筐体８４１に設けられており、表示部８４３は第２筐体８４２に設けられている。そして、第１筐体８４１と第２筐体８４２とは、接続部８４６により接続されており、第１筐体８４１と第２筐体８４２の間の角度は、接続部８４６により変更が可能である。表示部８４３における映像を、接続部８４６における第１筐体８４１と第２筐体８４２との間の角度に従って切り替える構成としても良い。
図２７（Ｆ）は自動車であり、車体８５１、車輪８５２、ダッシュボード８５３、ライト８５４等を有する。
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
《ＣＡＡＣ−ＯＳ》
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２８（Ｅ）に示す。図２８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図２９（Ｂ）および図２９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２９（Ｄ）および図２９（Ｅ）は、それぞれ図２９（Ｂ）および図２９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
《ｎｃ−ＯＳ》
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３０（Ｂ）に示す。図３０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
《ａ−ｌｉｋｅ ＯＳ》
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３１に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ａ）および図３１（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３２より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３２より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ＢＧＬ１ 配線
ＢＧＬ２ 配線
ＢＬ 配線
ＢＬ＿１ 配線
ＢＬ＿２ 配線
Ｃ０ 容量素子
Ｃ１−Ｃ５ キャパシタ
Ｃ１１−Ｃ１７ キャパシタ
ＣＳＥＬ 配線
Ｄ１−Ｄ６ ダイオード
ＧＢＬ 配線
ＧＢＬ＿１ 配線
ＧＢＬ＿２ 配線
Ｉ１ インダクタ
ＩＮＶ インバータ
ＩＮＶ１ インバータ
ＩＮＶ２ インバータ
Ｌ１−Ｌ７ 層
Ｍ０−Ｍ２５ トランジスタ
ＭＣ メモリセル
ＭＣ＿１ メモリセル
ＭＣ＿２ メモリセル
ＯＳ１ トランジスタ
ＯＳ２ トランジスタ
ＰＬ 配線
Ｐｒｅ 配線
Ｒ＿１ 領域
Ｒ＿２ 領域
ＳＮ 配線
ＳＰ 配線
Ｔ１−Ｔ４ 期間
ＷＬ 配線
ＷＬ＿１ 配線
ＷＬ＿２ 配線
１０ 半導体装置
１１ 基板
１２ 素子分離層
１３‐１７ 絶縁体
２０＿１‐２０＿３ プラグ
２１＿１ プラグ
２１＿２ プラグ
２２‐２６ プラグ
４０＿１ 配線
４０＿２ 配線
４２ 配線
４４ 配線
４５ 配線
５１‐５８ 絶縁体
６０ センスアンプ回路
６２ 増幅回路
６３ スイッチ回路
６４ プリチャージ回路
７０ セルアレイ
８０ 駆動回路
８１ メインアンプ
８２ 入出力回路
９０ 配線
９１ プラグ
９２ 配線
９３ プラグ
９４ 配線
９５ プラグ
１０１ ウェル
１０２ チャネル形成領域
１０３ 不純物領域
１０４ 不純物領域
１０５ 導電性領域
１０６ 導電性領域
１０７ ゲート電極
１０８ ゲート絶縁体
１１０‐１１３ 酸化物半導体
１１４ 絶縁体
１１５ 導電体
１１６ 導電体
１１７ 導電体
１１８ 開口部
１１９ 開口部
１２０ 導電体
１２１ 導電体
１２２ 絶縁体
１３０‐１３３ 酸化物半導体
１３１ｉ‐１３３ｉ 酸化物半導体
１３４ 絶縁体
１３４ｉ 絶縁体
１３６ 導電体
１３６ａ 導電体
１３６ｂ 導電体
１３７ 導電体
１３７ａ 導電体
１３７ｂ 導電体
１３８ 開口部
１４２ 導電体
１４３ 導電体
１５１‐１５４ 領域
１７１ ウェル
１７２ チャネル形成領域
１７３ 高濃度不純物領域
１７４ 高濃度不純物領域
１７５ 導電性領域
１７６ 導電性領域
１７７ ゲート電極
１７８ ゲート絶縁体
１７９ 側壁絶縁層
１８０ 側壁絶縁層
１８１ 低濃度不純物領域
１８２ 低濃度不純物領域
２５１‐２５９ トランジスタ
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ 表示部
８０５ マイクロフォン
８０６ スピーカ
８０７ 操作キー
８０８ スタイラス
８１１ 筐体
８１２ マイク
８１３ 外部接続ポート
８１４ 操作ボタン
８１６ 表示部
８１７ スピーカ
８２１ 筐体
８２２ 表示部
８２３ キーボード
８２４ ポインティングデバイス
８３１ 筐体
８３２ 冷蔵室用扉
８３３ 冷凍室用扉
８４１ 筐体
８４２ 筐体
８４３ 表示部
８４４ 操作キー
８４５ レンズ
８４６ 接続部
８５１ 車体
８５２ 車輪
８５３ ダッシュボード
８５４ ライト
９００ 回路
９０１ 電源回路
９０３ 電圧生成回路
９０３Ａ‐９０３Ｅ 電圧生成回路
９０５ 電圧生成回路
９０５Ａ 電圧生成回路
９０５Ｅ 電圧生成回路
９０６ 回路
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１７００ 電子部品
１７０１ リード
１７０２ プリント基板
１７０３ 回路部
１７０４ 回路基板

Claims (4)

  1. トランジスタと容量素子を有するメモリセルの作製方法であって、
    前記容量素子と電気的に接続された配線を形成し、
    前記配線上に絶縁体を形成し、
    前記絶縁体上に酸化物半導体を形成し、
    前記酸化物半導体に高密度プラズマ処理を行い、
    前記配線が露出する開口部を前記絶縁体に形成し、
    前記酸化物半導体の前記高密度プラズマ処理が施された領域と接し、且つ前記開口部において前記配線と接する導電体を形成し、
    前記酸化物半導体は、前記トランジスタのチャネル形成領域としての機能を有し、
    前記導電体は、前記トランジスタのソース電極またはドレイン電極としての機能を有する、メモリセルの作製方法。
  2. トランジスタと容量素子を有するメモリセルの作製方法であって、
    前記容量素子と電気的に接続された配線を形成し、
    前記配線上に絶縁体を形成し、
    前記絶縁体上に酸化物半導体を形成し、
    前記配線が露出する開口部を前記絶縁体に形成し、
    前記酸化物半導体に高密度プラズマ処理を行い、
    前記酸化物半導体の前記高密度プラズマ処理が施された領域と接し、且つ前記開口部において前記配線と接する導電体を形成し、
    前記酸化物半導体は、前記トランジスタのチャネル形成領域としての機能を有し、
    前記導電体は、前記トランジスタのソース電極またはドレイン電極としての機能を有する、メモリセルの作製方法。
  3. 第１トランジスタ及び第２トランジスタを有するセンスアンプと、
    第３トランジスタ及び容量素子を有するメモリセルと、を有する半導体装置の作製方法であって、
    前記第１トランジスタ上に前記第２トランジスタを形成し、
    前記第２トランジスタ上に前記容量素子を形成し、
    前記容量素子と電気的に接続された配線を形成し、
    前記配線上に絶縁体を形成し、
    前記絶縁体上に酸化物半導体を形成し、
    前記酸化物半導体に高密度プラズマ処理を行い、
    前記配線が露出する開口部を前記絶縁体に形成し、
    前記酸化物半導体の前記高密度プラズマ処理が施された領域と接し、且つ前記開口部において前記配線と接する導電体を形成し、
    前記酸化物半導体は、前記第３トランジスタのチャネル形成領域としての機能を有し、
    前記導電体は、前記第３トランジスタのソース電極またはドレイン電極としての機能を有する、半導体装置の作製方法。
  4. 第１トランジスタ及び第２トランジスタを有するセンスアンプと、
    第３トランジスタ及び容量素子を有するメモリセルと、を有する半導体装置の作製方法であって、
    前記第１トランジスタ上に前記第２トランジスタを形成し、
    前記第２トランジスタ上に前記容量素子を形成し、
    前記容量素子と電気的に接続された配線を形成し、
    前記配線上に絶縁体を形成し、
    前記絶縁体上に酸化物半導体を形成し、
    前記配線が露出する開口部を前記絶縁体に形成し、
    前記酸化物半導体に高密度プラズマ処理を行い、
    前記酸化物半導体の前記高密度プラズマ処理が施された領域と接し、且つ前記開口部において前記配線と接する導電体を形成し、
    前記酸化物半導体は、前記第３トランジスタのチャネル形成領域としての機能を有し、
    前記導電体は、前記第３トランジスタのソース電極またはドレイン電極としての機能を有する、半導体装置の作製方法。
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