[go: up one dir, main page]

JP6796461B2 - 半導体装置、コンピュータ及び電子機器 - Google Patents

半導体装置、コンピュータ及び電子機器 Download PDF

Info

Publication number
JP6796461B2
JP6796461B2 JP2016222828A JP2016222828A JP6796461B2 JP 6796461 B2 JP6796461 B2 JP 6796461B2 JP 2016222828 A JP2016222828 A JP 2016222828A JP 2016222828 A JP2016222828 A JP 2016222828A JP 6796461 B2 JP6796461 B2 JP 6796461B2
Authority
JP
Japan
Prior art keywords
transistor
current
oxide
data
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016222828A
Other languages
English (en)
Other versions
JP2017097943A (ja
Inventor
黒川　義元
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017097943A publication Critical patent/JP2017097943A/ja
Application granted granted Critical
Publication of JP6796461B2 publication Critical patent/JP6796461B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/452—Instruction code
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の一態様は、半導体装置、コンピュータ及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。
記憶装置には、高速化、容量の増大、製造コストの削減、低消費電力化などが求められており、様々な構成の記憶装置が提案されている。例えば特許文献１には、酸化物半導体を用いたトランジスタのオフ電流が極めて小さいという特性に着目し、当該トランジスタを記憶装置に用いる技術が開示されている。
また、コンピュータに備えられる記憶装置の一つとして、キャッシュメモリが広く知られている。キャッシュメモリは主記憶装置よりも高速な記憶装置であり、キャッシュメモリには主記憶装置内のデータの一部のコピーが記憶される。コンピュータにキャッシュメモリを備えることにより、データへのアクセス時間を短縮し、コンピュータの動作速度を向上させることができる。
特開２０１１−１８７９５０号公報
本発明の一態様は、新規な半導体装置の提供を課題とする。または、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題とする。または、本発明の一態様は、消費電力が低い半導体装置の提供を課題とする。または、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題とする。または、本発明の一態様は、信頼性が高い半導体装置の提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、メモリセルと、第１の回路と、第２の回路と、配線と、を有し、メモリセルは、第１のデータを記憶する機能を有し、メモリセルは、第１のデータに対応する第１の電流を、配線に流す機能を有し、第１の回路は、外部から入力された第２のデータに対応する第２の電流を、配線に流す機能を有し、第２の回路は、第１の電流の値と第２の電流の値が異なる場合に、配線に流れる電流を補正する機能を有し、第２の回路は、補正が行われたか否かの情報を含む信号を生成する機能を有する。
また、本発明の一態様にかかる半導体装置において、電流の補正は、第２の回路から配線に流れる第３の電流、又は、配線から第２の回路に流れる第４の電流が発生することによって行われるものであってもよく、第３の電流及び第４の電流は、第１の電流と第２の電流の差分に対応する電流であってもよい。
また、本発明の一態様にかかる半導体装置は、第２の電流をメモリセルに供給することにより、第２のデータをメモリセルに書き込む機能を有していてもよい。
また、本発明の一態様にかかる半導体装置において、メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、有していてもよく、第１のトランジスタのゲートが、容量素子の第１の電極、及び第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの一方が、容量素子の第２の電極、及び第３のトランジスタのソース又はドレインの一方と電気的に接続されている構成を有していてもよい。また、第２のトランジスタは、チャネル形成領域に酸化物半導体を有していてもよい。
また、本発明の一態様にかかるコンピュータは、上記の半導体装置を有するキャッシュメモリと、制御回路とを有し、キャッシュメモリは、複数のメモリセルを有する記憶領域を有し、記憶領域は、タグデータを記憶する機能を有し、制御回路は、キャッシュメモリにアドレス信号を出力する機能を有し、タグデータは、記憶領域に記憶された第１のデータの集合に対応し、アドレス信号は、第２のデータの集合に対応する。
また、本発明の一態様にかかる電子機器は、上記の半導体装置、又は上記のコンピュータを有する。
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低い半導体装置を提供することができる。または、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性が高い半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 入力回路の構成例を説明する図。 回路の構成例を説明する図。 電流制御回路の構成例を説明する図。 コンパレータの構成例を説明する図。 タイミングチャート。 メモリセルの構成例を説明する図。 メモリセルの構成例を説明する図。 メモリセルの構成例を説明する図。 入力回路の構成例を説明する図。 回路の構成例を説明する図。 コンピュータの構成例及びキャッシュメモリの構成例を説明する図。 キャッシュメモリの構成例を説明する図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図及びエネルギーバンド図。 酸素が拡散する経路を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 電子部品を説明するためのフローチャート及び斜視図。 電子機器の構成例を示す図。 ＲＦタグの使用例を示す図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、並びにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、並びに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 メモリセルの構成例を説明する図。 メモリセルの構成例を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、半導体装置、コンピュータ、電子機器の他、表示装置、記憶装置、撮像装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
＜半導体装置の構成例＞
図１に、半導体装置１０の構成例を示す。半導体装置１０は、セルアレイ２０、駆動回路３０、アナログ処理回路４０を有する。半導体装置１０は、記憶装置として用いることが可能な装置である。
セルアレイ２０は、複数のメモリセル２１を有する。図１には、セルアレイ２０がｍ行×ｎ列（ｍ、ｎは自然数）のメモリセル２１（メモリセル２１［１，１］乃至［ｍ，ｎ］）を有する構成を示す。
メモリセル２１は、データを記憶する機能を有する回路である。メモリセル２１に記憶されるデータは２値であってもよいし、３値以上であってもよい。メモリセル２１により多くの値を記憶することにより、半導体装置１０の単位面積あたりの記憶容量を増大させることができる。
メモリセル２１は、配線ＷＬ及び配線ＢＬと接続されている。配線ＷＬは、特定の行のメモリセル２１を選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＢＬは、メモリセル２１に書き込むデータに対応する信号（以下、書き込み信号ともいう）、及びメモリセル２１に記憶されたデータＤｍに対応する信号（以下、読み出し信号ともいう）を伝える機能を有する。
駆動回路３０は、所定のメモリセル２１を選択する機能を有する回路である。駆動回路３０によって、データの書き込みや読み出しを行う特定の行のメモリセル２１が選択される。具体的には、駆動回路３０は、配線ＷＬ［１］乃至［ｍ］のうち特定の配線ＷＬに、選択信号を供給する機能を有する。駆動回路３０は、デコーダなどを用いて構成することができる。
アナログ処理回路４０は、入力されたデータの処理を行う機能を有する。具体的には、アナログ処理回路４０は、外部から入力されたデータＤｉｎ、及びメモリセル２１に記憶されたデータＤｍを処理する機能を有する。図１には、アナログ処理回路４０にｎ種類のデータＤｉｎ（データＤｉｎ［１］乃至［ｎ］）、及びｎ種類のデータＤｍ（データＤｍ［１］乃至［ｎ］）に対応する電流Ｉｐ［１］乃至［ｎ］が入力される構成を示している。
アナログ処理回路４０は、データ処理回路５０及び電流制御回路６０を有する。データ処理回路５０は、データＤｉｎをメモリセル２１に書き込む機能、及びデータＤｉｎとデータＤｍとを比較する機能を有する。データ処理回路５０は、ｎ個の回路５１（回路５１［１］乃至［ｎ］）を有する。回路５１はそれぞれ、配線ＢＬを介してメモリセル２１と接続されている。回路５１［１］乃至［ｎ］にはそれぞれ、データＤｉｎ［１］乃至［ｎ］、及びデータＤｍ［１］乃至［ｎ］に対応する電流Ｉｐ［１］乃至［ｎ］が入力される。
回路５１は、データＤｉｎに対応する電流Ｉｃを生成する機能を有する。生成された電流Ｉｃは、配線ＢＬを介してメモリセル２１に供給される。このように、データＤｉｎに対応する電流Ｉｃを書き込み信号としてメモリセル２１に供給することにより、メモリセル２１へのデータの書き込みを行う。
また、メモリセル２１はそれぞれ、そのメモリセル２１に記憶されたデータＤｍに対応する電流Ｉｐを生成する機能を有する。生成された電流Ｉｐは、配線ＢＬを介して回路５１に供給される。このように、データＤｍに対応する電流Ｉｐを読み出し信号として回路５１に供給することにより、メモリセル２１からのデータの読み出しを行うことができる。
また、データＤｉｎとデータＤｍの両方が回路５１に入力されると、回路５１において、データＤｉｎに対応する電流Ｉｃ、及びデータＤｍに対応する電流Ｉｐが発生する。ここで、データＤｉｎとデータＤｍが一致する場合、電流Ｉｃと電流Ｉｐは等しい値となる。一方、両者が一致しない場合、電流Ｉｃと電流Ｉｐは異なる値となる。そのため、電流Ｉｃと電流Ｉｐを比較することにより、データＤｉｎデータＤｍとが一致するか否かを判別することができる。
このように回路５１は、アナログ値である電流値を比較することによってデータの比較を行うことができる。そのため、データの比較にあたってアナログ値である電流値をデジタル値に変換する必要がなく、データの比較を高速に行うことができる。よって、半導体装置１０の動作速度を向上させることができる。また、Ａ／Ｄ変換回路を設ける必要がないため、半導体装置１０の面積を縮小することができる。
電流制御回路６０は、データ処理回路５０の内部に流れる電流を制御する機能を有する。具体的には、電流制御回路６０は、回路５１に入力されたデータＤｉｎとメモリセル２１に記憶されたデータＤｍとが異なる場合に、回路５１の内部に流れる電流を制御する機能を有する。
電流Ｉｐが電流Ｉｃよりも小さい場合は、電流Ｉｐと電流Ｉｃの差分（Ｉｃ−Ｉｐ）に相当する電流（以下、第１の差分電流ともいう）が、電流制御回路６０から配線ＭＬを介して回路５１に供給される。一方、電流Ｉｐが電流Ｉｃよりも大きい場合は、電流Ｉｃと電流Ｉｐの差分（Ｉｐ−Ｉｃ）に相当する電流（以下、第２の差分電流ともいう）が、回路５１から配線ＰＬを介して電流制御回路６０に供給される。これにより、回路５１に流れる電流が補正される（以下、この補正を「差分電流の補正」ともいう）。このように、データＤｉｎとデータＤｍとが異なる場合、電流制御回路６０によって差分電流の補正が行われる。なお、電流制御回路６０からデータ処理回路５０に流れる電流Ｉ（−）は、ｎ個の回路５１に発生する第１の差分電流の和に相当する。また、データ処理回路５０から電流制御回路６０に流れる電流Ｉ（＋）は、ｎ個の回路５１に発生する第２の差分電流の和に相当する。差分電流の補正が行われる際の電流制御回路６０の動作の詳細については、後述する。
また、電流制御回路６０は、差分電流の補正の有無に対応する信号ＣＭを出力する機能を有する。例えば、電流制御回路６０は、差分電流の補正があったときは信号ＣＭとしてハイレベルの信号を出力し、差分電流の補正がなかったときは信号ＣＭとしてローレベルの信号を出力することができる。これにより、データＤｉｎとデータＤｍが一致するか否かの情報を、外部に出力することができる。
以上のように、半導体装置１０は、外部から入力されたデータとメモリセル２１に記憶されたデータの比較を、電流の比較により行うことができる。
次に、半導体装置１０が備える各回路の構成例について説明する。
＜メモリセルの構成例＞
図２に、メモリセル２１の構成例を示す。なお、ここでは代表例としてメモリセル２１［１，１］、［１，２］、［２，１］、［２，２］を示しているが、他のメモリセル２１も同様の構成とすることができる。
メモリセル２１は、トランジスタ１０１乃至１０３、容量素子１０４を有する。トランジスタ１０１のゲートはトランジスタ１０３のソース又はドレインの一方と接続され、ソース又はドレインの一方はトランジスタ１０２のソース又はドレインの一方と接続され、ソース又はドレインの他方は配線ＶＨと接続されている。トランジスタ１０２のゲートは配線ＲＷＬと接続され、ソース又はドレインの他方は配線ＢＬと接続されている。トランジスタ１０３のゲートは配線ＷＷＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子１０４の第１の電極はトランジスタ１０１のゲートと接続され、第２の電極はトランジスタ１０１のソース又はドレインの一方と接続されている。容量素子１０４の第２の電極と接続されたノードを、ノードＮ１とする。
ここではトランジスタ１０１乃至１０３がｎチャネル型である場合について説明するが、トランジスタの極性は適宜変更することができる。また、配線ＷＷＬ及び配線ＲＷＬは図１における配線ＷＬに対応し、駆動回路３０と接続されている。
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係にしたがってソースとドレインの呼び方が入れ替わる。
以下、メモリセル２１［１，１］の動作例について説明する。なお、メモリセル２１［１，２］、［２，１］、［２，２］、及びその他のメモリセル２１も、メモリセル２１［１，１］と同様に動作させることができる。また、以下、配線ＷＷＬ［１］を配線ＷＷＬ、配線ＲＷＬ［１］を配線ＲＷＬ、配線ＢＬ［１］を配線ＢＬと表記して説明する。また、ここでは配線ＶＨ及び配線ＶＲにハイレベルの電位が供給されている場合について説明する。
［データの書き込み］
データの書き込み時、回路５１にはメモリセル２１に書き込むデータＤｉｎが入力されている。そして、回路５１ではデータＤｉｎに対応する電流Ｉｃが生成され、電流Ｉｃは配線ＢＬに供給されている。
まず、配線ＲＷＬ及び配線ＷＷＬの電位をハイレベルとし、トランジスタ１０２及びトランジスタ１０３をオン状態とする。これにより、ノードＮ１には配線ＢＬの電位が供給され、トランジスタ１０１のゲートには配線ＶＲの電位が供給される。
ここで、トランジスタ１０１を流れる電流が、回路５１で生成された電流Ｉｃよりも大きい場合、ノードＮ１の電位が上昇する。そして、トランジスタ１０１を流れる電流が電流Ｉｃと等しくなると、ノードＮ１の電位が一定となる。一方、トランジスタ１０１を流れる電流が、回路５１で生成された電流Ｉｃよりも小さい場合、ノードＮ１の電位が下降する。そして、トランジスタ１０１を流れる電流が電流Ｉｃと等しくなると、ノードＮ１の電位が一定となる。
このときのノードＮ１の電位は、回路５１に入力されたデータＤｉｎに対応する値となる。より具体的には、ノードＮ１の電位が、回路５１によって生成されたデータＤｉｎに対応する電流と等しい電流を、配線ＢＬに流すことが可能となる電位に設定される。そのため、上記の動作により、データＤｉｎのメモリセル２１への書き込みを行うことができる。
［データの保持］
次に、配線ＷＷＬの電位をローレベルとし、トランジスタ１０３をオフ状態とする。これにより、容量素子１０４の第１の電極と第２の電極の間の電圧が保持され、メモリセル２１に書き込まれたデータが保持される。
［データの読み出し］
メモリセル２１にデータＤｍが記憶されている状態で、配線ＲＷＬの電位をハイレベルとし、トランジスタ１０２をオン状態とする。このとき、トランジスタ１０１には電流Ｉｐが流れる。そして、電流Ｉｐは配線ＢＬを介して回路５１に供給される。
ここで、電流Ｉｐは、容量素子１０４の第１の電極と第２の電極の間の電圧に応じた電流、すなわち、メモリセル２１に記憶されたデータＤｍに対応する電流である。そのため、電流Ｉｐの値から、メモリセル２１に記憶されたデータＤｍを判別することができる。
以上の動作により、メモリセル２１におけるデータの書き込み、保持、読み出しを行うことができる。
ここで、メモリセル２１におけるデータの書き込みは、トランジスタ１０１に流れる電流が電流Ｉｃと等しくなるまで、ノードＮ１の電位を変化させることによって行う。これは、メモリセル２１間でトランジスタ１０１の特性にばらつきがある場合に、各メモリセル２１において、トランジスタ１０１の特性を補正してデータの書き込みを行う動作に相当する。よって、半導体装置１０の信頼性を向上させることができる。また、データの書き込み時、フラッシュメモリで必要とされるベリファイ動作を省略することができるため、データの高速な書き込みが可能となり、半導体装置１０の動作速度を向上させることができる。
また、ノードＮ１には、３以上の多値のデータに対応する電位を書き込むこともできるため、メモリセル２１に２値のデジタルデータを書き込む場合と比較して、記憶容量を増大させることができる。
トランジスタ１０１乃至１０３には、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることができる。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、またキャリア密度を低くすることができるため、ＯＳトランジスタのオフ電流は極めて小さい。そのため、トランジスタ１０３、又は、トランジスタ１０１及びトランジスタ１０２にＯＳトランジスタを用いることにより、容量素子１０４の第１の電極と第２の電極間の電圧を長期間にわたって保持することができる。よって、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。また、メモリセル２１への電力の供給が停止された期間においても、長期間データを保持することができる。したがって、半導体装置１０における消費電力を低減することが可能となる。
また、メモリセル２１に多値データを記憶する場合、メモリセル２１における電荷のリークが微小であっても、メモリセル２１に記憶されたデータＤｍの変動が生じ得る。しかしながら、メモリセル２１にオフ電流が極めて小さいＯＳトランジスタを用いることにより、電荷のリークを極めて小さく抑えることができる。よって、メモリセル２１に記憶された多値データを正確に保持することができ、半導体装置１０の信頼性を向上させることができる。
また、ＯＳトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、メモリセル２１にＯＳトランジスタを用いることにより、メモリセル２１に保持される電位の範囲を広げることができる。そのため、メモリセル２１に記憶する情報量を増加させることができる。
また、メモリセル２１が有するトランジスタとして、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いることもできる。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などがあげられる。単結晶トランジスタは高速な動作が可能であるため、メモリセル２１に単結晶トランジスタを用いることにより、メモリセル２１の動作速度を向上させることができる。
また、メモリセル２１には、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。酸化物半導体以外の半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などがあげられる。これら酸化物半導体以外の半導体は、単結晶半導体であってもよいし、非晶質半導体、微結晶半導体、多結晶半導体などの非単結晶半導体であってもよい。
なお、メモリセル２１は、半導体材料が異なる複数のトランジスタを有していてもよい。例えば、トランジスタ１０３としてオフ電流が低いＯＳトランジスタを用い、トランジスタ１０１、１０２として高速動作が可能なトランジスタ（例えば、単結晶シリコン又は多結晶シリコンにチャネル形成領域が形成されるトランジスタなど）を用いることができる。この場合、トランジスタ１０３のオフ電流を低減して容量素子１０４の第１の電極と第２の電極間の電圧を正確に保持しつつ、トランジスタ１０１、１０２を用いて高速なデータの読み書きを行うことができる。
＜入力回路の構成例＞
図３に、データ処理回路５０に含まれる回路５１の構成例を示す。なお、ここでは代表例として回路５１［１］、［２］を示しているが、他の回路５１も同様の構成とすることができる。
回路５１は、トランジスタ２０１乃至２０４、回路２１０を有する。ここでは、トランジスタ２０１乃至２０４がｎチャネル型である場合について説明するが、トランジスタの極性は適宜変更することができる。
トランジスタ２０１のゲートは回路２１０と接続され、ソース又はドレインの一方はトランジスタ２０２のソース又はドレインの一方、及びメモリセル２１と接続され、ソース又はドレインの他方は配線ＶＬと接続されている。トランジスタ２０２のゲートは配線ＣＡと接続され、ソース又はドレインの他方はトランジスタ２０３のソース又はドレインの一方、及びトランジスタ２０４のソース又はドレインの一方と接続されている。トランジスタ２０３のゲートはトランジスタ２０３のソース又はドレインの他方、及び配線ＭＬと接続されている。トランジスタ２０４のゲートはトランジスタ２０４のソース又はドレインの一方と接続され、ソース又はドレインの他方は配線ＰＬと接続されている。
配線ＭＬ及び配線ＰＬは、回路５１［１］乃至［ｎ］において共有されており、電流制御回路６０と接続されている。
次に、回路５１の動作について説明する。以下、回路５１［１］の動作例について説明する。なお、回路５１［２］、及びその他の回路５１も、回路５１［１］と同様に動作させることができる。また、以下、データＤｉｎ［１］をデータＤｉｎ、配線ＢＬ［１］を配線ＢＬと表記して説明する。また、ここでは配線ＶＬにローレベルの電位が供給されている場合について説明する。
［データの書き込み］
まず、外部から入力されたデータＤｉｎをメモリセル２１に書き込む際の、回路５１の動作について説明する。書き込み動作時は、配線ＣＡの電位をローレベルとしてトランジスタ２０２をオフ状態とした状態で、回路２１０にデータＤｉｎを入力する。
回路２１０は、デジタル信号をアナログ信号に変換する機能を有する回路である。すなわち、回路２１０はＤ／Ａ変換回路としての機能を有する。データＤｉｎがデジタル信号である場合、データＤｉｎは回路２１０によってアナログ信号に変換され、トランジスタ２０１のゲートに供給される。なお、データＤｉｎがアナログ信号である場合は、回路２１０を省略することができる。
図４に、回路２１０の具体例を示す。回路２１０は、トランジスタ２５１、トランジスタ２５２を用いて構成することができる。図４においては、ｓビット（ｓは自然数）のデジタル信号Ｄ（Ｄ＿１乃至Ｄ＿ｓ）が入力され、ｓ個のトランジスタ２５１（トランジスタ２５１［１］乃至［ｓ］）が設けられた回路２１０の構成例を示している。なお、ここではトランジスタ２５１がｐチャネル型、トランジスタ２５２がｎチャネル型である場合について説明するが、トランジスタの極性は適宜変更することができる。
ｓ個のトランジスタ２５１は並列に接続され、それぞれのゲートにはデータＤ＿１乃至Ｄ＿ｓのいずれかが入力される。各トランジスタ２５１のソースまたはドレインの一方はトランジスタ２５２のゲート、トランジスタ２５２のソース又はドレインの一方、及びトランジスタ２０１のゲートと接続され、ソース又はドレインの他方は配線ＶＨと接続されている。トランジスタ２５２のソース又はドレインの他方は、配線ＶＬと接続されている。ここでは、配線ＶＨにハイレベルの電位が供給され、配線ＶＬにローレベルの電位が供給されている場合について説明する。
トランジスタ２５１は、ゲートに入力されたデータＤ＿１乃至Ｄ＿ｓのいずれかに応じた電流を流す機能を有する。例えば、トランジスタ２５１［１］は、データＤ＿１に応じた電流Ｉｄ［１］をソース−ドレイン間に流す機能を有する。なお、ｓ個のトランジスタ２５１は、飽和領域で動作させることが好ましい。
ここで、トランジスタ２５１［１］乃至［ｓ］はそれぞれ、ゲートに同じ電位を供給した際に、ソース−ドレイン間に流れる電流Ｉｄが異なるように設計されている。具体的には、トランジスタ２５１［１］乃至［ｓ］のゲートに同じ電位を供給した際、Ｉｄ［１］：Ｉｄ［２］：Ｉｄ［ｓ］が、２０：２１：２ｓ−１となるように設計する。例えば、トランジスタ２５１［１］乃至［ｓ］のチャネル幅の比を２０：２１：・・・：２ｓ−１としてもよい。または、トランジスタ２５１［１］乃至［ｓ］をそれぞれ、同サイズのトランジスタを２０個、２１個、・・・、２ｓ−１個並列に接続することによって構成してもよい。このような構成とすることにより、データＤ＿１乃至Ｄ＿ｓに応じて回路２１０に流れる電流Ｉｃ（電流Ｉｄ［１］乃至［ｓ］の和に相当）が一義的に決まる。
そして、トランジスタ２５１［１］乃至［ｓ］によって得られた電流Ｉｃは、トランジスタ２５２とトランジスタ２０１で構成されるカレントミラー回路によって配線ＢＬに供給される。これにより、デジタル信号であるＤ＿１乃至Ｄ＿ｓをアナログ信号である電流Ｉｃに変換して、配線ＢＬに供給することができる。
図３において、回路２１０にデータＤｉｎが入力されると、トランジスタ２０１のゲートにデータＤｉｎに対応する電位が供給される。このとき、トランジスタ２０１にはゲートの電位に対応する電流Ｉｃが流れる。なお、データの書き込み時においては、トランジスタ２０１を飽和領域で動作させることが好ましい。
電流Ｉｃは、配線ＢＬを介してメモリセル２１に供給される。この電流Ｉｃは書き込み信号に対応する。そして、前述の通り、メモリセル２１のノードＮ１には電流Ｉｃに対応する電位が供給され、保持される。このような動作により、データＤｉｎのメモリセル２１への書き込みが行われる。
［データの比較］
回路５１には、データＤｉｎと、メモリセル２１に記憶されたデータＤｍが入力される。そして、データＤｉｎとデータＤｍの両方が回路５１に入力されたとき、配線ＢＬには電流Ｉｃと電流Ｉｐが流れる。なお、電流Ｉｐは、前述したメモリセル２１の読み出し動作により生成される。
ここで、電流Ｉｃと電流Ｉｐを比較することにより、データＤｉｎとデータＤｍの比較を行うことができる。具体的には、データＤｉｎとデータＤｍが一致する場合は、電流Ｉｃと電流Ｉｐが等しくなる。一方、データＤｉｎとデータＤｍが一致しない場合は、電流Ｉｃと電流Ｉｐが異なる値をとる。よって、電流Ｉｃと電流Ｉｐが一致するか否かを判別することにより、データＤｉｎとデータＤｍが一致するか否かを判別することができる。
以下、データＤｉｎとデータＤｍとの比較を行う際の、回路５１の動作について説明する。
まず、配線ＣＡをハイレベルとしてトランジスタ２０２をオン状態とする。そして、回路２１０にデータＤｉｎを入力するとともに、回路５１と接続されたメモリセル２１において読み出し動作を行う。
回路２１０にデータＤｉｎが入力されると、トランジスタ２０１及び配線ＢＬには、データＤｉｎに対応する電流Ｉｃが流れる。また、回路５１と接続されたメモリセル２１において読み出し動作が行われると、当該メモリセル２１に記憶されたデータＤｍに対応する電流Ｉｐが生成されて配線ＢＬに流れ、回路５１に供給される。
ここで、電流Ｉｃと電流Ｉｐが等しい場合は、配線ＭＬ及び配線ＰＬに電流は流れず、差分電流の補正は行われない。差分電流の補正が行われないことは、データＤｉｎとデータＤｍが一致していることを意味する。
一方、電流Ｉｐ＜電流Ｉｃである場合は、トランジスタ２０１に供給される電流を補うため、電流制御回路６０から配線ＭＬ及びトランジスタ２０３を介して回路５１に電流ｉ（−）が流れ、トランジスタ２０１に供給される。このときの電流ｉ（−）は、電流Ｉｃと電流Ｉｐの差分に対応する。そして、配線ＭＬには、回路５１［１］乃至［ｎ］においてそれぞれ発生する電流ｉ（−）（電流ｉ（−）［１］乃至［ｎ］）の和に相当する、電流Ｉ（−）が流れる。
また、電流Ｉｐ＞電流Ｉｃである場合は、トランジスタ２０１に供給される電流を制限するため、回路５１から配線ＰＬ及びトランジスタ２０４を介して電流制御回路６０に電流ｉ（＋）が流れる。このときの電流ｉ（＋）は、電流Ｉｐと電流Ｉｃの差分に対応する。そして、配線ＰＬには、回路５１［１］乃至［ｎ］においてそれぞれ発生する電流ｉ（＋）（電流ｉ（＋）［１］乃至［ｎ］）の和に相当する、電流Ｉ（＋）が流れる。
このように、電流Ｉｐと電流Ｉｃが異なる場合、電流ｉ（−）又は電流ｉ（＋）が発生し、差分電流の補正が行われる。そのため、差分電流の補正の有無により、データＤｉｎとデータＤｍとが一致するか否かを判別することができる。なお、差分電流の補正があったか否かの情報は、電流制御回路６０から信号ＣＭとして出力することができる。
データＤｉｎとデータＤｍの比較が完了した後は、配線ＣＡにローレベルの電位を供給してトランジスタ２０２をオフ状態とする。これにより、データの比較動作が終了する。
このように回路５１は、アナログ値である電流Ｉｃと電流Ｉｐを比較することによって、データの比較を行うことができる。なお、メモリセル２１に記憶されたデータＤｍは、前述のように、トランジスタ１０１の特性を補正して書き込まれたデータである。そのため、回路５１はデータＤｉｎとデータＤｍの比較を正確に行うことができ、半導体装置１０の信頼性を向上させることができる。また、電流Ｉｐをデジタル値に変換することなく、データＤｉｎとデータＤｍの比較を行うことができる。そのため、データの比較を高速に行うことができ、半導体装置１０の動作速度を向上させることができる。また、Ａ／Ｄ変換回路を省略して半導体装置１０の面積を縮小することができる。
なお、図３においては、各回路５１において同時にデータの比較が行われ、データＤｉｎとデータＤｍが一致しない列が少なくとも１つ存在すると、電流Ｉ（−）又は電流Ｉ（＋）が発生して差分電流の補正が行われる。そのため、例えば、Ｄｉｎ［１］乃至［ｎ］の各々、及びデータＤｍ［１］乃至［ｎ］の各々がｓビットのデータであるとすると、外部から入力されたｓ×ｎビットのデータＤｉｎと、セルアレイ２０のある行に属するｎ個のメモリセル２１に記憶されたｓ×ｎビットのデータＤｍとを一括で比較することができる。
＜電流制御回路の構成例＞
図５に、電流制御回路６０の構成例を示す。電流制御回路６０は、コンパレータ３０１、コンパレータ３０２、トランジスタ３０３乃至３０９を有する。ここでは、トランジスタ３０３、３０５、３０７、３０８がｐチャネル型であり、トランジスタ３０４、３０６、３０９がｎチャネル型である場合について説明するが、トランジスタの極性は適宜変更することができる。
コンパレータ３０１の非反転入力端子は配線ＭＬと接続され、反転入力端子は電位Ｖｒｅｆ（−）が入力される端子と接続され、出力端子はトランジスタ３０３のゲート、及びトランジスタ３０５のゲートと接続されている。コンパレータ３０２の非反転入力端子は配線ＰＬと接続され、反転入力端子は電位Ｖｒｅｆ（＋）が入力される端子と接続され、出力端子はトランジスタ３０４のゲート、及びトランジスタ３０６のゲートと接続されている。トランジスタ３０３のソースまたはドレインの一方は配線ＭＬと接続され、ソースまたはドレインの他方は高電源電位ＶＤＤが供給される端子と接続されている。トランジスタ３０４のソースまたはドレインの一方は配線ＰＬと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される端子と接続されている。トランジスタ３０５のソースまたはドレインの一方はトランジスタ３０８のソース又はドレインの一方、及びトランジスタ３０９のソース又はドレインの一方と接続され、ソースまたはドレインの他方は高電源電位ＶＤＤが供給される端子と接続されている。トランジスタ３０６のソースまたはドレインの一方はトランジスタ３０７のゲート、トランジスタ３０８のゲート、およびトランジスタ３０７のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される端子と接続されている。トランジスタ３０７のソースまたはドレインの他方は高電源電位ＶＤＤが供給される端子と接続されている。トランジスタ３０８のソースまたはドレインの他方は高電源電位ＶＤＤが供給される端子と接続されている。トランジスタ３０９のゲートは所定の電位ＢＩＡＳが供給される端子と接続され、ソースまたはドレインの他方は低電源電位ＶＳＳ２が供給される端子と接続されている。
トランジスタ３０５のソースまたはドレインの一方、トランジスタ３０８のソース又はドレインの一方、及びトランジスタ３０９のソース又はドレインの一方と接続されたノードの電位が、信号ＣＭとして外部に出力される。なお、信号ＣＭの外部への出力は、バッファを介して行ってもよい。また、トランジスタ３０７とトランジスタ３０８は、カレントミラー回路を形成している。
次に、電流制御回路６０の動作の一例について説明する。
前述の通り、データＤｉｎとデータＤｍを比較する場合において、電流Ｉｃと電流Ｉｐが異なると、配線ＭＬに流れる電流Ｉ（−）、又は配線ＰＬに流れる電流Ｉ（＋）が発生し、差分電流の補正が行われる。電流制御回路６０は、これらの電流Ｉ（−）、電流Ｉ（＋）を生成する機能と、差分電流の補正の有無に対応する信号ＣＭを生成し、外部に出力する機能を有する。
まず、電流Ｉｐ＜電流Ｉｃであり、配線ＭＬに電流Ｉ（−）が流れる場合の動作を説明する。
電流Ｉｐ＜電流Ｉｃである場合、コンパレータ３０１とトランジスタ３０３は、回路５１のトランジスタ２０１に流れる電流を補うように動作し、配線ＭＬには電流Ｉ（−）が流れる。トランジスタ３０３を介して配線ＭＬに流れる電流が電流Ｉ（−）として要求される電流よりも少ない場合は、コンパレータ３０１の非反転入力端子の電位が低下し、コンパレータ３０１の出力も低下する。これにより、トランジスタ３０３のゲートの電位が低下し、トランジスタ３０３を介して配線ＭＬに流れる電流が増加するため、配線ＭＬに電流Ｉ（−）として要求される電流を流すことができる。一方、トランジスタ３０３を介して配線ＭＬに流れる電流が電流Ｉ（−）として要求される電流よりも多い場合は、コンパレータ３０１の非反転入力端子の電位が上昇し、コンパレータ３０１の出力も上昇する。これにより、トランジスタ３０３のゲートの電位が上昇し、トランジスタ３０３を介して配線ＭＬに流れる電流が減少するため、配線ＭＬに電流Ｉ（−）として要求される電流を流すことができる。
また、コンパレータ３０１の出力は、トランジスタ３０５のゲートにも供給される。配線ＭＬに電流Ｉ（−）が流れる場合、トランジスタ３０５のゲートの電位が低下し、トランジスタ３０５に電流が流れる。これにより、信号ＣＭはハイレベルとなる。
次に、電流Ｉｐ＞電流Ｉｃであり、配線ＰＬに電流Ｉ（＋）が流れる場合の動作を説明する。
電流Ｉｐ＞電流Ｉｃである場合、コンパレータ３０２とトランジスタ３０４は、回路５１のトランジスタ２０１に流れる電流を制限するように動作し、配線ＰＬには電流Ｉ（＋）が流れる。トランジスタ３０４を介して配線ＰＬに流れる電流が電流Ｉ（＋）として要求される電流よりも少ない場合は、コンパレータ３０２の非反転入力端子の電位が上昇し、コンパレータ３０２の出力も上昇する。これにより、トランジスタ３０４のゲートの電位が上昇し、トランジスタ３０４を介して配線ＰＬに流れる電流が増加するため、配線ＰＬに電流Ｉ（＋）として要求される電流を流すことができる。一方、トランジスタ３０４を介して配線ＰＬに流れる電流が電流Ｉ（＋）として要求される電流よりも多い場合は、コンパレータ３０２の非反転入力端子の電位が低下し、コンパレータ３０２の出力も低下する。これにより、トランジスタ３０４のゲートの電位が低下し、トランジスタ３０４を介して配線ＰＬに流れる電流が減少するため、配線ＰＬに電流Ｉ（＋）として要求される電流を流すことができる。
また、コンパレータ３０２の出力は、トランジスタ３０６のゲートにも供給される。配線ＰＬに電流Ｉ（＋）が流れる場合、トランジスタ３０６のゲートの電位が上昇し、トランジスタ３０６に電流が流れる。そして、トランジスタ３０６に流れる電流はトランジスタ３０７にも流れ、トランジスタ３０７に流れる電流はカレントミラー回路の作用によりトランジスタ３０８にも流れる。これにより、信号ＣＭはハイレベルとなる。
なお、電流Ｉｃと電流Ｉｐが等しい場合は、電流Ｉ（−）及び電流Ｉ（＋）は発生せず、信号ＣＭはローレベルとなる。
以上のように電流制御回路６０は、データＤｉｎとデータＤｍを比較する際、電流Ｉｃと電流Ｉｐの大小関係に応じて、電流Ｉ（−）及び電流Ｉ（＋）を生成することができる。そして、データが一致するか否かの情報を含む信号ＣＭを生成し、外部に出力することができる。
なお、コンパレータ３０１、コンパレータ３０２は、例えば図６に示すような回路によって構成することができる。図６に示すコンパレータは、トランジスタ３２１乃至３２７を有する。なお、端子ＩＮＰはコンパレータの非反転入力端子に対応し、端子ＩＮＭはコンパレータの反転入力端子に対応し、端子ＯＵＴはコンパレータの出力端子に対応する。また、トランジスタ３２７のゲートには適切なバイアス電圧Ｖｂが供給される。
＜半導体装置の動作例＞
次に、半導体装置１０の具体的な動作例を、図７に示すタイミングチャートを用いて説明する。ここでは特に、図２に示すメモリセル２１、図３に示す回路５１、図５に示す電流制御回路６０の動作例について詳しく説明する。なお、図７において、時刻Ｔ１乃至Ｔ８はデータＤｉｎのメモリセル２１への書き込みを行う期間に相当し、時刻Ｔ１０乃至Ｔ１４はデータＤｉｎとデータＤｍの比較を行う期間に相当する。
まず、時刻Ｔ１乃至Ｔ２において、配線ＲＷＬ［１］及び配線ＷＷＬ［１］の電位をハイレベルとし、配線ＲＷＬ［２］、配線ＷＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＷＷＬ［ｍ］の電位をローレベルとする。これにより、メモリセル２１［１，１］乃至［１，ｎ］においてトランジスタ１０２及びトランジスタ１０３がオン状態となる。また、データＤｉｎ［１］乃至［ｎ］として、それぞれ信号Ｄ１１乃至Ｄｎ１を回路５１［１］乃至［ｎ］に入力する。また、配線ＣＡの電位をローレベルとする。
ここで、信号Ｄ１１乃至Ｄｎ１はそれぞれ、回路５１［１］乃至［ｎ］が有する回路２１０によってアナログ信号に変換される。そして、回路５１［１］乃至［ｎ］において、信号Ｄ１１乃至Ｄｎ１に対応する電流Ｉｃ［１］乃至［ｎ］が、トランジスタ２０１に流れる。なお、時刻Ｔ１乃至Ｔ２においてトランジスタ２０１は飽和領域で動作させることが好ましい。
また、メモリセル２１［１，１］乃至［１，ｎ］では、配線ＶＲの電位（ハイレベル）がトランジスタ１０３を介してトランジスタ１０１のゲートに供給され、配線ＢＬの電位がトランジスタ１０２を介してノードＮ１に供給される。
ここで、トランジスタ１０１を流れる電流が、同列の回路５１が供給し得る電流よりも大きい場合は、ノードＮ１の電位が上昇し、トランジスタ１０１を流れる電流が減少する。一方、トランジスタ１０１を流れる電流が、同列の回路５１が供給し得る電流よりも小さい場合は、ノードＮ１の電位が下降し、トランジスタ１０１を流れる電流が増加する。そして、トランジスタ１０１を流れる電流が同列の回路５１が供給し得る電流（Ｉｃ）と等しい値なると、ノードＮ１の電位が一定となる。
このときのメモリセル２１［１，１］乃至［１，ｎ］におけるノードＮ１の電位は、それぞれ信号Ｄ１１乃至Ｄｎ１に対応する電位となる。したがって、上記の動作により、信号Ｄ１１乃至Ｄｎ１に対応するデータをメモリセル２１［１，１］乃至［１，ｎ］に書き込むことができる。
次に、時刻Ｔ２乃至Ｔ３において、配線ＷＷＬ［１］の電位をローレベルとする。これにより、メモリセル２１［１，１］乃至［１，ｎ］においてトランジスタ１０３がオフ状態となる。これにより、容量素子１０４の第１の電極と第２の電極間の電圧は、同列の回路５１が供給し得る電流とトランジスタ１０１を流れる電流を等しくする電圧に維持される。よって、信号Ｄ１１乃至Ｄｎ１に対応するデータをメモリセル２１［１，１］乃至［１，ｎ］に保持することができる。
次に、時刻Ｔ３乃至Ｔ５において、時刻Ｔ１乃至Ｔ３と同様の動作により、信号Ｄ１２乃至Ｄｎ２に対応するデータをメモリセル２１［２，１］乃至［２，ｎ］に書き込み、保持する。また、時刻Ｔ６乃至Ｔ８において、信号Ｄ１ｍ乃至Ｄｎｍに対応するデータをメモリセル２１［ｍ，１］乃至［ｍ，ｎ］に書き込み、保持する。
以上の動作により、データＤｉｎをメモリセル２１に書き込むことができる。
次に、外部から入力されるデータＤｉｎと、メモリセル２１に記憶されたデータＤｍとの比較を行う。時刻Ｔ１０乃至Ｔ１４において、回路５１［１］乃至［ｎ］にはそれぞれ、信号Ｄ１２乃至Ｄｎ２が入力されているものとする。
まず、時刻Ｔ１０乃至Ｔ１１において、配線ＲＷＬ［１］の電位をハイレベルとし、配線ＷＷＬ［１］、配線ＲＷＬ［２］、配線ＷＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＷＷＬ［ｍ］の電位をローレベルとする。これにより、メモリセル２１［１，１］乃至［１，ｎ］においてトランジスタ１０２がオン状態となる。また、配線ＣＡの電位をハイレベルとする。
ここで、メモリセル２１［１，１］乃至［１，ｎ］におけるトランジスタ１０１には、それぞれ信号Ｄ１１乃至Ｄｎ１に対応する電流Ｉｐ［１］乃至［ｎ］が流れる。そして、電流Ｉｐ［１］乃至［ｎ］はそれぞれ、配線ＢＬ［１］乃至［ｎ］を介して回路５１［１］乃至［ｎ］に供給される。
一方、回路５１［１］乃至［ｎ］にはそれぞれ信号Ｄ１２乃至Ｄｎ２が入力されており、信号Ｄ１２乃至Ｄｎ２に対応する電流Ｉｃ［１］乃至［ｎ］が流れる。なお、時刻Ｔ１０乃至Ｔ１１において、トランジスタ２０１は飽和領域で動作させることが好ましい。
ここで、時刻Ｔ１０乃至Ｔ１１においては、電流Ｉｐ［１］＜電流Ｉｃ［１］、電流Ｉｐ［２］＞電流Ｉｃ［２］、電流Ｉｐ［ｎ］＝電流Ｉｃ［ｎ］とする。このとき、回路５１［１］においては、電流Ｉｐ［１］と電流Ｉｃ［１］の差分に相当する電流がトランジスタ２０３に流れる。また、回路５１［２］においては、電流Ｉｐ［２］と電流Ｉｃ［２］の差分に相当する電流がトランジスタ２０４に流れる。そして、電流制御回路６０におけるコンパレータ３０１は、回路５１［１］乃至［ｎ］のトランジスタ２０３に流れる電流の総和に相当する電流Ｉ（−）が配線ＭＬに供給されるように、トランジスタ３０３のゲートの電位を制御する。また、電流制御回路６０におけるコンパレータ３０２は、回路５１［１］乃至［ｎ］のトランジスタ２０４に流れる電流の総和に相当する電流Ｉ（＋）が配線ＰＬに供給されるように、トランジスタ３０４のゲートの電位を制御する。
また、電流Ｉ（−）に対応する電流はトランジスタ３０５にも流れ、電流Ｉ（＋）に対応する電流はトランジスタ３０６、トランジスタ３０７、及びトランジスタ３０８にも流れる。その結果、電流制御回路６０から出力される信号ＣＭはハイレベルとなる。これは、データＤｉｎとデータＤｍが異なることを意味する。
次に、時刻Ｔ１１乃至Ｔ１２において、配線ＲＷＬ［２］の電位をハイレベルとし、配線ＲＷＬ［１］、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＷＷＬ［ｍ］の電位をローレベルとする。これにより、メモリセル２１［２，１］乃至［２，ｎ］においてトランジスタ１０２がオン状態となる。
ここで、メモリセル２１［２，１］乃至［２，ｎ］におけるトランジスタ１０１には、それぞれ信号Ｄ１２乃至Ｄｎ２に対応する電流Ｉｐ［１］乃至［ｎ］が流れる。そして、電流Ｉｐ［１］乃至［ｎ］はそれぞれ、配線ＢＬ［１］乃至［ｎ］を介して回路５１［１］乃至［ｎ］に供給される。
一方、回路５１［１］乃至［ｎ］にはそれぞれ信号Ｄ１２乃至Ｄｎ２が入力されており、信号Ｄ１２乃至Ｄｎ２に対応する電流Ｉｃ［１］乃至［ｎ］が流れる。なお、時刻Ｔ１１乃至Ｔ１２においてトランジスタ２０１は飽和領域で動作させることが好ましい。
ここで、時刻Ｔ１１乃至Ｔ１２においては、電流Ｉｐ［１］＝電流Ｉｃ［１］、電流Ｉｐ［２］＝電流Ｉｃ［２］、電流Ｉｐ［ｎ］＝電流Ｉｃ［ｎ］とする。このとき、回路５１［１］乃至［ｎ］において、トランジスタ２０３を流れる電流及びトランジスタ２０４を流れる電流は生じず、電流Ｉ（−）及び電流Ｉ（＋）も生じない。よって、電流制御回路６０におけるトランジスタ３０５、トランジスタ３０６はオフ状態となり、電流制御回路６０から出力される信号ＣＭはローレベルとなる。これは、データＤｉｎとデータＤｍが一致していることを意味する。
次に、時刻Ｔ１３乃至Ｔ１４において、配線ＲＷＬ［ｍ］の電位をハイレベルとし、配線ＲＷＬ［１］、配線ＷＷＬ［１］、配線ＲＷＬ［２］、配線ＷＷＬ［２］、配線ＷＷＬ［ｍ］の電位をローレベルとする。これにより、メモリセル２１［ｍ，１］乃至［ｍ，ｎ］においてトランジスタ１０２がオン状態となる。
ここで、メモリセル２１［ｍ，１］乃至［ｍ，ｎ］におけるトランジスタ１０１には、それぞれ信号Ｄ１ｍ乃至Ｄｎｍに対応する電流Ｉｐ［１］乃至［ｎ］が流れる。そして、電流Ｉｐ［１］乃至［ｎ］はそれぞれ、配線ＢＬ［１］乃至［ｎ］を介して回路５１［１］乃至［ｎ］に供給される。
一方、回路５１［１］乃至［ｎ］にはそれぞれ信号Ｄ１２乃至Ｄｎ２が入力されており、信号Ｄ１２乃至Ｄｎ２に対応する電流Ｉｃ［１］乃至［ｎ］が流れる。なお、時刻Ｔ１３乃至Ｔ１４においてトランジスタ２０１は飽和領域で動作させることが好ましい。
ここで、時刻Ｔ１３乃至Ｔ１４においては、電流Ｉｐ［１］＜電流Ｉｃ［１］、電流Ｉｐ［２］＜電流Ｉｃ［２］、電流Ｉｐ［ｎ］＞電流Ｉｃ［ｎ］とする。このとき、回路５１［１］においては、電流Ｉｐ［１］と電流Ｉｃ［１］の差分に相当する電流がトランジスタ２０３に流れる。また、回路５１［２］においては、電流Ｉｐ［２］と電流Ｉｃ［２］の差分に相当する電流がトランジスタ２０３に流れる。また、回路５１［ｎ］においては、電流Ｉｐ［ｎ］と電流Ｉｃ［ｎ］の差分に相当する電流がトランジスタ２０４に流れる。そして、電流制御回路６０におけるコンパレータ３０１は、回路５１［１］乃至［ｎ］のトランジスタ２０３に流れる電流の総和に相当する電流Ｉ（−）が配線ＭＬに流れるように、トランジスタ３０３のゲートの電位を制御する。また、電流制御回路６０におけるコンパレータ３０２は、回路５１［１］乃至［ｎ］のトランジスタ２０４に流れる電流の総和に相当する電流Ｉ（＋）が配線ＰＬに流れるように、トランジスタ３０４のゲートの電位を制御する。
また、電流Ｉ（−）に対応する電流はトランジスタ３０５にも流れ、電流Ｉ（＋）に対応する電流はトランジスタ３０６、トランジスタ３０７、及びトランジスタ３０８にも流れる。その結果、電流制御回路６０から出力される信号ＣＭはハイレベルとなる。これは、データＤｉｎとデータＤｍが異なることを意味する。
以上のような動作により、データＤｉｎのメモリセル２１への書き込み、及びデータＤｉｎとデータＤｍの比較を行うことができる。
本発明の一態様は、上記のような構成を有することにより、高速且つ正確なデータの書き込み及び比較を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、半導体装置１０の他の構成例について説明する。
＜メモリセルの変形例＞
図８、図９、図１０に、半導体装置１０に用いることができるメモリセルの変形例を示す。なお、図８、図９、図１０に示すメモリセルは、以下に説明する点以外は、メモリセル２１と同様の構成、動作を適用することができる。
図８に、メモリセル２２の構成を示す。メモリセル２２は、トランジスタ１０１がｐチャネル型であり、低電源電位が供給される配線ＶＬと接続されている点、配線ＶＲにローレベルの電位が供給される点において、図２に示すメモリセル２１と異なる。
メモリセル２２におけるデータの書き込み、保持、及び読み出し動作は、メモリセル２１と同様である。ただし、トランジスタ１０１にはノードＮ１から配線ＶＬに向かう方向に電流が流れる。
また、図９にメモリセル２１の変形例であるメモリセル２３を示す。メモリセル２３には配線ＶＲが設けられておらず、素子の接続関係がメモリセル２１と異なる。
メモリセル２３は、トランジスタ１１１乃至１１３、容量素子１１４を有する。トランジスタ１１１のゲートはトランジスタ１１３のソース又はドレインの一方と接続され、ソース又はドレインの一方はトランジスタ１１２のソース又はドレインの一方、及びトランジスタ１１３のソース又はドレインの他方と接続され、ソース又はドレインの他方は低電源電位が供給される配線ＶＬと接続されている。トランジスタ１１２のゲートは配線ＲＷＬと接続され、ソース又はドレインの他方は配線ＢＬと接続されている。トランジスタ１１３のゲートは配線ＷＷＬと接続されている。容量素子１１４の第１の電極はトランジスタ１１１のソース又はドレインの他方と接続され、第２の電極はトランジスタ１１１のゲートと接続されている。容量素子１１４の第２の電極と接続されたノードを、ノードＮ２とする。
メモリセル２３に書き込むデータに対応する電位は、ノードＮ２に保持される。そして、トランジスタ１１１には、トランジスタ１１２のソース又はドレインの一方から配線ＶＬに向かう方向に電流が流れる。
また、図１０にメモリセル２４の構成を示す。メモリセル２４は、トランジスタ１１１がｐチャネル型であり、高電源電位が供給される配線ＶＨと接続されている点において、図９に示すメモリセル２３と異なる。
メモリセル２４におけるデータの書き込み、保持、及び読み出し動作は、メモリセル２３と同様である。ただし、トランジスタ１１１には配線ＶＨからトランジスタ１１２のソース又はドレインの一方に向かう方向に電流が流れる。
また、図２に示すメモリセル２１又は図８に示すメモリセル２２において、トランジスタ１０２を、トランジスタ１０１と、配線ＶＨ又は配線ＶＬとの間に配置してもよい。図３６に、トランジスタ１０２がトランジスタ１０１と配線ＶＨとの間に配置されたメモリセル２５の構成を示す。
また、図９に示すメモリセル２３又は図１０に示すメモリセル２４において、トランジスタ１１２を、トランジスタ１１１と、配線ＶＬ又は配線ＶＨとの間に配置してもよい。図３７に、トランジスタ１１２がトランジスタ１１１と配線ＶＬとの間に配置されたメモリセル２６の構成を示す。
＜データ処理回路の変形例＞
図１１に、データ処理回路５０に設けられる回路５１の変形例である、回路５２の構成を示す。回路５２は、トランジスタ２０１がｐチャネル型であり、高電源電位が供給される配線ＶＨと接続されている点において、図３に示す回路５１と異なる。
回路５２におけるデータの書き込み及び比較動作は、回路５１と同様である。ただし、電流Ｉｃ及び電流Ｉｐは、配線ＶＨからメモリセル２１に向かう方向に流れる。図８、図９に示すように、メモリセル内のトランジスタが低電源電位が供給される配線ＶＬと接続されている場合、図１１に示すように、トランジスタ２０１は高電源電位が供給される配線ＶＨと接続されている構成とすることが好ましい。
また、図１２に、図４における回路２１０の変形例である、回路２１１の構成を示す。回路２１１は、トランジスタ２５１［１］乃至［ｓ］がｎチャネル型であり、低電源電位が供給される配線ＶＬと接続されている点、トランジスタ２５２がｐチャネル型であり、高電源電位が供給される配線ＶＨと接続されている点において、図４に示す回路２１０と異なる。
回路２１１の動作は回路２１０と同様である。ただし、電流Ｉｄ［１］乃至［ｓ］及び電流Ｉｃの流れる方向は、回路２１０と逆になる。図１１に示すようにトランジスタ２０１が高電源電位が供給される配線ＶＨと接続されている場合、図１２に示す回路２１１を用いることが好ましい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置を、コンピュータにおける記憶装置として用いた場合の構成例について説明する。
図１３（Ａ）は、コンピュータの構成例を示すブロック図である。
コンピュータ４００は、入力装置４１０、出力装置４２０、中央演算処理装置４３０、主記憶装置４４０を有する。
中央演算処理装置４３０は、制御回路４３１、演算回路４３２、記憶装置４３３及び記憶装置４３４を有する。
入力装置４１０は、コンピュータ４００の外部からのデータを受信する機能を有する。また、出力装置４２０は、コンピュータ４００の外部にデータを出力する機能を有する。
制御回路４３１は、入力装置４１０、出力装置４２０、主記憶装置４４０、演算回路４３２、記憶装置４３３及び記憶装置４３４に制御信号を出力する機能を有する。演算回路４３２は、入力されたデータを用いて演算を行う機能を有する。記憶装置４３３は、演算回路４３２における演算に用いられるデータを保持することができ、レジスタとしての機能を有する。記憶装置４３４は、主記憶装置４４０内のデータの一部を記憶することができ、キャッシュメモリとしての機能を有する。
上記実施の形態における半導体装置１０は、記憶装置４３３、記憶装置４３４、又は主記憶装置４４０に用いることができる。なお、図１３（Ａ）において記憶装置４３４は中央演算処理装置４３０の内部に設けられているが、中央演算処理装置４３０の外に設けられていてもよいし、中央演算処理装置４３０の内部と外部の両方に設けられていてもよい。また、記憶装置４３４は、中央演算処理装置４３０の内部と外部の両方に、それぞれ複数設けられていてもよい。記憶装置４３４が中央演算処理装置４３０の内部と外部の両方に設けられている場合、内部に設けられた記憶装置４３４は一次キャッシュとして用いることができ、外部に設けられた記憶装置４３４は二次キャッシュとして用いることができる。
記憶装置４３３、記憶装置４３４は、主記憶装置４４０よりも高速な動作が可能である。また、主記憶装置４４０の容量は記憶装置４３４の容量よりも大きく、記憶装置４３４の容量は記憶装置４３３の容量よりも大きい構成とすることができる。
キャッシュメモリとしての機能を有する記憶装置４３４を設けることにより、中央演算処理装置４３０の処理速度を向上させることができる。
次に、記憶装置４３４をキャッシュメモリとして用いた場合の詳細を説明する。図１３（Ｂ）に、記憶装置４３４の構成例を示す。
記憶装置４３４は、記憶領域４５１、比較回路４５２、及び選択回路４５３を有する。記憶領域４５１には、主記憶装置４４０に記憶されたデータの一部のコピーを記憶することができる。具体的には、記憶領域４５１は所定の情報量を記憶することができる複数の記憶領域（以下、ラインともいう）を有する。図１３（Ｂ）には、記憶領域４５１がｔ行（ｔは自然数）のラインを有する場合を例示している。また、各ラインは、データが記憶される記憶領域であるデータフィールドＤＦと、データフィールドＤＦに記憶されているデータに対応するアドレスが記憶される記憶領域であるタグフィールドＴＦを有する。タグフィールドＴＦに記憶されるデータをタグデータという。タグフィールドＴＦには、同一のラインに複数のタグデータを記憶することもできる。
比較回路４５２は、制御回路４３１から入力されたアドレス信号ＡＤＤＲと、タグフィールドＴＦに記憶されているタグデータとを比較し、比較の結果を選択回路４５３に出力する機能を有する。この比較により、キャッシュヒットであるかキャッシュミスであるかを判別することができる。
選択回路４５３は、データフィールドＤＦに記憶されたデータから、キャッシュヒットしたラインのデータを選択して、制御回路４３１に信号ＤＡＴＡとして出力する機能を有する。また、選択回路４５３は、キャッシュヒットであるかキャッシュミスであるかの情報を含む信号ＣＨを、制御回路４３１に出力する機能を有する。
比較回路４５２におけるアドレス信号ＡＤＤＲとタグデータの比較の結果、キャッシュヒットであった場合、選択回路４５３から制御回路４３１に出力されたデータが中央演算処理装置４３０における処理に用いられる。
次に、上記実施の形態で説明した半導体装置１０をキャッシュメモリに用いた場合の、具体的な構成例について説明する。
図１４に、上記実施の形態で説明した半導体装置１０を記憶装置４３４に用いた場合の、具体的な構成例を示す。ここでは、記憶領域４５１としてセルアレイ２０を用い、比較回路４５２としてアナログ処理回路４０を用いている。また、記憶領域４５１として用いられるセルアレイ２０は、上記実施の形態で説明したメモリセルを複数有し、複数のメモリセルを用いてデータＤｍの集合を記憶する機能を有する。
タグフィールドＴＦに記憶されたタグデータは、記憶領域４５１として用いられるセルアレイ２０に記憶された、データＤｍの集合に対応する。また、制御回路４３１からアナログ処理回路４０に入力されたアドレス信号ＡＤＤＲは、上記実施の形態におけるデータＤｉｎの集合に対応する。そして、アナログ処理回路４０は、タグデータとアドレス信号ＡＤＤＲが一致するか否かの判別を行い、その判別結果を信号ＣＭとして選択回路４５３に出力する。
なお、ここではタグフィールドＴＦ及びデータフィールドＤＦが同一のセルアレイ２０に設けられている例を示しているが、データフィールドＤＦは別のセルアレイ２０、又は別の記憶装置に設けられていてもよい。また、タグフィールドＴＦの一部が別のセルアレイ２０に設けられていてもよい。
キャッシュメモリには、フル連想方式、ダイレクトマップ方式、セット連想方式などの種類がある。半導体装置１０は、上記の方式のいずれにも適用することができる。それぞれの方式について、以下説明する。
＜フル連想方式＞
図１４（Ａ）は、半導体装置１０をフル連想方式のキャッシュメモリに適用した場合の構成である。フル連想方式は、タグフィールドにアドレス信号の全ビット（複数のデータをまとめて同一のラインに格納する場合には、アドレス信号の下位ビットを除く。以下同様。）を記憶する方式である。
制御回路４３１からアクセスがあると、駆動回路３０にアクセス信号が入力され、駆動回路３０はタグデータが記憶されたメモリセルを順次選択する。これにより、タグフィールドＴＦに記憶された全てのタグデータがアナログ処理回路４０に出力される。そして、アナログ処理回路４０は、制御回路４３１から入力されたアドレス信号ＡＤＤＲと、タグフィールドＴＦから入力されたタグデータとを順次比較し、その比較結果を信号ＣＭとして選択回路４５３に出力する。
そして、データフィールドＤＦに記憶されたデータに対応する信号ＤＡＴＡと、当該データがアドレス信号ＡＤＤＲに対応するか否か（キャッシュヒットであるか否か）を示す信号ＣＨとが、選択回路４５３から制御回路４３１に出力される。キャッシュヒットである場合、選択回路４５３から出力された信号ＤＡＴＡが中央演算処理装置４３０における処理に用いられる。
なお、フル連想方式においては、セルアレイ２０にアドレス信号の全ビットを記憶する必要があるため、大きな記憶容量が要求される。本発明の一態様に係る半導体装置１０は、メモリセルにアナログ値を正確に記憶することができるため、記憶容量を容易に増大させることができる。
＜ダイレクトマップ方式＞
図１４（Ｂ）は、半導体装置１０をダイレクトマップ方式のキャッシュメモリに適用した場合の構成である。ダイレクトマップ方式は、アドレス信号の下位ビット又は上位ビットの一方に対応する信号ＡＤＤＲａによって、データを記憶するラインを一義的に決定し、当該ラインに、アドレス信号の下位ビット又は上位ビットの他方に対応する信号ＡＤＤＲｂを記憶する方式である。
制御回路４３１からアクセスがあると、信号ＡＤＤＲａは駆動回路３０に入力される。このとき駆動回路３０は、信号ＡＤＤＲａによって一義的に決定されるラインに対応するメモリセルを選択する。そして、当該メモリセルからタグデータが読み出され、アナログ処理回路４０に出力される。また、信号ＡＤＤＲｂは、制御回路４３１からアナログ処理回路４０に出力される。
アナログ処理回路４０は、制御回路４３１から入力されたアドレス信号ＡＤＤＲｂと、信号ＡＤＤＲａによって指定されたラインのタグフィールドＴＦから読み出されたタグデータとを比較し、その比較結果を信号ＣＭとして選択回路４５３に出力する。
そして、信号ＡＤＤＲａによって一義的に決定されるラインのデータフィールドＤＦに記憶されたデータに対応する信号ＤＡＴＡと、当該データがアドレス信号ＡＤＤＲｂに対応するか否か（キャッシュヒットであるか否か）を示す信号ＣＨとが、選択回路４５３から制御回路４３１に出力される。キャッシュヒットである場合、選択回路４５３から出力された信号ＤＡＴＡが中央演算処理装置４３０における処理に用いられる。
ダイレクトマップ方式においては、スラッシングによる中央演算処理装置４３０の動作速度の低下が生じ得る。しかしながら、本発明の一態様に係る半導体装置１０はデータの比較を高速に行うことができるため、中央演算処理装置４３０の動作速度の低下を緩和することができる。
＜セット連想方式＞
図１４（Ｃ）は、半導体装置１０をセット連想方式のキャッシュメモリに適用した場合の構成である。セット連想方式は、アドレス信号の下位ビット又は上位ビットの一方に対応する信号ＡＤＤＲａによって、データを記憶するラインを決定し、当該ラインに、アドレス信号の下位ビット又は上位ビットの他方に対応する信号ＡＤＤＲｂを記憶する方式である。ただし、ダイレクトマップ方式と異なり、信号ＡＤＤＲａによって特定されるラインが複数存在する。図１４（Ｃ）には一例として、タグフィールドＴＦとデータフィールドＤＦを有するセルアレイ２０が２セット設けられ（セルアレイ２０ａ、セルアレイ２０ｂ）、信号ＡＤＤＲａによって特定されるラインが、セルアレイ２０ａ、セルアレイ２０ｂのそれぞれに存在する構成例を示す。
制御回路４３１からアクセスがあると、信号ＡＤＤＲａが駆動回路３０に入力される。このとき駆動回路３０は、セルアレイ２０ａに設けられたメモリセルのうち、信号ＡＤＤＲａによって決定されるラインに対応するメモリセル、及び、セルアレイ２０ｂに設けられたメモリセルのうち、信号ＡＤＤＲａによって決定されるラインに対応するメモリセルを選択する。そして、セルアレイ２０ａ及びセルアレイ２０ｂのそれぞれからタグデータが読み出され、アナログ処理回路４０に出力される。また、信号ＡＤＤＲｂは、制御回路４３１からアナログ処理回路４０に出力される。
なお、ここではセルアレイ２０ａ及びセルアレイ２０ｂを同一の駆動回路３０によって駆動しているが、セルアレイ２０ａとセルアレイ２０ｂをそれぞれ別の駆動回路によって駆動してもよい。
アナログ処理回路４０は、制御回路４３１から入力されたアドレス信号ＡＤＤＲｂと、信号ＡＤＤＲａによって指定されたラインのタグフィールドＴＦから読み出された２つのタグデータとをそれぞれ比較し、その比較結果を信号ＣＭとして選択回路４５３に出力する。
そして、信号ＡＤＤＲａによって決定されるラインのデータフィールドＤＦに記憶されたデータに対応する信号ＤＡＴＡと、当該データがアドレス信号ＡＤＤＲｂに対応するか否か（キャッシュヒットであるか否か）を示す信号ＣＨとが、選択回路４５３から制御回路４３１に出力される。キャッシュヒットである場合、選択回路４５３から出力された信号ＤＡＴＡが中央演算処理装置４３０における処理に用いられる。
なお、図１４（Ｃ）においては、タグフィールドＴＦとデータフィールドＤＦを有するセルアレイ２０が２セット設けられた構成を示したが、セット数は特に限定されず、３セット以上設けることもできる。
セット連想方式は、フル連想方式とダイレクトマップ方式の双方を取り入れた方式といえる。そのため、半導体装置１０をフル連想方式又はダイレクトマップ方式のキャッシュメモリに用いた場合の効果は、半導体装置１０をセット連想方式のキャッシュメモリに用いた場合においても得ることができる。
また、図１４（Ａ）乃至（Ｃ）において、タグフィールドＴＦにタグデータを書き込む際は、アナログ処理回路４０にデータＤｉｎとしてタグデータを入力する。そして、上記実施の形態で説明したデータの書き込み動作を行うことによって、タグデータをセルアレイ２０が有するメモリセルに書き込むことができる。
半導体装置１０を記憶装置４３４に用いることにより、上記のどの方式を用いた場合においても、アドレス信号とタグデータの比較を正確かつ高速に行うことができる。よって、コンピュータ４００の信頼性及び動作速度を向上させることができる。
なお、本実施の形態においては半導体装置１０をキャッシュメモリとして用いる場合について詳述したが、半導体装置１０の応用例はこれに限られない。例えば、半導体装置１０を仮想メモリにおけるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）などに用いることもできる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
なお、本発明の一態様に係るトランジスタは、実施の形態６で説明するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、またはｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を有することが好ましい。
＜トランジスタの構成例１＞
図１５（Ａ）乃至図１５（Ｃ）は、トランジスタ１４００ａの上面図および断面図である。図１５（Ａ）は上面図である。図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１５（Ｃ）は、図１５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁膜１４０１と、絶縁膜１４０１上の導電膜１４１４と、導電膜１４１４を覆うように形成された絶縁膜１４０２と、絶縁膜１４０２上の絶縁膜１４０３と、絶縁膜１４０３上の絶縁膜１４０４と、絶縁膜１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電膜１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電膜１４２３と、導電膜１４２１上の導電膜１４２２と、導電膜１４２３上の導電膜１４２４と、導電膜１４２２、導電膜１４２４上の絶縁膜１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電膜１４２１乃至導電膜１４２４及び絶縁膜１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁膜１４０６と、絶縁膜１４０６上の導電膜１４１１と、導電膜１４１１上の導電膜１４１２と、導電膜１４１２上の導電膜１４１３と、導電膜１４１３を覆うように形成された絶縁膜１４０７と、絶縁膜１４０７上の絶縁膜１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電膜１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電膜１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電膜１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電膜１４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜１４２１、導電膜１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜１４２３、導電膜１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜１４２２は導電膜１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜１４２４は導電膜１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２３の導電率の低下を防ぐことが可能になる。
導電膜１４１１乃至導電膜１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。
導電膜１４１１、導電膜１４１３は、導電膜１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４１２の導電率の低下を防ぐことが可能になる。
絶縁膜１４０６は、トランジスタ１４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。
導電膜１４１１乃至導電膜１４１３と導電膜１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜１４１４は、場合によっては省略してもよい。
絶縁膜１４０１乃至絶縁膜１４０４は、トランジスタ１４００ａの下地絶縁膜としての機能を有する。また、絶縁膜１４０２乃至絶縁膜１４０４は、トランジスタ１４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜１４０５、１４０７、１４０８は、トランジスタ１４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図１５（Ｃ）に示すように、金属酸化物１４３２の側面は、導電膜１４１１に囲まれている。上記構成をとることで、導電膜１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。金属酸化物１４３２の全体（バルク）にチャネルが形成されるため、ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁膜１４０５などに形成された開口部１４１５を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図１５（Ｂ）に示すように、導電膜１４１１と導電膜１４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜１４１１と導電膜１４２４は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁膜１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜１４０５は、比誘電率の低い材料からなることが好ましい。
図１６（Ａ）は、トランジスタ１４００ａの中央部を拡大したものである。図１６（Ａ）において、導電膜１４１１の底面が、絶縁膜１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図１６（Ａ）において、導電膜１４２１と導電膜１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図１６（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上かつ６０ｎｍ以下、好ましくは５ｎｍ以上かつ３０ｎｍ以下とすることが可能になる。
図１６（Ａ）において、導電膜１４２１及び導電膜１４２２の厚さの合計、又は、導電膜１４２３及び導電膜１４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜１４２２と導電膜１４１１の間に形成される寄生容量、及び、導電膜１４２４と導電膜１４１１の間に形成される寄生容量の値は、絶縁膜１４０５の厚さに反比例する。例えば、絶縁膜１４０５の厚さを、絶縁膜１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ１４００ａの各構成要素について説明を行う。
［金属酸化物］
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。
トランジスタ１４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上かつ４．２ｅＶ以下、好ましくは２．８ｅＶ以上かつ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
金属酸化物１４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、金属酸化物１４３１および金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物１４３１および金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、および金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などの原子数比を満たすスパッタリングターゲットを用いることができる。
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１などの原子数比を満たすスパッタリングターゲットを用いることができる。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物１４３１または金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１または金属酸化物１４３３が酸化ガリウムであっても構わない。
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能およびその効果について、図１６（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１６（Ｂ）は、図１６（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１６（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図１６（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁膜１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁膜１４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜１４０４と絶縁膜１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、およびＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物１４３２は、金属酸化物１４３１および金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２として、金属酸化物１４３１および金属酸化物１４３３よりも電子親和力の０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
このとき、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁膜１４０４との界面、あるいは、金属酸化物１４３３と絶縁膜１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁膜のように機能する。
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面または下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物１４３２のある深さにおいて、または、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁膜１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁膜１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上かつ６５０℃以下、好ましくは４５０℃以上かつ６００℃以下、さらに好ましくは５２０℃以上かつ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物１４３１または金属酸化物１４３３のない２層構造としても構わない。または、金属酸化物１４３１の上もしくは下、または金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。または、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
［基板］
基板１４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板１４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板１４５０として好適である。
［下地絶縁膜］
絶縁膜１４０１は、基板１４５０と導電膜１４１４を電気的に分離させる機能を有する。
絶縁膜１４０１又は絶縁膜１４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
また、絶縁膜１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、または１００℃以上かつ５００℃以下の範囲が好ましい。
絶縁膜１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。
または、絶縁膜１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４０４の成膜を行えばよい。または、成膜後の絶縁膜１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０３は、絶縁膜１４０４に含まれる酸素が、導電膜１４１４に含まれる金属と結びつき、絶縁膜１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜１４０２又は絶縁膜１４０３に設けることが好ましい。例えば、絶縁膜１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
［ゲート電極］
導電膜１４１１乃至導電膜１４１４して、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
［ソース電極、ドレイン電極］
導電膜１４２１乃至導電膜１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜１４２１乃至導電膜１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
［低抵抗領域］
領域１４４１、領域１４４２は、例えば、導電膜１４２１、導電膜１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア密度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
［ゲート絶縁膜］
絶縁膜１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜１４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
［層間絶縁膜、保護絶縁膜］
絶縁膜１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜１４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁膜１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１４０７に適用するのに好ましい。
絶縁膜１４０７は、スパッタリング法またはＣＶＤ法などにより酸素を含むプラズマを用いて成膜することで、絶縁膜１４０５、絶縁膜１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
図１７（Ａ）、図１７（Ｂ）は、絶縁膜１４０７を成膜する際に絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図１７（Ａ）は、図１５（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図１７（Ｂ）は、図１５（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図１７（Ａ）、図１７（Ｂ）に示すように、絶縁膜１４０６の側面に添加された酸素が、絶縁膜１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁膜１４０７と絶縁膜１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁膜１４０５、絶縁膜１４０４を経由し、金属酸化物１４３０に到達する。絶縁膜１４０５が酸化シリコンを含み、絶縁膜１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜１４０７は、酸素をブロックする機能を有し、酸素が絶縁膜１４０７より上方に拡散することを防ぐ。同様に、絶縁膜１４０３は、酸素をブロックする機能を有し、酸素が絶縁膜１４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁膜１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物１４３０は、絶縁膜１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜１４０７として成膜することで、絶縁膜１４０５、絶縁膜１４０６に酸素を添加してもよい。
絶縁膜１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜１４０８は上記材料の積層であってもよい。
＜トランジスタの構成例２＞
図１５に示すトランジスタ１４００ａは、導電膜１４１４及び絶縁膜１４０２、絶縁膜１４０３を省略してもよい。その場合の例を図１８に示す。
図１８（Ａ）乃至図１８（Ｃ）は、トランジスタ１４００ｂの上面図および断面図である。図１８（Ａ）は上面図である。図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１８（Ｃ）は、図１８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
図１５に示すトランジスタ１４００ａにおいて、導電膜１４２１、導電膜１４２３は、ゲート電極（導電膜１４１１乃至導電膜１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１９に示す。
図１９（Ａ）乃至図１９（Ｃ）は、トランジスタ１４００ｃの上面図および断面図である。図１９（Ａ）は上面図である。図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１９（Ｃ）は、図１９（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
図１９（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電膜１４２１が薄膜化され、その上を導電膜１４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜１４２３が薄膜化され、その上を導電膜１４２４が覆っている。
トランジスタ１４００ｃは、図１９（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜トランジスタの構成例３＞
図１９に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図２０に示す。
図２０（Ａ）乃至図２０（Ｃ）は、トランジスタ１４００ｄの上面図および断面図である。図２０（Ａ）は上面図である。図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｄは、図２０に示す構成にすることで、オン電流を増大させることが可能になる。
＜トランジスタの構成例４＞
図１９に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図２１に示す。
図２１（Ａ）乃至図２１（Ｃ）は、トランジスタ１４００ｅの上面図および断面図である。図２１（Ａ）は上面図である。図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２１（Ｃ）は、図２１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
＜トランジスタの構成例５＞
図２２（Ａ）乃至図２２（Ｄ）は、トランジスタ１４００ｆの上面図および断面図である。図２２（Ａ）は、トランジスタ１４００ｆの上面図であり、図２２（Ｂ）は図２２（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２２（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電膜１４１２の側面に接して、絶縁膜１４０９が設けられている。絶縁膜１４０９および導電膜１４１２が絶縁膜１４０７に覆われている。絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電膜１４１１乃至導電膜１４１３の積層としてもよい。
絶縁膜１４０６及び導電膜１４１２は、少なくとも一部が導電膜１４１４及び金属酸化物１４３２と重なる。導電膜１４１２のチャネル長方向の側面端部と絶縁膜１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜１４０６はトランジスタ１４００ｆのゲート絶縁膜として機能し、導電膜１４１２はトランジスタ１４００ｆのゲート電極として機能し、絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。
金属酸化物１４３２は、金属酸化物１４３３および絶縁膜１４０６を介して導電膜１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
図２２（Ｄ）に図２２（Ｂ）の部分拡大図を示す。図２２（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂまたは領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
図２２（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電膜１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁膜１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁膜１４０９又は絶縁膜１４０６と接する。つまり、図２２（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁膜１４０７と絶縁膜１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電膜１４１２の側面端部より距離ｄだけ導電膜１４１２の内側に位置することが好ましい。このとき、絶縁膜１４０６の膜厚ｔ４０６および距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
このように、金属酸化物１４３０の導電膜１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄおよび領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２２（Ｄ）に示すように、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物１４３３上面から深くなるにしたがって、金属酸化物１４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜１４１２の内側の近くに位置する、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部と導電膜１４１２のチャネル長方向の側面端部との距離とする。
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電膜１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電膜１４１２と重なる領域に形成されることが好ましい。
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁膜１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁膜１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物１４３３は絶縁膜１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電膜１４１２と重なる領域）より、絶縁膜１４０７に含まれる元素の濃度が高い。
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ―１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、および低抵抗領域１４５１、１４５２に絶縁膜１４０７から添加される元素が該当する。
なおトランジスタ１４００ｆでは低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
＜トランジスタの構成例６＞
図２３（Ａ）及び図２３（Ｂ）は、トランジスタ１６８０の上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２３（Ｂ）に相当する。なお、図２３（Ａ）及び図２３（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図２３（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電膜１６８９と、第２のゲートとして機能する導電膜１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電膜１６８３及び導電膜１６８４と、絶縁膜１６８１と、絶縁膜１６８５と、絶縁膜１６８６と、絶縁膜１６８７と、を有する。
導電膜１６８９は、絶縁表面上に設けられる。導電膜１６８９と、半導体１６８２とは、絶縁膜１６８１を間に挟んで、互いに重なる。また、導電膜１６８８と、半導体１６８２とは、絶縁膜１６８５、絶縁膜１６８６及び絶縁膜１６８７を間に挟んで、互いに重なる。また、導電膜１６８３及び導電膜１６８４は、半導体１６８２に、接続されている。
導電膜１６８９及び導電膜１６８８の詳細は、図１５に示す導電膜１４１１乃至導電膜１４１４の記載を参照すればよい。
導電膜１６８９と導電膜１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電膜１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜１６８８は、場合によっては省略してもよい。
半導体１６８２の詳細は、図１５に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜１６８３及び導電膜１６８４の詳細は、図１５に示す導電膜１４２１乃至１４２４の記載を参照すればよい。
絶縁膜１６８１の詳細は、図１５に示す絶縁膜１４０６の記載を参照すればよい。
なお、図２３（Ｂ）では、半導体１６８２、導電膜１６８３及び導電膜１６８４上に、順に積層された絶縁膜１６８５乃至絶縁膜１６８７が設けられている場合を例示しているが、半導体１６８２、導電膜１６８３及び導電膜１６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体１６８２に酸化物半導体を用いた場合、絶縁膜１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜１６８６を半導体１６８２上に直接設けると、絶縁膜１６８６の形成時に半導体１６８２にダメージが与えられる場合、図２３（Ｂ）に示すように、絶縁膜１６８５を半導体１６８２と絶縁膜１６８６の間に設けると良い。絶縁膜１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁膜１６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁膜１６８６を直接形成することができるのであれば、絶縁膜１６８５は必ずしも設けなくとも良い。
例えば、絶縁膜１６８５及び絶縁膜１６８６として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜１６８７を用いることで、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体１６８２に酸化物半導体を用いる場合、絶縁膜１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置１０に適用可能なトランジスタ等の構成例について、図２４乃至図２７を用いて説明を行う。
＜断面図１＞
図２４（Ａ）、図２４（Ｂ）は半導体装置１０の断面図の一部を示している。図２４（Ａ）は、半導体装置１０を構成するトランジスタのチャネル長方向の断面図を表している。また、図２４（Ｂ）は、半導体装置１０を構成するトランジスタのチャネル幅方向の断面図を表している。
トランジスタＴｒＡは、例えば、図２、図８におけるトランジスタ１０１、又は、図９、図１０におけるトランジスタ１１１に対応させることができる。また、トランジスタＴｒＢ、ＴｒＣは、例えば、図２、図８におけるトランジスタ１０２、１０３、又は、図９、図１０におけるトランジスタ１１２、１１３に対応させることができる。しかし、トランジスタＴｒＡ、ＴｒＢ、ＴｒＣはこれらに限定されず、上記実施の形態で説明したトランジスタに適宜適用することができる。
図２４（Ａ）、図２４（Ｂ）に示す半導体装置１０は、下から順に、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を有している。
層Ｌ１は、基板１７００と、基板１７００に形成されたトランジスタＴｒＡと、素子分離層１７０１と、導電体１７１０、導電体１７１１などの複数の導電体を有する。
層Ｌ２は、配線１７３０、配線１７３１などの複数の配線を有する。
層Ｌ３は、導電体１７１２、導電体１７１３などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ４は、絶縁体１７０６と、トランジスタＴｒＢと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
層Ｌ５は、配線１７３２、配線１７３３などの複数の配線を有する。
層Ｌ６は、導電体１７１６などの複数の導電体を有する。
層Ｌ７は、トランジスタＴｒＣと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
層Ｌ８は、配線１７３４、配線１７３５などの複数の配線を有する。
層Ｌ９は、導電体１７１８などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ１０は、配線１７３６などの複数の配線を有する。
層Ｌ１１は、容量素子Ｃ１と、導電体１７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
層Ｌ１２は、配線１７３７などの複数の配線を有している。
トランジスタＴｒＢ、トランジスタＴｒＣは、実施の形態４に示したＯＳトランジスタを適用することが好ましい。図２４（Ａ）、図２４（Ｂ）は、トランジスタＴｒＢ、トランジスタＴｒＣに、図１９に示すトランジスタ１４００ｃを適用した例を示している。
トランジスタＴｒＡは、トランジスタＴｒＢ、トランジスタＴｒＣとは異なる半導体材料で形成されることが好ましい。図２４（Ａ）、図２４（Ｂ）では、トランジスタＴｒＡにＳｉトランジスタを適用した例を示している。
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２４（Ａ）、図２４（Ｂ）では、一例として、基板１７００に単結晶シリコンウェハを用いた例を示している。
図２６（Ａ）、図２６（Ｂ）を用いて、トランジスタＴｒＡの詳細について説明を行う。図２６（Ａ）にはトランジスタＴｒＡのチャネル長方向の断面図を示し、図２６（Ｂ）にはトランジスタＴｒＡのチャネル幅方向の断面図を示している。トランジスタＴｒＡは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
図２６（Ｂ）において、トランジスタＴｒＡはチャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＴｒＡは、ＦＩＮ型トランジスタに限定されず、図２７（Ａ）、図２７（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図２７（Ａ）は、トランジスタＴｒＡのチャネル長方向の断面図を示し、図２７（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。図２７に示す符号は、図２６に示す符号と同一である。
図２４（Ａ）、図２４（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＢおよびトランジスタＴｒＣの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線１７３０乃至配線１７３７、及び、導電体１７１０乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図２４において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
上記実施の形態に示すトランジスタ１０１にＯＳトランジスタを用いる場合、トランジスタ１０１は、層Ｌ４又は層Ｌ７に形成されることが好ましい。また、図８に示すように、メモリセル２１を積層する場合は、あるメモリセル２１が有するトランジスタ１０１を層Ｌ４に形成し、他のメモリセル２１が有するトランジスタ１０１を層Ｌ７に形成すればよい。
半導体装置１０は、図２４に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
＜断面図２＞
半導体装置１０は、半導体装置１０が有する全てのＯＳトランジスタを、同一の層に形成してもよい。その場合の例を、図２５（Ａ）、図２５（Ｂ）に示す。図２４と同様に、図２５（Ａ）は半導体装置１０のメモリセル２１を構成するトランジスタのチャネル長方向の断面図を表し、図２５（Ｂ）は半導体装置１０のメモリセル２１を構成するトランジスタのチャネル幅方向の断面図を表している。
図２５（Ａ）、図２５（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図２４（Ａ）、図２４（Ｂ）に示す断面図と相違する。図２５（Ａ）、図２５（Ｂ）のその他の詳細は、図２４（Ａ）、図２４（Ｂ）の記載を参酌することができる。
半導体装置１０は、図２５（Ａ）、図２５（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
なお、図２４、図２５においては、トランジスタＴｒＡを１つ図示しているが、層Ｌ１にはトランジスタＴｒＡが複数設けられていてもよい。例えば、図２５において層Ｌ１に２つのトランジスタＴｒＡを設け、層Ｌ４に１つのトランジスタＴｒＢを設けることもできる。この場合、２つのトランジスタＴｒＡを、例えば、図２、図８におけるトランジスタ１０１、１０２、又は、図９、図１０におけるトランジスタ１１１、１１２に対応させることができる。また、トランジスタＴｒＢは、例えば、図２、図８におけるトランジスタ１０３、又は、図９、図１０におけるトランジスタ１１３に対応させることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３１（Ｅ）に示す。図３１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３２（Ｂ）および図３２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３２（Ｄ）および図３２（Ｅ）は、それぞれ図３２（Ｂ）および図３２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３２（Ｂ）および図３２（Ｃ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３３（Ｂ）に示す。図３３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３４に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３４（Ａ）および図３４（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３５より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３５より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置１０を構成する絶縁層、導電層、半導体層等の成膜方法について説明する。
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２８、図２９を用いて説明する。
＜電子部品＞
図２８（Ａ）では上記実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態に示すトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図２８（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図２８（Ｂ）に示す。図２８（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２８（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図２８（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２９に示す。
図２９（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図２９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図２９（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
図２９（Ｆ）は乗用車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置または記憶装置を備えることができるＲＦタグの使用例について図３０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３０（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３０（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３０（Ｃ）参照）、乗り物類（自転車等、図３０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３０（Ｅ）、図３０（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ 半導体装置
２０ セルアレイ
２１ メモリセル
２２ メモリセル
２３ メモリセル
２４ メモリセル
２５ メモリセル
２６ メモリセル
３０ 駆動回路
４０ アナログ処理回路
５０ データ処理回路
５１ 回路
５２ 回路
６０ 電流制御回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ 容量素子
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２１０ 回路
２１１ 回路
２５１ トランジスタ
２５２ トランジスタ
３０１ コンパレータ
３０２ コンパレータ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ トランジスタ
３０９ トランジスタ
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ トランジスタ
３２５ トランジスタ
３２６ トランジスタ
３２７ トランジスタ
４００ コンピュータ
４１０ 入力装置
４２０ 出力装置
４３０ 中央演算処理装置
４３１ 制御回路
４３２ 演算回路
４３３ 記憶装置
４３４ 記憶装置
４４０ 主記憶装置
４５１ 記憶領域
４５２ 比較回路
４５３ 選択回路
１４００ トランジスタ
１４０１ 絶縁膜
１４０２ 絶縁膜
１４０３ 絶縁膜
１４０４ 絶縁膜
１４０５ 絶縁膜
１４０６ 絶縁膜
１４０７ 絶縁膜
１４０８ 絶縁膜
１４０９ 絶縁膜
１４１１ 導電膜
１４１２ 導電膜
１４１３ 導電膜
１４１４ 導電膜
１４１５ 開口部
１４２１ 導電膜
１４２２ 導電膜
１４２３ 導電膜
１４２４ 導電膜
１４３０ 金属酸化物
１４３１ 金属酸化物
１４３２ 金属酸化物
１４３３ 金属酸化物
１４４１ 領域
１４４２ 領域
１４５０ 基板
１４５１ 低抵抗領域
１４５２ 低抵抗領域
１４６１ 領域
１４６２ 領域
１４６３ 領域
１６８０ トランジスタ
１６８１ 絶縁膜
１６８２ 半導体
１６８３ 導電膜
１６８４ 導電膜
１６８５ 絶縁膜
１６８６ 絶縁膜
１６８７ 絶縁膜
１６８８ 導電膜
１６８９ 導電膜
１７００ 基板
１７０１ 素子分離層
１７０２ 絶縁体
１７０３ 絶縁体
１７０４ 絶縁体
１７０５ 絶縁体
１７０６ 絶縁体
１７１０ 導電体
１７１１ 導電体
１７１２ 導電体
１７１３ 導電体
１７１４ 導電体
１７１５ 導電体
１７１６ 導電体
１７１７ 導電体
１７１８ 導電体
１７１９ 導電体
１７３０ 配線
１７３１ 配線
１７３２ 配線
１７３３ 配線
１７３４ 配線
１７３５ 配線
１７３６ 配線
１７３７ 配線
１７５１ 電極
１７５２ 電極
１７５３ 絶縁体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
４０００ ＲＦタグ
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
５２０１ 筐体
５２０２ 筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロホン
５２０６ スピーカ
５２０７ 操作キー
５２０８ スタイラス
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 車体
５７０２ 車輪
５７０３ ダッシュボード
５７０４ ライト
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (7)

  1. メモリセルと、第１の回路と、第２の回路と、配線と、を有し、
    前記メモリセルは、第１のデータを記憶する機能を有し、
    前記メモリセルは、前記第１のデータに対応する第１の電流を、前記配線に流す機能を有し、
    前記第１の回路は、外部から入力された第２のデータに対応する第２の電流を、前記配線に流す機能を有し、
    前記第２の回路は、前記第１の電流の値と前記第２の電流の値が異なる場合に、前記配線に流れる電流を補正する機能を有し、
    前記第２の回路は、前記補正が行われたか否かの情報を含む信号を生成する機能を有する半導体装置。
  2. 請求項１において、
    前記電流の補正は、前記第２の回路から前記配線に流れる第３の電流、又は、前記配線から前記第２の回路に流れる第４の電流が発生することによって行われ、
    前記第３の電流及び前記第４の電流は、前記第１の電流と前記第２の電流の差分に対応する電流である半導体装置。
  3. 請求項１又は２において、
    前記第２の電流を前記メモリセルに供給することにより、前記第２のデータを前記メモリセルに書き込む機能を有する半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、有し、
    前記第１のトランジスタのゲートは、前記容量素子の第１の電極、及び前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記容量素子の第２の電極、及び前記第３のトランジスタのソース又はドレインの一方と電気的に接続されている半導体装置。
  5. 請求項４において、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
  6. 請求項１乃至５のいずれか一項に記載の半導体装置を有するキャッシュメモリと、制御回路とを有し、
    前記キャッシュメモリは、複数の前記メモリセルを有する記憶領域を有し、
    前記記憶領域は、タグデータを記憶する機能を有し、
    前記制御回路は、前記キャッシュメモリにアドレス信号を出力する機能を有し、
    前記タグデータは、前記記憶領域に記憶された前記第１のデータの集合に対応し、
    前記アドレス信号は、前記第２のデータの集合に対応するコンピュータ。
  7. 請求項１乃至５のいずれか一項に記載の半導体装置、又は請求項６に記載のコンピュータを有する電子機器。
JP2016222828A 2015-11-18 2016-11-16 半導体装置、コンピュータ及び電子機器 Active JP6796461B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015225814 2015-11-18
JP2015225814 2015-11-18

Publications (2)

Publication Number Publication Date
JP2017097943A JP2017097943A (ja) 2017-06-01
JP6796461B2 true JP6796461B2 (ja) 2020-12-09

Family

ID=58691012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016222828A Active JP6796461B2 (ja) 2015-11-18 2016-11-16 半導体装置、コンピュータ及び電子機器

Country Status (2)

Country Link
US (1) US9785566B2 (ja)
JP (1) JP6796461B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10467147B1 (en) * 2017-04-28 2019-11-05 Snap Inc. Precaching unlockable data elements

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3129575B2 (ja) * 1992-06-26 2001-01-31 川崎製鉄株式会社 半導体集積回路
US5705807A (en) 1994-10-24 1998-01-06 Nissan Motor Co., Ltd. Photo detecting apparatus for detecting reflected light from an object and excluding an external light componet from the reflected light
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4271268B2 (ja) 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003032668A (ja) 2001-07-19 2003-01-31 Seiwa Electric Mfg Co Ltd 監視用デジタルカメラ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004086934A (ja) * 2002-08-22 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP3962769B2 (ja) * 2004-11-01 2007-08-22 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその書込方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011068025A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
CN102696109B (zh) 2010-01-15 2015-08-19 株式会社半导体能源研究所 半导体装置及半导体装置的驱动方法
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2011099336A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8836626B2 (en) 2011-07-15 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6151530B2 (ja) 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP6612056B2 (ja) * 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6545541B2 (ja) * 2014-06-25 2019-07-17 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
JP6581825B2 (ja) * 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
JP6555956B2 (ja) * 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
JP6552336B2 (ja) * 2014-08-29 2019-07-31 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US9785566B2 (en) 2017-10-10
JP2017097943A (ja) 2017-06-01
US20170139835A1 (en) 2017-05-18

Similar Documents

Publication Publication Date Title
US11776645B2 (en) Stacked electronic device capable of retaining an analog potential
JP6875793B2 (ja) 半導体装置、及び電子部品
JP6863709B2 (ja) 半導体装置、記憶装置および電子機器
JP6402017B2 (ja) 半導体装置
JP6802656B2 (ja) メモリセルの作製方法及び半導体装置の作製方法
JP6778483B2 (ja) 半導体装置
JP6846938B2 (ja) 半導体装置、記憶装置、半導体ウェハ、及び電子機器
JP6858549B2 (ja) 半導体装置、記憶装置
JP6972267B2 (ja) 半導体装置
JP6773521B2 (ja) 半導体装置、記憶装置、電子機器、又は該半導体装置の駆動方法
JP6702793B2 (ja) 半導体装置
JP6935171B2 (ja) 半導体装置
JP6709042B2 (ja) 半導体装置
JP6899223B2 (ja) データのリフレッシュの方法、半導体ウェハ、電子機器
JP6690935B2 (ja) 半導体装置
JP6796461B2 (ja) 半導体装置、コンピュータ及び電子機器
JP6777412B2 (ja) 検査方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201116

R150 Certificate of patent or registration of utility model

Ref document number: 6796461

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250