JP6724640B2 - 差動通信回路 - Google Patents

Description

本発明は、差動信号を送信する差動通信回路に関する。

差動通信回路として、バスを構成する一対の信号線の電位差の有無によって、伝送する信号をハイかローのいずれかに切り替える回路が知られている。このような差動通信回路では、バスを駆動状態から非駆動状態に切り替えたときに、バスのインピーダンスが高くなり、大きなリンギングが発生する。その結果、本来ゼロとなる電位差に正の電位差が生じて、信号のレベル判定の閾値を超えることがあり、レベル判定が不安定になる。

そこで、特許文献１に記載の装置は、バスを駆動させる第１スイッチ及び第２スイッチと、第１スイッチ及び第２スイッチがオフ状態のときに、第１スイッチ及び第２スイッチのオン状態と逆向きの電圧をバスに印加する第３スイッチ及び第４スイッチと、を備えている。これにより、第１スイッチ及び第２スイッチをオン状態からオフ状態に切り替えた場合、バスの電位差が負となるため、リンギングが生じても信号がレベル判定の閾値を超えることがなく、安定したレベル判定が実現される。

米国特許第９２２３７３６号公報

特許文献１に記載の装置は、第１スイッチ及び第２スイッチをオフ状態にする期間において、第３スイッチ及び第４スイッチを常時オン状態にして、バスに駆動電流を流しているため、消費電力が増大するという問題がある。

本発明は、上記実情に鑑みてなされたものであり、安定した信号のレベル判定を可能とするとともに、消費電力を抑制した差動通信回路を提供することを主たる目的とする。

本発明は、送信信号に応じて一対の信号線の電位差を切り替える差動通信回路であって、第１スイッチ（Ｔｒ１）と、第２スイッチ（Ｔｒ２）と、第３スイッチ（Ｔｒ３）と、第４スイッチ（Ｔｒ４）と、主駆動回路（ＤＨ１，ＤＬ１）と、副駆動回路（ＤＨ２，ＤＬ２）と、を備える。第１スイッチは、一対の信号線のうちの第１信号線（１１）と第１電位（１３１）との間に設けられている。第２スイッチは、一対の信号線のうちの第２信号線（１２）と前記第１電位よりも低電位に設定された第２電位（１３９）との間に設けられている。第３スイッチは、第１信号線と第２電位との間に設けられている。第４スイッチは、第２信号線と第１電位との間に設けられている。主駆動回路は、第１スイッチ及び第２スイッチを駆動する。副駆動回路は、主駆動回路により第１スイッチ及び第２スイッチがオン状態からオフ状態へ切り替えられた時に、第３スイッチ及び第４スイッチをオフ状態からオン状態へ切り替え、第３スイッチ及び第４スイッチのオン状態の期間が、予め設定された第１スイッチ及び第２スイッチのオフ状態の最短期間よりも短くなるように、第３スイッチ及び第４スイッチを駆動する。

本発明によれば、第１スイッチ及び第２スイッチのオン状態からオフ状態への切り替え時に、第１スイッチ及び第２スイッチのオフ状態の最短期間よりも短い期間、第３スイッチ及び第４スイッチがオン状態となる。その結果、第１スイッチ及び第２スイッチのオン状態での信号線間の電位差を正の電位差とすると、信号線間に負の電位差が生じる。リンギングは、第１スイッチ及び第２スイッチをオン状態からオフ状態へ切り替えた直後に発生し、短期間で減衰する。そのため、第１スイッチ及び第２スイッチをオン状態からオフ状態へ切り替えた直後から短期間だけ、信号線間の電位差が負となれば、その期間後に電位差がゼロとなっても、安定した信号のレベル判定が可能となる。また、第３スイッチ及び第４スイッチのオン状態の期間が、第１スイッチ及び第２スイッチのオフ状態の期間よりも短い期間とされることにより、同じ期間とされる場合よりも、消費電力が抑制される。したがって、安定した信号のレベル判定を可能とするとともに、消費電力を抑制することができる。

なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

ＥＣＵの回路構成を示す図である。 第１実施形態に係るトランスミッタの構成を示す図である。 送信信号、フェーズ、第１信号線の電位、第２信号線の電位、及び差動信号のタイムチャートである。 レセッシブ期間に逆バイアスを掛けない場合の差動信号の波形を示す図である。 レセッシブ期間に逆バイアスを掛けた場合の差動信号の波形を示す図である。 第１実施形態に係るレセッシブ期間の差動信号、ドライバのスイッチのゲート電圧、及び逆バイアスを掛けるスイッチのゲート電圧の波形を示す図である。 逆バイアスを掛けるスイッチのオン時間を変化させた場合の差動信号の波形の変化を示す図である。 逆バイアスを掛けるスイッチのハーフオン時間を変化させた場合の差動信号の波形を示す図である。 第２実施形態に係るトランスミッタに含まれるドライバの構成を示す図である。 第２実施形態に係るレセッシブ期間の差動信号、ドライバのスイッチのゲート信号、及び逆バイアスを掛けるスイッチのゲート電圧の波形を示す図である。 逆バイアスを掛けるスイッチの駆動能力を変化させた場合の差動信号の波形の変化を示す図である。 ＣＡＮプロトコルの規格を示す図である。

以下、図面を参照しながら、発明を実施するための形態を説明する。各実施形態に係る通信システムは、複数のＥＣＵ１００が共通のバス１０を介して差動信号を送受信するシステムを想定している。各ＥＣＵ１００間の通信プロトコルとしては、周知の規格であるＣＡＮ ＦＤの規格を用いることを想定している。ＣＡＮは登録商標であり、ＣＡＮ ＦＤは、Controller Area Network with Flexible Data-rateの略称である。

[第１実施形態]
＜１−１．通信システムの構成＞
まず、通信システムの構成について、図１を参照して説明する。図示していないが、各ＥＣＵ１００は、バス１０の幹線から分岐した複数の支線にそれぞれ接続されている。つまり、各ＥＣＵ１００は、バス型ネットワークのノードとなっている。各ＥＣＵ１００がバス１０を介して送受信する差動信号は、ドミナントとレセッシブの２値で表されるビット単位の信号列で構成されている。バス１０は、一対の信号線１１と信号線１２とからなる２線式の通信路である。信号線１１の両端は、それぞれ終端抵抗を介して信号線１２の両端に接続されている。信号線１１と信号線１２との電位差が正か否かによって、送信信号ＴＸのドミナント又はレセッシブが表される。以下では、信号線１１の電位をＶＨとし、信号線１２の電位をＶＬとする。

各ＥＣＵは、同じ回路構成となっており、通信コントローラ１１０と、トランシーバ１２０とを備える。
通信コントローラ１１０は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備え、通信制御を実行する情報処理装置である。通信コントローラ１１０は、例えば、コンピュータシステムとしての機能が集約されたマイクロコントローラから構成されている。通信コントローラ１１０は、通信端子として、ＴＸ端子、ＰＳＥ端子、及びＲＸ端子を備える。各端子は、トランシーバ１２０の通信端子と接続されている。

トランシーバ１２０は、バス１０と通信コントローラ１１０との間のインターフェースとして機能する装置であり、トランスミッタ１３０とレシーバ１４０とを備える。
トランスミッタ１３０は、通信コントローラ１１０のＴＸ端子から出力される送信信号ＴＸを、信号線１１と信号線１２との電位差である差動信号Ｖｄｉｆｆに変換して、バス１０へ送信する。差動信号Ｖｄｉｆｆは、信号線１２の電位ＶＬを基準として、差動信号Ｖｄｉｆｆ＝電位ＶＨ−電位ＶＬとする。トランスミッタ１３０は、送信信号ＴＸがドミナントの場合には、差動信号Ｖｄｉｆｆが正の値となるようにバス１０を制御する。一方、トランスミッタ１３０は、送信信号ＴＸがレセッシブの場合には、差動信号Ｖｄｉｆｆが零以下の値となるようにバス１０を制御する。差動信号Ｖｄｉｆｆは、バス１０を介して他のＥＣＵ１００のレシーバ１４０へ伝わる。本実施形態では、送信信号ＴＸのＨレベルをドミナントとし、Ｌレベルをレセッシブとする。なお、トランスミッタ１３０の回路構成の詳細は後述する。

レシーバ１４０は、コンパレータから構成された周知の回路である。レシーバ１４０は、差動信号Ｖｄｉｆｆを受信し、差動信号Ｖｄｉｆｆと閾値Ｖｔｈｒとを比較して、差動信号Ｖｄｉｆｆがドミナントとレセッシブのどちらを表しているか判定する。本実施形態では、閾値Ｖｔｈｒを０．７Ｖとしている。そして、レシーバ１４０は、判定に応じた受信信号ＲＸを通信コントローラ１１０のＲＸ端子へ出力する。受信信号ＲＸは、ドミナントとレセッシブの２つの状態に対応した２値の信号である。

＜１−２．トランスミッタの構成＞
次に、トランスミッタ１３０の回路構成について、図２を参照して説明する。トランスミッタ１３０は、スイッチＴｒ１〜Ｔｒ４、ダイオードＤ１〜Ｄ４、ドライバＤＨ１，ＤＬ１，ＤＨ２，ＤＬ２、電源１３１及び論理回路１３５，１３６を備える。

スイッチＴｒ１，Ｔｒ４は、ＰＭＯＳトランジスタであり、スイッチＴｒ２，Ｔｒ３は、ＮＭＯＳトランジスタである。つまり、スイッチＴｒ１〜Ｔｒ４は、ゲート端子を制御端子とする電圧制御型のトランジスタである。スイッチＴｒ１とダイオードＤ１とダイオードＤ３とスイッチＴｒ３は、直列に接続されている。詳しくは、スイッチＴｒ１のドレイン端子とダイオードＤ１のアノード端子とが接続されており、ダイオードＤ１のカソード端子とダイオードＤ３のアノード端子とが接続されている。さらに、ダイオードＤ３のカソード端子とスイッチＴｒ３のドレイン端子とが接続されている。また、スイッチＴｒ４とダイオードＤ４とダイオードＤ２とスイッチＴｒ２も、直列に接続されている。詳しくは、スイッチＴｒ４のドレイン端子とダイオードＤ４のアノード端子とが接続されており、ダイオードＤ４のカソード端子とダイオードＤ２のアノード端子とが接続されている。さらに、ダイオードＤ２のカソード端子とスイッチＴｒ２のドレイン端子とが接続されている。

そして、スイッチＴｒ１のソース端子及びスイッチＴｒ４のソース端子は、電源１３１に接続されている。本実施形態において、電源１３１は５Ｖの直流電源である。スイッチＴｒ３のソース端子及びスイッチＴｒ２のソース端子は、アース１３９に接続されている。すなわち、スイッチＴｒ３，Ｔｒ２のソース端子は接地されている。また、ダイオードＤ１とダイオードＤ３の接続点ＰＨは信号線１１に接続されており、ダイオードＤ４とダイオードＤ２の接続点ＰＬは信号線１２に接続されている。すなわち、接続点ＰＨと接続点ＰＬの電位差が差動信号Ｖｄｉｆｆとなる。

ドライバＤＨ１は、スイッチＴｒ１のゲート端子に接続されており、送信信号ＴＸを入力として、スイッチＴｒ１を駆動する回路である。詳しくは、ドライバＤＨ１は、送信信号ＴＸがＨレベルのとき、スイッチＴｒ１のゲート端子に電圧を印加せず、送信信号ＴＸがＬレベルのとき、スイッチＴｒ１のゲート端子に電圧を印加する。つまり、スイッチＴｒ１は、送信信号ＴＸがドミナントのときオン状態となり、送信信号ＴＸがレセッシブのときオフ状態となる。

ドライバＤＬ１は、スイッチＴｒ２のゲート端子に接続されており、送信信号ＴＸを入力として、スイッチＴｒ１を駆動する回路である。詳しくは、ドライバＤＬ１は、送信信号ＴＸがＨレベルのとき、スイッチＴｒ２のゲート端子に電圧を印加し、送信信号ＴＸがＬレベルのとき、スイッチＴｒ２のゲート端子に電圧を印加しない。つまり、スイッチＴｒ２は、スイッチＴｒ１と同様に、送信信号ＴＸがドミナントのときオン状態となり、送信信号ＴＸがレセッシブのときオフ状態となる。

論理回路１３５，１３６は、送信信号ＴＸと通信フレームのフェーズＰＳＥを入力とする回路である。ＣＡＮ ＦＤプロトコルの通信フレームは、アービトレーションフェーズとデータフェーズの２つのフェーズで構成されている。アービトレーションフェーズは、従来のＣＡＮと同等のビットレート（例えば、５００ｋｂｐｓ）に設定されている。一方、データフェーズは、アービトレーションフェーズよりも高速の最大５Ｍｂｐｓまでのビットレートを設定可能である。アービトレーションフェーズでは、複数のＥＣＵ１００からの送信信号ＴＸが衝突した場合に調停を行い、データフェーズでは、調停勝ちしたＥＣＵ１００からの送信信号ＴＸを送信する。本実施形態では、フェーズＰＳＥのＬレベルをアービトレーションフェーズとし、Ｈレベルをデータフェーズとする。

論理回路１３５は、送信信号ＴＸがＬレベル且つフェーズＰＳＥがＨレベルのとき、出力がＬレベルとなり、それ以外のときは出力がＨレベルとなる。すなわち、論理回路１３５は、データフェーズで且つレセッシブの状態のときだけ、出力がＬレベルとなる。一方、論理回路１３６は、送信信号ＴＸがＬレベル且つフェーズＰＳＥがＨレベルのとき、出力がＨレベルとなり、それ以外のときは出力がＬレベルとなる。

ドライバＤＬ２は、論理回路１３５の出力を入力として、スイッチＴｒ３を駆動する回路である。ドライバＤＬ２は、スイッチＴｒ５、抵抗Ｒａ、コンデンサＣａ、電源１３２、及びパルス生成器１３３を備える。スイッチＴｒ５は、ＰＭＯＳトランジスタであり、ソース端子は電源１３２に接続されている。本実施形態において、電源１３２は５Ｖの直流電源である。抵抗ＲａとコンデンサＣａはＲＣ並列回路を構成しており、このＲＣ並列回路は、スイッチＴｒ５のドレイン端子とアース１３９との間に接続されている。そして、スイッチＴｒ５とＲＣ並列回路との接続点が、スイッチＴｒ３のゲート端子に接続されている。また、パルス生成器１３３は、スイッチＴｒ５のゲート端子と論理回路１３６の出力端子との間に接続されている。

パルス生成器１３３は、論理回路１３５の出力がＨレベルのときは、５Ｖの電圧をスイッチＴｒ５のゲート端子に印加し、論理回路１３５の出力がＬレベルときは、所定の時間幅の０ＶのパルスをスイッチＴｒ５のゲート端子に出力する。つまり、パルス生成器１３３は、論理回路１３５の出力がＬレベルのときに、所定の時間幅の間だけ、スイッチＴｒ５のゲート端子に電圧を印加しない。よって、データフェーズのレセッシブ期間において、ＯＶのパルスの時間幅の間だけ、スイッチＴｒ５がオン状態となり、ひいては、スイッチＴｒ３がオン状態となる。

ドライバＤＨ２は、論理回路１３６の出力を入力として、スイッチＴｒ４を駆動する回路である。ドライバＤＨ２は、スイッチＴｒ６、抵抗Ｒｂ、コンデンサＣｂ、及びパルス生成器１３４を備える。スイッチＴｒ６は、ＮＭＯＳトランジスタであり、ソース端子は接地されている。抵抗ＲｂとコンデンサＣｂはＲＣ並列回路を構成しており、このＲＣ並列回路は、電源１３１とスイッチＴｒ６のドレイン端子との間に接続されている。そして、スイッチＴｒ６とＲＣ並列回路との接続点が、スイッチＴｒ４のゲート端子に接続されている。また、パルス生成器１３４は、スイッチＴｒ６のゲート端子と論理回路１３６の出力端子との間に接続されている。

パルス生成器１３４は、論理回路１３６の出力がＬレベルのときは、スイッチＴｒ６のゲート端子に電圧を印加せず、論理回路１３６の出力がＨレベルのときは、所定の時間幅の５ＶのパルスをスイッチＴｒ６のゲート端子に出力する。よって、データフェーズのレセッシブ期間において、５Ｖのパルスの時間幅の間だけ、スイッチＴｒ６がオン状態となり、ひいては、スイッチＴｒ４がオン状態となる。

なお、本実施形態では、トランスミッタ１３０が差動通信回路に相当し、レシーバ１４０が受信回路に相当する。また、信号線１１が第１信号線、信号線１２が第２信号線に相当し、スイッチＴｒ１〜Ｔｒ４が、それぞれ第１〜第４スイッチに相当し、スイッチＴｒ５，Ｔｒ６がサブスイッチに相当する。また、ドライバＤＨ１，ＤＬ１が主駆動回路に相当し、ドライバＤＨ２，ＤＬ２が副駆動回路に相当する。また、電源１３１が第１電位に相当し、アース１３９が第２電位に相当する。さらに、パルス生成器１３３がタイマに相当し、１ビットの幅が、予め設定されたスイッチＴｒ１，Ｔｒ２のオフ状態の最短期間に相当する。

＜１−３．トランスミッタの動作＞
次に、トランスミッタ１３０の動作について、図３を参照して説明する。アービトレーションフェーズのドミナント期間では、スイッチＴｒ１，Ｔｒ２がオン状態、スイッチＴｒ３，Ｔｒ４がオフ状態となり、信号線１１の電位ＶＨは５Ｖ、信号線１２の電位ＶＬは０Ｖとなる。よって、差動信号Ｖｄｉｆｆは正の電位差を表す波形となる。また、アービトレーションフェーズのレセッシブ期間では、スイッチＴｒ１〜Ｔｒ４は全てオフ状態となり、信号線１１，１２の電位ＶＨ，ＶＬはいずれも２．５Ｖとなる。よって、差動信号Ｖｄｉｆｆは電位差零の波形となる。なお、ここでは、便宜上、スイッチＴｒ１〜Ｔｒ４及びダイオードＤ１〜Ｄ４の電圧降下分は考慮していない。

一方、データフェーズのドミナントン期間では、アービトレーションフェーズのドミナント期間と同様に、スイッチＴｒ１，Ｔｒ２がオン状態、スイッチＴｒ３，Ｔｒ４がオフ状態となり、電位ＶＨは５Ｖ、電位ＶＬは０Ｖとなる。

ここで、スイッチＴｒ１，Ｔｒ２をオン状態からオフ状態に切り替えると、バス１０がハイインピーダンス状態になり、図４に示すように、差動信号Ｖｄｉｆｆにリンギングが重畳する。リンギングが重畳すると、本来、閾値Ｖｔｈｒ未満となるべき差動信号Ｖｄｉｆｆが閾値Ｖｔｈｒを超えることが起こりうる。アービトレーションフェーズでは、ビットレートが低く、リンギングの発生時間に比べて、差動信号Ｖｄｉｆｆのレベル判定時間が十分に長い。そのため、リンギングが発生しても、安定した差動信号Ｖｄｉｆｆのレベル判定を行うことができる。しかしながら、データフェーズでは、ビットレートが高く、リンギングの発生時間に比べて、差動信号Ｖｄｉｆｆのレベル判定時間が十分に長くない。そのため、リンギングが発生すると、差動信号Ｖｄｉｆｆのレベル判定が不安定になる。

よって、データフェーズのレセッシブ期間では、スイッチＴｒ１，Ｔｒ２をオフ状態、スイッチＴｒ３，Ｔｒ４をオン状態にして、信号線１１の電位ＶＨよりも信号線１２の電位ＶＬを高くする。すなわち、データフェーズにおいて、ドミナント期間におけるバス１０の電圧印加状態を正バイアス状態とすると、レセッシブ期間ではバス１０を逆バイアス状態にする。これにより、図５に示すように、差動信号Ｖｄｉｆｆの波形には、負の方向にバイアスが掛かり、リンギング発生時でも閾値Ｖｔｈｒを超えることが抑制される。ただし、データフェーズのレセッシブ期間にバス１０に逆バイアスを掛けると、バス１０に駆動電流が流れるため、スイッチＴｒ１〜Ｔｒ４をオフ状態にする場合よりも消費電力が増加する。例えば、レセッシブ期間中、常にスイッチＴｒ３，Ｔｒ４の駆動能力を最大にし、バス１０に−５Ｖの逆バイアスを掛けると、ドミナント期間と同等の電力を消費することになる。そこで、安定したレベル判定を実現しつつ、消費電力を抑制するように、差動信号Ｖｄｉｆｆの波形を調整する。

＜１−４．差動信号波形の調整＞
次に、データフェーズのレセッシブ期間における、差動信号Ｖｄｉｆｆの波形の調整について説明する。差動信号Ｖｄｉｆｆの波形は、ドライバＤＬ２，ＤＨ２で調整する。図６に、差動信号Ｖｄｉｆｆ、スイッチＴｒ５のゲート電圧Ｖｇ５、及びスイッチＴｒ３のゲート電圧Ｖｇ３の波形を示す。ドライバＤＨ２は、ドライバＤＬ２と対称的な動作をする。よって、図示していないが、スイッチＴｒ６のゲート電圧Ｖｇ６、及びスイッチＴｒ４のゲート電圧Ｖｇ４の波形は、それぞれ、ゲート電圧Ｖｇ５及びゲート電圧Ｖｇ３の波形の上下を逆にした波形となる。ここでは、ドライバＤＬ２による差動信号Ｖｄｉｆｆの波形の調整についてのみ説明するが、ドライバＤＨ２はドライバＤＬ２と対称的な構成及び動作となっている。

パルス生成器１３３が出力するパルスの時間幅は、スイッチＴｒ５がオン状態となるオン期間となり、ひいては、スイッチＴｒ３がオン状態となるオン期間Ｔ１となる。よって、パルスの時間幅を長くすれば、オン期間Ｔ１が長くなり、図７に破線で示すように、差動信号Ｖｄｉｆｆの波形の底辺の長さが長くなる。つまり、パルスの時間幅を長くすると、差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎの継続時間が長くなる。

リンギングは、スイッチＴｒ１，Ｔｒ２をオン状態からオフ状態に切り替えた直後に発生し短期間で減衰する。そのため、スイッチＴｒ１，Ｔｒ２のオフ状態の間中、すなわち１ビットの幅の期間中、常時スイッチＴｒ３をオン状態にする必要はない。よって、ドライバＤＬ２は、オン期間Ｔ１が１ビットの幅よりも短くなるように、スイッチＴｒ３を駆動する。つまり、パルス生成器１３３は、１ビットの幅よりも短い時間幅のパルスを出力する。これにより、オン期間Ｔ１は、１ビットの幅よりも短い期間に調整され、オン期間Ｔ１を１ビットの幅とする場合と比べて、消費電力が低減される。

また、リンギングは徐々に減衰するので、差動信号Ｖｄｉｆｆを最小値Ｖｍｉｎから徐々に零に近づけるようにすると、最小値Ｖｍｉｎから急激に零にする場合と比べて、オン期間Ｔ１を短くしても、差動信号Ｖｄｉｆｆが閾値Ｖｔｈｒを超えることが抑制される。よって、ドライバＤＬ２は、抵抗ＲａとコンデンサＣａのＲＣ並列回路を備え、差動信号Ｖｄｉｆｆの大きさが徐々に零に近づくように、スイッチＴｒ３を駆動する。

スイッチＴｒ３をオン状態からオフ状態に切り替えると、コンデンサＣａに蓄積された電荷が抵抗Ｒａへ流れて消費される。これに伴い、図６に示すように、ゲート電圧Ｖｇ３は徐々に低下して、スイッチＴｒ３の駆動能力は徐々に低下する。その結果、差動信号Ｖｄｉｆｆの大きさは徐々に小さくなる。そして、ゲート電圧Ｖｇ３が閾値Ｖｔｈｇ以下になると、スイッチＴｒ３は完全にオフ状態になり、差動信号Ｖｄｉｆｆは零になる。つまり、図８に破線で示すように、抵抗Ｒａの抵抗値及びコンデンサＣａの容量値を変えると、スイッチＴｒ３をオン状態に切り替えてから完全にオフ状態になるまでの期間、すなわちスイッチＴｒ３のハーフオン期間Ｔ２は変化する。

リンギングの発生時間は、バス１０に接続するＥＣＵ１００の数等によって変化する。よって、通信システムの構成に応じて、オン期間Ｔ１及びハーフオン期間Ｔ２は適切な値に設定され、設定されたオン期間Ｔ１及びハーフオン期間Ｔ２が得られるように、パルス生成器１３３により生成されるパルスの時間幅、抵抗Ｒａの抵抗値及びコンデンサＣａの容量値が設定されている。

＜１−５．効果＞
以上詳述した第１実施形態によれば、以下の効果が得られる。
（１）データフェーズのレセッシブ期間において、１ビット幅よりも短い期間、バス１０に逆バイアスを掛けたことにより、差動信号Ｖｄｉｆｆが閾値Ｖｔｈｒを超えることを抑制しつつ、消費電力を抑制することができる。

（２）データフェーズのレセッシブ期間において、バス１０に逆バイアスを掛けた後、差動信号Ｖｄｉｆｆを徐々に零に近づけることによって、スイッチＴｒ３，Ｔｒ４のオン期間を更に短くし、消費電力を更に抑制することができる。

（３）ドライバＤＬ２，ＤＨ２がＲＣ並列回路を備え、スイッチＴｒ５，Ｔｒ６とＲＣ並列回路との接続点が、スイッチＴｒ３，Ｔｒ４のゲート端子に接続されている。これにより、スイッチＴｒ３，Ｔｒ４の駆動能力を徐々に低下させて、差動信号Ｖｄｉｆｆを徐々に零に近づけることができる。

（４）送信信号ＴＸ及びフェーズＰＳＥから、パルス生成器１３３，１３４により生成されるパルスの時間幅によって、スイッチＴｒ３，Ｔｒ４のオン期間Ｔ１を調整することができる。

[第２実施形態]
＜２−１．第１実施形態との相違点＞
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

第２実施形態では、スイッチＴｒ３，Ｔｒ４を駆動するドライバＤＬ２Ａ，ＤＨ２Ａが第１実施形態のドライバＤＬ２，ＤＨ２と異なる。図９に示すように、ドライバＤＬ２が、１パルスを生成するパルス生成器１３３を用いていたのに対して、ドライバＤＬ２Ａは、パルス生成器１３３の代わりに、信号生成器１３８を用いる。なお、図に示していないが、ドライバＤＨ２Ａも、同様に、パルス生成器１３４の代わりに、信号生成器を用いる点がドライバＤＨ２と異なる。

信号生成器１３８は、論理回路１３５のＬレベルの出力から、所定の生成期間に亘ってパルス幅変調信号（以下、ＰＷＭ信号）を生成する。すなわち、信号生成器１３８は、送信信号ＴＸとフェーズＰＳＥからＰＷＭ信号を生成する。信号生成器１３８は、論理回路１３５の出力がＨレベルのときは、スイッチＴｒ５のゲート端子に５Ｖを印加し、論理回路１５の出力がＬレベルのときは、ＰＷＭ信号を生成してスイッチＴｒ５のゲート端子に印加する。本実施形態では、信号生成器１３８がタイマに相当する。

＜２−２．差動信号波形の調整＞
次に、データフェーズのレセッシブ期間における、ドライバＤＬ２Ａ，ＤＨ２Ａによる差動信号Ｖｄｉｆｆの波形の調整について説明する。図１０に、第２実施形態における、差動信号Ｖｄｉｆｆ、ゲート電圧Ｖｇ５、ゲート電圧Ｖｇ３の波形を示す。第１実施形態と同様に、ゲート電圧Ｖｇ６及びゲート電圧Ｖｇ４の波形は、それぞれ、ゲート電圧Ｖｇ５及びゲート電圧Ｖｇ３の波形の上下を逆にした波形となる。また、ドライバＤＨ２ＡはドライバＤＬ２Ａと対称的な構成及び動作となっている。

図１０に示すように、スイッチＴｒ５のゲート端子にＰＷＭ信号を入力すると、ＰＷＭ信号はＲＣ並列回路で平滑化され、平滑化された平滑信号がスイッチＴｒ３のゲート端子に入力される。よって、図１１に破線で示すように、ＰＷＭ信号のデューティ比を高くすると、スイッチＴｒ３の駆動能力が高くなり、差動信号Ｖｄｉｆｆの大きさが大きくなる。つまり、ＰＷＭ信号のデューティ比を高くすると、差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎの大きさが大きくなり、消費電力は大きくなる。そこで、ドライバＤＬ２Ａは、最小値Ｖｍｉｎの大きさが、スイッチＴｒ１，Ｔｒ２がオン状態の時における差動信号Ｖｄｉｆｆの最大値の大きさよりも小さくなるように、スイッチＴｒ３を駆動する。

また、図１０に示すように、ＰＷＭ信号の生成期間は、スイッチＴｒ３のオン期間Ｔ１となる。ＰＷＭ信号の生成期間を長くすると、オン期間Ｔ１が長くなり、差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎの継続時間が長くなる。よって、ドライバＤＬ２Ａは、ＰＷＭ信号の生成期間を調整して、オン期間Ｔ１が１ビットの幅よりも短くなるように、スイッチＴｒ３を駆動する。

オン期間Ｔ１及び差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎは、通信システムの構成に応じて設定され、設定されたオン期間Ｔ１及び最小値Ｖｍｉｎが得られるように、ＰＷＭ信号の生成期間及びデューティ比が設定されている。図１２は、データフェーズのレセッシブ期間でのＣＡＮプロトコルの規格を示す。本実実施形態では、最小値Ｖｍｉｎは、ＣＡＮプロトコルの規格を満たすように、−０．５Ｖ以上で且つ０．０５Ｖ以下の値に設定されている。また、抵抗Ｒａの抵抗値及びコンデンサＣａの容量値は、ＰＷＭ信号を適切に平滑化できる値に設定されている。

＜２−３．効果＞
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１）〜（３）に加え、以下の効果が得られる。

（５）スイッチＴｒ３，Ｔｒ４の駆動能力を制限して、差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎの大きさを、スイッチＴｒ１，Ｔｒ２がオン状態の時における差動信号Ｖｄｉｆｆの最大値の大きさよりも小さくすることにより、消費電力を抑制することができる。

（６）データフェーズのレセッシブ期間において、差動信号の最小値Ｖｍｉｎを−０．５Ｖ以上且つ０．０５Ｖ以下の値とすることで、ＣＡＮプロトコルの規格を満たすことができる。

（７）ＰＷＭ信号の生成期間によって、スイッチＴｒ３，Ｔｒ４のオン期間Ｔ１を調整することができる。
（８）ＰＭＷ信号のデューティ比を調整することで、スイッチＴｒ３，Ｔｒ４の駆動能力を調整し、ひいては、差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎを所望の値とすることができる。

[他の実施形態]
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。

（ａ）上記第１実施形態において、オン期間Ｔ１だけが調整され、ハーフオン期間Ｔ２が調整されなくてもよい。この場合、ドライバＤＬ２，ＤＨ２は、ＲＣ並列回路を備えなくてもよいし、各スイッチはトランジスタでなくてもよい。

（ｂ）上記第１実施形態と上記第２実施形態を組み合わせ、オフ期間Ｔ１、ハーフオン期間Ｔ２、及び差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎを調整してもよい。この場合、ドライバＤＬ２Ａ，ＤＨ２Ａを用い、ＲＣ並列回路の抵抗値及び容量値を、所望のハーフオン期間Ｔ２となるように設定しておけばよい。

（ｃ）ドライバＤＬ２，ＤＨ２は、オン期間Ｔ１、ハーフオン期間Ｔ２を予め調整できる回路構成であれば、どのような回路構成であってもよい。また、ドライバＤＬ２Ａ，ＤＨ２Ａは、オン期間Ｔ１，差動信号Ｖｄｉｆｆの最小値Ｖｍｉｎを予め調整できる回路構成であれば、どのような回路構成であってもよい。

（ｄ）上記各実施形態に係るトランスミッタ１３０は、ＣＡＮプロトコル以外の通信規格の差動通信に適用してもよい。例えば、上記各実施形態に係るトランスミッタ１３０は、１ビットの期間中に、ＨレベルとＬレベルが切り替わる差動信号を送信する通信に適用してもよい。この場合、オン期間Ｔ１は、予め設定されたスイッチＴｒ１，Ｔｒ２のオフ状態の最短期間よりも短くなるように設定すればよい。

（ｅ）上記各実施形態において、差動通信回路は、トランスミッタ１３０及びレシーバ１４０を含むトランシーバ１２０としてもよい。
（ｆ）上記各実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。

（ｇ）上述した差動送信回路の他、当該差動送信回路を構成要素とする差動通信システム等、種々の形態で本発明を実現することもできる。

１１，１２…信号線、１３０…トランスミッタ、１３１…電源、１３９…アース、ＤＨ１，ＤＨ２，ＤＨ２Ａ，ＤＬ１，ＤＬ２，ＤＬ２Ａ…ドライバ。

Claims (6)

1. 送信信号に応じて一対の信号線の電位差を切り替える差動通信回路であって、
   前記一対の信号線のうちの第１信号線（１１）と第１電位（１３１）との間に設けられた第１スイッチ（Ｔｒ１）と、
   前記一対の信号線のうちの第２信号線（１２）と前記第１電位よりも低電位に設定された第２電位（１３９）との間に設けられた第２スイッチ（Ｔｒ２）と、
   前記第１信号線と前記第２電位との間に設けられた第３スイッチ（Ｔｒ３）と、
   前記第２信号線と前記第１電位との間に設けられた第４スイッチ（Ｔｒ４）と、
   前記第１スイッチ及び前記第２スイッチを駆動する主駆動回路（ＤＨ１，ＤＬ１）と、
   前記主駆動回路により前記第１スイッチ及び前記第２スイッチがオン状態からオフ状態へ切り替えられた時に、前記第３スイッチ及び前記第４スイッチをオフ状態からオン状態へ切り替え、前記第３スイッチ及び前記第４スイッチのオン状態の期間が、予め設定された前記第１スイッチ及び前記第２スイッチのオフ状態の最短期間よりも短くなるように、前記第３スイッチ及び前記第４スイッチを駆動する副駆動回路（ＤＨ２，ＤＬ２）と、を備え、
   前記第３スイッチ及び前記第４スイッチはトランジスタであり、
   前記副駆動回路は、抵抗（Ｒａ，Ｒｂ）とコンデンサ（Ｃａ，Ｃｂ）との並列回路と、前記並列回路と所定電位との間に直列に接続されているサブスイッチ（Ｔｒ５，Ｔｒ６）と、を有し、
   前記第３スイッチ及び前記第４スイッチは、電圧制御型のトランジスタであり、
   前記第３スイッチ及び前記第４スイッチの制御端子は、前記サブスイッチと前記並列回路との接続点に接続されている、
   差動通信回路。
2. 送信信号に応じて一対の信号線の電位差を切り替える差動通信回路であって、
   前記一対の信号線のうちの第１信号線（１１）と第１電位（１３１）との間に設けられた第１スイッチ（Ｔｒ１）と、
   前記一対の信号線のうちの第２信号線（１２）と前記第１電位よりも低電位に設定された第２電位（１３９）との間に設けられた第２スイッチ（Ｔｒ２）と、
   前記第１信号線と前記第２電位との間に設けられた第３スイッチ（Ｔｒ３）と、
   前記第２信号線と前記第１電位との間に設けられた第４スイッチ（Ｔｒ４）と、
   前記第１スイッチ及び前記第２スイッチを駆動する主駆動回路（ＤＨ１，ＤＬ１）と、
   前記主駆動回路により前記第１スイッチ及び前記第２スイッチがオン状態からオフ状態へ切り替えられた時に、前記第３スイッチ及び前記第４スイッチをオフ状態からオン状態へ切り替え、前記第３スイッチ及び前記第４スイッチのオン状態の期間が、予め設定された前記第１スイッチ及び前記第２スイッチのオフ状態の最短期間よりも短くなるように、前記第３スイッチ及び前記第４スイッチを駆動する副駆動回路（ＤＨ２，ＤＬ２）と、を備え、
   前記第３スイッチ及び前記第４スイッチはトランジスタであり、
   前記副駆動回路は、前記送信信号を用いてパルス幅変調信号を生成し、生成した前記パルス幅変調信号を平滑化した平滑信号を前記第３スイッチ及び前記第４スイッチの制御端子に入力することにより、前記第１スイッチ及び前記第２スイッチがオフ状態のときの前記一対の信号線の電位差の大きさが、前記第１スイッチ及び前記第２スイッチがオン状態のときの前記電位差の大きさよりも小さくなるように、前記第３スイッチ及び前記第４スイッチを駆動するものであり、
   前記パルス幅変調信号のデューティ比は、前記第３スイッチ及び前記第４スイッチの駆動能力に対応する前記電位差を所望の大きさとする値に設定されている、
   差動通信回路。
3. 送信信号に応じて一対の信号線の電位差を切り替える差動通信回路であって、
   前記一対の信号線のうちの第１信号線（１１）と第１電位（１３１）との間に設けられた第１スイッチ（Ｔｒ１）と、
   前記一対の信号線のうちの第２信号線（１２）と前記第１電位よりも低電位に設定された第２電位（１３９）との間に設けられた第２スイッチ（Ｔｒ２）と、
   前記第１信号線と前記第２電位との間に設けられた第３スイッチ（Ｔｒ３）と、
   前記第２信号線と前記第１電位との間に設けられた第４スイッチ（Ｔｒ４）と、
   前記第１スイッチ及び前記第２スイッチを駆動する主駆動回路（ＤＨ１，ＤＬ１）と、
   前記主駆動回路により前記第１スイッチ及び前記第２スイッチがオン状態からオフ状態へ切り替えられた時に、前記第３スイッチ及び前記第４スイッチをオフ状態からオン状態へ切り替え、前記第３スイッチ及び前記第４スイッチのオン状態の期間が、予め設定された前記第１スイッチ及び前記第２スイッチのオフ状態の最短期間よりも短くなるように、前記第３スイッチ及び前記第４スイッチを駆動する副駆動回路（ＤＨ２，ＤＬ２）と、を備え、
   前記副駆動回路は、前記送信信号を入力とするタイマを用いて、前記第３スイッチ及び前記第４スイッチのオン状態の期間を調整する、
   差動通信回路。
4. 前記副駆動回路は、前記第１スイッチ及び前記第２スイッチがオフ状態のときの前記一対の信号線の電位差の大きさが徐々に零に近づくように、前記第３スイッチ及び前記第４スイッチを駆動する、請求項１に記載の差動通信回路。
5. 前記副駆動回路は、前記電位差の大きさを０．５Ｖ以内に制御する、請求項２に記載の差動通信回路。
6. さらに、前記送信信号を受信する受信回路（１４０）を備える、請求項１〜５のいずれか１項に記載の差動通信回路。

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