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JP6698486B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。特に、シリコン系半導体及び酸化物半導体を用いた表示装置に関する。
液晶表示装置に用いられている低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）は高いキャリア移動度を有することから、現在の中小型表示装置に広く用いられている技術となっている。有機ＥＬ表示装置においても、ＬＴＰＳ技術を基礎としてアレイ工程の開発が進められてきた。
しかし、エキシマレーザアニール（ＥＬＡ）工程において、十分にムラの少ないＬＴＰＳ層を形成することは困難である。ＬＴＰＳのムラに起因する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）特性のばらつきは、有機ＥＬ表示装置の輝度ムラ等の原因となってしまう。
そこで、周辺回路や画素内に補正回路を形成して、でＴＦＴ特性のばらつきを低減したりするような対策が行われている。また、ＥＬＡ工程において、レーザを多数回重ねて照射するような対策も行われている。しかし、これらのような対策は、装置コスト、レーザの材料コスト等の面において課題がある。
そこで、消費電力低減やトランジスタ特性のばらつき対策のため、駆動能力が高いとされる多結晶シリコンで作製されるトランジスタのみでなく、特性ばらつきが小さいことが期待される透明アモルファス酸化物半導体を用いたトランジスタが研究されている。
例えば特許文献１には、一つの画素に二以上のトランジスタを有し、二以上のトランジスタは、チャネル半導体層が多結晶シリコンである第１トランジスタと、チャネル半導体層が酸化物半導体である第２トランジスタとを含む表示装置が開示されている。
特開２０１５−２２５１０４号公報
つまり、特許文献１に記載された発明は、一画素において、チャネル半導体層が多結晶シリコンである第１トランジスタと、チャネル半導体層が酸化物半導体である第２トランジスタが混載されている。
しかしながら、特許文献１には、複数の画素回路に加え、それらを駆動する駆動回路を含めた回路において、チャネル半導体層が異なる半導体材料であるトランジスタが混載される技術は開示されていない。
そこで本発明は、複数の画素回路に加え、それらを駆動する駆動回路を含めた回路において、チャネル半導体層が異なる半導体材料であるトランジスタを混載することによって、表示特性が改善され、製造コストが低減された表示装置を提供することを目的の一つとする。
本発明の一実施形態に係る表示装置は、基板と、前記基板の一表面に配列された複数の画素とを備え、前記複数の画素の各々は、発光素子、駆動トランジスタ、選択トランジスタ及び保持容量を含み、前記駆動トランジスタは、ボトムゲート構造を有し、前記駆動トランジスタの半導体層は、第１半導体を含み、前記保持容量は、第１電極及び第２電極を有し、前記第１電極は前記駆動トランジスタのゲートと共通であり、前記第２電極は前記第１電極より下層に配置され、第２半導体を含むことを特徴とする。
本発明の一実施形態に係る表示装置の概略構成を説明する斜視図である。 本発明の一実施形態に係る表示装置の回路構成を説明する回路図である。 本発明の一実施形態に係る表示装置の画素が有する画素回路の回路構成を説明する回路図である。 本発明の一実施形態に係る表示装置の画素の構成を説明する平面図である。 本発明の一実施形態に係る表示装置の画素の構成を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の画素の構成を説明する平面図である。 本発明の一実施形態に係る表示装置の画素の構成を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。
以下、図面を参照して、本発明の幾つかの実施形態による表示装置について詳細に説明する。なお、本発明の表示装置は以下の実施形態に限定されることはなく、種々の変形を行ない実施することが可能である。全ての実施形態においては、同じ構成要素には同一符号を付して説明する。また、図面の寸法比率は、説明の都合上、実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。
＜第１実施形態＞
［外観の構成］
図１は、本実施形態に係る表示装置１００の外観の構成を説明する斜視図である。図１を用いて、本実施形態に係る表示装置１００の外観の構成について説明する。
本実施形態に係る表示装置１００は、アレイ基板１０２と、対向基板１０６とを有している。
アレイ基板１０２は、少なくとも第１基板１０４、複数の画素１１０、周辺回路及び複数の接続端子１１２を有している。
第１基板１０４は、その一表面に表示領域１０４ａ、端子領域１０４ｂ及び周辺回路領域１０４ｃが配置される。第１基板１０４は、複数の画素１１０の支持体としての役割を果たす。第１基板１０４の材料としては、ガラス基板、アクリル樹脂基板、アルミナ基板、ポリイミド基板等を用いることができる。第１基板１０４は、可撓性を有する基板であってもよい。可撓性を有する基板としては、樹脂材料が用いられる。樹脂材料としては、繰り返し単位にイミド結合を含む高分子材料を用いるのが好ましく、例えば、ポリイミドが用いられる。具体的には、第１基板１０４として、ポリイミドをシート状に成形したフィルム基板が用いられる。
複数の画素１１０は、第１基板１０４の一表面に配列されている。複数の画素が配列される領域が表示領域１０４ａに相当する。本実施形態においては、複数の画素１１０は、行列状に配列されている。複数の画素１１０の配列数は任意である。例えば、行方向にｍ個、列方向にｎ個の画素１１０が配列される（ｍ及びｎは整数）。複数の画素１１０の各々は、図１には示されていないが、後述するように、少なくとも駆動トランジスタ１３２、選択トランジスタ１３４、発光素子１３６及び保持容量１３８を有する画素回路１３０から構成される（図３）。
周辺回路は、第１基板１０４の一表面に配置されている。周辺回路が配置される領域が周辺回路領域１０４ｃに相当する。周辺回路は、複数の画素１１０の各々に設けられた画素回路１３０を駆動し、複数の画素１１０の発光を制御する。
複数の接続端子１１２は、第１基板１０４の一端部、且つ対向基板１０６の外側に配置されている。複数の接続端子が配置される領域が端子領域１０４ｂに相当する。複数の接続端子１１２には、映像信号を出力する機器や電源などと表示装置１００とを接続する配線基板（図示せず）が接続される。配線基板と接続される複数の接続端子１１２との接点は、外部に露出している。
対向基板１０６は、第２基板１０８を有している。第２基板１０８は、第１基板１０４と同様の基板を用いてもよい。第２基板１０８は、表示領域１０４ａの上面に、第１基板１０４と対向するように設けられている。第２基板１０８は表示領域１０４ａを囲むシール材１７０によって、第１基板１０４に固定されている。第１基板１０４に配置された表示領域１０４ａは、第２基板１０８とシール材１７０とによって封止されている。尚、第１基板１０２と第２基板１０８の固定には必ずしもシール材１７０を用いなくてもよく他の手段でも構わない。例えば粘着性を有する充填材などの使用が考えられ、この場合表示領域１０４ａは、第２基板１０８と粘着性を有する充填材で封止されることになる。もちろん他の方法でもよい。
尚、本実施形態に係る表示装置１００は前述のような第２基板１０８を有しているが、板状の部材に限定されず、フィルム基材、樹脂等がコーティングされた封止基材に置換えられてもよい。
対向基板１０６は、図示はしないが、カラーフィルタ、遮光層、偏光板、位相板等を更に有していてもよい。カラーフィルタは、複数の画素１１０の各々に対向した位置に配置される。遮光層（ブラックマトリクスとも呼ばれる）は、複数の画素１１０の各々を区画する位置に配置される。偏光板及び位相板は、複数の画素１１０を覆い、対向基板１０６の外側表面に配置される。偏光板及び位相板は、表示装置１００に入射した外光が、画素電極で反射することによる視認性の劣化を抑制するために配置される。
以上、本実施形態に係る表示装置１００の外観の構成について説明した。次いで、図面を参照して本実施形態に係る表示装置１００の回路構成について説明する。
［回路構成］
図２は、本実施形態に係る表示装置１００の回路構成を説明する回路図である。図３は、本実施形態に係る表示装置１００の複数の画素１１０の各々が有する画素回路１３０の回路構成を説明する回路図である。
本実施形態に係る表示装置１００は、周辺回路と、複数の画素回路１３０と、複数の走査信号線１４０と、複数の映像信号線１４２とを備えている。
周辺回路は、複数の画素１１０の各々に設けられた画素回路１３０を駆動し、複数の画素１１０の発光を制御する。周辺回路は、制御回路１２０、走査線駆動回路１２２、映像線駆動回路１２４、駆動電源回路１２６及び基準電源回路１２８を含む。
尚、周辺回路が有するトランジスタの半導体層は、第２半導体を含んでいる。第２半導体の具体的な材料については後述する（段落［００４０］）。
制御回路１２０は、走査線駆動回路１２２、映像線駆動回路１２４、駆動電源回路１２６及び基準電源回路１２８の動作を制御する。
走査線駆動回路１２２は、複数の走査信号線１４０に接続されている。複数の走査信号線１４０は、複数の画素１１０の水平方向の並び（画素行）毎に設けられている。走査線駆動回路１２２は、制御回路１２０から入力されるタイミング信号に応じて複数の走査信号線１４０を順番に選択する。
映像線駆動回路１２４は、複数の映像信号線１４２に接続されている。複数の映像信号線１４２は、複数の画素１１０の垂直方向の並び（画素列）毎に設けられている。映像線駆動回路１２４は、制御回路１２０から映像信号を入力され、走査線駆動回路１２２による走査信号線１４０の選択に合わせて、選択された画素行の映像信号に応じた電圧を複数の映像信号線１４２の各々を介して書き込む。
駆動電源回路１２６は、画素列毎に設けられた駆動電源線１４４に接続されている。駆動電源回路１２６は、選択された画素行の画素１１０を発光させる電流を供給する。
基準電源回路１２８は、複数の画素１１０に共通して設けられた基準電源線１４６に接続されている。基準電源回路１２８は、発光素子１３６のカソード電極を構成する共通電極に定電位を与える。
次いで、図３を用いて複数の画素回路１３０の各々の回路構成について説明する。尚、以下で説明する画素回路１３０の回路構成は一例であって、これに限定されるものではない。
複数の画素回路１３０の各々は、少なくとも駆動トランジスタ１３２、選択トランジスタ１３４、発光素子１３６及び保持容量１３８を含む。
駆動トランジスタ１３２は、発光素子１３６に接続され、発光素子１３６の発光輝度を制御するトランジスタである。駆動トランジスタ１３２は、ゲート−ソース間電圧によってドレイン電流が制御される。駆動トランジスタ１３２は、ゲートが選択トランジスタ１３４のドレインに接続され、ソースが駆動電源線１４４に接続され、ドレインが発光素子１３６の陽極に接続されている。駆動トランジスタ１３２の半導体層１３２ｄは、第１半導体を含んでいる。第１半導体の具体的な材料については後述する。
選択トランジスタ１３４は、オンオフ動作により、映像信号線１４２と駆動トランジスタ１３２のゲートとの導通状態を制御するトランジスタである。選択トランジスタ１３４は、ゲートが走査信号線１４０に接続され、ソースが映像信号線１４２に接続され、ドレインが駆動トランジスタ１３２のゲートに接続されている。選択トランジスタ１３４の半導体層１３４ｄは、駆動トランジスタ１３２と同様に第１半導体を含んでいる。第１半導体の具体的な材料については後述する。
つまり、本実施形態においては、周辺回路を構成するトランジスタが有する半導体（第２半導体）と、選択トランジスタ１３４及び駆動トランジスタ１３２が有する半導体（第１半導体）とは異なる材料である。
発光素子１３６は、陽極が駆動トランジスタ１３２のドレインに接続され、陰極が基準電源線１４６に接続されている。
保持容量１３８は、駆動トランジスタ１３２のゲート−ドレイン間に接続される。保持容量１３８は、駆動トランジスタ１３２のゲート−ドレイン間電圧を保持する。
以上、本実施形態に係る表示装置１００の周辺回路の回路構成及び複数の画素１１０の各々が有する画素回路１３０の回路構成について説明した。ここで、周辺回路を構成するトランジスタ、画素回路１３０を構成する駆動トランジスタ１３２及び選択トランジスタ１３４に要求される特性について説明する。更に、第１半導体及び第２半導体の具体的な材料について説明する。周辺回路を構成するトランジスタ、画素回路１３０を構成する駆動トランジスタ１３２及び選択トランジスタ１３４は、それぞれ要求される特性が異なる。
周辺回路が有するトランジスタは、周辺回路が、額縁の幅、消費電力化等に関する制約条件を満たすために、キャリア移動度が高く、ＣＭＯＳを形成することが可能であることが好ましい。そこで、本実施形態においては、周辺回路を構成するトランジスタが有する第２半導体としては、多結晶シリコンを用いる。
駆動トランジスタ１３２は、飽和状態で駆動する。そのため、オン状態でのばらつきの小さい飽和特性を有することが好ましい。更に、一定以上のチャネル長を有することが望ましい。駆動トランジスタ１３２のチャネル長が短すぎると、所謂短チャネル効果に起因するばらつきが顕在化してしまう。
そこで、駆動トランジスタ１３２が有する第１半導体としては、可能な限りオン状態のばらつきを抑えることができる半導体が好ましい。本実施形態においては、第１半導体として酸化物半導体を用いる。第１半導体として多結晶シリコンを用いると、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌ）の際のレーザ照射に起因するばらつきが生じてしまうが、第１半導体として酸化物半導体を用いることによってこの問題を回避することができる。
選択トランジスタ１３４は、良好なスイッチング特性を有することが望まれる。つまり、オン状態での電流値が大きく、オフ状態での電流値が小さい程好ましい。
そこで、選択トランジスタ１３４が有する第１半導体としては、選択トランジスタ１３４のオフ状態におけるリーク電流を極力抑制できる材料を用いることが好ましい。本実施形態においては、第１半導体として、前述のように酸化物半導体を用いる。酸化物半導体を用いたトランジスタは、オフ状態におけるリーク電流が、シリコン系の半導体を用いたトランジスタに比べて十分に小さいことが知られている。
これによって、選択トランジスタ１３４は、オフ状態におけるリーク電流を低減することができる。これにより、図３で示す画素回路１３０を参照すれば、選択トランジスタ１３４がオフ状態においても、保持容量１３８の電荷がソース−ドレイン間のリーク電流によって消失することを抑制することができる。
次いで、図面を参照して本実施形態に係る表示装置１００が有する複数の画素１１０の各々の構成について詳細に説明する。
［画素の構成］
図４は、本実施形態に係る表示装置１００が有する画素１１０の構成を説明する平面図である。図５は、本実施形態に係る表示装置１００が有する画素１１０の構成を説明する断面図である。図５は、図４のＡ−Ａ´間及びＢ−Ｂ´間の断面を示している。
本実施形態に係る表示装置１００は、第１基板１０４と、複数の画素１１０とを備えている。
第１基板の一表面には、表示領域１０４ａ、端子領域１０４ｂ及び周辺回路領域１０４ｃが配置されている。第１基板１０４に用いることができる材料の例は、外観の構成の説明の際に説明した。
複数の画素１１０は、第１基板１０４の一表面に配列されている。複数の画素１１０が配列される領域が表示領域１０４ａに相当する。複数の画素１１０の各々は、少なくとも、発光素子１３６、駆動トランジスタ１３２、選択トランジスタ１３４、保持容量１３８、第１コンタクト電極１７４ａ、第２コンタクト電極１７４ｂを含んでいる。
保持容量１３８は、第１絶縁層１５２の上に配置されている。第１絶縁層１５２は、第１基板１０４の一方の面に、少なくとも表示領域１０４ａに亘って配置される。第１絶縁層１５２は、第１基板１０４が含有する不純物等の異物が、複数の画素１１０の各々に侵入することを防止する。第１絶縁層１５２の材料としては、無機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン等を用いることができる。または、これらを組み合わせた積層構造としてもよい。
保持容量１３８は、第１電極１３８ａ及び第２電極１３８ｂを有している。第１電極１３８ａは駆動トランジスタ１３２のゲート１３２ａと共通である。第２電極１３８ｂは第１電極１３８ａより下層に配置されている。第２電極１３８ｂの材料としては、第２半導体を含む。第２半導体は、本実施形態においては、前述のように多結晶シリコンである。第２半導体としては、容量の一方の電極を担うため、キャリアの移動度が高く、キャリア密度が高いことが好ましい。本実施形態において、第２電極は、多結晶シリコンに対してリン（Ｐ）等の不純物が高濃度に注入され、ｎ型の導電性が付与されている。以下では、第２半導体を多結晶シリコンと呼称して説明する場合がある。
保持容量１３８は、第１電極１３８ａ及び第２電極１３８ｂが第２絶縁層１５４を挟持することによって形成されている。第２絶縁層１５４は、層構造においては、第１電極及び第２電極に挟持されている。また、第２絶縁層１５４は、平面構造においては、少なくとも表示領域１０４ａに亘って配置されている。第２絶縁層１５４の材料としては、前述した第１絶縁層１５２と同様の材料を用いてもよい。
駆動トランジスタ１３２は、半導体層の下方にゲート絶縁層を介してゲートが配置される、所謂ボトムゲート構造を有している。駆動トランジスタ１３２の半導体層１３２ｄは、第１半導体を含んでいる。第１半導体は、本実施形態においては、前述のように酸化物半導体である。以下では、第１半導体を酸化物半導体と呼称して説明する場合がある。駆動トランジスタ１３２のゲート１３２ａは、保持容量１３８の第１電極１３８ａと共通である。
駆動トランジスタ１３２のゲート絶縁層は、第３絶縁層１５６である。第３絶縁層１５６は、層構造については、保持容量１３８の上層に配置されている。また、第３絶縁層１５６は、平面構造については、表示領域１０４ａに亘って配置されている。第３絶縁層１５６は、駆動トランジスタ１３２及び選択トランジスタ１３４のゲート絶縁層として機能する。第３絶縁層１５６の材料としては、前述した第１絶縁層１５２と同様の材料を用いてよい。
図４からわかるように、駆動トランジスタ１３２のチャネル領域は、平面視において、第２電極１３８ｂと重畳する領域を有する。ここで、チャネル領域とは、半導体層とゲート絶縁層との界面において、キャリアが蓄積され、チャネルが形成される領域である。本実施形態においては、駆動トランジスタ１３２のチャネル領域は、平面視において、第２電極１３８ｂが占める領域を全て含んでいる。
つまり、駆動トランジスタ１３２及び保持容量１３８は、層構造においては異なる層に配置され、平面視においては重畳する領域に配置されている。このような構成を有することによって、一画素内に配置される素子が占める面積を低減することができる。これによって、一画素のサイズを縮小し、高精細な表示装置１００を提供することができる。
また、図４からわかるように、駆動トランジスタ１３２のゲート１３２aは、ジャンパ配線１４８に接続されている。ジャンパ配線１４８は、第４絶縁層１５８の上に配置され、駆動トランジスタ１３２のゲート１３２aと選択トランジスタ１３４のドレイン１３４ｃとを接続する。駆動トランジスタ１３２のソース１３２ｂは、駆動電源線１４４に接続されている。駆動電源線１４４は、第４絶縁層１５８の上に配置されている。駆動トランジスタ１３２のドレイン１３２ｃは、画素電極１６４に接続されている。画素電極１６４は、平坦化絶縁層１６０の上に配置されている。
選択トランジスタ１３４は、半導体層の下方にゲート絶縁層を介してゲートが配置される、所謂ボトムゲート構造を有している。選択トランジスタ１３４の半導体層１３４ｄは、第１半導体（酸化物半導体）を含んでおり、駆動トランジスタ１３２の半導体層１３２ｄと同じ層に配置されている。製造工程においては、選択トランジスタ１３４の半導体層１３４ｄと、駆動トランジスタ１３２の半導体層１３２ｄとは、同一のフォトリソグラフィ工程によって同時に形成されてもよい。
更に、選択トランジスタ１３４のゲート１３４ａは、駆動トランジスタ１３２のゲート１３２ａと同じ層に配置されている。つまり、選択トランジスタ１３４のゲート１３４ａは、保持容量１３８の第１電極１３８ａと同じ層に配置されているともいえる。
図４からわかるように、選択トランジスタ１３４のゲート１３４aは、走査信号線１４０から延びている。走査信号線１４０は、第２絶縁層１５４の上に配置されている。つまり、走査信号線１４０は、選択トランジスタ１３４のゲート１３４ａを兼ねる。選択トランジスタ１３４のソース１３４ｂは、映像信号線１４２に接続されている。映像信号線１４２は、第４絶縁層１５８の上に配置されている。選択トランジスタ１３４のドレイン１３４ｃは、ジャンパ配線１４８に接続されている。ジャンパ配線１４８は、第４絶縁層１５８の上に配置され、駆動トランジスタ１３２のゲート１３２aと選択トランジスタ１３４のドレイン１３４ｃとを接続するために設けられている。第４絶縁層１５８は、層構造については、駆動トランジスタ１３２及び選択トランジスタ１３４の上層に配置されている。また、第４絶縁層１５８は、平面構造については、表示領域１０４ａに亘って配置されている。第４絶縁層１５８の材料としては、前述した第１絶縁層１５２と同様の材料を用いてよい。
第１コンタクト電極１８４ａは、駆動トランジスタ１３２よりも上層から駆動トランジスタ１３２のソース１３２ｂに到達する第１コンタクトホール１８２ａに設けられている。第１コンタクトホール１８２ａは、平面視において駆動トランジスタ１３２のソース１３２ｂに重畳する位置に設けられ、第４絶縁層１５８を貫通する。第１コンタクト電極１７４ａは、駆動トランジスタ１３２のソース１３２ｂに接続される。これによって、電源電位線及び駆動トランジスタ１３２のソース１３２ｂが接続される。
第２コンタクト電極１８４ｂは、駆動トランジスタ１３２よりも上層から第２電極１３８ｂに到達する第２コンタクトホール１８２ｂに設けらている。第２コンタクトホール１８２ｂは、平面視において駆動トランジスタ１３２のドレイン１３２ｃに重畳する位置に設けられ、第４絶縁層１５８、駆動トランジスタ１３２のドレイン１３２ｃ、第３絶縁層１５６及び第２絶縁層１５４を貫通する。これによって、第２コンタクト電極１７４ｂは、駆動トランジスタ１３２のドレイン１３２ｃ及び第２電極１３８ｂに接続される。これによって、駆動トランジスタ１３２のドレイン１３２ｃ及び保持容量１３８の第２電極１３８ｂが接続される。ここで、第２コンタクト電極１８４ｂは、ドレイン１３２ｃを貫通する開口部の側壁のみならず、当該開口部の端部周辺の表面にも接触する。これによって、駆動トランジスタ１３２のドレイン１３２ｃとコンタクト電極１８４ｂとの電気的な接触不良を抑えることができる。
ここで、第１コンタクトホール１８２ａ及び第２コンタクトホール１８２ｂはそれらの深さが異なるが、同一のフォトリソグラフィ工程によって同時に形成することができる。駆動トランジスタ１３２のドレイン１３２ｃをフォトリソグラフィ工程によって形成する際に、第２コンタクトホール１８２ｂを形成する位置に開口部を有するレイアウトとしておけばよい。または、駆動トランジスタ１３２のドレイン１３２ｃをフォトリソグラフィ工程によって形成する際に、端部が第２コンタクトホール１８２ｂを形成する位置に接するレイアウトとしておけばよい。これによって、第１コンタクトホール１８２ａについては駆動トランジスタ１３２のソース１３２ｂがエッチストッパとなり、第２コンタクトホール１８２ｂについては保持容量１３８の第２電極１３８ｂがエッチストッパとなる。
尚、第４絶縁層１５８上に、第２コンタクト電極１８４ｂから第３電極１３８ｃが延びている。第３電極１３８ｃは、図４に示すように、保持容量１３８の第２電極１３８ｂと重畳する領域を有する。本実施形態においては、第３電極１３８ｃは、平面視において第２電極１３８ｂが占める領域を覆っている。これによって、第３電極１３８ｃと第２電極１３８ｂとによって、容量を更に形成することができる。
発光素子１３６は、平坦化絶縁層１６０の上に設けられる。発光素子１３６は、自発光型の発光素子である。自発光型の発光素子としては、例えば有機ＥＬ発光素子を用いることができる。有機ＥＬ発光素子は、画素電極１６４、共通電極１６６及び発光層１６８を有している。
画素電極１６４は、複数の画素１１０の各々に対して配置されている。画素電極１６４の材料としては、発光層１６８で発生した光を共通電極１６６側に反射させるために、反射率の高い金属層を含むことが好ましい。反射率の高い金属層としては、例えば銀（Ａｇ）を用いることができる。
更に、前述の反射率の高い金属層に加え、透明導電層が積層されてもよい。透明導電層としては、例えばＩＴＯ（酸化スズ添加酸化インジウム）やＩＺＯ（酸化インジウム・酸化亜鉛）等を用いることが好ましい。また、それらの任意の組み合わせを用いてもよい。
共通電極１６６は、複数の画素１１０に亘って配置されている。共通電極１６６の材料としては、発光層１６８で発生した光を透過させるために、透光性を有し、且つ導電性を有する材料が好ましい。共通電極１６６の材料としては、例えばＩＴＯ（酸化スズ添加酸化インジウム）やＩＺＯ（酸化インジウム・酸化亜鉛）等が好ましい。又は、共通電極１６６として、出射光が透過できる程度の膜厚を有する金属層を用いても良い。尚、共通電極１６６は本実施例のように全画素を覆う配置ではなく複数の画素１１０で共有する複数のブロックに分割されていてもよく、各々の画素１１０毎に独立して設けられてもよい。
発光層１６８は、画素電極１６４及び共通電極１６６に挟持されて配置されている。発光層１６８の材料は、電流が供給されると発光する有機ＥＬ材料である。有機ＥＬ材料としては、低分子系又は高分子系の有機材料を用いることができる。低分子系の有機材料を用いる場合、発光層１６８は発光性の有機材料に加え、発光性の有機材料を挟持するように正孔注入層や電子注入層、更に正孔輸送層や電子輸送層等を含んで構成される。
平坦化絶縁層１６０は、第４絶縁層１５８の上に配置される。平坦化絶縁層１６０は、下層に配置された各種トランジスタや配線等に起因する凹凸を平坦化するために設けられる。平坦化絶縁層１６０の材料としては、有機絶縁材料を用いることができる。有機絶縁材料としては、アクリル樹脂、ポリイミド樹脂等を用いることができる。
隣接する２つの画素１１０間には、バンク１６２が設けられている。バンク１６２は、画素電極１６４の周縁部を覆うように設けられている。更に、駆動トランジスタ１３２のドレイン１３２ｃと画素電極１６４との接続部を覆うように設けられている。
バンク１６２の材料としては、絶縁材料を用いることが好ましい。絶縁材料としては、無機絶縁材料又は有機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン、又はそれらの組み合わせ等を用いることができる。有機絶縁材料としては、例えばポリイミド樹脂、アクリル樹脂、又はそれらの組み合わせ等を用いることができる。無機絶縁材料と有機絶縁材料との組み合わせを用いてもよい。
絶縁材料で形成されたバンク１６２が配置されることによって、共通電極１６６と画素電極１６４とが、画素電極１６４の端部において短絡することを防止することができる。更に、隣接する画素１１０間を確実に絶縁することができる。
［製造方法］
図６Ａ乃至６Ｏは、本実施形態に係る表示装置１００の製造方法を説明する平面図である。これらの図において、図４のＡ−Ａ´間及びＢ−Ｂ´間の断面を示している。
先ず第１基板１０４上に、第１絶縁層１５２を形成し、その上に多結晶シリコン層１７１を形成する（図６Ａ）。
第１絶縁層１５２の材料としては、無機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン等を用いることができる。または、これらを組み合わせた積層構造を用いることができる。成膜方法としては、例えばＣＶＤ法を用いることができる。
多結晶シリコン層の形成は、先ず、ＣＶＤ法によってアモルファスシリコン層を形成する。その後、熱処理やＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌ）法によって多結晶化し、多結晶シリコン層１７１を得る。
次いで、フォトリソグラフィ工程によって、多結晶シリコン層１７１をパターニングして、島状の多結晶シリコン層１７２を形成する（図６Ｂ）。この工程においては、保持容量の第２電極となる層及び図示しない周辺回路が有するトランジスタの半導体層が同時に形成される。
次いで、多結晶シリコン層１７２に対し、必要回数のイオン注入処理を行う（図６Ｃ）。リン（Ｐ）等の不純物を注入してｎ型領域を形成し、ホウ素（Ｂ）等の不純物を注入してｐ型領域を形成する。図面においては、保持容量の第２電極１３８ｂが示されており、多結晶シリコン層に対してリン（Ｐ）等の不純物が高濃度に注入され、ｎ型の導電性が付与されている。これによって、保持容量１３８の第２電極１３８ｂが形成される。
尚、以上の工程において、多結晶シリコン層１７２のパターニングの後にイオン注入を行う例を示したが、順序はこれに限られず、逆であってもよい。
次いで、第２絶縁層１５４を形成し、その上に第１金属層１７６を形成する（図６Ｄ）。第２絶縁層１５４は、保持容量１３８を構成する絶縁層である。第２絶縁層１５４としては、無機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン等を用いることができる。成膜方法としては、例えばＣＶＤ法を用いることができる。
第１金属層１７６としては、例えばＷ、ＭｏＷ、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ等を用いることができる。成膜方法としては、例えばスパッタリング法を用いることができる。
次いで、フォトリソグラフィ工程によって、第１金属層１７６をパターニングする（図６Ｅ）。エッチングの方法としては、ドライエッチング又はウェットエッチングを用いることができる。この工程によって、保持容量１３８の第１電極１３８ａを兼ねる駆動トランジスタのゲート１３２ａ、選択トランジスタのゲート１３４ａ及び走査信号線１４０が形成される。
次いで、第３絶縁層１５６を形成し、その上に第１半導体層（酸化物半導体層）１７４を形成する（図６Ｆ）。第３絶縁層１５６は、駆動トランジスタ及び選択トランジスタのゲート絶縁層を構成する絶縁層である。第３絶縁層１５６としては、無機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン等を用いることができる。成膜方法としては、例えばＣＶＤ法を用いることができる。
酸化物半導体層１７４の成膜方法としては、スパッタリング法を用いることができる。スパッタリング法による成膜においては成膜時に基板加熱を行い、混合ガスＡｒ／Ｏ２を利用し、ガス比はＡｒ＜Ｏ２とする。スパッタリング用の電源としてはＤＣ電源を用いてもＲＦ電源を用いても良く、スパッタリングターゲットの形成条件に合わせて決めることができる。スパッタリングターゲットは、例えばＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ=１：１：１：４（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ=１：１：２）等とすることができ、組成比は目的（トランジスタ特性など）に応じて決めることができる。
酸化物半導体層１７４から脱水素及び密度向上等の膜質改善のため、アニール処理を行ってもよい。アニール条件としては、雰囲気（真空、窒素、ドライエアー、大気のいずれか）、温度（２５０〜５００℃）、時間(１５分〜１時間)を目的に合わせて決めることができる。
次いで、フォトリソグラフィ工程によって、酸化物半導体層１７４をパターニングする（図６Ｇ）。これによって、駆動トランジスタ１３２の半導体層１３２ｄ及び選択トランジスタ１３４の半導体層１３４ｄを同時に形成する。
尚、本実施形態においては、酸化物半導体層１７４のパターニングの前にアニールを行う例を示したが、これに限られず、アニールはパターニング前後のどちらでも良い。尚、温度が高い場合、酸化物半導体層１７４のシュリンクによるパターンずれを抑えるため、パターニング前が好ましい。
次いで、第２金属層１７８を形成する（図６Ｈ）。第２金属層１７８としては、例えばＷ、ＭｏＷ、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ等を用いることができる。成膜方法としては、例えばスパッタリング法を用いることができる。
次いで、フォトリソグラフィ工程によって、第２金属層１７８をパターニングする（図６Ｉ）。エッチングの方法としては、ドライエッチング又はウェットエッチングを用いることができる。この工程によって、駆動トランジスタ１３２のソース・ドレイン及び選択トランジスタ１３４のソース・ドレインが形成される。
ここで、駆動トランジスタ１３２のドレイン１３２ｃには、少なくとも一つの開口部１３３を形成しておく。後のコンタクトホール形成によって、駆動トランジスタ１３２のソース１３２ｂに到達する第１コンタクトホール１８２ａと、駆動トランジスタ１３２のドレイン１３２ｃを貫通し、第２電極１３８ｂに到達する第２コンタクトホール１８２ｂとを同時に形成するためである。
次いで、第４絶縁層１５８を形成する（図６Ｊ）。第４絶縁層１５８としては、無機絶縁材料を用いることができる。無機絶縁材料としては、例えば酸化シリコン、窒化シリコン等を用いることができる。成膜方法としては、例えばＣＶＤ法を用いることができる。
次いで、フォトリソグラフィ工程によって、第４絶縁層１５８から、複数のコンタクトホールを形成する（図６Ｋ）。本実施形態においては、駆動トランジスタ１３２のソース１３２ｂに到達する第１コンタクトホール１８２ａ、駆動トランジスタ１３２のドレイン１３２ｃを貫通し、第２電極１３８ｂに到達する第２コンタクトホール１８２ｂ、選択トランジスタ１３４のソース１３４ｂに到達する第３コンタクトホール１８２ｃ及び駆動トランジスタ１３４のドレイン１３４ｃに到達する第４コンタクトホール１８２ｄを同時に形成する。第２コンタクトホール１８２ｂは、駆動トランジスタ１３２のドレイン１３２ｃに予め設けられた開口部１３３に重畳する位置に設ける。これによって、第１コンタクトホール１８２ａ、第２コンタクトホール１８２ｂ、第３コンタクトホール１８２ｃ及び第４コンタクトホール１８２ｄはそれぞれ、駆動トランジスタ１３２のソース１３２ｂ、保持容量１３８の第２電極１３８ｂ、選択トランジスタ１３４のソース１３４ｂ及び選択トランジスタ１３４のドレイン１３４ｃがエッチストッパとなるため、深さの異なるこれらのコンタクトホールを同時に形成することができる。
このとき、第２コンタクトホール１８２ｂは、平面視において、開口部１３３と重畳する領域を有するように形成する。更にこのとき、第２コンタクトホール１８２ｂは、開口部１３３の領域を含む領域に亘って形成することが好ましい。または、第２コンタクトホール１８２ｂの面積は、開口部１３３の面積よりも大きいことが好ましい。
これによって、駆動トランジスタ１３２のドレイン１３２ｃにおいて、開口部１３３の端部周辺の表面及び開口部１３３の側壁が露出する。これによって、後のコンタクト電極の形成時に、第２コンタクトホール１８２ｂを充填する第２コンタクト電極１８４ｂは、ドレイン１３２ｃに対し、開口部１３３の側壁のみならず、開口部１３３の端部周辺の表面にも接触する。これによって、駆動トランジスタ１３２のドレイン１３２ｃとコンタクト電極１８４ｂとの電気的な接触不良を抑えることができる。
次いで、第３金属層を形成し、フォトリソグラフィ工程によって、第３金属層をパターニングする（図６Ｌ）。第３金属層としては、例えばＷ、ＭｏＷ、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｔｉ等を用いることができる。成膜方法としては、例えばスパッタリング法を用いることができる。エッチングの方法としては、ドライエッチング又はウェットエッチングを用いることができる。この工程によって、映像信号線１４２、駆動電源線１４４及びジャンパ配線１４８が形成されると共に、第１コンタクト電極１８４ａ、第２コンタクト電極１８４ｂ、第３コンタクト電極１８４ｃ及び第４コンタクト電極１８４ｄが形成される。
ここで、第２コンタクト電極１８４ｂは、駆動トランジスタ１３２のドレイン１３２ｃ及び保持容量１３８の第２電極１３８ｂを接続する。前述のように、第２コンタクト電極１８４ｂは、ドレイン１３２ｃに対し、開口部１３３の側壁のみならず、開口部１３３の端部周辺の表面にも接触する。これによって、駆動トランジスタ１３２のドレイン１３２ｃとコンタクト電極１８４ｂとの電気的な接触不良を抑えることができる。
次いで、上記の各種配線上に平坦化絶縁層１６０を形成し、所望のコンタクト開口部を形成する（図６Ｍ）。平坦化絶縁層１６０は、下層に配置された各種トランジスタや配線等に起因する凹凸を平坦化するために設けられる。平坦化絶縁層１６０の材料としては、有機絶縁材料を用いることができる。有機絶縁材料としては、アクリル樹脂、ポリイミド樹脂等を用いることができる。成膜方法としては、例えば塗布法を用いることができる。
次いで、平坦化絶縁層１６０上に画素電極１６４を形成する（図６Ｎ）。画素電極１６４の材料としては、前述のように、銀（Ａｇ）等の反射率の高い金属層を含むことが好ましい。更に、ＩＴＯ（酸化スズ添加酸化インジウム）やＩＺＯ（酸化インジウム・酸化亜鉛）等の透明導電層が積層されてもよい。
次いで、隣接する２つの画素１１０間に、バンク１６２を形成する（図６Ｏ）。バンク１６２は、画素電極１６４の周縁部を覆うように設けられる。バンク１６２の材料としては、絶縁材料を用いることが好ましい。絶縁材料としては、前述のように、無機絶縁材料又は有機絶縁材料を用いることができる。
次いで、画素電極１６４及びバンク１６２を覆うように、発光層１６８を形成し、表示領域１０４ａ内の複数の画素１１０を覆う共通電極１６６を形成して、図５に示したアレイ基板１０２が完成する。発光層１６８の成膜方法としては蒸着法を用いることができる。共通電極１６６の成膜方法としては、スパッタリング法を用いることができる。
以上、本実施形態に係る表示装置１００の構成及び製造方法について説明した。本実施形態に係る表示装置１００は、周辺回路を構成するトランジスタには多結晶シリコンを用いることによって、額縁の幅及び消費電力とうの制約条件を満たすことができる。また、画素回路１３０を構成する駆動トランジスタ１３２には酸化物半導体を用いることによって、画素１１０の発光量のばらつきを抑制することができる。また、画素回路１３０を構成する選択トランジスタ１３４には酸化物半導体を用いることによって、保持容量１３８の電荷がソース−ドレイン間のリーク電流によって消失することを抑制することができる。更に、駆動トランジスタ１３２及び保持容量１３８は平面視において重畳して配置されることによって、画素１１０のサイズを縮小することができ、高精細な表示装置１００を提供することができる。
＜第２実施形態＞
本実施形態に係る表示装置２００（図８）の構成について、図面を参照しながら説明する。尚、第１実施形態に係る表示装置１００と本実施形態に係る表示装置２００との共通する発明特定事項については説明を省略することがあり、相違点を中心に説明する。
本実施形態に係る表示装置２００は、第１実施形態に係る表示装置１００と比較すると、複数の画素１１０の各々が有する選択トランジスタ１３４の構成が異なっている。具体的には、選択トランジスタ１３４の半導体層１３４ｄとしては第２半導体を含んでいる。
前述のように、選択トランジスタ１３４は、良好なスイッチング特性を有することが望まれる。つまり、オン状態での電流値が大きく、オフ状態での電流値が小さい程好ましい。
そこで、選択トランジスタ１３４が有する第２半導体としては、キャリア移動度が高い材料を用いることが好ましい。第１実施形態で説明したように、第２半導体は多結晶シリコンである。
これによって、選択トランジスタ１３４は、オン状態において十分に大きい電流を供給することができる。これにより、図３で示す画素回路１３０を参照すれば、選択トランジスタ１３４のオン状態において、映像信号線１４２と、駆動トランジスタ１３２のゲート１３２ａとの間における高抵抗化を抑制することができる。
図７は、本実施形態に係る表示装置２００が有する画素１１０の構成を説明する平面図である。図８は、本実施形態に係る表示装置２００が有する画素１１０の構成を説明する断面図である。図８は、図７のＡ−Ａ´間及びＢ−Ｂ´間の断面を示している。
選択トランジスタ１３４は、半導体層の上方にゲート絶縁層を介してゲートが配置される、所謂トップゲート構造を有している。選択トランジスタ１３４の半導体層１３４ｄは、第２半導体（多結晶シリコン）を含み、保持容量１３８の第２電極１３８ｂと同じ層に配置される。
本実施形態においては、選択トランジスタ１３４は、ゲート１３４ａ、ソース１３４ｂ及びドレイン１３４ｃの各々の電極が、多結晶シリコン層１７２の上方に配置される、所謂スタガ型の構造を有する。そのため、逆スタガ型の構造を有する第１実施形態に係る表示装置１００の選択トランジスタ１３４に比べて、寄生容量が小さく、スイッチング動作が高速化される。
［製造方法］
図９Ａ乃至９Ｅは、本実施形態に係る表示装置２００の製造方法を説明する断面図である。これらの図において、図７のＡ−Ａ´間及びＢ−Ｂ´間の断面を示している。
先ず第１基板１０４上に、第１絶縁層１５２を形成し、その上に多結晶シリコン層１７２を形成する（図９Ａ）。ここまでの工程は、第１実施形態に係る表示装置１００の製造方法と同様であるため、詳細な説明は省略する。
次いで、フォトリソグラフィ工程によって、多結晶シリコン層１７２をパターニングする（図９Ｂ）。この工程においては、保持容量１３８の第２電極１３８ｂとなる層、選択トランジスタ１３４の半導体層１３４ｄ及び図示しない周辺回路が有するトランジスタの半導体層が同時に形成される。
次いで、多結晶シリコン層１７２に対し、必要回数のイオン注入処理を行う（図９Ｃ）。リン（Ｐ）等の不純物を注入してｎ型領域を形成し、ホウ素（Ｂ）等の不純物を注入してｐ型領域を形成する。図面においては、保持容量１３８の第２電極１３８ｂが示されており、多結晶シリコン層１７２に対してリン（Ｐ）等の不純物が高濃度に注入され、ｎ型の導電性が付与されている。これと共に、選択トランジスタ１３４の半導体層１３４ｄが示されており、半導体層１３４ｄのソース・ドレイン領域に対して選択的にリン（Ｐ）等の不純物が高濃度に注入され、ｎ型の導電性が付与されている。
次工程から駆動トランジスタ１３２のソース・ドレイン及び選択トランジスタ１３４のソース・ドレインを形成するまで（図９Ｄ）の工程は、第１実施形態と同様であるため、説明を省略する。
駆動トランジスタ１３２のソース・ドレイン及び選択トランジスタ１３４のソース・ドレインを形成した後、第４絶縁層１５８を形成する（図９Ｅ）。
第４絶縁層１５８の形成後、複数のコンタクトホールを形成する方法が第１実施形態と異なっている。本実施形態においては、第３コンタクトホール１８２ｃ及び第４コンタクトホール１８２ｄの到達する層が第１実施形態と異なっている。本実施形態においては、第３コンタクトホール１８２ｃ及び第４コンタクトホール１８２ｄが、共に選択トランジスタ１３４の半導体層１３４ｄに到達する条件でエッチングを行う（図９Ｄ）。このとき、第１コンタクトホール１８２ａについては駆動トランジスタ１３２のソース１３２ｂがエッチストッパとなり、第２コンタクトホール１８２については、第２電極１３８ｂがエッチストッパとなる。これによって、深さの異なるこれらのコンタクトホールを同時に形成することができる。
このとき、第１実施形態と同様に、第２コンタクトホール１８２ｂは、平面視において、開口部１３３と重畳する領域を有するように形成する。更にこのとき、第２コンタクトホール１８２ｂは、開口部１３３の領域を含む領域に亘って形成することが好ましい。または、第２コンタクトホール１８２ｂの面積は、開口部１３３の面積よりも大きいことが好ましい。
これによって、駆動トランジスタ１３２のドレイン１３２ｃにおいて、開口部１３３の端部周辺の表面及び開口部１３３の側壁が露出する。これによって、後のコンタクト電極の形成時に、第２コンタクトホール１８２ｂを充填する第２コンタクト電極１８４ｂは、ドレイン１３２ｃに対し、開口部１３３の側壁のみならず、開口部１３３の端部周辺の表面にも接触する。これによって、駆動トランジスタ１３２のドレイン１３２ｃとコンタクト電極１８４ｂとの電気的な接触不良を抑えることができる。
次いで、第３金属層を形成し、フォトリソグラフィ工程によって、第３金属層をパターニングする（図９Ｇ）。この工程によって、映像信号線１４２、駆動電源線１４４及び１４８ジャンパ配線が形成されると共に、第１コンタクト電極１８４ａ、第２コンタクト電極１８４ｂ、第３コンタクト電極１８４ｃ及び第４コンタクト電極１８４ｄが形成される。次工程以降は、第１実施形態と同様であるため、説明を省略する。
以上、本実施形態に係る表示装置２００の構成及び製造方法について説明した。本実施形態に係る表示装置２００は、周辺回路を構成するトランジスタには多結晶シリコンを用いることによって、額縁の幅及び消費電力等の制約条件を満たすことができる。また、画素回路１３０を構成する駆動トランジスタ１３２には酸化物半導体を用いることによって、画素１１０の発光量のばらつきを抑制することができる。また、画素回路１３０を構成する選択トランジスタ１３４には多結晶シリコンを用いることによって、選択トランジスタ１３４のオン状態において、映像信号線１４２と、駆動トランジスタ１３２のゲート１３２ａとの間における高抵抗化を抑制することができる。更に、駆動トランジスタ１３２及び保持容量１３８は平面視において重畳して配置されることによって、画素１１０のサイズを縮小することができ、高精細な表示装置２００を提供することができる。
以上、本発明の幾つかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１００、２００：表示装置 １０２：アレイ基板 １０４：第１基板 １０４ａ：表示領域 １０４ｂ：端子領域 １０４ｃ：周辺回路領域 １０６：対向基板 １０８：第２基板 １１０：画素 １１２：接続端子 １２０：制御回路 １２２：走査線駆動回路 １２４：映像線駆動回路 １２６：駆動電源回路 １２８：基準電源回路 １３０：画素回路 １３２：駆動トランジスタ １３２a：ゲート １３２ｂ：ソース １３２ｃ：ドレイン １３２ｄ：半導体層 １３２e：ゲート絶縁層 １３４：選択トランジスタ １３４a：ゲート １３４ｂ：ソース １３４ｃ：ドレイン １３４ｄ：半導体層 １３４e：ゲート絶縁層 １３６：発光素子 １３８：保持容量 １４０：走査信号線 １４２：映像信号線 １４４：駆動電源線 １４６：基準電源線 １４８：ジャンパ配線 １５２：第１絶縁層 １５４：第２絶縁層 １５６：第３絶縁層 １５８：第４絶縁層 １６０：平坦化絶縁層 １６２：バンク １６４：画素電極 １６６：共通電極 １６８：発光層 １７０：シール材 １７１、１７２：多結晶シリコン層 １７４酸化物半導体層 １７６：第１金属層 １７８：第２金属層 １８２ａ：第１コンタクトホール １８２ｂ：第２コンタクトホール １８２ｃ：第３コンタクトホール １８２ｄ：第４コンタクトホール １８４ａ：第１コンタクト電極 １８４ｂ：第２コンタクト電極 １８４ｃ：第３コンタクト電極 １８４ｄ：第４コンタクト電極

Claims (8)

  1. 基板と、
    前記基板の一表面に配列された複数の画素とを備え、
    前記複数の画素の各々は、発光素子、駆動トランジスタ、選択トランジスタ及び保持容量を含み、
    前記駆動トランジスタは、ボトムゲート構造を有し、
    前記駆動トランジスタの半導体層は、第１半導体を含み、
    前記保持容量は、第１電極及び第２電極を有し、
    前記第１電極は前記駆動トランジスタのゲートと共通であり、
    前記第２電極は前記第１電極より下層に配置され、第２半導体を含むことを特徴とする表示装置。
  2. 前記駆動トランジスタのチャネル領域は、平面視において、前記第２電極と重畳する領域を有することを特徴とする請求項１に記載の表示装置。
  3. 前記選択トランジスタのゲートは、前記駆動トランジスタのゲートと同じ層に配置されることを特徴とする請求項１に記載の表示装置。
  4. 前記選択トランジスタは、ボトムゲート構造を有し、
    前記選択トランジスタの半導体層は、前記第１半導体を含み、前記駆動トランジスタの半導体層と同じ層に配置されることを特徴とする請求項３に記載の表示装置。
  5. 前記選択トランジスタは、トップゲート構造を有し、
    前記選択トランジスタの半導体層は、前記第２半導体を含み、前記第２電極と同じ層に配置されることを特徴とする請求項３に記載の表示装置。
  6. 前記基板の前記一表面に配置され、前記第２半導体を有する複数のトランジスタを含み、前記複数の画素の発光を制御する周辺回路を更に備える請求項１に記載の表示装置。
  7. 前記複数の画素の各々は、
    前記駆動トランジスタよりも上層から前記駆動トランジスタのソース電極に到達する第１コンタクトホールに設けられ、前記駆動トランジスタのソース電極に接続される第１コンタクト電極、及び
    前記駆動トランジスタよりも上層から前記第２電極に到達する第２コンタクトホールに設けられ、前記駆動トランジスタのドレイン及び前記第２電極に接続される第２コンタクト電極を更に含むことを特徴とする請求項１に記載の表示装置。
  8. 前記第１半導体は、酸化物半導体であり、
    前記第２半導体は、多結晶シリコンである請求項１乃至請求項７のいずれか一に記載の表示装置。
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