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JP6887243B2 - トランジスタ、半導体装置、電子機器及び半導ウエハ - Google Patents

トランジスタ、半導体装置、電子機器及び半導ウエハ Download PDF

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Description

本発明の一態様は、トランジスタ、半導体装置、ならびにそれらの製造方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、液晶表示装置、発光装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有する場合がある。
近年、トランジスタの開発が進められている。トランジスタは、ＬＳＩ、ＣＰＵ、メモリなどの半導体集積回路（ＩＣチップ）に用いられている。半導体集積回路は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられている。
また、近年は、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」とも言う。）が注目されている。ＯＳトランジスタは、ソースドレイン間が非導通状態（オフ状態）の時に、ソースドレイン間に意図せず流れる電流（「漏れ電流」または「リーク電流」とも言う。）が極めて少ないことが知られている。例えば、ＯＳトランジスタのリーク電流が少ないという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２−２５７１８７号公報
電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、消費電力の少ないトランジスタを提供することを課題の一とする。または、信頼性の良好なトランジスタを提供することを課題の一とする。または、新規なトランジスタを提供することを課題の一とする。または、これらのトランジスタの少なくとも一つを有する半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
チャネルが形成される酸化物半導体層の側面を酸化物半導体層で覆うことにより、酸化物半導体層の側面から内部への不純物の拡散を防ぐ。ゲート電極の形成をダマシンプロセスで行なうことにより、トランジスタの微細化、高密度化を実現する。ゲート電極上にゲート電極を覆う保護層を設けることで、トランジスタの信頼性を高める。
本発明の一態様は第１乃至第４の電極と、第１乃至第４の絶縁層と、第１乃至第３の酸化物半導体層と、第１乃至第３の層と、を有し、第１および第２の酸化物半導体層は、島状であり、第２の酸化物半導体層は、第１の酸化物半導体層の上にあり、第２の酸化物半導体層は、第１の領域と、第２の領域と、第３の領域と、を有し、第３の領域は、第１の領域と第２の領域に挟まれ、第１の電極は、第１の領域の上にあり、第２の電極は、第２の領域の上にあり、第１の層は、第１の電極の上にあり、第２の層は、第２の電極の上にあり、第１の絶縁層は、第３の層を介して第１の層と重なる領域を有し、第１の絶縁層は、第３の層を介して第２の層と重なる領域を有し、第３の層は、第１の開口を有し、第１の絶縁層は、第２の開口を有し、第１の開口は、第３の領域と重なる領域を有し、第２の開口は、第３の領域と重なる領域を有し、第３の電極は、第３の酸化物半導体層および第２の絶縁層を介して、第３の領域の上にあり、第３の絶縁層は、第３の電極の上にあり、第４の電極は、第４の絶縁層を介して、第３の領域の下にあり、第３の層は、第２の酸化物半導体層の側面と接する領域を有し、第３の酸化物半導体層は、第２の酸化物半導体層の側面と接する領域を有することを特徴とするトランジスタである。
第３の層の一部は、第１の酸化物半導体層の側面に接する領域を有してもよい。また、第３の酸化物半導体層の一部は、第１の酸化物半導体層の側面に接する領域を有してもよい。第２の酸化物半導体層は、ＩｎまたはＺｎの一方、もしくは両方を含むことが好ましい。また、第１の酸化物半導体層と第３の酸化物半導体層は、第２の酸化物半導体層に含まれる金属元素のうち、少なくとも一種類の元素と同種の元素を含むことが好ましい。
また、第１の層および第２の層として、酸化物半導体を用いてもよい。第１および第２の電極は、窒素とタンタルとを含んでもよい。第３または第４の電極の少なくとも一方は、窒素とタンタルとを含んでもよい。第４の絶縁層は、複数層の積層であってもよい。第４の絶縁層は、酸素とアルミニウムとを含んでもよい。また、第３の絶縁層は、第３の電極と重なる領域と、第３の酸化物半導体層と重なる領域と、第２の絶縁層と重なる領域と、を有してもよい。
または、本発明の一態様は、トランジスタと、容量素子、または抵抗素子と、を有することを特徴とする半導体装置である。または、本発明の一態様は、半導体装置と、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器である。または、本発明の一態様は、トランジスタと、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器である。または、本発明の一態様は、半導体装置またはトランジスタを複数有し、分離領域を有する半導体ウエハである。
電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、消費電力の少ないトランジスタを提供することができる。または、信頼性の良好なトランジスタを提供することができる。または、新規なトランジスタを提供することができる。または、これらのトランジスタの少なくとも一つを有する半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す図。 酸化物半導体の積層構造のバンド図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタの作製方法例を示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係るトランジスタを示す図。 本発明の一態様に係る半導体装置を示す図。 本発明の一態様に係る半導体装置を示す図。 本発明の一態様に係る半導体装置を示す図。 本発明の一態様に係る半導体装置を示す図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の回路図。 ＣＰＵの構成例を示すブロック図。 記憶素子の一例を示す回路図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 駆動回路の構成例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示モジュールの一例を説明する図。 撮像装置の一例を示す回路図。 撮像装置の構成例を示す図。 撮像装置の構成例を示す図。 本発明の一態様に係るＲＦタグのブロック図。 本発明の一態様に係るＲＦタグの使用例を説明する図。 本発明の一態様に係る電子機器を説明する図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体層の側面を覆うトランジスタでは、半導体層の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位ＶＤＤ（以下、「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタ１００の構造および作製方法の一例について、図面を参照して説明する。
＜トランジスタ１００の構造＞
トランジスタ１００の構造例について図面を用いて説明する。図１（Ａ）は、トランジスタ１００の平面図である。また、図１（Ｂ）は、図１（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図１（Ｂ）において、Ｌ１−Ｌ２はトランジスタ１００のチャネル長方向の断面図であり、Ｗ１−Ｗ２はトランジスタ１００のチャネル幅方向の断面図である。また、図１（Ｃ）は、図１（Ｂ）に示す部位１３１の拡大図である。図１（Ｄ）は、図１（Ｂ）に示す部位１３２の拡大図である。
トランジスタ１００はトップゲート型のトランジスタの一種である。トランジスタ１００は、電極１０５（電極１０５ａおよび電極１０５ｂを併せて「電極１０５」という。）、絶縁層１０６、絶縁層１０７、絶縁層１０８、半導体層１０９（半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃを併せて「半導体層１０９」という。）、電極１１０（電極１１０ａおよび電極１１０ｂを併せて「電極１１０」という。）、層１２９（層１２９ａおよび層１２９ｂを併せて「層１２９」という。）、絶縁層１１１、電極１１２（電極１１２ａおよび電極１１２ｂを併せて「電極１１２」という。）、および絶縁層１１３を有する。
なお、電極１０５ａまたは電極１０５ｂのどちらか一方の形成を省略してもよい。また、電極１１２ａまたは電極１１２ｂのどちらか一方の形成を省略してもよい。
また、図１（Ａ）乃至図１（Ｄ）に示すトランジスタ１００は、基板１０１上に、絶縁層１０２および絶縁層１０３を介して設けられている。具体的には、絶縁層１０３上に絶縁層１０４を有し、絶縁層１０４の一部に電極１０５が埋め込まれている。また、電極１０５および絶縁層１０４上に絶縁層１０６を有し、絶縁層１０６上に絶縁層１０７を有し、絶縁層１０７上に絶縁層１０８を有する。また、絶縁層１０８は凸部を有し、当該凸部上に半導体層１０９ａを有し、半導体層１０９ａ上に半導体層１０９ｂを有する。
半導体層１０９ｂは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、第１の領域と第２の領域に挟まれる。なお、第１の領域（領域１８９ａ）、第２の領域（領域１８９ｂ）、および第３の領域（領域１８９ｃ）については追って説明する。
また、トランジスタ１００は、半導体層１０９ｂの第１の領域上に電極１１０ａを有し、第２の領域上に電極１１０ｂを有する。電極１１０ａまたは電極１１０ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層１０９ｂの第１の領域または第２の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、半導体層１０９ｂの第３の領域はチャネル形成領域として機能できる。
また、トランジスタ１００は、電極１１０ａ上に層１２９ａを有し、電極１１０ｂ上に層１２９ｂを有する。また、層１２９ａ、層１２９ｂ、電極１１０ａ、電極１１０ｂ、半導体層１０９ｂ、および半導体層１０９ａを覆う半導体層１０９ｃを有する。半導体層１０９ｃは、電極１１０ａの側面と接する領域、電極１１０ｂの側面と接する領域、半導体層１０９ｂの第３の領域と接する領域、半導体層１０９ｂの側面と接する領域、および半導体層１０９ａの側面と接する領域を有する。
また、半導体層１０９ｃ上に絶縁層１１１を有し、絶縁層１１１上に電極１１２ａを有し、電極１１２ａ上に電極１１２ｂを有する。絶縁層１１１および電極１１２（電極１１２ａおよび電極１１２ｂ）は、第３の領域と重なる領域を有する。
なお、層１２９ａおよび層１２９ｂの厚さは、半導体層１０９ｃよりも厚いことが好ましい。
また、トランジスタ１００は、電極１１２上に絶縁層１１３を有する。絶縁層１１１および絶縁層１１３は、電極１１２の端部を越えて延伸し、当該延伸部分で接する領域を有する。
また、本実施の形態では、半導体層１０９ｃおよび絶縁層１１３上に絶縁層１１４が設けられ、絶縁層１１４上に絶縁層１１５が設けられ、絶縁層１１５上に絶縁層１１６が設けられている。
また、本実施の形態では、絶縁層１１６、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、および層１２９ａに設けられた、電極１１０ａと重なる開口に、電極１１７ａが設けられている。また、本実施の形態では、絶縁層１１６、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、および層１２９ｂに設けられた、電極１１０ｂと重なる開口に、電極１１７ｂが設けられている。また、本実施の形態では、絶縁層１１６、絶縁層１１５、絶縁層１１４、および絶縁層１１３に設けられた、電極１１２と重なる開口に、電極１１７ｃが設けられている。
また、本実施の形態では、絶縁層１１６上に電極１１８ａ、電極１１８ｂ、および電極１１８ｃが設けられている。電極１１８ａは、電極１１７ａ（電極１１７ａ１および電極１１７ａ２）を介して電極１１０ａと電気的に接続する。電極１１８ｂは、電極１１７ｂ（電極１１７ｂ１および電極１１７ｂ２）を介して電極１１０ｂと電気的に接続する。電極１１８ｃは、電極１１７ｃ（電極１１７ｃ１および電極１１７ｃ２）を介して電極１１２と電気的に接続する。
また、本実施の形態では、電極１１８ａ、電極１１８ｂ、電極１１８ｃ、および絶縁層１１６上に絶縁層１１９が設けられている。
〔ｓ−ｃｈａｎｎｅｌ構造〕
図１（Ｂ）に示すように、トランジスタ１００は、チャネル幅方向において、半導体層１０９ｂが電極１０５および電極１１２に挟まれている。前述した通り、絶縁層１０８は凸部を有する。また、半導体層１０９ａと半導体層１０９ｂは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域（半導体層１０９ｂと重ならない領域）における電極１１２の底面を、半導体層１０９ｂの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層１１１の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層１１１の厚さと半導体層１０９ｃの厚さの合計以上であることが好ましい。よって、半導体層１０９ｂの側面を電極１１２で覆うことができる。
つまり、トランジスタ１００を、電極１０５および電極１１２の電界によって半導体層１０９ｂを電気的に取り囲むことができる構造とすることができる。このように、導電層（本実施の形態では電極１０５および電極１１２）の電界によって、チャネルが形成される半導体層を電気的に取り囲むことができるトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１００は、半導体層１０９ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極１０５および電極１１２の電界によって、半導体層１０９ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
〔ゲート電極とバックゲート電極〕
電極１０５または電極１１２の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極１０５および電極１１２は、どちらもゲート電極として機能することができる。よって、絶縁層１０６、絶縁層１０７、絶縁層１０８、および絶縁層１１１は、それぞれがゲート絶縁層として機能することができる。
なお、電極１０５または電極１１２の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ１００において、電極１０５を「ゲート電極」と言う場合、電極１１２を「バックゲート電極」と言う。電極１１２を「ゲート電極」として用いる場合は、トランジスタ１００をボトムゲート型のトランジスタの一種と考えることができる。電極１０５および電極１１２のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層１０９を挟んで電極１０５および電極１１２を設けることで、更には、電極１０５および電極１１２を同電位とすることで、半導体層１０９においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ１００のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ１００は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ１００の占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、平面視において、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
電極１０５および電極１１２は、それぞれが外部からの電界を遮蔽する機能を有するため、電極１１２の上方および電極１０５の下方に生じる荷電粒子等の電荷が半導体層１０９のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制される。また、電極１０５および電極１１２は、ドレイン電極から生じる電界が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極１０５および電極１１２に電位が供給されている場合において顕著に生じる。
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＧＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極１０５および電極１１２を有し、且つ電極１０５および電極１１２を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタ間における電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
〔成膜方法〕
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
なお、平行平板型のスパッタリング装置を用いたスパッタリング法を、ＰＥＳＰ（Ｐａｒａｌｌｅｌ Ｅｌｅｃｔｒｏｄｅ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いたスパッタリング法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
〔基板〕
基板１０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
また、基板１０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板１０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板１０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層１０２乃至絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１乃至絶縁層１１６、および絶縁層１１９は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
特に、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
絶縁層１０２および／または絶縁層１０３に不純物が透過しにくい絶縁性材料を用いることで、基板１０１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層１１５に不純物が透過しにくい絶縁性材料を用いることで、絶縁層１１６側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５は、酸素が放出されにくい、および／または吸収されにくい絶縁性材料を用いることが好ましい。絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５に酸素が放出されにくい、および／または吸収されにくい絶縁性材料を用いることで、酸素の外部への拡散を抑制することができる。
なお、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５として、これらの材料で形成される絶縁層を複数積層して用いてもよい。
また、半導体層１０９中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１、および絶縁層１１４の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、ＳＩＭＳにおいて２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層１０８、絶縁層１１１、および絶縁層１１４は、加熱により酸素が放出される絶縁層（以下、「過剰酸素を含む絶縁層」ともいう。）を用いて形成することが好ましい。なお、本明細書などにおいて、加熱により層中から放出される酸素を「過剰酸素」という。過剰酸素を含む絶縁層は、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算した酸素の脱離量が、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上となる場合もある。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、ならびに、プラズマ処理、酸素雰囲気下での加熱処理、または逆スパッタリング処理などを用いて行うことができる。逆スパッタリング処理による酸素の添加は、試料表面の洗浄効果も期待できる。一方で、処理条件によっては試料表面にダメージが生じる場合がある。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
また、絶縁層１１６として、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層１１６を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層１１６の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。絶縁層１１６の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
また、層１２９（層１２９ａおよび層１２９ｂ）として上記の絶縁層を用いてもよい。層１２９に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
〔電極〕
電極１０５ａ、電極１０５ｂ、電極１１０ａ、電極１１０ｂ、電極１１２ａ、電極１１２ｂ、電極１１７ａ１、電極１１７ａ２、電極１１７ｂ１、電極１１７ｂ２、電極１１７ｃ１、電極１１７ｃ２、電極１１８ａ、および電極１１８ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造としてもよい。
また、電極１０５ａまたは電極１０５ｂの一方を省略してもよい。電極１１２ａまたは電極１１２ｂの一方を省略してもよい。電極１１７ａ１または電極１１７ａ２の一方を省略してもよい。電極１１７ｂ１または電極１１７ｂ２の一方を省略してもよい。電極１１７ｃ１または電極１１７ｃ２の一方を省略してもよい。
なお、電極１１７ａ（電極１１７ａ１および電極１１７ａ２）、電極１１７ｂ（電極１１７ｂ１および電極１１７ｂ２）、および電極１１７ｃ（電極１１７ｃ１および電極１１７ｃ２）としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極１１７ａ、電極１１７ｂ、および、電極１１７ｃを「コンタクトプラグ」という場合がある。
特に、絶縁層１０３および絶縁層１０４と接する電極１０５ａに不純物が透過しにくい導電性材料を用いることが好ましい。また、絶縁層１１４、絶縁層１１５、および絶縁層１１６と接する、電極１１７ａ１、電極１１７ｂ１、および電極１１７ｃ１に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層１０３および絶縁層１０４に不純物が透過しにくい絶縁性材料を用い、電極１０５ａ、電極１１７ａ１、電極１１７ｂ１、および電極１１７ｃ１に不純物が透過しにくい導電性材料を用いることで、トランジスタ１００への不純物の拡散をさらに抑制することができる。よって、トランジスタ１００の信頼性をさらに高めることができる。
また、層１２９（層１２９ａおよび層１２９ｂ）として上記の導電性材料を用いてもよい。層１２９に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
〔半導体層〕
半導体層１０９として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層１０９として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃに、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層１０９に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
また、例えば、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタ（「結晶性Ｓｉトランジスタ」ともいう。）は、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
本実施の形態では、半導体層１０９として酸化物半導体を用いる場合について説明する。
〔酸化物半導体〕
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図５５（Ａ）、図５５（Ｂ）、および図５５（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図５５には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図５５（Ａ）、図５５（Ｂ）、および図５５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図５５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図５５（Ａ）および図５５（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図５６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図５６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図５６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図５６に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層が２層である層状構造と、（Ｍ，Ｚｎ）層の層数が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図５５（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図５５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図５５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネルが形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
半導体層１０９ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層１０９ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体層１０９として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、半導体層１０９として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
半導体層１０９をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１、１：３：２、１：３：４などとすればよい。
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
半導体層１０９ａおよび半導体層１０９ｃは、半導体層１０９ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層１０９ａおよび半導体層１０９ｂとの界面、ならびに半導体層１０９ｃおよび半導体層１０９ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧（以下、「Ｖｔｈ」ともいう。）のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層１０９ａおよび半導体層１０９ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層１０９ａおよび半導体層１０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層１０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃおよび半導体層１０９ｂを選択する。このとき、半導体層１０９ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の５倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の５倍未満であると好ましい。半導体層１０９ａおよび半導体層１０９ｃを上記構成とすることにより、半導体層１０９ａおよび半導体層１０９ｃを、半導体層１０９ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層１０９ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０９ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層１０９ｃは、半導体層１０９ａと同種の酸化物を用いても構わない。
例えば、ＩｎまたはＧａを含む半導体層１０９ａ、およびＩｎまたはＧａを含む半導体層１０９ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層１０９ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
半導体層１０９ｂは、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層１０９ｂとして、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層１０９ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、半導体層１０９ａまたは／および半導体層１０９ｃが、酸化ガリウムであっても構わない。例えば、半導体層１０９ｃとして、酸化ガリウムを用いると電極１０５と半導体層１０９との間に生じるリーク電流を低減することができる。即ち、トランジスタ１００のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、半導体層１０９ａ、半導体層１０９ｂ、半導体層１０９ｃのうち、電子親和力の大きい半導体層１０９ｂにチャネルが形成される。
ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも半導体層１０９ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層１０９ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
また、層１２９（層１２９ａおよび層１２９ｂ）を半導体層１０９と同様の材料および方法で形成してもよい。層１２９に酸化物半導体層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい酸化物半導体層を用いることが好ましい。
［酸化物半導体層のエネルギーバンド構造］
半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃの積層により構成される半導体層１０９の機能およびその効果について、図２に示すエネルギーバンド構造図を用いて説明する。図２（Ａ）は、図１（Ｂ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図２（Ａ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
図２（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０８、半導体層１０９ａ、半導体層１０９ｂ、半導体層１０９ｃ、絶縁層１１１の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０８と絶縁層１１１は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
ここで、半導体層１０９ａと半導体層１０９ｂとの間には、半導体層１０９ａと半導体層１０９ｂとの混合領域を有する場合がある。また、半導体層１０９ｂと半導体層１０９ｃとの間には、半導体層１０９ｂと半導体層１０９ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層１０９ａ、半導体層１０９ｂおよび半導体層１０９ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層１０９ａ中および半導体層１０９ｃ中ではなく、半導体層１０９ｂ中を主として移動する。したがって、半導体層１０９ａおよび半導体層１０９ｂの界面における界面準位密度、半導体層１０９ｂと半導体層１０９ｃとの界面における界面準位密度を低くすることによって、半導体層１０９ｂ中で電子の移動が阻害されることが少なく、トランジスタ１００のオン電流を高く（多く）することができる。
また、半導体層１０９ａと絶縁層１０８の界面、および半導体層１０９ｃと絶縁層１１１の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層１０９ａ、および半導体層１０９ｃがあることにより、半導体層１０９ｂと当該トラップ準位とを遠ざけることができる。
なお、トランジスタ１００はｓ−ｃｈａｎｎｅｌ構造であるため、半導体層１０９ｂの全体にチャネルが形成される。したがって、半導体層１０９ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体層１０９ｂが厚いほど、トランジスタ１００のオン電流を高くすることができる。半導体層１０９ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。
また、トランジスタ１００のオン電流を高くするためには、半導体層１０９ｃの厚さは薄いほど好ましい。半導体層１０９ｃの厚さは、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下とすればよい。一方、半導体層１０９ｃは、チャネルの形成される半導体層１０９ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０９ｃは、ある程度の厚さを有することが好ましい。半導体層１０９ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とすればよい。
また、信頼性を高くするためには、半導体層１０９ａは厚い方が好ましい。半導体層１０９ａの厚さは、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすればよい。半導体層１０９ａの厚さを、厚くすることで、隣接する絶縁体（絶縁層１０８）と半導体層１０９ａとの界面からチャネルの形成される半導体層１０９ｂまでの距離を離すことができる。ただし、トランジスタ１００またはトランジスタ１００を有する半導体装置の生産性が低下する場合があるため、半導体層１０９ａの厚さは、例えば、５０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下とすればよい。
また、半導体層１０９ａは、チャネルの形成される半導体層１０９ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有していてもよい。また、半導体層１０９ａは、半導体層１０９ｂに含まれる酸素の外方拡散を抑制するために、酸素をブロックする性質を有していてもよい。
また、半導体層１０９ａよりも下層にゲート電極またはバックゲート電極として機能する電極を有する場合は、トランジスタ１００のオン電流を高くするために半導体層１０９ａの厚さは薄いほど好ましい。この場合は、例えば、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する半導体層１０９ａとすればよい。
図２（Ｂ）は、図１（Ｄ）にＢ１−Ｂ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図２（Ｂ）は、半導体層１０９ｂ側面のエネルギーバンド構造を示している。
図２（Ｂ）中、Ｅｃ３８７、Ｅｃ３８３ｃ、Ｅｃ３８３ｂは、それぞれ、絶縁層１１４、半導体層１０９ｃ、半導体層１０９ｂの伝導帯下端のエネルギーを示している。半導体層１０９ｂの側面と絶縁層１１４界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層１０９ｃがあることにより、半導体層１０９ｂの側面と当該トラップ準位とを遠ざけることができる。
また、半導体層１０９ｂの側面に接して半導体層１０９ｃを設けることにより、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）の、半導体層１０９ｂの側面から内部への拡散を抑制することができる。また、半導体層１０９ｂに含まれる酸素の外方拡散を抑制することができる。
本実施の形態では半導体層１０９を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、半導体層１０９を、半導体層１０９ａまたは半導体層１０９ｃの一方がない２層構造としても構わない。または、半導体層１０９ａの上もしくは下、または半導体層１０９ｃ上もしくは下に、半導体層１０９ａ、半導体層１０９ｂおよび半導体層１０９ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体層１０９ａの上、半導体層１０９ａの下、半導体層１０９ｃの上、半導体層１０９ｃの下のいずれか二箇所以上に、半導体層１０９ａ、半導体層１０９ｂおよび半導体層１０９ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
［酸化物半導体層中の不純物濃度］
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層１０９ｂのシリコン濃度は低いほど好ましい。例えば、半導体層１０９ｂと半導体層１０９ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層１０９ｂと半導体層１０９ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層１０９ｂの水素濃度を低減するために、半導体層１０９ａおよび半導体層１０９ｃの水素濃度を低減すると好ましい。半導体層１０９ａおよび半導体層１０９ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。
また、半導体層１０９ｂの窒素濃度を低減するために、半導体層１０９ａおよび半導体層１０９ｃの窒素濃度を低減すると好ましい。半導体層１０９ａおよび半導体層１０９ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体層１０９ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層１０９ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
＜トランジスタ１００の作製方法＞
トランジスタ１００の作製方法例について図３乃至図１０を用いて説明する。図３乃至図１０中のＬ１−Ｌ２断面は、図１（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位の断面に相当する。また、図３乃至図１０中のＷ１−Ｗ２断面は、図１（Ａ）にＷ１−Ｗ２の一点鎖線で示す部位の断面に相当する。
［工程１］
まず、基板１０１上に絶縁層１０２、絶縁層１０３、および絶縁層１０４を順に形成する（図３（Ａ）参照。）。本実施の形態では、基板１０１として単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）を用いる。
絶縁層１０２として、ＣＶＤ法により窒化シリコンを形成する。絶縁層１０３として、ＡＬＤ法により酸化アルミニウムを形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。また、絶縁層１０４として、ＣＶＤ法により酸化シリコンを形成する。
［工程２］
次に、試料表面上にレジストマスクを形成する（図示せず。）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コストを低減できる。
フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストにフォトマスクを介して光を照射し、現像液を用いて感光した部分（または感光していない部分）のレジストを除去して行なうことができる。感光性レジストに照射する光は、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などがある。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液などを用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
当該レジストマスクをマスクとして用いて、絶縁層１０４の一部を選択的に除去して開口１８１を形成する（図３（Ｂ）参照。）。その後、レジストマスクを除去する。なお、開口１８１の形成時に、絶縁層１０３の一部も除去される場合がある。
［工程３］
次に、試料表面上に導電層１８２ａおよび導電層１８２ｂを順に形成する（図３（Ｃ）参照。）。本実施の形態では、導電層１８２ａとしてＡＬＤ法により窒化チタンを形成する。また、導電層１８２ｂとしてスパッタリング法によりタングステンを形成する。
［工程４］
次に、試料表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理（「ＣＭＰ処理」ともいう。）を行なう（図３（Ｄ）参照。）。ＣＭＰ処理によって、導電層１８２ａおよび導電層１８２ｂの一部が除去されて、電極１０５ａおよび電極１０５ｂが形成される。この時、絶縁層１０４の表面の一部も除去される場合がある。ＣＭＰ処理を行うことで試料表面の凹凸が低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
［工程５］
次に、試料表面上に絶縁層１０６、絶縁層１０７、および絶縁層１０８を順に形成する。本実施の形態では、絶縁層１０６および絶縁層１０８としてＣＶＤ法によりそれぞれ厚さ５ｎｍの酸化窒化シリコンを形成する。絶縁層１０７は酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウムなどのｈｉｇｈ−ｋ材料で形成することが好ましい。絶縁層１０７をこれらの材料で形成することで、絶縁層１０７を電荷捕獲層として機能させることができる。絶縁層１０７に電子を注入することで、トランジスタ１００のしきい値電圧を変動させることが可能である。絶縁層１０７への電子の注入は、例えば、トンネル効果を利用すればよい。電極１０５に正の電圧を印加することによって、トンネル電子を絶縁層１０７に注入することができる。本実施の形態では、絶縁層１０７としてＡＬＤ法で厚さ５ｎｍの酸化アルミニウムを形成する。
なお、前述した通り、絶縁層１０８は過剰酸素を含む絶縁層であることが好ましい。また、絶縁層１０８の形成後に酸素ドープ処理を行ってもよい。
［工程６］
次に、試料表面上に半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６を順に形成する（図４（Ｂ）参照。）。本実施の形態では、半導体層１８４ａを組成がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いてスパッタリング法で形成する。半導体層１８４ｂを組成がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いてスパッタリング法で形成する。層１８６を組成がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いてスパッタリング法で形成する。また、導電層１８５としてスパッタリング法によりタングステンを形成する。
なお、半導体層１８４ｂの形成後に不純物元素を半導体層１８４ｂに導入することで、トランジスタのしきい値電圧を変化させることができる。不純物元素の導入は、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、または不純物元素を含むガスを用いたプラズマ処理などで行うことができる。なお、不純物元素の導入をイオン注入法などで行なう場合は、導電層１８５の形成後、または層１８６の形成後に行なってもよい。
［工程７］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。次に、当該レジストマスクをマスクとして用いて、半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６それぞれの一部を選択的に除去して、半導体層１０９ａ、半導体層１０９ｂ、電極１１０、層１２９を形成する（図４（Ｃ）参照。）。この時、絶縁層１０８の一部もエッチングされて、絶縁層１０８に凸部が形成される。
また、工程６で説明した半導体層１８４ｂへの不純物の導入を、工程７の後に行なってもよい。
［工程８］
次に、半導体層１０９ａおよび半導体層１０９ｂに含まれる水分または水素などの不純物をさらに低減して、半導体層１０９ａおよび半導体層１０９ｂを高純度化するために、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、半導体層１０９ａおよび半導体層１０９ｂに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層１０８に含まれる酸素を半導体層１０９ａおよび半導体層１０９ｂ中に拡散させ、当該半導体層に含まれる酸素欠損を低減することができる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は半導体層１８４ｂの形成後であればいつ行ってもよい。例えば、層１８６の形成後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
本実施の形態では、窒素ガス雰囲気中で４００℃、１時間の加熱処理を行った後、窒素ガスを酸素ガスに換えて、さらに４００℃、１時間の加熱処理を行なう。始めに窒素ガス雰囲気中で加熱処理を行うことにより、半導体層１０９ａおよび半導体層１０９ｂに含まれる水分または水素などの不純物が放出されて、半導体層１０９ａおよび半導体層１０９ｂ中の不純物濃度が低減される。続いて酸素ガス雰囲気中で加熱処理を行うことにより、半導体層１０９ａおよび半導体層１０９ｂ中に酸素が導入される。
なお、ＣＡＡＣ−ＯＳ（追って詳細に説明する。）では、不純物や酸素はＣ軸方向（膜厚方向）よりもＡ軸およびＢ軸方向に移動しやすい。例えば、半導体層がＣＡＡＣ−ＯＳである場合、不純物は主に半導体層の側面から放出される。同様に、半導体層がＣＡＡＣ−ＯＳである場合、酸素は主に半導体層の側面から導入される。
また、加熱処理時、電極１１０の上面は層１２９に覆われているため、上面からの酸化を防ぐことができる。ただし、電極１１０の側面は露出しているため、酸素を含む雰囲気中の加熱処理によって電極１１０の側面が酸化されて、酸化物１８８が形成される場合がある（図５（Ａ）参照。）。なお、本実施の形態では、電極１１０がタングステンであるため、酸化物１８８は酸化タングステンである。
［工程９］
なお、酸化タングステンは水に溶けるため、エッチャントとして水を用いたウェットエッチング法によって酸化物１８８を除去することができる（図５（Ｂ）参照。）。なお、トランジスタ１００のサイズなどを鑑み、求められているトランジスタ特性に影響がない場合は、酸化物１８８は必ずしも除去する必要はない。
［工程１０］
次に、試料表面上にレジストマスクを形成し、当該レジストマスクをマスクとして用いて、層１２９および電極１１０それぞれの一部を選択的に除去し、層１２９ａ、層１２９ｂ、電極１１０ａ、および電極１１０ｂを形成する（図５（Ｃ）参照。）。この時、露出した半導体層１０９ｂの一部が除去される場合がある。
ここで、半導体層１０９ｂの電極１１０ａと重なる領域を領域１８９ａとする。また、半導体層１０９ｂの電極１１０ｂと重なる領域を領域１８９ｂとする。また、半導体層１０９ｂの、領域１８９ａと領域１８９ｂに挟まれた領域を領域１８９ｃとする。領域１８９ａまたは領域１８９ｂの一方は、トランジスタ１００のソース領域またはドレイン領域の一方として機能できる。領域１８９ａまたは領域１８９ｂの他方は、トランジスタ１００のソース領域またはドレイン領域の他方として機能できる。領域１８９ｃはチャネル形成領域として機能できる。
なお、工程６で説明した半導体層１８４ｂへの不純物の導入を、工程１０の後に行なってもよい。
［工程１１］
次に、領域１８９ａ、領域１８９ｂ、および領域１８９ｃを覆って半導体層１０９ｃを形成する。また、半導体層１０９ｃ上に絶縁層１１１を形成する（図６（Ａ）参照。）。本実施の形態では、半導体層１０９ｃを組成がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いたスパッタリング法で形成する。なお、酸化物半導体は組成によって酸素の透過率が変化するため、使用する酸化物半導体の組成は目的に応じて適宜設定すればよい。例えば、半導体層１０９ｃを組成がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いたスパッタリング法で形成してもよい。
また、絶縁層１１１としてＣＶＤ法により酸化窒化シリコンを形成する。なお、前述した通り、絶縁層１１１は過剰酸素を含む絶縁層であることが好ましい。また、絶縁層１１１の形成後に酸素ドープ処理を行ってもよい。絶縁層１１１の形成後に加熱処理を行ってもよい。
半導体層１０９ｃの一部は、半導体層１０９ｂの領域１８９ｃと接する。また、層１２９ａ、層１２９ｂ、電極１１０ａ、電極１１０ｂ、半導体層１０９ｂ、および半導体層１０９ａの側面は、半導体層１０９ｃによって覆われる。このようにして、半導体層１０９ｂを、半導体層１０９ａと半導体層１０９ｃで取り囲むことができる。
半導体層１０９ｂを、半導体層１０９ａと半導体層１０９ｃで取り囲むことで、後の工程において生じる不純物の半導体層１０９ｂへの拡散を抑制することができる。
［工程１２］
次に、試料表面上に導電層１９１ａおよび導電層１９１ｂを順に形成する。本実施の形態では、導電層１９１ａとして窒化チタンを形成し、導電層１９１ｂとしてタングステンを形成する（図６（Ｂ）参照。）。
［工程１３］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、導電層１９１ａおよび導電層１９１ｂそれぞれの一部を選択的に除去して、電極１１２ａおよび電極１１２ｂを形成する（図６（Ｃ）参照。）。
［工程１４］
次に、試料表面上に絶縁層１１３を形成する（図７（Ａ）参照。）。本実施の形態では、絶縁層１１３として、ＡＬＤ法により酸化アルミニウムを形成する。
この後形成する絶縁層１１４と電極１１２が直接接すると、後の熱処理時に絶縁層１１４中の酸素が電極１１２に吸収されて、半導体層１０９に供給される酸素の量が不足する恐れがある。また、電極１１２が酸化して電極１１２の抵抗値が高くなる恐れがある。絶縁層１１４の形成前に電極１１２を絶縁層１１３で覆うことで、絶縁層１１４に含まれる酸素の電極１１２への移動を防ぐことができる。
また、絶縁層１１３をＡＬＤ法で形成することで、絶縁層１１３形成時の電極１１２の酸化を防ぐことができる。
次に、絶縁層１１３上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、絶縁層１１３および絶縁層１１１それぞれの一部を選択的に除去して、半導体層１０９ｃの一部を露出させる（図７（Ｂ）参照。）。なお、絶縁層１１３および絶縁層１１１は、電極１１２の端部より外側で接する。
［工程１５］
次に、試料表面上に絶縁層１１４および絶縁層１１５を順に形成する（図７（Ｃ）参照。）。本実施の形態では、絶縁層１１４としてＣＶＤ法により酸化窒化シリコンを形成する。絶縁層１１４は過剰酸素を含む絶縁層であることが好ましい。絶縁層１１４の形成後、試料表面にＣＭＰ処理を行ない試料表面の凹凸を低減することが好ましい。また、絶縁層１１４に酸素ドープ処理を行ってもよい。
絶縁層１１５としてスパッタリング法により酸化アルミニウムを形成する。この時、スパッタリングガスとして用いる酸素の一部が絶縁層１１４に導入され、過剰酸素を含む領域１１４ａが形成される。
なお、絶縁層１１４中の過剰酸素の一部は、絶縁層１１４中に残存する水素と反応して水になる場合がある。よって、絶縁層１１５を形成した後、絶縁層１１５を除去して加熱処理を行うことにより、絶縁層１１４中に残存する水素を水として放出することができる。絶縁層１１５の形成、絶縁層１１５の除去、加熱処理を複数回繰り返し行うことによって、絶縁層１１４中の水素濃度をさらに低減することができる。
また、絶縁層１１５の形成前に酸素ドープ処理と加熱処理を行うことにより、絶縁層１１４中に残存する水素を水として放出することができる。酸素ドープ処理と加熱処理を複数回繰り返し行うことによって、絶縁層１１４中の水素濃度をさらに低減することができる。
また、絶縁層１１５を形成した後に、酸素ドープ処理を行ってもよい。
層１２９ａ、層１２９ｂ、および絶縁層１１３を有することで、絶縁層１１４中の酸素が、電極１１０ａ、電極１１０ｂ、および電極１１２に吸収されにくくすることができる。よって、電極１１０ａ、電極１１０ｂ、および電極１１２の、酸化による抵抗値の増加を抑制することができる。また、半導体層１０９に供給される酸素の量が不足することを抑制することができる。
［工程１６］
絶縁層１１４上に絶縁層１１５を形成した後、加熱処理を行う。絶縁層１１５の形成後に加熱処理を行うことで、絶縁層１１４に含まれている酸素の外部への拡散を防ぎ、当該酸素を効率よく酸化物半導体層に導入することができる。
また、層１２９ａ、層１２９ｂ、および絶縁層１１３を有することで、加熱処理においても、絶縁層１１４中の酸素が、電極１１０ａ、電極１１０ｂ、および電極１１２に吸収されにくくすることができる。よって、電極１１０ａ、電極１１０ｂ、および電極１１２の、酸化による抵抗値の増加を抑制することができる。また、半導体層１０９に供給される酸素の量が不足することを抑制することができる。
［工程１７］
次に、試料表面上に絶縁層１１６を形成する（図８（Ａ）参照。）。絶縁層１１６は誘電率が低い絶縁体（Ｌｏｗ−ｋ材料）であることが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。Ｌｏｗ−ｋ材料としては、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコンなどがある。
［工程１８］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、絶縁層１１６、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、および層１２９それぞれの一部を除去して開口１９２ａ、および開口１９２ｂを形成する。また、絶縁層１１６、絶縁層１１５、絶縁層１１４、および絶縁層１１３それぞれの一部を除去して開口１９２ｃを形成する（図８（Ｂ）参照。）。開口１９２ａは電極１１０ａと重なり、開口１９２ｂは電極１１０ｂと重なり、開口１９２ｃは電極１１２ｂと重なる。なお、開口１９２ａの形成時に露出した電極１１０ａの一部がエッチングされる場合がある。また、開口１９２ｂの形成時に露出した電極１１０ｂの一部がエッチングされる場合がある。また、開口１９２ｃの形成時に露出した電極１１２ｂの一部がエッチングされる場合がある。
［工程１９］
次に、試料表面上に導電層１９３ａ、および導電層１９３ｂを順に形成する（図９（Ａ）参照。）。本実施の形態では、導電層１９３ａとしてＡＬＤ法により窒化チタンを形成する。また、導電層１９３ｂとしてスパッタリング法によりタングステンを形成する。
［工程２０］
次に、試料表面にＣＭＰ処理を行なう（図９（Ｂ）参照。）。ＣＭＰ処理によって、導電層１９３ａおよび導電層１９３ｂの一部が除去されて、電極１１７ａ（電極１１７ａ１および電極１１７ａ２）、電極１１７ｂ（電極１１７ｂ１および電極１１７ｂ２）、および電極１１７ｃ（電極１１７ｃ１および電極１１７ｃ２）が形成される。この時、絶縁層１１６の表面の一部も除去される場合がある。
［工程２１］
次に、試料表面上に導電層１９４を形成する（図１０（Ａ）参照。）。本実施の形態では、導電層１９４としてスパッタリング法によりタングステンを形成する。
［工程２２］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、導電層１９４の一部を選択的に除去し、電極１１８ａ、電極１１８ｂ、および電極１１８ｃを形成する（図１０（Ｂ）参照。）。なお、電極１１８ａ、電極１１８ｂ、および電極１１８ｃの形成時に、絶縁層１１６の一部が除去される場合がある。
［工程２３］
次に、試料表面上に絶縁層１１９を形成する（図１０（Ｂ）参照。）。本実施の形態では、絶縁層１１９としてＣＶＤ法により窒化シリコンを形成する。
〔変形例１〕
図１１にトランジスタ１００ａを示す。図１１（Ａ）は、トランジスタ１００ａの平面図である。図１１（Ｂ）は、図１１（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１１（Ｃ）は、図１１（Ｂ）に示す部位１３１ａの拡大図である。図１１（Ｄ）は、図１１（Ｂ）に示す部位１３２ａの拡大図である。
トランジスタ１００ａは、トランジスタ１００と半導体層１０９ｃの形状が異なる。トランジスタ１００ａでは、半導体層１０９ｃの一部が、半導体層１０９ａおよび半導体層１０９ｂの無い領域で除去され、絶縁層１０８と絶縁層１１４が接している。
半導体層１０９ｃの一部を除去して絶縁層１０８と絶縁層１１４を接することで、絶縁層１１４に含まれる酸素（過剰酸素）を、絶縁層１０８を介して酸化物半導体層に供給することができる。
〔変形例２〕
図１２にトランジスタ１００ｂを示す。図１２（Ａ）は、トランジスタ１００ｂの平面図である。図１２（Ｂ）は、図１２（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１２（Ｃ）は、図１２（Ｂ）に示す部位１３１ｂの拡大図である。図１２（Ｄ）は、図１２（Ｂ）に示す部位１３２ｂの拡大図である。
トランジスタ１００ｂは、トランジスタ１００と絶縁層１１１の形状が異なる。トランジスタ１００では絶縁層１１１の一部を除去しているが、トランジスタ１００ｂでは絶縁層１１１の一部を除去せずに残している。目的に応じて、絶縁層１１１の一部を除去せずに残しても構わない。
〔変形例３〕
図１３にトランジスタ１００ｃを示す。図１３（Ａ）は、トランジスタ１００ｃの平面図である。図１３（Ｂ）は、図１３（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１３（Ｃ）は、図１３（Ｂ）に示す部位１３１ｃの拡大図である。図１３（Ｄ）は、図１３（Ｂ）に示す部位１３２ｃの拡大図である。
トランジスタ１００ｃは、トランジスタ１００と絶縁層１１１の形状が異なる。トランジスタ１００の作製工程において電極１１２をマスクとして用いて絶縁層１１１の一部を除去すると、トランジスタ１００ｃが得られる。
〔変形例４〕
図１４にトランジスタ１００ｄを示す。図１４（Ａ）は、トランジスタ１００ｄの平面図である。図１４（Ｂ）は、図１４（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１４（Ｃ）は、図１４（Ｂ）に示す部位１３１ｄの拡大図である。図１４（Ｄ）は、図１４（Ｂ）に示す部位１３２ｄの拡大図である。
トランジスタ１００ｄは、トランジスタ１００ｂと絶縁層１１３の形状が異なる。トランジスタ１００ｄは電極１１２上に絶縁層１１３を有し、電極１１２の側面は絶縁層１１３で覆われていない。トランジスタ１００ｄは、工程１２の後に絶縁層１１３を形成し、その後に工程１３を行なうことで実現できる。工程１３において、絶縁層１１３の一部は導電層１９１ａおよび導電層１９１ｂの一部とともに除去される。電極１１２の形成後に絶縁層１１３の一部を除去する工程が省略されるため、トランジスタの生産性を高めることができる。
〔変形例５〕
図１５にトランジスタ１００ｅを示す。図１５（Ａ）は、トランジスタ１００ｅの平面図である。図１５（Ｂ）は、図１５（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１５（Ｃ）は、図１５（Ｂ）に示す部位１３１ｅの拡大図である。図１５（Ｄ）は、図１５（Ｂ）に示す部位１３２ｅの拡大図である。
電極１１２を、窒化タンタルなどの酸素を吸収しにくい導電性材料で形成することで、絶縁層１１３を省略することができる。絶縁層１１３を省略することで、トランジスタの作製工程を低減することができるため、トランジスタの生産性を高めることができる。
〔変形例６〕
図１６にトランジスタ１００ｆを示す。図１６（Ａ）は、トランジスタ１００ｆの平面図である。図１６（Ｂ）は、図１６（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１６（Ｃ）は、図１６（Ｂ）に示す部位１３１ｆの拡大図である。図１６（Ｄ）は、図１６（Ｂ）に示す部位１３２ｆの拡大図である。
トランジスタ１００ｆは、トランジスタ１００ｅと絶縁層１１１の形状が異なる。トランジスタ１００ｅの作製工程において電極１１２をマスクとして用いて絶縁層１１１の一部を除去すると、トランジスタ１００ｆが得られる。
〔変形例７〕
図１７にトランジスタ１００ｇを示す。図１７（Ａ）は、トランジスタ１００ｇの平面図である。図１７（Ｂ）は、図１７（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１７（Ｃ）は、図１７（Ｂ）に示す部位１３１ｇの拡大図である。図１７（Ｄ）は、図１７（Ｂ）に示す部位１３２ｇの拡大図である。
トランジスタ１００ｇは、トランジスタ１００と絶縁層１１９の積層位置が異なる。トランジスタ１００ｇのように、絶縁層１１９を絶縁層１１５と絶縁層１１６の間に設けてもよい。
〔変形例８〕
図１８にトランジスタ１００ｈを示す。図１８（Ａ）は、トランジスタ１００ｈの平面図である。図１８（Ｂ）は、図１８（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１８（Ｃ）は、図１８（Ｂ）に示す部位１３１ｈの拡大図である。図１８（Ｄ）は、図１８（Ｂ）に示す部位１３２ｈの拡大図である。
トランジスタ１００ｈは、トランジスタ１００から電極１０５を除去した構成を有する。目的や用途に応じて、トランジスタ１００ｈのように電極１０５を設けない構成とすることもできる。電極１０５を省略することで、トランジスタの作製工程を低減することができるため、トランジスタの生産性を高めることができる。
〔変形例９〕
図１９にトランジスタ１５０を示す。図１９（Ａ）は、トランジスタ１５０の平面図である。図１９（Ｂ）は、図１９（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。また、図１９（Ｃ）は、図１９（Ｂ）に示す部位１５１の拡大図である。図１９（Ｄ）は、図１９（Ｂ）に示す部位１５２の拡大図である。
トランジスタ１５０は、トランジスタ１００と共通する構成を有する。ただし、トランジスタ１５０は、電極１１２、絶縁層１１１、半導体層１０９ｃが絶縁層１１４に埋め込まれた構造を有する点がトランジスタ１００と異なる。トランジスタ１５０では、電極１１０ａおよび電極１１０ｂと、電極１１２が、重ならないか、重なる面積を極めて小さくすることができる。このため、トランジスタ１５０は、ゲート・ソース間およびゲート・ドレイン間の寄生容量を、トランジスタ１００よりも小さくすることができる。よって、より高速動作が可能で、より消費電力の少ないトランジスタを実現できる。
次に、トランジスタ１５０の作製工程について説明する。なお、説明の繰り返しを減らすため、トランジスタ１００の作製工程と異なる部分について説明する。
まず、トランジスタ１００と同様に工程９まで行なった後、試料表面上に半導体層１２８を形成する（図２０（Ａ）参照。）。半導体層１２８は、半導体層１０９ｃと同様の材料および方法で形成すればよい。続いて、半導体層１２８上に絶縁層１１４を形成する（図２０（Ｂ）参照。）。
次に、試料表面上にレジストマスクを形成し、当該レジストマスクをマスクとして用いて、絶縁層１１４、半導体層１２８、層１２９、および電極１１０それぞれの一部を選択的に除去して開口１８３を形成する。層１２９ａ、層１２９ｂ、電極１１０ａ、および電極１１０ｂも開口１８３と同時に形成される（図２０（Ｃ）参照。）。また、この時露出した半導体層１０９ｂの一部が除去される場合がある。
次に、試料表面上に酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂを順に形成する（図２１（Ａ）参照。）。酸化物半導体層１９５は、後に半導体層１０９ｃとして機能する層である。よって、酸化物半導体層１９５は、前述した半導体層１０９ｃと同様の材料および方法で形成する。
次に、試料表面にＣＭＰ処理を行なう（図２１（Ｂ）参照。）。ＣＭＰ処理によって、酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂの一部が除去されて、半導体層１０９ｃ、電極１１２ａおよび電極１１２ｂが形成される。この時、絶縁層１１４の表面の一部も除去される場合がある。
次に、試料表面に絶縁層１１５を形成する（図２１（Ｃ）参照。）。これ以降、前述した工程１６以降と同様の工程を用いてトランジスタ１５０を形成することができる。
〔変形例１０〕
図２２にトランジスタ１５０ａを示す。図２２（Ａ）は、トランジスタ１５０ａの平面図である。図２２（Ｂ）は、図２２（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図２２（Ｃ）は、図２２（Ｂ）に示す部位１５１ａの拡大図である。
トランジスタ１５０ａはトランジスタ１５０と同様に形成することができるが、開口１８３の形成を絶縁層１１６の形成後に行なう点が異なる。また、開口１９２ａおよび開口１９２ｂを開口１８３とは別の工程で形成する。開口１９２ｃは形成しなくても構わない。開口１８３、開口１９２ａおよび開口１９２ｂを形成した後は、前述した工程１９以降と同様の方法でトランジスタ１５０ａを形成することができる。
〔変形例１１〕
図２３にトランジスタ１５０ｂを示す。図２３（Ａ）は、トランジスタ１５０ｂの平面図である。図２３（Ｂ）は、図２３（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図２３（Ｃ）は、図２３（Ｂ）に示す部位１５１ｂの拡大図である。図２３（Ｄ）は、図２３（Ｂ）に示す部位１５２ｂの拡大図である。
トランジスタ１５０ｂはトランジスタ１５０と同様に形成することができるが、絶縁層１１５を形成した後に開口１８３を設ける点が異なる。また、電極１１０に窒化タンタルなどの酸化されにくい導電性材料を用いることで、酸化物１８８の形成を抑制できる。よって、前述した工程９を省略することができる。
次に、トランジスタ１５０ｂの作製工程について説明する。なお、説明の繰り返しを減らすため、トランジスタ１００の作製工程と異なる部分について説明する。
まず、トランジスタ１００と同様に工程８まで行なった後、試料表面上に半導体層１２８を形成する（図２４（Ａ）参照。）。半導体層１２８は、半導体層１０９ｃと同様の材料および方法で形成すればよい。続いて、半導体層１２８上に絶縁層１１４と絶縁層１１５を順に形成する（図２４（Ｂ）参照。）。例えば、絶縁層１１４としてＣＶＤ法により酸化窒化シリコンを形成し、絶縁層１１５としてスパッタリング法により酸化アルミニウムを形成する。なお、工程１５で説明した通り、絶縁層１１４は過剰酸素を含む絶縁層であることが好ましい。
次に、試料表面上にレジストマスクを形成し、当該レジストマスクをマスクとして用いて、絶縁層１１５、絶縁層１１４、半導体層１２８、層１２９、および電極１１０それぞれの一部を選択的に除去して開口１８３を形成する。層１２９ａ、層１２９ｂ、電極１１０ａ、および電極１１０ｂも開口１８３と同時に形成される（図２４（Ｃ）参照。）。また、この時露出した半導体層１０９ｂの一部が除去される場合がある。
レジストマスクを除去した後、酸素ドープ処理を行ってもよい（図２５（Ａ）参照。）。開口１８３の形成後に酸素ドープ処理を行うことで、半導体層１０９ｂに直接酸素を導入することができる。
次に、試料表面上に酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂを順に形成する（図２５（Ｂ）参照。）。酸化物半導体層１９５は、後に半導体層１０９ｃとして機能する層である。よって、酸化物半導体層１９５は、前述した半導体層１０９ｃと同様の材料および方法で形成する。
次に、試料表面にＣＭＰ処理を行なう（図２６（Ａ）参照。）。ＣＭＰ処理によって、酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂの一部が除去されて、半導体層１０９ｃ、電極１１２ａおよび電極１１２ｂが形成される。この時、絶縁層１１５の表面の一部も除去される場合がある。
次に、試料表面に絶縁層１１６を形成する（図２６（Ｂ）参照。）。これ以降、前述した工程１８以降と同様の工程を用いてトランジスタ１５０ｂを形成することができる。なお、トランジスタ１５０ｂでは電極１１２が絶縁層１１６と接するため、絶縁層１１６は過剰酸素を含まない、もしくは過剰酸素が少ない絶縁層であることが好ましい。
〔変形例１２〕
図２７にトランジスタ１５０ｃを示す。図２７（Ａ）は、トランジスタ１５０ｃの平面図である。図２７（Ｂ）は、図２７（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図２７（Ｃ）は、図２７（Ｂ）に示す部位１５１ｃの拡大図である。
トランジスタ１５０ｃはトランジスタ１５０ｂと同様に形成することができるが、電極１１２と絶縁層１１６の間に層１９６を設ける点が異なる。層１９６は、前述した不純物が透過しにくい絶縁性材料や、不純物が透過しにくい導電性材料を用いることが好ましい。また、層１９６は、酸素が放出されにくい、および／または吸収されにくい絶縁性材料や、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。層１９６で、電極１１２、半導体層１０９ｃ、および絶縁層１１１を覆うことで、絶縁層１１６側から半導体層１０９への不純物の拡散を抑制することができる。また、電極１１２の酸化を防ぐことができる。また、絶縁層１１４側から絶縁層１１６への酸素の拡散を抑制することができる。層１９６は保護層またはキャップ層と言うこともできる。
〔変形例１３〕
図２８にトランジスタ１５０ｄを示す。図２８（Ａ）は、トランジスタ１５０ｄの平面図である。図２８（Ｂ）は、図２８（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図２８（Ｃ）は、図２８（Ｂ）に示す部位１５１ｄの拡大図である。
トランジスタ１５０ｄはトランジスタ１５０ｂと同様の構成を有するが、電極１１２、半導体層１０９ｃ、および絶縁層１１１の形状が異なる。トランジスタ１５０ｄでは、図２５（Ｂ）に示したように酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂを形成した後、試料表面上にレジストマスクを形成する。当該レジストマスクをマスクとして用いて、酸化物半導体層１９５、絶縁層１１１、導電層１９１ａおよび導電層１９１ｂを選択的に除去して、半導体層１０９ｃ、電極１１２ａおよび電極１１２ｂが形成される。
〔変形例１４〕
図２９にトランジスタ１５０ｅを示す。図２９（Ａ）は、トランジスタ１５０ｅの平面図である。図２９（Ｂ）は、図２９（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。
トランジスタ１５０ｅはトランジスタ１５０ｄと同様の構成を有するが、電極１１２、半導体層１０９ｃ、および絶縁層１１１を層１９６で覆う点が異なる。層１９６は、前述した不純物が透過しにくい絶縁性材料や、不純物が透過しにくい導電性材料を用いることが好ましい。また、層１９６は、酸素が放出されにくい、および／または吸収されにくい絶縁性材料や、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。層１９６で、電極１１２、半導体層１０９ｃ、および絶縁層１１１を覆うことで、絶縁層１１６側から半導体層１０９への不純物の拡散を抑制することができる。また、電極１１２の酸化を防ぐことができる。また、絶縁層１１４側から絶縁層１１６への酸素の拡散を抑制することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例について説明する。
＜半導体装置の構造例＞
図３０（Ａ）乃至図３０（Ｃ）は、半導体装置４００の断面図である。半導体装置４００は、トランジスタ１００とトランジスタ２８１を有する。なお、本実施の形態に示すトランジスタ１００は、上記実施の形態に示した他のトランジスタと置き換えが可能である。図３０（Ａ）はトランジスタ１００とトランジスタ２８１のチャネル長方向の断面図であり、図３０（Ｂ）はチャネル幅方向の断面図である。図３０（Ｃ）は図３０（Ａ）に示すトランジスタ２８１の拡大図である。
半導体装置４００は、基板４０１としてｎ型半導体を用いる。トランジスタ２８１は、チャネル形成領域２８３、高濃度ｐ型不純物領域２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、絶縁層２８６を介して側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。絶縁層２８６はゲート絶縁層として機能できる。電極２８７はゲート電極として機能できる。トランジスタ２８１は、チャネル形成領域２８３が基板４０１の一部に形成される。
低濃度ｐ型不純物領域２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合によって形成することができる。側壁２８８の形成後、高濃度ｐ型不純物領域２８５を形成する。なお、低濃度ｐ型不純物領域２８４は高濃度ｐ型不純物領域２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｐ型不純物領域２８５よりも低い。また、低濃度ｐ型不純物領域２８４は、状況に応じて設けなくてもよい。
トランジスタ２８１は、素子分離層４１４によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
トランジスタ２８１はｐチャネル型のトランジスタとして機能できる。また、トランジスタ２８１上に絶縁層４０３が形成され、絶縁層４０３上に絶縁層４０４が形成されている。絶縁層４０３、および絶縁層４０４は、上記実施の形態に示した絶縁層と同様の材料および方法で形成することができる。なお、絶縁層４０３および絶縁層４０４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成することが好ましい。なお、絶縁層４０３と絶縁層４０４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
また、半導体装置４００は、絶縁層４０４上に平坦な表面を有する絶縁層４０５を有する。絶縁層４０５は、上記実施の形態に示した絶縁層と同様の材料および方法で形成することができる。また、絶縁層４０５表面にＣＭＰ処理を行ってもよい。
また、絶縁層４０５の上に、電極４１３ａ、電極４１３ｂ、および電極４１３ｃが形成されている。電極４１３ａ、電極４１３ｂ、および電極４１３ｃは、上記実施の形態に示した電極と同様の材料および方法で形成することができる。
また、電極４１３ａはコンタクトプラグ４０６ａを介して高濃度ｐ型不純物領域２８５の一方と電気的に接続されている。電極４１３ｂはコンタクトプラグ４０６ｂを介して高濃度ｐ型不純物領域２８５の他方と電気的に接続されている。電極４１３ｃはコンタクトプラグ４０６ｃを介して電極２８７と電気的に接続されている。
また、電極４１３ａ、電極４１３ｂ、および電極４１３ｃを覆って絶縁層４０７が形成されている。絶縁層４０７は、絶縁層４０５と同様の材料および方法で形成することができる。また、絶縁層４０７の表面にＣＭＰ処理を行ってもよい。
また、絶縁層４０７上に絶縁層１０２が形成されている。絶縁層４０７よりも上層の構成については、上記実施の形態を参酌すれば理解できる。よって、本実施の形態での詳細な説明は省略する。また、電極１１８ｂは電極１１７ｄを介して電極４１３ｂと電気的に接続されている。
〔変形例１〕
基板４０１にｎチャネル型のトランジスタであるトランジスタ２８２を設けてもよい。図３１（Ａ）および図３１（Ｂ）は、半導体装置４１０の断面図である。半導体装置４１０は、半導体装置４００にトランジスタ２８２を付加した構成を有する。図３１（Ａ）はトランジスタ１００、トランジスタ２８１、および、トランジスタ２８２のチャネル長方向の断面図であり、図３１（Ｂ）はトランジスタ２８２の拡大図である。
トランジスタ２８２は、チャネル形成領域１２８３がウェル２２０に形成される。また、トランジスタ２８２は、チャネル形成領域１２８３、高濃度ｎ型不純物領域１２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、絶縁層２８６を介して側壁２８８と重なる領域に低濃度ｎ型不純物領域１２８４を有する。
低濃度ｎ型不純物領域１２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｎ型不純物領域１２８４は、自己整合により形成することができる。側壁２８８の形成後、高濃度ｎ型不純物領域１２８５を形成する。なお、低濃度ｎ型不純物領域１２８４は高濃度ｎ型不純物領域１２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｎ型不純物領域１２８５よりも低い。また、低濃度ｎ型不純物領域１２８４は、状況に応じて設けなくてもよい。
〔変形例２〕
図３２（Ａ）乃至図３２（Ｃ）は半導体装置４２０の断面図である。半導体装置４２０は、半導体装置４００が有するトランジスタ２８１を、Ｆｉｎ型のトランジスタ２９１に置き換えた構成を有する。トランジスタをＦｉｎ型とすることにより、実効上のチャネル幅が増大し、トランジスタのオン特性を改善することができる。また、チャネル形成領域に対するゲート電極の電界の寄与を高くすることができるため、トランジスタのオフ特性を改善することができる。
〔変形例３〕
図３３は半導体装置４３０の断面図である。半導体装置４３０はトランジスタ１００、トランジスタ２８１、容量素子２５０を有する。また、半導体装置４３０は、トランジスタ２８１を覆う絶縁層４０５上に絶縁層４３１、絶縁層４３２、絶縁層４３３、絶縁層４３４、絶縁層４３５、および絶縁層４３６、を有する。また、半導体装置４３０は、絶縁層４０５上に電極４２２、および電極４２４を有する。
電極４２２は、絶縁層４３１および絶縁層４３２に埋め込むように設けられている。また、電極４２２は、絶縁層４０３、絶縁層４０４、および絶縁層４０５に設けられた電極４２１を介してトランジスタ２８１と電気的に接続されている。
電極４２４は、絶縁層４３５に埋め込むように設けられている。また、電極４２４は、絶縁層４３３および絶縁層４３４に設けられた電極４２３を介して電極４２２と電気的に接続されている。
また、半導体装置４３０は、絶縁層４３６上に絶縁層１０２および絶縁層１０３を介してトランジスタ１００を有する。また、トランジスタ１００上に絶縁層１１５および絶縁層１１６を有し、絶縁層１１６上に電極４２７および電極２４１を有する。また、電極４２７および電極２４１を覆う絶縁層２４２を有する。また、絶縁層２４２上に、電極２４１を覆う電極２４３を有する。
電極２４１、絶縁層２４２、および電極２４３が重なる領域が、容量素子２５０として機能する。電極２４１を覆って電極２４３を設けることで、電極２４１の上面だけでなく側面も容量素子として機能することができる。
電極４２７は、絶縁層１１６、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、絶縁層１０８、絶縁層１０７、および絶縁層１０６に設けられた電極４２６を介して電極４２５と電気的に接続されている。
また、電極２４３および絶縁層２４２上に絶縁層４３７を有し、絶縁層４３７上に電極４２９を有し、電極４２９上に絶縁層４３８を有する。電極４２９は、絶縁層４３７に設けられた電極４２８を介して電極４２７と電気的に接続されている。
絶縁層４３１、絶縁層４３２、絶縁層４３３、絶縁層４３４、絶縁層４３５、絶縁層４３６、絶縁層２４２、絶縁層４３７、および絶縁層４３８は、上記実施の形態に示した絶縁層と同様の材料および方法で形成することができる。また、電極４２１、電極４２２、電極４２３、電極４２４、電極４２５、電極４２６、電極４２７、電極２４１、電極２４３、電極４２８、および電極４２９は、上記実施の形態に示した電極と同様の材料および方法で形成することができる。
また、電極４２１、電極４２２、電極４２３、電極４２４、電極４２５、電極４２６、電極４２７、電極４２８、および電極４２９は、ダマシン法や、デュアルダマシン法などを用いて形成してもよい。
＜半導体回路＞
本明細書等に開示したトランジスタは、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、およびＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、およびメモリ素子などの様々な半導体回路に用いることができる。
本明細書等に開示したトランジスタを用いた半導体回路の一例を、図３４の回路図に示す。なお、回路図において、酸化物半導体を用いたトランジスタであることを明示するために、酸化物半導体を用いたトランジスタの回路記号に「ＯＳ」を付している。
図３４（Ａ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、インバータ回路の構成例を示している。
図３４（Ｂ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、アナログスイッチ回路の構成例を示している。
図３４（Ｃ）に示す半導体回路は、トランジスタ２８１ａ、トランジスタ２８１ｂ、トランジスタ２８２ａ、およびトランジスタ２８２ｂを用いたＮＡＮＤ回路の構成例を示している。ＮＡＮＤ回路は、入力端子ＩＮ＿Ａと入力端子ＩＮ＿Ｂに入力される電位の組み合わせによって、出力される電位が変化する。
＜記憶装置＞
図３５（Ａ）に示す半導体回路は、トランジスタ２８９のソースまたはドレインの一方を、トランジスタ１２８１のゲートおよび容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。また、図３５（Ｂ）に示す回路は、トランジスタ２８９のソースまたはドレインの一方を、容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。
図３５（Ａ）および図３５（Ｂ）に示す半導体回路は、トランジスタ２８９のソースまたはドレインの他方から入力された電荷を、ノード２５６に保持することができる。トランジスタ２８９に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード２５６の電荷を保持することができる。
図３５（Ａ）ではトランジスタ１２８１として、ｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用いてもよい。例えば、トランジスタ１２８１として、トランジスタ２８１またはトランジスタ２８２を用いてもよい。また、トランジスタ１２８１としてＯＳトランジスタを用いてもよい。
ここで、図３５（Ａ）および図３５（Ｂ）に示した半導体装置（記憶装置）について、詳細に説明しておく。
図３５（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ１２８１と第２の半導体を用いたトランジスタ２８９、および容量素子２５７を有している。
トランジスタ２８９は、上記実施の形態に開示したＯＳトランジスタである。トランジスタ２８９のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力の低い記憶装置となる。
図３５（Ａ）において、配線２５１はトランジスタ１２８１のソースまたはドレインの一方と電気的に接続され、配線２５２はトランジスタ１２８１のソースまたはドレインの他方と電気的に接続される。また、配線２５４はトランジスタ２８９のゲートと電気的に接続され、トランジスタ２８９のソースまたはドレインの一方は、ノード２５６と電気的に接続され、トランジスタ２８９のソースまたはドレインの他方は、配線２５３と電気的に接続されている。そして、トランジスタ１２８１のゲート、および容量素子２５７の電極の一方は、ノード２５６と電気的に接続されている。また、配線２５５は容量素子２５７の電極の他方と電気的に接続されている。
図３５（Ａ）に示す記憶装置は、ノード２５６に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
〔書き込み動作、保持動作〕
情報の書き込みおよび保持について説明する。まず、配線２５４の電位を、トランジスタ２８９がオン状態となる電位にする。これにより、配線２５３の電位が、ノード２５６に与えられる。即ち、ノード２５６に所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」という。）のどちらかが与えられるものとする。その後、配線２５４の電位を、トランジスタ２８９がオフ状態となる電位とすることで、ノード２５６に電荷が保持される。
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード２５６に高い電位を与える電荷とする。また、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも低い電位である。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタがオフ状態となる電位を与える電荷である。
トランジスタ２８９のオフ電流は極めて小さいため、ノード２５６の電荷は長期間にわたって保持される。
〔読み出し動作〕
次に情報の読み出しについて説明する。配線２５１に配線２５２の電位と異なる所定の電位（定電位）を与えた状態で、配線２５５に読み出し電位ＶＲを与えると、ノード２５６に保持されている情報を読み出すことができる。
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線２５５の電位は、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
例えば、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ１２８１がオン状態になる。よって、配線２５２の電位が変化する。
また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態になる。よって、配線２５２の電位が変化する。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。
配線２５２の電位を判別することで、ノード２５６に保持されている情報を読み出すことができる。
図３５（Ｂ）に示す半導体装置は、トランジスタ１２８１を有さない点が図３５（Ａ）に示した半導体装置と異なる。この場合も図３５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持が可能である。
図３５（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。配線２５４にトランジスタ２８９がオン状態になる電位が与えられると、浮遊状態である配線２５３と容量素子２５７とが導通し、配線２５３と容量素子２５７の間で電荷が再分配される。その結果、配線２５３の電位が変化する。配線２５３の電位の変化量は、ノード２５６の電位（またはノード２５６に蓄積された電荷）によって、異なる値をとる。
例えば、ノード２５６の電位をＶ、容量素子２５７の容量をＣ、配線２５３が有する容量成分をＣＢ、電荷が再分配される前の配線２５３の電位をＶＢ０とすると、電荷が再分配された後の配線２５３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード２５６の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線２５３の電位を所定の電位と比較することで、情報を読み出すことができる。
以上に示した記憶装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、本発明の一態様に係る記憶装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜ＣＰＵ＞
次に、上述したトランジスタを用いたＣＰＵの一例について説明する。図３６は、上述したトランジスタを一部に用いたＣＰＵの構成例を示すブロック図である。
図３６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図３６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７３０は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７３０は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路７０２には、上述した記憶装置を用いることができる。記憶素子７３０への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、トランジスタ７１３とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９のゲート電極には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図３７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図３７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図３７におけるトランジスタ７０９は、上記実施の形態に例示したトランジスタ１００を用いることができる。また、ゲート電極には制御信号ＷＥを入力し、バックゲート電極には制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位やトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９の、ゲート電圧が０Ｖの時のドレイン電流をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図３７において、記憶素子７３０に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７３０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７３０は、トランジスタ７０９以外のトランジスタを、チャネルが酸化物半導体層で形成されるトランジスタと、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとを組み合わせて用いてもよい。
図３７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子７３０に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によってノードＭ２に保持することができる。
また、前述した通り、ＯＳトランジスタはオフ電流が極めて小さい。例えば、ＯＳトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７３０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７３０は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、ノードＭ２に保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７３０への電源電圧の供給が再開された後、ノードＭ２に保持された信号に応じてトランジスタ７１０の状態（オン状態、またはオフ状態）が決まり、回路７０２から読み出すことができる。それ故、ノードＭ２に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７３０を、ＣＰＵが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＣＰＵ全体、もしくはＣＰＵを構成する一つ、または複数の論理回路において、短期間の電源停止が可能になり、電源停止の頻度を高めることができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子７３０をＣＰＵに用いる例として説明したが、記憶素子７３０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜半導体ウエハ、チップ＞
図３８（Ａ）は、ダイシング処理が行なわれる前の基板７４１の上面図を示している。基板７４１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７４１上には、複数の回路領域７４２が設けられている。回路領域７４２には、本発明の一態様に係る半導体装置、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
複数の回路領域７４２は、それぞれが分離領域７４３に囲まれている。分離領域７４３と重なる位置に分離線（「ダイシングライン」ともいう。）７４４が設定される。分離線７４４に沿って基板７４１を切断することで、回路領域７４２を含むチップ７４５を基板７４１から切り出すことができる。図３８（Ｂ）にチップ７４５の拡大図を示す。
また、分離領域７４３に導電層や半導体層を設けてもよい。分離領域７４３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７４３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域７４３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
＜電子部品＞
チップ７４５を電子部品に適用する例について、図３９を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、本発明の一態様の半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図３９（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において本発明の一態様の半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７５１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ（チップ７４５）に分離する「ダイシング工程」を行う（ステップＳ７５２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７５３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７５４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７５５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７５６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形加工工程」を行なう（ステップＳ７５７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７５８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７５９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図３９（Ｂ）に示す。図３９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図３９（Ｂ）に示す電子部品７６０は、リード７６５および半導体装置７６３を示している。半導体装置７６３としては、本発明の一態様の半導体装置などを用いることができる。
図３９（Ｂ）に示す電子部品７６０は、例えばプリント基板７６２に実装される。このような電子部品７６０が複数組み合わされて、それぞれがプリント基板７６２上で電気的に接続されることで電子部品が実装された基板（実装基板７６４）が完成する。完成した実装基板７６４は、電子機器などに用いられる。
＜表示装置＞
次に、上述したトランジスタを用いた表示装置の一例について説明する。図４０（Ａ）は、表示装置５００の構成例を説明するブロック図である。
図４０（Ａ）に示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５２１ｂ、および表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ、および駆動回路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
また、図４０（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｐ本の配線５３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｑ本の配線５３６と、を有する。さらに、表示領域５３１はマトリクス状に配設された複数の画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
ｇ行目の配線５３５＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示領域５３１においてｐ行ｑ列（ｐ、ｑは、ともに１以上の自然数。）に配設された複数の画素５３２のうち、ｇ行に配設されたｑ個の画素５３２と電気的に接続される。また、ｈ列目の配線５３６＿ｈ（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された画素５３２のうち、ｈ列に配設されたｐ個の画素５３２に電気的に接続される。
〔表示素子〕
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物及び無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。表示装置は網膜走査型の投影装置であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
図４０（Ｂ）、図４０（Ｃ）、図４１（Ａ）、および図４１（Ｂ）は、画素５３２に用いることができる回路構成例を示している。
〔発光表示装置用画素回路の一例〕
図４０（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図４０（Ｂ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
トランジスタ４６１、トランジスタ４６８、トランジスタ４６４にＯＳトランジスタを用いることができる。特に、トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続される。さらに、トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン電極の他方は、ノード４６５に電気的に接続される。
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲート電極は、ノード４６５に電気的に接続される。
トランジスタ４６４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲート電極は、配線５３５＿ｇに電気的に接続される。
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図４０（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、図４１（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図４１（Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、バックゲートがノード４６７と常に同じ電位となる。
〔液晶表示装置用画素回路の一例〕
図４０（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図４０（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定される。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方はノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれるデータにより配向状態が設定される。
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続され、他方はノード４６６に電気的に接続される。トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６へのビデオ信号の書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノード４６６に書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図４０（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジスタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
また、図４１（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジスタを用いてもよい。図４１（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
〔周辺回路の構成例〕
図４２（Ａ）に駆動回路５１１の構成例を示す。駆動回路５１１は、シフトレジスタ５１２、ラッチ回路５１３、およびバッファ５１４を有する。また、図４２（Ｂ）に駆動回路５２１ａの構成例を示す。駆動回路５２１ａは、シフトレジスタ５２２、およびバッファ５２３を有する。駆動回路５２１ｂも駆動回路５２１ａと同様の構成とすることができる。
シフトレジスタ５１２およびシフトレジスタ５２２にはスタートパルスＳＰ、クロック信号ＣＬＫなどが入力される。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態２で説明した表示装置の具体的な構成例について図面を用いて説明する。本発明の一態様に係るトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
＜液晶表示装置とＥＬ表示装置＞
表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置について説明する。図４３（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図４３（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図４３（Ｂ）および図４３（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図４３（Ｂ）および図４３（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３が実装されている。図４３（Ｂ）および図４３（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
また図４３（Ｂ）および図４３（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図４３（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図４３（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図４３（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
図４４（Ａ）および図４４（Ｂ）は、図４３（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図４４（Ａ）および図４４（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２および絶縁層４１１１に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、電極４０３０と同じ導電層から形成され、配線４０１４は、電極４１０８と同じ導電層を用いて、電極４１０８と同一工程で形成されている。
また、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４はそれぞれがトランジスタを複数有している。図４４（Ａ）および図４４（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０、および走査線駆動回路４００４に含まれるトランジスタ４０１１を例示している。図４４（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１０６、絶縁層４１０７、絶縁層４１１１、および絶縁層４１１２が設けられている。また、絶縁層４１０７と絶縁層４１１１の間に電極４１０８および電極４１０９を有する。電極４１０８はコンタクトプラグを介してトランジスタ４０１１と電気的に接続する。電極４１０９はコンタクトプラグを介してトランジスタ４０１０と電気的に接続する。また、図４４（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２および絶縁層４１０３上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０３上に形成された絶縁層４１１０および電極４０１７を有する。また、絶縁層４１１０および電極４０１７上に絶縁層４１０４が形成されている。電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態に示したトランジスタを用いることができる。上記実施の形態に示したトランジスタは、電気特性の変動が抑制されており、電気的に安定である。よって、図４４（Ａ）および図４４（Ｂ）に示す表示装置を信頼性の高い表示装置とすることができる。
また、図４４（Ａ）および図４４（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同時に形成された電極の一部と、電極４０２１が絶縁層４１０４を介して重なる領域を有する。電極４０２１は、電極４０１７を形成するための導電層を用いて、電極４０１７と同一工程で形成される。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図４４（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図４４（Ａ）において、表示素子である液晶素子４０１３は、電極４０３０、電極４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。電極４０３１は第２の基板４００６側に設けられ、電極４０３０と電極４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、電極４０３０と電極４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
前述した通り、トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を極めて低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光部材および位相部材を組み合わせて形成された円偏光板を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図４４（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、電極４０３０、発光層４５１１、電極４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、電極４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、電極４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
電極４０３０、電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、電極４０３０、電極４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、電極４０３０、電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
＜表示モジュール＞
上述したシフトレジスタまたはトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図４５に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ６００４を設ける必要が無い場合は、タッチセンサ６００４を省略することができる。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本明細書等に開示したトランジスタを用いることができる半導体装置の一例として、撮像装置について説明する。図４６（Ａ）乃至図４６（Ｃ）に、撮像装置の回路構成例を示す。
＜撮像装置＞
図４６（Ａ）に示す回路を有する撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続される。トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
トランジスタ６０２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図４６（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。トランジスタ６０２として、例えば上記実施の形態に開示したトランジスタ１００などを用いることができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
図４６（Ｃ）に示す回路を有する撮像装置６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。図４６（Ｃ）に示す撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
次に、図４６（Ｃ）に示す回路を有する撮像装置６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９に出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
図４６（Ａ）乃至図４６（Ｃ）に示したいずれかの回路を有する撮像装置６１０をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
例えば、撮像装置６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。表示素子を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置を実現することも可能である。
上述したトランジスタを用いた撮像装置６１０の構造例を図４７に示す。図４７は撮像装置６１０の断面図である。
図４７に示す撮像装置６１０は、基板４０１としてｎ型半導体を用いている。また、基板４０１中に光電変換素子６０１のｐ型半導体２２１が設けられている。また、基板４０１の一部が、光電変換素子６０１のｎ型半導体２２３として機能する。
また、トランジスタ６０４は基板４０１上に設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。また、基板４０１の一部にｐ型半導体のウェル２２０が設けられている。ウェル２２０はｐ型半導体２２１の形成と同様の方法で設けることができる。また、ウェル２２０とｐ型半導体２２１は同時に形成することができる。なお、トランジスタ６０４として、例えば上述したトランジスタ２８２を用いることができる。
また、光電変換素子６０１、およびトランジスタ６０４上に絶縁層４０３、絶縁層４０４、および絶縁層４０５が形成されている。
また、絶縁層４０３乃至絶縁層４０５の基板４０１（ｎ型半導体２２３）と重なる領域に開口２２４が形成され、絶縁層４０３乃至絶縁層４０５のｐ型半導体２２１と重なる領域に開口２２５が形成されている。また、開口２２４および開口２２５中に、コンタクトプラグ４０６が形成されている。コンタクトプラグ４０６は上述したコンタクトプラグと同様に設けることができる。なお、開口２２４および開口２２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
また、絶縁層４０５の上に、電極６４１、電極４２９、および電極６４２が形成されている。電極６４１は、開口２２４に設けられたコンタクトプラグ４０６を介してｎ型半導体２２３（基板４０１）と電気的に接続されている。また、電極４２９は、開口２２５に設けられたコンタクトプラグ４０６を介してｐ型半導体２２１と電気的に接続されている。電極６４２は容量素子６０６の電極として機能できる。
また、電極６４１、電極６４２、および電極４２９を覆って絶縁層６２７が形成されている。絶縁層６２７は、絶縁層４０５と同様の材料および方法で形成することができる。また、絶縁層６２７表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。電極６４１、電極６４２、および電極４２９は、上述した電極と同様の材料および方法により形成することができる。
また、絶縁層６２７の上に絶縁層１０２および絶縁層１０３が形成され、絶縁層１０３の上に電極６４７、電極１０５、および電極６４３が形成されている。電極６４７は電極４２９と電気的に接続されている。
また、絶縁層１１６の上に電極６４４および電極２４１が形成されている。また、電極６４４および電極２４１を覆って絶縁層２４２が形成されている。また、絶縁層２４２を介して電極２４１を覆って電極２４３が形成されている。電極２４１、絶縁層２４２、および電極２４３の重なる領域が容量素子６０６として機能する。
電極６４４はトランジスタ６０２のソースまたはドレインの一方と電気的に接続される。また、電極６４４は電極６４７と電気的に接続される。
〔変形例１〕
図４７とは異なる撮像装置６１０の構成例を図４８に示す。
図４８に示す撮像装置６１０は、基板４０１上にトランジスタ６０４とトランジスタ６０５が設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。トランジスタ６０５はｐチャネル型のトランジスタとして機能できる。なお、トランジスタ６０４として、例えば上述したトランジスタ２８２を用いることができる。トランジスタ６０５として、例えば上述したトランジスタ２８１を用いることができる。
絶縁層４０５の上に電極４１３ａ乃至電極４１３ｄが形成されている。電極４１３ａはトランジスタ６０４のソースまたはドレインの一方と電気的に接続され、電極４１３ｂはトランジスタ６０４のソースまたはドレインの他方と電気的に接続されている。電極４１３ｃは、トランジスタ６０４のゲートと電気的に接続されている。電極４１３ｂはトランジスタ６０５のソースまたはドレインの一方と電気的に接続され、電極４１３ｄはトランジスタ６０５のソースまたはドレインの他方と電気的に接続されている。
また、図４８に示す撮像装置６１０は、絶縁層４３７上に光電変換素子６０１が設けられている。また、光電変換素子６０１上に絶縁層４４２が設けられ、絶縁層４４２上に電極４８８が設けられている。絶縁層４４２は、絶縁層４３７と同様の材料および方法で形成することができる。
図４８に示す光電変換素子６０１は、金属材料などで形成された電極６８６と透光性導電層６８２との間に光電変換層６８１を有する。図４８では、セレン系材料を光電変換層６８１に用いた形態を示している。セレン系材料を用いた光電変換素子６０１は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６８１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層６８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極６８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層６８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
透光性導電層６８２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６８２は単層に限らず、異なる膜の積層であっても良い。また、図４８では、透光性導電層６８２と配線４８７が、電極４８８およびコンタクトプラグ４８９を介して電気的に接続する構成を図示しているが、透光性導電層６８２と配線４８７が直接接してもよい。
また、電極６８６および配線４８７などは、複数の導電層を積層した構成であってもよい。例えば、電極６８６を第１の導電層および第２の導電層の二層とし、配線４８７を第３の導電層および第４の導電層の二層とすることができる。また、例えば、第１の導電層および第３の導電層を低抵抗の金属等を選択して形成し、第２の導電層および第４の導電層を光電変換層６８１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６８２と接触することにより電蝕を起こすことがある。そのような金属を第３の導電層に用いた場合でも第４の導電層を介することによって電蝕を防止することができる。
第２の導電層および第４の導電層には、例えば、モリブデンやタングステンなどを用いることができる。また、第１の導電層および第３の導電層には、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層４４２が多層である構成であってもよい。隔壁４７７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁４７７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子６０１には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。当該フォトダイオードは、ｎ型の半導体層、ｉ型の半導体層、およびｐ型の半導体層が順に積層された構成を有している。ｉ型の半導体層には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層およびｎ型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、ｐｎ型やｐｉｎ型のダイオード素子は、ｐ型の半導体層が受光面となるように設けることが好ましい。ｐ型の半導体層を受光面とすることで、光電変換素子６０１の出力電流を高めることができる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０１は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、本明細書等に開示したトランジスタを用いることができる半導体装置の一例として、ＲＦタグについて説明する。
＜ＲＦタグ＞
本発明の一態様に係るＲＦタグは、内部に記憶回路（記憶装置）を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
ＲＦタグの構成について図４９を用いて説明する。図４９は、ＲＦタグの構成例を示すブロック図である。
図４９に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。通信器８０１に上述したトランジスタを用いてもよい。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
記憶回路８１０に上述した記憶装置を用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本発明の一態様に係るＲＦタグの使用例について図５０を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券、無記名債券、運転免許証や住民票などの証書（図５０（Ａ）参照。）、ＤＶＤソフトやビデオテープなどの記録媒体（図５０（Ｂ）参照。）、皿やコップや瓶などの容器（図５０（Ｃ）参照。）、包装紙や箱やリボンなどの包装用品、自転車などの移動体（図５０（Ｄ）参照。）、鞄や眼鏡などの身の回り品、植物、動物、人体、衣類、生活用品、薬品や薬剤を含む医療品、または電子機器（例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話。）などの物品、もしくは各物品に取り付ける荷札（図５０（Ｅ）および図５０（Ｆ）参照。）などに設けて使用することができる。
本発明の一態様に係るＲＦタグ８００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券、無記名債券、または証書などに本発明の一態様に係るＲＦタグ８００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器、記録媒体、身の回り品、衣類、生活用品、または電子機器などに本発明の一態様に係るＲＦタグ８００を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、移動体に本発明の一態様に係るＲＦタグ８００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。以上のように、本発明の一態様に係るＲＦタグ８００は、上述したような各用途に用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置を用いた電子機器の一例について説明する。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、自動車電話、携帯電話、携帯情報端末、タブレット型端末、携帯型ゲーム機、パチンコ機などの固定式ゲーム機、電卓、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジンや、蓄電体からの電力を用いた電動機により推進する移動体なども、電子機器の範疇に含まれる場合がある。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図５１（Ａ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図５１（Ｂ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
図５１（Ｃ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図５１（Ｄ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図５１（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
図５１（Ｆ）に家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
図５１（Ｇ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
本実施の形態に示す電子機器には、上述したトランジスタまたは上述した半導体装置などが搭載されている。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、スパッタリング用ターゲットを設置することが可能な成膜室を有する成膜装置（スパッタリング装置）について説明する。本実施の形態に示す成膜装置は、平行平板型のスパッタリング装置や、対向ターゲット式のスパッタリング装置などに用いることができる。
対向ターゲット式のスパッタリング装置を用いた成膜では、被形成面へのダメージが小さくできるため、結晶性の高い膜を得やすい。即ち、ＣＡＡＣ−ＯＳなどの成膜には、対向ターゲット式のスパッタリング装置を用いることが好ましい場合がある。
なお、平行平板型スパッタリング装置を用いた成膜法を、ＰＥＳＰ（Ｐａｒａｌｌｅｌ Ｅｌｅｃｔｒｏｄｅ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。
まず、成膜時などに膜中に不純物の混入が少ない成膜装置の構成について図５２および図５３を用いて説明する。
図５２は、枚葉式マルチチャンバーの成膜装置２７００の上面図を模式的に示している。成膜装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、基板の加熱を行う基板加熱室２７０５と、ターゲットが配置され成膜を行う成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと、を有する。なお、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃは、後述する成膜室の構成を参酌することができる。
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、基板加熱室２７０５、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと接続する。
なお、各室の接続部にはゲートバルブ２７６４が設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２および搬送室２７０４は、搬送ロボット２７６３を有し、基板を搬送することができる。
また、基板加熱室２７０５は、プラズマ処理室を兼ねると好ましい。成膜装置２７００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
次に、図５２に示す成膜装置２７００の一点鎖線Ｘ１−Ｘ２、一点鎖線Ｙ１−Ｙ２、および一点鎖線Ｙ２−Ｙ３に相当する断面を図５３に示す。
図５３（Ａ）は、基板加熱室２７０５と、搬送室２７０４の断面を示しており、基板加熱室２７０５は、基板を収容することができる複数の加熱ステージ２７６５を有している。なお、基板加熱室２７０５は、バルブを介して真空ポンプ２７７０と接続されている。真空ポンプ２７７０としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
また、基板加熱室２７０５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
また、基板加熱室２７０５は、マスフローコントローラ２７８０を介して、精製機２７８１と接続される。なお、マスフローコントローラ２７８０および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。基板加熱室２７０５に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
搬送室２７０４は、搬送ロボット２７６３を有している。搬送ロボット２７６３は、各室へ基板を搬送することができる。また、搬送室２７０４は、バルブを介して真空ポンプ２７７０と、クライオポンプ２７７１と、接続されている。このような構成とすることで、搬送室２７０４は、大気圧から低真空または中真空（０．１から数百Ｐａ程度）まで真空ポンプ２７７０を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ程度）まではクライオポンプ２７７１を用いて排気される。
また、例えば、クライオポンプ２７７１は、搬送室２７０４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
図５３（Ｂ）は、成膜室２７０６ｂと、搬送室２７０４と、ロードロック室２７０３ａの断面を示している。
ここで、図５３（Ｂ）および図５４を用いて、成膜室（スパッタリング室）の詳細について説明する。図５４（Ａ）は成膜室２７０６ｂ内の様子を示す図である。成膜室２７０６ｂは、ターゲット２７６６ａと、ターゲット２７６６ｂと、ターゲットシールド２７６７ａと、ターゲットシールド２７６７ｂと、マグネットユニット２７９０ａと、マグネットユニット２７９０ｂと、基板ホルダ２７６８と、電源２７９１ａと、電源２７９１ｂと、を有する。ターゲット２７６６ａはバッキングプレート２７８９ａに設けられている（図５３（Ｂ）に図示せず。）。また、ターゲット２７６６ｂはバッキングプレート２７８９ｂに設けられている（図５３（Ｂ）に図示せず。）。また、ターゲット２７６６ａおよびターゲット２７６６ｂには、電源２７９１が電気的に接続されている。マグネットユニット２７９０ａは、バッキングプレート２７８９ａを介してターゲット２７６６ａの背面に配置される。また、マグネットユニット２７９０ｂは、バッキングプレート２７８９ｂを介してターゲット２７６６ｂの背面に配置される。ターゲットシールド２７６７ａおよびターゲットシールド２７６７ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの端部を囲うように配置される。
電源２７９１ａおよび電源２７９１ｂとしては、ＲＦ電源、ＤＣ電源、またはＡＣ電源などを用いることができる。なお、電源２７９１ａと電源２７９１ｂで異なる種類の電源を用いてもよい。
図５４（Ｂ）および図５４（Ｃ）は、図５４（Ａ）の一点鎖線Ａ−Ｂ間におけるプラズマ２７８８の電位分布を示している。図５４（Ｂ）に示す電位分布は、バッキングプレート２７８９ａに高電位を印加し、バッキングプレート２７８９ｂに低電位を印加した状態を示す。即ち、ターゲット２７６６ｂに向けて陽イオンが加速される。図５４（Ｃ）に示す電位分布は、バッキングプレート２７８９ａに低電位を印加し、バッキングプレート２７８９ｂに高電位を印加した状態を示す。即ち、ターゲット２７６６ａに向けて陽イオンが加速される。本発明の一態様における酸化物半導体の成膜は、図５４（Ｂ）と、図５４（Ｃ）と、の状態を交互に入れ替わるようにして行えばよい。
基板ホルダ２７６８には、基板２７６９が支持されている。基板ホルダ２７６８はＧＮＤに接続されていることが好ましい。また、基板ホルダ２７６８はフローティングの状態であってもよい。基板ホルダ２７６８は、可動部材２７８４を介して成膜室２７０６ｂに固定される。可動部材２７８４によって、基板ホルダ２７６８を、ターゲット２７６６ａとターゲット２７６６ｂに挟まれた領域（「ターゲット間領域」ともいう。）まで移動させることができる。
例えば、基板２７６９を支持した基板ホルダ２７６８をターゲット間領域に配置することによって、プラズマによる損傷を低減できる場合がある。特にプラズマ２７８８中における陽光柱の領域に、基板ホルダ２７６８および基板２７６９が入るように配置することが好ましい。プラズマ２７８８中の陽光柱の領域は、図５４（Ｂ）および図５４（Ｃ）に示す電位分布において、Ａ−Ｂ間の中間付近にある、電位分布の勾配が小さい領域である。つまり、プラズマ２７８８における陽光柱の領域に基板２７６９を配置することによって、プラズマ２７８８中の強電界部分に基板２７６９が曝されないため、プラズマ２７８８による損傷が低減される。
また、基板ホルダ２７６８および基板２７６９は、プラズマ２７８８の外側に配置されていてもよい。基板２７６９の表面がプラズマ２７８８の高電界領域に曝されないことによって、プラズマ２７８８による損傷を低減することができる。ただし、プラズマ２７８８から基板２７６９を離すほど、ターゲット２７６６ａおよびターゲット２７６６ｂの使用効率が低くなってしまう。
また、基板ホルダ２７６８は、基板２７６９を保持する基板保持機構や、基板２７６９を背面から加熱するヒーター等を備えていてもよい。
また、ターゲットシールド２７６７によって、ターゲット２７６６からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。ターゲットシールド２７６７は、累積されたスパッタ粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理、またはターゲットシールド２７６７の表面に凹凸を設けてもよい。
また、成膜室２７０６ｂは、ガス加熱機構２７８２を介してマスフローコントローラ２７８０と接続され、ガス加熱機構２７８２はマスフローコントローラ２７８０を介して精製機２７８１と接続される。ガス加熱機構２７８２により、成膜室２７０６ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構２７８２、マスフローコントローラ２７８０、および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。成膜室２７０６ｂに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
なお、ガスの導入口の直前に精製機を設ける場合、精製機から成膜室２７０６ｂまでの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。さらに、ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。
また、成膜室２７０６ｂは、バルブを介してターボ分子ポンプ２７７２および真空ポンプ２７７０と接続される。
また、成膜室２７０６ｂは、クライオトラップ２７５１が設けられる。
クライオトラップ２７５１は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ２７７２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ２７５１が成膜室２７０６ｂに接続された構成としている。クライオトラップ２７５１の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ２７５１が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。なお、クライオトラップに替えて、チタンサブリメーションポンプを用いることで、さらに高真空とすることができる場合がある。また、クライオポンプやターボ分子ポンプに替えてイオンポンプを用いることでもさらに高真空とすることができる場合がある。
なお、成膜室２７０６ｂの排気方法は、これに限定されず、先の搬送室２７０４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室２７０４の排気方法を成膜室２７０６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。
なお、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、形成される膜中に不純物が混入され得る可能性があるので、成膜室２７０６ｂの背圧、ならびに各気体分子（原子）の分圧には注意する必要がある。
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。
例えば、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
例えば、成膜室２７０６ｂの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
また、成膜装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
または、前述の成膜装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
成膜装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。なお、ベーキングは、ランプを用いて行うと好ましい。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
次に、図５３（Ｂ）に示す搬送室２７０４、およびロードロック室２７０３ａと、図５３（Ｃ）に示す大気側基板搬送室２７０２、および大気側基板供給室２７０１の詳細について以下説明を行う。なお、図５３（Ｃ）は、大気側基板搬送室２７０２、および大気側基板供給室２７０１の断面を示している。
図５３（Ｂ）に示す搬送室２７０４については、図５３（Ａ）に示す搬送室２７０４の記載を参照する。
ロードロック室２７０３ａは、基板受け渡しステージ２７５２を有する。ロードロック室２７０３ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室２７０３ａの圧力が大気圧になった時に、大気側基板搬送室２７０２に設けられている搬送ロボット２７６３から基板受け渡しステージ２７５２に基板を受け取る。その後、ロードロック室２７０３ａを真空引きし、減圧状態としたのち、搬送室２７０４に設けられている搬送ロボット２７６３が基板受け渡しステージ２７５２から基板を受け取る。
また、ロードロック室２７０３ａは、バルブを介して真空ポンプ２７７０、およびクライオポンプ２７７１と接続されている。真空ポンプ２７７０、およびクライオポンプ２７７１の排気系の接続方法は、搬送室２７０４の接続方法を参考とすることで接続できるため、ここでの説明は省略する。なお、図５２に示すアンロードロック室２７０３ｂは、ロードロック室２７０３ａと同様の構成とすることができる。
大気側基板搬送室２７０２は、搬送ロボット２７６３を有する。搬送ロボット２７６３により、カセットポート２７６１とロードロック室２７０３ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室２７０２、および大気側基板供給室２７０１の上方にＨＥＰＡフィルタ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａｔｅ Ａｉｒ Ｆｉｌｔｅｒ）等のゴミまたはパーティクルを清浄化するための機構を設けてもよい。
大気側基板供給室２７０１は、複数のカセットポート２７６１を有する。カセットポート２７６１は、複数の基板を収容することができる。
ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることで亜鉛などが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや、バッキングプレートとターゲットとの接合に用いているボンディング材の金属がスパッタリングされることがあり、不純物濃度を高める要因となる。したがって、ターゲットは、十分に冷却されていることが好ましい。
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的には銅）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。
なお、ターゲットが亜鉛を含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、亜鉛の揮発が起こりにくい酸化物を得ることができる。
上述した成膜装置を用いることで、水素濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、窒素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、炭素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下である酸化物半導体を成膜することができる。
以上の成膜装置を用いることで、酸化物半導体への不純物の混入を抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体に接する膜を成膜することで、酸化物半導体に接する膜から酸化物半導体へ不純物が混入することを抑制できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、図５７乃至図６１を用いて酸化物半導体について説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図５７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図５７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図５７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図５７（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５７（Ｅ）に示す。図５７（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図５７（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図５７（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図５８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図５８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図５８（Ｂ）および図５８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５８（Ｄ）および図５８（Ｅ）は、それぞれ図５８（Ｂ）および図５８（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図５８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図５８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図５８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図５９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図５９（Ｂ）に示す。図５９（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図５９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図５９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図６０に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図６０（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図６０（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図６０（Ａ）および図６０（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図６１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図６１より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図６１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図６１より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
１００ トランジスタ
１０１ 基板
１０２ 絶縁層
１０３ 絶縁層
１０４ 絶縁層
１０５ 電極
１０６ 絶縁層
１０７ 絶縁層
１０８ 絶縁層
１０９ 半導体層
１１０ 電極
１１１ 絶縁層
１１２ 電極
１１３ 絶縁層
１１４ 絶縁層
１１５ 絶縁層
１１６ 絶縁層
１１９ 絶縁層
１２８ 半導体層
１２９ 層
１３１ 部位
１３２ 部位
１５０ トランジスタ
１５１ 部位
１５２ 部位
１８１ 開口
１８３ 開口
１８５ 導電層
１８６ 層
１８８ 酸化物
１９４ 導電層
１９５ 酸化物半導体層
１９６ 層
２２０ ウェル
２２１ ｐ型半導体
２２３ ｎ型半導体
２２４ 開口
２２５ 開口
２４１ 電極
２４２ 絶縁層
２４３ 電極
２５０ 容量素子
２５１ 配線
２５２ 配線
２５３ 配線
２５４ 配線
２５５ 配線
２５６ ノード
２５７ 容量素子
２８１ トランジスタ
２８２ トランジスタ
２８３ チャネル形成領域
２８４ 低濃度ｐ型不純物領域
２８５ 高濃度ｐ型不純物領域
２８６ 絶縁層
２８７ 電極
２８８ 側壁
２８９ トランジスタ
２９１ トランジスタ
３８２ Ｅｃ
３８６ Ｅｃ
３８７ Ｅｃ
３９０ トラップ準位
４００ 半導体装置
４０１ 基板
４０３ 絶縁層
４０４ 絶縁層
４０５ 絶縁層
４０７ 絶縁層
４１０ 半導体装置
４１４ 素子分離層
４２０ 半導体装置
４２１ 電極
４２２ 電極
４２３ 電極
４２４ 電極
４２５ 電極
４２６ 電極
４２７ 電極
４２８ 電極
４２９ 電極
４３０ 半導体装置
４３１ 絶縁層
４３２ 絶縁層
４３３ 絶縁層
４３４ 絶縁層
４３５ 絶縁層
４３６ 絶縁層
４３７ 絶縁層
４３８ 絶縁層
４４２ 絶縁層
４６１ トランジスタ
４６２ 液晶素子
４６３ 容量素子
４６４ トランジスタ
４６５ ノード
４６６ ノード
４６７ ノード
４６８ トランジスタ
４６９ 発光素子
４７７ 隔壁
４８７ 配線
４８８ 電極
４８９ コンタクトプラグ
５００ 表示装置
５１１ 駆動回路
５１２ シフトレジスタ
５１３ ラッチ回路
５１４ バッファ
５２２ シフトレジスタ
５２３ バッファ
５３１ 表示領域
５３２ 画素
５３４ 画素回路
５３５ 配線
５３６ 配線

Claims (15)

  1. 第１乃至第４の電極と、第１乃至第４の絶縁層と、第１乃至第３の酸化物半導体層と、第１乃至第３の層と、を有し、
    前記第１および前記第２の酸化物半導体層は、島状であり、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層の上にあり、
    前記第２の酸化物半導体層は、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第３の領域は、前記第１の領域と前記第２の領域に挟まれ、
    前記第１の電極は、前記第１の領域の上にあり、
    前記第２の電極は、前記第２の領域の上にあり、
    前記第１の層は、前記第１の電極の上にあり、
    前記第２の層は、前記第２の電極の上にあり、
    前記第１の絶縁層は、前記第３の層を介して前記第１の層と重なる領域を有し、
    前記第１の絶縁層は、前記第３の層を介して前記第２の層と重なる領域を有し、
    前記第３の層は、第１の開口を有し、
    前記第１の絶縁層は、第２の開口を有し、
    前記第１の開口は、前記第３の領域と重なる領域を有し、
    前記第２の開口は、前記第３の領域と重なる領域を有し、
    前記第３の電極は、前記第３の酸化物半導体層および前記第２の絶縁層を介して、前記第３の領域の上にあり、
    前記第３の絶縁層は、前記第３の電極の上にあり、
    前記第４の電極は、前記第４の絶縁層を介して、前記第３の領域の下にあり、
    前記第３の層は、前記第２の酸化物半導体層の側面と接する領域を有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層の側面と接する領域を有し、
    前記第３の層は、酸素及び前記第２の酸化物半導体層を構成する酸素以外の元素のうちの１種以上の同じ金属元素を含む材料により設けられているトランジスタ。
  2. 請求項１において、
    前記第３の層は、前記第１の酸化物半導体層の側面と接する領域を有するトランジスタ。
  3. 請求項１または請求項２において、
    前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面と接する領域を有するトランジスタ。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第３の絶縁層は、前記第３の電極と重なる領域と、前記第３の酸化物半導体層と重なる領域と、前記第２の絶縁層と重なる領域と、を有するトランジスタ。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第３の領域にチャネルが形成されるトランジスタ。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第２の酸化物半導体層は、ＩｎまたはＺｎの一方、もしくは両方を含むトランジスタ。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記第１の酸化物半導体層と前記第３の酸化物半導体層は、前記第２の酸化物半導体層に含まれる金属元素のうち、少なくとも一種類の元素と同種の元素を含むトランジスタ。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記第１の層および前記第２の層は、酸化物半導体であるトランジスタ。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記第１および前記第２の電極は、窒素とタンタルとを含むトランジスタ。
  10. 請求項１乃至請求項９のいずれか一項において、
    前記第３または前記第４の電極の少なくとも一方は、窒素とタンタルとを含むトランジスタ。
  11. 請求項１乃至請求項１０のいずれか一項において、
    前記第４の絶縁層は、酸素とアルミニウムとを含むトランジスタ。
  12. 請求項１乃至請求項１１のいずれか一項において、
    前記第４の絶縁層は、複数層の積層であるトランジスタ。
  13. 請求項１乃至請求項１２のいずれか一項に記載のトランジスタと、
    容量素子、または抵抗素子と、を有する半導体装置。
  14. 請求項１３に記載の半導体装置と、
    アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、
    を有する電子機器。
  15. 請求項１３に記載の半導体装置、または、請求項１乃至請求項１２のいずれか一項に記載のトランジスタを複数有し、分離領域を有する半導体ウエハ。
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