[go: up one dir, main page]

JP6666224B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6666224B2
JP6666224B2 JP2016184627A JP2016184627A JP6666224B2 JP 6666224 B2 JP6666224 B2 JP 6666224B2 JP 2016184627 A JP2016184627 A JP 2016184627A JP 2016184627 A JP2016184627 A JP 2016184627A JP 6666224 B2 JP6666224 B2 JP 6666224B2
Authority
JP
Japan
Prior art keywords
region
silicon carbide
type
electrode
sbd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016184627A
Other languages
English (en)
Other versions
JP2018049951A (ja
Inventor
剛志 大田
剛志 大田
大 古川
大 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2016184627A priority Critical patent/JP6666224B2/ja
Priority to US15/444,238 priority patent/US9887285B1/en
Priority to CN201710120963.9A priority patent/CN107845683B/zh
Publication of JP2018049951A publication Critical patent/JP2018049951A/ja
Application granted granted Critical
Publication of JP6666224B2 publication Critical patent/JP6666224B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/129—Cathode regions of diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードをボディダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ボディダイオードを用いることで還流電流を流すことが可能となる。
しかし、ボディダイオードにより還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
特許第５２１０５１８号公報
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、ゲート電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、少なくとも一部が前記ゲート電極と前記第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、前記第１の電極と前記第１の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物の不純物濃度が高い第１導電型の第２の炭化珪素領域と、前記第１の電極と前記第２の炭化珪素領域との間に設けられた第２導電型の第３の炭化珪素領域と、前記第１の電極と前記第３の炭化珪素領域との間に設けられた第１導電型の第４の炭化珪素領域と、前記ゲート電極と前記第２の炭化珪素領域との間に設けられ、前記第４の炭化珪素領域との間に前記第３の炭化珪素領域が位置する第１導電型の第５の炭化珪素領域と、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極に接する第１導電型の第６の炭化珪素領域と、前記第６の炭化珪素領域と前記第４の炭化珪素領域との間に設けられ、前記第３の炭化珪素領域よりも第２導電型の不純物濃度が高く、前記第２の炭化珪素領域と離間し、前記第２の炭化珪素領域との間に前記第３の炭化珪素領域が位置する第２導電型の第７の炭化珪素領域と、前記ゲート電極と前記第３の炭化珪素領域との間、及び、前記ゲート電極と前記第５の炭化珪素領域との間に設けられたゲート絶縁層と、を備え、前記第２の炭化珪素領域の第１導電型不純物の不純物濃度が前記第５の炭化珪素領域及び前記第６の炭化珪素領域の第１導電型不純物の不純物濃度よりも高い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の等価回路図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の第１の変形例の半導体装置の模式断面図。 第２の実施形態の第２の変形例の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、ゲート電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、少なくとも一部がゲート電極と第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第１の炭化珪素領域よりも第１導電型不純物の不純物濃度が高い第１導電型の第２の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられた第２導電型の第３の炭化珪素領域と、第１の電極と第３の炭化珪素領域との間に設けられた第１導電型の第４の炭化珪素領域と、ゲート電極と第２の炭化珪素領域との間に設けられ、第４の炭化珪素領域との間に第３の炭化珪素領域が位置する第１導電型の第５の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられ、第１の電極に接する第１導電型の第６の炭化珪素領域と、ゲート電極と第３の炭化珪素領域との間、及び、ゲート電極と第５の炭化珪素領域との間に設けられたゲート絶縁層と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。図２、図３は、本実施形態の半導体装置の模式上面図である。図２は、炭化珪素層表面の不純物領域のパターンを示す図である。図３は、図２にゲート電極のパターンを重ねた図である。図１は、図２及び図３のＡＡ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。本実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、本実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２４（第１の炭化珪素領域）、ｎ型の低抵抗領域２６（第２の炭化珪素領域）、ｐ型のボディ領域２８（第３の炭化珪素領域）、ｎ＋型のソース領域３０（第４の炭化珪素領域）、ｎ−型のＪＦＥＴ領域３２（第５の炭化珪素領域）、ｎ−型のＳＢＤカソード領域３４（第６の炭化珪素領域）、及び、ｐ＋型のボディコンタクト領域３６（第７の炭化珪素領域）を備える。
炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０の少なくとも一部は、ゲート電極１８とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２４の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ−型のドリフト領域２４の少なくとも一部は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ−型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の不純物濃度は、ドレイン領域２２のｎ型不純物の不純物濃度よりも低い。ドリフト領域２４のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｎ型の低抵抗領域２６は、ドリフト領域２４上に設けられる。ｎ型の低抵抗領域２６は、ソース電極１２とドリフト領域２４との間に設けられる。低抵抗領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。
低抵抗領域２６のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高い。低抵抗領域２６のｎ型不純物の不純物濃度は、例えば、ドリフト領域２４のｎ型不純物の不純物濃度の２倍以上である。
低抵抗領域２６のｎ型不純物の不純物濃度は、例えば、８×１０１４ｃｍ−３以上２×１０１７ｃｍ−３以下である。低抵抗領域２６の厚さは、例えば、０．５μｍ以上５μｍ以下である。
ｐ型のボディ領域２８は、ソース電極１２と低抵抗領域２６との間に設けられる。ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２８の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
ボディ領域２８は、ソース電極１２の電位に固定される。ボディ領域２８は、例えば、グラウンド電位に固定される。
ソース領域３０は、ソース電極１２とボディ領域２８の間に設けられる。ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高い。
ソース領域３０のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３０の深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
ソース領域３０は、ソース電極１２の電位に固定される。ソース領域３０は、例えば、グラウンド電位に固定される。
ｐ＋型のボディコンタクト領域３６は、ソース電極１２とボディ領域２８との間に設けられる。ボディコンタクト領域３６は、例えば、ソース領域３０とＳＢＤカソード領域３４との間に設けられる。
ボディコンタクト領域３６のｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。
ボディコンタクト領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディコンタクト領域３６のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ボディコンタクト領域３６の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ｎ−型のＪＦＥＴ領域３２は、ゲート電極１８と低抵抗領域２６との間に設けられる。ＪＦＥＴ領域３２とソース領域３０との間には、ボディ領域２８が位置する。
ＭＯＳＦＥＴ１００がオン状態の時には、ソース電極１２から、ソース領域３０、ボディ領域２８に形成されるチャネル、ＪＦＥＴ領域３２、低抵抗領域２６、ドリフト領域２４及びドレイン領域２２を通ってドレイン電極１４に電子電流が流れる。
ＪＦＥＴ領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、例えば、ドリフト領域２４のｎ型不純物の不純物濃度よりも高い。ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、例えば、ドリフト領域２４のｎ型不純物の不純物濃度の２倍以上である。
ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、例えば、８×１０１４ｃｍ−３以上２×１０１７ｃｍ−３以下である。
ｎ−型のＳＢＤカソード領域３４は、ゲート電極１８と低抵抗領域２６との間に設けられる。ＳＢＤカソード領域３４は、ソース電極１２に接する。
ＳＢＤカソード領域３４は、ソース電極１２との間で、ＳＢＤを形成する。ソース電極１２がＳＢＤのアノード、ＳＢＤカソード領域３４はＳＢＤのカソードとして機能する。
ＳＢＤカソード領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、例えば、ドリフト領域２４のｎ型不純物の不純物濃度よりも高い。ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、例えば、ドリフト領域２４のｎ型不純物の不純物濃度の２倍以上である。
ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、例えば、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度よりも高い。ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、例えば、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度の２倍以上である。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１６は、ゲート電極１８とボディ領域２８との間に設けられる。また、ゲート絶縁層１６は、ゲート電極１８とＪＦＥＴ領域３２との間に設けられる。また、ゲート絶縁層１６は、ゲート電極１８とソース領域３０との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
ソース電極１２は、ソース領域３０に接する。ソース電極１２は、例えば、ボディコンタクト領域３６に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２の炭化珪素層１０と接する領域は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
次に、本実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図４は、本実施形態の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。ボディ領域２８がｐｎ接合ダイオードのアノードであり、ドリフト領域２４がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、ＳＢＤカソード領域３４がＳＢＤのカソードとなる。
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
ＳＢＤに順方向電流が流れ始めた後、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。ｐｎ接合ダイオードはバイポーラ動作する。
ボディ領域２８からドリフト領域２４に少数キャリアが注入される。このため、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長する。したがって、ＭＯＳＦＥＴ１００のオン抵抗が増大して問題となる。
図５は、本実施形態の半導体装置の作用及び効果の説明図である。図５は、比較形態のＭＯＳＦＥＴ９００の模式断面図である。図１の断面に対応する断面である。
図５は、比較形態のＭＯＳＦＥＴ９００の内蔵ダイオードに流れる電流の経路を示す図である。比較形態のＭＯＳＦＥＴ９００は、低抵抗領域２６を備えない点で本実施形態のＭＯＳＦＥ１００と異なる。
図５は、ＳＢＤに順方向電流が流れ始めた状態での電子電流の流れを点線矢印で示している。ｐｎ接合ダイオードのｐｎ接合に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。すなわち、ボディ領域２８とドリフト領域２４との間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。
比較形態の場合、ボディ領域２８の底部、例えば、図５中の点Ｘ近傍を流れる電子電流の密度は低い。このため、ボディ領域２８の底部のドリフト領域２４の、静電ポテンシャルの回り込みによる電圧降下は小さい。静電ポテンシャルの回り込みはボディ領域２８の底部に流れる電子電流によって生ずる。
したがって、点Ｘにおいて、ボディ領域２８とドリフト領域２４との間に印加される電圧は、低下しにくい。よって、点Ｘにおいて、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えやすい。
図６は、本実施形態の半導体装置の作用及び効果の説明図である。図６は、本実施形態のＭＯＳＦＥＴ１００の内蔵ダイオードに流れる電流の経路を示す図である。図６は、ＳＢＤに順方向電流が流れ始めた状態での電子電流の流れを点線矢印で示している。
ＭＯＳＦＥＴ１００は、ドリフト領域２４よりも電気抵抗の低い低抵抗領域２６を備える。このため、ボディ領域２８の底部、例えば、図６中の点Ｘ近傍を流れる電子電流の密度は高くなる。ボディ領域２８の底部の低抵抗領域２６の、静電ポテンシャルの回り込みによる電圧降下は大きくなる。
したがって、点Ｘにおいて、ボディ領域２８と低抵抗領域２６との間に印加される電圧は、比較形態の場合にくらべ低下する。よって、点Ｘにおいて、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくく、ｐｎ接合ダイオードの順方向動作は生じにくい。
本実施形態のＭＯＳＦＥＴ１００によれば、バイポーラ動作をするｐｎ接合ダイオードに順方向電流が流れにくい。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することを抑制できる。
ｐｎ接合ダイオードの順方向動作を生じにくくする観点から、ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高いことが望ましい。ＳＢＤカソード領域３４のｎ型不純物の不純物濃度を高くすることで、電子電流によるボディ領域２８底部の低抵抗領域２６の電圧の低下が大きくなる。
一方、ＳＢＤカソード領域３４のｎ型不純物の不純物濃度が高くなりすぎると、ＳＢＤのショットキー障壁が低下し、ＳＢＤの耐圧が低下するおそれがある。したがって、ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、低抵抗領域２６のｎ型不純物の不純物濃度よりも低いことが望ましい。
ＭＯＳＦＥＴ１００のオン電流を増加させる観点からは、ＪＦＥＴ領域３２の抵抗が低いことが望ましい。したがって、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、ドリフト領域２４のｎ型不純物の不純物濃度よりも高いことが望ましい。
一方、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度が高くなりすぎると、ＭＯＳＦＥＴ１００のオフ時に、ＪＦＥＴ領域３２が空乏化せず、ゲート絶縁層１６中の電界強度が高くなり、ゲート絶縁層１６の信頼性が低下するおそれがある。したがって、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度は、低抵抗領域２６のｎ型不純物の不純物濃度よりも低いことが望ましい。
ＳＢＤカソード領域３４のｎ型不純物の不純物濃度の上限に対するマージンは、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度の上限に対するマージンよりも広い。したがって、ＳＢＤカソード領域３４のｎ型不純物の不純物濃度は、ＪＦＥＴ領域３２のｎ型不純物の不純物濃度よりも高いことが望ましい。
以上、本実施形態によれば、ＭＯＳＦＥＴ１００に内蔵されるｐｎ接合ダイオードの動作が生じにくくなる。よって、炭化珪素層１０中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、ゲート電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、少なくとも一部がゲート電極と第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第１の電極に接する第１導電型の第２の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第１の電極に接する第１導電型の第３の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第１の電極に接する第１導電型の第４の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第１の電極に接する第１導電型の第５の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられ、第２の炭化珪素領域と第４の炭化珪素領域との間に位置し、第３の炭化珪素領域と第５の炭化珪素領域との間に位置する第２導電型の第６の炭化珪素領域と、第１の電極と、第６の炭化珪素領域との間に設けられた第１導電型の第７の炭化珪素領域と、ゲート電極と第１の炭化珪素領域との間、ゲート電極と第６の炭化珪素領域との間に設けられたゲート絶縁層と、を備える。
本実施形態の半導体装置は、八角形を基本とするユニットが繰り返し配置されたレイアウトパターンを備える点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については省略する場合がある。
図７、図８は、本実施形態の半導体装置の模式上面図である。図９、図１０は、本実施形態の半導体装置の模式断面図である。図７は、炭化珪素層表面の不純物領域のパターンを示す図である。図８は、図７にゲート電極のパターンを重ねた図である。図９は、図７及び図８のＢＢ’断面図である。図１０は、図７及び図８のＣＣ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。本実施形態のＭＯＳＦＥＴ２００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴである。また、本実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ２００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２９（第６の炭化珪素領域）、ｎ＋型のソース領域３１（第７の炭化珪素領域）、ｎ型の第１のＳＢＤカソード領域３５ａ（第２の炭化珪素領域）、ｎ型の第２のＳＢＤカソード領域３５ｂ（第３の炭化珪素領域）、ｎ型の第３のＳＢＤカソード領域３５ｃ（第４の炭化珪素領域）、ｎ型の第４のＳＢＤカソード領域３５ｄ（第５の炭化珪素領域）、及び、ｐ＋型のボディコンタクト領域３７（第８の炭化珪素領域）を備える。
炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０の少なくとも一部は、ゲート電極１８とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２５の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ−型のドリフト領域２５の少なくとも一部は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ−型のドリフト領域２５は、ドレイン領域２２上に設けられる。ドリフト領域２５は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２５のｎ型不純物の不純物濃度は、ドレイン領域２２のｎ型不純物の不純物濃度よりも低い。ドリフト領域２５のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域２５の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のボディ領域２９は、ソース電極１２とドリフト領域２５との間に設けられる。ボディ領域２９は、第１のＳＢＤカソード領域３５ａと第３のＳＢＤカソード領域３５ｃとの間に位置する。ボディ領域２９は、第２のＳＢＤカソード領域３５ｂと第４のＳＢＤカソード領域３５ｄとの間に位置する。ボディ領域２９は、第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄに囲まれる。
ボディ領域２９は、八角形のパターンを有する。ボディ領域２９は、ＭＯＳＦＥＴ２００のチャネル領域として機能する。
ボディ領域２９は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２９のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２９の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
ボディ領域２９は、ソース電極１２の電位に固定される。ボディ領域２９は、例えば、グラウンド電位に固定される。
ソース領域３１は、ソース電極１２とボディ領域２９の間に設けられる。ソース領域３１は、ボディ領域２９内に設けられる。ソース領域３１は、ボディ領域２９に囲まれる。
ソース領域３１は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３１のｎ型不純物の不純物濃度は、ドリフト領域２５のｎ型不純物の不純物濃度よりも高い。
ソース領域３１のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３１の深さはボディ領域２９の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
ソース領域３１は、ソース電極１２の電位に固定される。ソース領域３１は、例えば、グラウンド電位に固定される。
ｐ＋型のボディコンタクト領域３７は、ソース電極１２とボディ領域２９との間に設けられる。ボディコンタクト領域３７は、ボディ領域２９内に設けられる。ボディコンタクト領域３７は、ソース領域３１に囲まれる。
ボディコンタクト領域３７のｐ型不純物の不純物濃度は、ボディ領域２９のｐ型不純物の不純物濃度よりも高い。
ボディコンタクト領域３７は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディコンタクト領域３７のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ボディコンタクト領域３７の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ｎ型の第１のＳＢＤカソード領域３５ａ、ｎ型の第２のＳＢＤカソード領域３５ｂ、ｎ型の第３のＳＢＤカソード領域３５ｃ、及び、ｎ型の第４のＳＢＤカソード領域３５ｄは、ゲート電極１８とドリフト領域２５との間に設けられる。第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄは、ソース電極１２に接する。
第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄは、ソース電極１２との間で、ＳＢＤを形成する。ソース電極１２がＳＢＤのアノード、第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄはＳＢＤのカソードとして機能する。
第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄは、は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄのｎ型不純物の不純物濃度は、例えば、ドリフト領域２５のｎ型不純物の不純物濃度よりも高い。第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄは、のｎ型不純物の不純物濃度は、例えば、ドリフト領域２５のｎ型不純物の不純物濃度の２倍以上である。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１６は、ゲート電極１８とドリフト領域２５との間に設けられる。また、ゲート絶縁層１６は、ゲート電極１８とボディ領域２９との間に設けられる。ゲート絶縁層１６は、ゲート電極１８とソース領域３１との間に設けられる。
ゲート絶縁層１６は、ドリフト領域２５、ボディ領域２９、及び、ソース領域３１との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
ソース電極１２は、ソース領域３１に接する。ソース電極１２は、ボディコンタクト領域３７に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２の炭化珪素層１０と接する領域は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
次に、本実施形態のＭＯＳＦＥＴ２００の作用及び効果について説明する。
ＭＯＳＦＥＴ２００は、第１の実施形態のＭＯＳＦＥＴ１００と同様、ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。ボディ領域２９がｐｎ接合ダイオードのアノードであり、ドリフト領域２５がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、第１ないし第４のＳＢＤカソード領域３５ａ、３５ｂ、３５ｃ、３５ｄがＳＢＤのカソードとなる。
例えば、ＭＯＳＦＥＴ２００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ２００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
ＳＢＤに順方向電流が流れ始めた後、ｐｎ接合ダイオードのｐｎ接合の間に印加される電圧が、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えると、ｐｎ接合ダイオードに順方向電流が流れる。ｐｎ接合ダイオードはバイポーラ動作する。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長する。この場合、ＭＯＳＦＥＴのオン抵抗が増大して問題となる。
本実施形態のＭＯＳＦＥＴ２００では、１個のボディ領域２９の周囲に４個のＳＢＤが配置される。したがって、ボディ領域２９の回りの４個のＳＢＤに電子電流が流れ込むことで、ボディ領域２９の底部を流れる電子電流の密度が高くなる。よって、ボディ領域２９の底部のドリフト領域２５の、静電ポテンシャルの回り込みによる電圧降下が大きくなる。
したがって、ボディ領域２９の底部において、ボディ領域２９とドリフト領域２５との間に印加される電圧は低下する。よって、ボディ領域２９の底部において、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくく、ｐｎ接合ダイオードの順方向動作は生じにくい。
本実施形態のＭＯＳＦＥＴ２００によれば、バイポーラ動作をするｐｎ接合ダイオードに順方向電流が流れにくい。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することを抑制できる。
また、本実施形態のＭＯＳＦＥＴ２００によれば、八角形のボディ領域２９の表面がすべてチャネル領域として機能する。したがって、ＳＢＤを配置することによる単位面積当たりのオン抵抗の低下を抑制することが可能となる。よって、低いオン抵抗を有するＭＯＳＦＥＴ２００が実現される。
また、ｐｎ接合ダイオードの順方向動作を生じにくくする観点から、ＳＢＤの占有面積の割合を増加させる必要がある場合には、例えば、八角形のボディ領域２９のサイズを縮小することで、容易にＳＢＤの占有面積の割合を増加させることが可能となる。逆に、オン電流を増大させる観点から、ＳＢＤの占有面積の割合を減少させる必要がある場合には、例えば、八角形のボディ領域２９のサイズを拡大することで、容易にＳＢＤの占有面積の割合を減少させることが可能となる。
ｐｎ接合ダイオードの順方向動作を生じにくくする観点から、第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄのｎ型不純物の不純物濃度は、ドリフト領域２５のｎ型不純物の不純物濃度よりも高いことが望ましい。第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄのｎ型不純物の不純物濃度を高くすることで、電子電流によるボディ領域２９底部のドリフト領域２５の電圧の低下が大きくなる。
第１のＳＢＤカソード領域３５ａ、第２のＳＢＤカソード領域３５ｂ、第３のＳＢＤカソード領域３５ｃ、及び、第４のＳＢＤカソード領域３５ｄは、ボディ領域２９に接していても構わない。この場合、ＭＯＳＦＥＴ２００のオン抵抗を低減することが可能となる。
以上、本実施形態によれば、内蔵されるｐｎ接合ダイオードの動作が生じにくくなる。よって、炭化珪素層１０中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴ２００が実現される。また、本実施形態によれば、低いオン抵抗を有するＭＯＳＦＥＴ２００が実現される。
（第１の変形例）
図１１は、第２の実施形態の第１の変形例の模式断面図である。図１０に対応する断面を示す。
第１の変形例は、第１のＳＢＤカソード領域３５ａとボディ領域２９との間にｐ型領域５０を備える点、ｐ型領域５０とボディ領域２９との間にｎ型領域５１を備える点で第２の実施形態と異なる。ｐ型領域５０は、例えば、ボディ領域２９と同時に形成される。
第１の変形例は、ＭＯＳＦＥＴ２００と同様の作用及び効果を有する。更に、ｐ型領域５０を設けることで、ＳＢＤのコンタクトエッジでの電界を緩和し、ＳＢＤのリーク電流を低減することが可能となる。また、ｐ型領域５０から伸びる空乏層により、ＭＯＳＦＥＴのオフ時のリーク電流を低減することが可能となる。また、ｎ型領域５１を設けることで、ＭＯＳＦＥＴ２００のオン抵抗が低減する。
（第２の変形例）
図１２は、第２の実施形態の第２の変形例の模式断面図である。図１０に対応する断面を示す。
第２の変形例は、ゲート電極１８のＳＢＤ側の端部が、ボディ領域２９上にある点で第２の実施形態と異なる。ボディ領域２９と第１のＳＢＤカソード領域３５ａとが接する。
第２の変形例は、ＭＯＳＦＥＴ２００と同様の作用及び効果を有する。更に、ＳＢＤの占有面積の割合を大きくすることができるため、ｐｎ接合ダイオードの順方向動作を、更に生じにくくすることが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、六角形を基本とするユニットが繰り返し配置されたレイアウトパターンを備える点で第２の実施形態の半導体装置と異なる。以下、第２の実施形態と重複する内容については省略する場合がある。
図１３、図１４は、本実施形態の半導体装置の模式上面図である。図１５、図１６は、本実施形態の半導体装置の模式断面図である。図１３は、炭化珪素層表面の不純物領域のパターンを示す図である。図１４は、図１３にゲート電極のパターンを重ねた図である。図１５は、図１３及び図１４のＤＤ’断面図である。図１６は、図１３及び図１４のＥＥ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ３００である。本実施形態のＭＯＳＦＥＴ３００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴである。また、本実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ３００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２９（第６の炭化珪素領域）、ｎ＋型のソース領域３１（第７の炭化珪素領域）、ｎ型の第１のＳＢＤカソード領域３５ａ（第２の炭化珪素領域）、ｎ型の第２のＳＢＤカソード領域３５ｂ（第３の炭化珪素領域）、ｎ型の第３のＳＢＤカソード領域３５ｃ（第４の炭化珪素領域）、ｎ型の第４のＳＢＤカソード領域３５ｄ（第５の炭化珪素領域）、及び、ｐ＋型のボディコンタクト領域３７（第８の炭化珪素領域）を備える。
本実施形態のＭＯＳＦＥＴ３００では、第２の実施形態のＭＯＳＦＥＴ２００同様、１個のボディ領域２９の周囲に４個のＳＢＤが配置される。したがって、ボディ領域２９の回りの４個のＳＢＤに電子電流が流れ込むことで、ボディ領域２９の底部を流れる電子電流の密度が高くなる。よって、ボディ領域２９の底部のドリフト領域２５の、静電ポテンシャルの回り込みによる電圧降下が大きくなる。
したがって、ボディ領域２９の底部において、ボディ領域２９とドリフト領域２５との間に印加される電圧は低下する。よって、ボディ領域２９の底部において、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくく、ｐｎ接合ダイオードの順方向動作は生じにくい。
また、本実施形態のＭＯＳＦＥＴ３００によれば、六角形のボディ領域２９の表面がすべてチャネル領域として機能する。したがって、ＳＢＤを配置することによる単位面積当たりのオン抵抗の低下を抑制することが可能となる。よって、低いオン抵抗を有するＭＯＳＦＥＴ３００が実現される。
本実施形態のＭＯＳＦＥＴ３００によれば、第２の実施形態同様、バイポーラ動作をするｐｎ接合ダイオードに順方向電流が流れにくい。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することを抑制できる。また、本実施形態によれば、低いオン抵抗を有するＭＯＳＦＥＴ３００が実現される。
（第４の実施形態）
本実施形態の半導体装置は、四角形を基本とするユニットが繰り返し配置されたレイアウトパターンを備える点で第２の実施形態の半導体装置と異なる。以下、第２の実施形態と重複する内容については省略する場合がある。
図１７、図１８は、本実施形態の半導体装置の模式上面図である。図１９、図２０は、本実施形態の半導体装置の模式断面図である。図１７は、炭化珪素層表面の不純物領域のパターンを示す図である。図１８は、図１７にゲート電極のパターンを重ねた図である。図１９は、図１７及び図１８のＦＦ’断面図である。図２０は、図１７及び図１８のＧＧ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ４００である。本実施形態のＭＯＳＦＥＴ４００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴである。また、本実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ４００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２９（第６の炭化珪素領域）、ｎ＋型のソース領域３１（第７の炭化珪素領域）、ｎ型の第１のＳＢＤカソード領域３５ａ（第２の炭化珪素領域）、ｎ型の第２のＳＢＤカソード領域３５ｂ（第３の炭化珪素領域）、ｎ型の第３のＳＢＤカソード領域３５ｃ（第４の炭化珪素領域）、ｎ型の第４のＳＢＤカソード領域３５ｄ（第５の炭化珪素領域）、及び、ｐ＋型のボディコンタクト領域３７（第８の炭化珪素領域）を備える。
本実施形態のＭＯＳＦＥＴ４００では、第２の実施形態のＭＯＳＦＥＴ２００同様、１個のボディ領域２９の周囲に４個のＳＢＤが配置される。したがって、ボディ領域２９の回りの４個のＳＢＤに電子電流が流れ込むことで、ボディ領域２９の底部を流れる電子電流の密度が高くなる。よって、ボディ領域２９の底部のドリフト領域２５の、静電ポテンシャルの回り込みによる電圧降下が大きくなる。
したがって、ボディ領域２９の底部において、ボディ領域２９とドリフト領域２５との間に印加される電圧は低下する。よって、ボディ領域２９の底部において、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）を超えにくく、ｐｎ接合ダイオードの順方向動作は生じにくい。
また、本実施形態のＭＯＳＦＥＴ４００によれば、四角形のボディ領域２９の表面がすべてチャネル領域として機能する。したがって、ＳＢＤを配置することによる単位面積当たりのオン抵抗の低下を抑制することが可能となる。よって、低いオン抵抗を有するＭＯＳＦＥＴ４００が実現される。
本実施形態のＭＯＳＦＥＴ４００によれば、第２の実施形態同様、バイポーラ動作をするｐｎ接合ダイオードに順方向電流が流れにくい。したがって、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することを抑制できる。また、本実施形態によれば、低いオン抵抗を有するＭＯＳＦＥＴ４００が実現される。
第１ないし第４の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１ないし第４の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極
２４ ドリフト領域（第１の炭化珪素領域）
２５ ドリフト領域（第１の炭化珪素領域）
２６ 低抵抗領域（第２の炭化珪素領域）
２８ ボディ領域（第３の炭化珪素領域）
２９ ボディ領域（第６の炭化珪素領域）
３０ ソース領域（第４の炭化珪素領域）
３１ ソース領域（第７の炭化珪素領域）
３２ ＪＦＥＴ領域（第５の炭化珪素領域）
３４ ＳＢＤカソード領域（第６の炭化珪素領域）
３５ａ 第１のＳＢＤカソード領域（第２の炭化珪素領域）
３５ｂ 第２のＳＢＤカソード領域（第３の炭化珪素領域）
３５ｃ 第３のＳＢＤカソード領域（第４の炭化珪素領域）
３５ｄ 第４のＳＢＤカソード領域（第５の炭化珪素領域）
３６ ボディコンタクト領域（第７の炭化珪素領域）
３７ ボディコンタクト領域（第８の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）

Claims (4)

  1. 第１の電極と、
    第２の電極と、
    ゲート電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、少なくとも一部が前記ゲート電極と前記第２の電極との間に設けられた第１導電型の第１の炭化珪素領域と、
    前記第１の電極と前記第１の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物の不純物濃度が高い第１導電型の第２の炭化珪素領域と、
    前記第１の電極と前記第２の炭化珪素領域との間に設けられた第２導電型の第３の炭化珪素領域と、
    前記第１の電極と前記第３の炭化珪素領域との間に設けられた第１導電型の第４の炭化珪素領域と、
    前記ゲート電極と前記第２の炭化珪素領域との間に設けられ、前記第４の炭化珪素領域との間に前記第３の炭化珪素領域が位置する第１導電型の第５の炭化珪素領域と、
    前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極に接する第１導電型の第６の炭化珪素領域と、
    前記第６の炭化珪素領域と前記第４の炭化珪素領域との間に設けられ、前記第３の炭化珪素領域よりも第２導電型の不純物濃度が高く、前記第２の炭化珪素領域と離間し、前記第２の炭化珪素領域との間に前記第３の炭化珪素領域が位置する第２導電型の第７の炭化珪素領域と、
    前記ゲート電極と前記第３の炭化珪素領域との間、及び、前記ゲート電極と前記第５の炭化珪素領域との間に設けられたゲート絶縁層と、
    を備え、
    前記第２の炭化珪素領域の第１導電型不純物の不純物濃度が前記第５の炭化珪素領域及び前記第６の炭化珪素領域の第１導電型不純物の不純物濃度よりも高い半導体装置。
  2. 前記第６の炭化珪素領域の第１導電型不純物の不純物濃度が前記第１の炭化珪素領域の第１導電型不純物の不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第５の炭化珪素領域の第１導電型不純物の不純物濃度が前記第１の炭化珪素領域の第１導電型不純物の不純物濃度よりも高い請求項１又は請求項２記載の半導体装置。
  4. 前記第６の炭化珪素領域の第１導電型不純物の不純物濃度が前記第５の炭化珪素領域の第１導電型不純物の不純物濃度よりも高い請求項１ないし請求項３いずれか一項記載の半導体装置。
JP2016184627A 2016-09-21 2016-09-21 半導体装置 Active JP6666224B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016184627A JP6666224B2 (ja) 2016-09-21 2016-09-21 半導体装置
US15/444,238 US9887285B1 (en) 2016-09-21 2017-02-27 Semiconductor device
CN201710120963.9A CN107845683B (zh) 2016-09-21 2017-03-02 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016184627A JP6666224B2 (ja) 2016-09-21 2016-09-21 半導体装置

Publications (2)

Publication Number Publication Date
JP2018049951A JP2018049951A (ja) 2018-03-29
JP6666224B2 true JP6666224B2 (ja) 2020-03-13

Family

ID=61027154

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016184627A Active JP6666224B2 (ja) 2016-09-21 2016-09-21 半導体装置

Country Status (3)

Country Link
US (1) US9887285B1 (ja)
JP (1) JP6666224B2 (ja)
CN (1) CN107845683B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107127B2 (en) 2021-09-22 2024-10-01 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700073767A1 (it) * 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
CN108538925B (zh) * 2018-06-15 2024-05-14 深圳基本半导体有限公司 一种碳化硅结势垒肖特基二极管
JP2020038944A (ja) * 2018-09-05 2020-03-12 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP2020047679A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置
JP7003019B2 (ja) * 2018-09-15 2022-01-20 株式会社東芝 半導体装置
JP6995725B2 (ja) * 2018-09-19 2022-01-17 株式会社東芝 半導体装置
JP7333509B2 (ja) * 2018-11-05 2023-08-25 国立大学法人 筑波大学 炭化珪素半導体装置
WO2020110285A1 (ja) * 2018-11-30 2020-06-04 三菱電機株式会社 半導体装置
JP7249921B2 (ja) * 2019-09-20 2023-03-31 株式会社東芝 半導体装置
CN112786680B (zh) * 2019-11-08 2022-09-09 株洲中车时代电气股份有限公司 一种碳化硅mosfet器件的元胞结构及功率半导体器件
JP7353925B2 (ja) * 2019-11-11 2023-10-02 株式会社日立製作所 半導体装置
CN111430449B (zh) * 2020-04-01 2023-06-02 清纯半导体(宁波)有限公司 一种mosfet器件及其制备工艺
CN111640783B (zh) * 2020-04-20 2023-01-24 元山(济南)电子科技有限公司 多种元胞设计的复合PiN肖特基二极管
JP7271483B2 (ja) * 2020-09-15 2023-05-11 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7421455B2 (ja) * 2020-09-18 2024-01-24 株式会社東芝 半導体装置
JP7528687B2 (ja) * 2020-09-30 2024-08-06 三菱電機株式会社 半導体装置
JP7472059B2 (ja) 2021-02-25 2024-04-22 株式会社東芝 半導体装置
JP7598268B2 (ja) * 2021-03-15 2024-12-11 株式会社東芝 半導体装置
JP7574162B2 (ja) * 2021-09-22 2024-10-28 東芝デバイス＆ストレージ株式会社 半導体装置
JP2023136028A (ja) * 2022-03-16 2023-09-29 株式会社東芝 半導体装置
JP2023139981A (ja) * 2022-03-22 2023-10-04 東芝デバイス＆ストレージ株式会社 半導体装置
CN115579399A (zh) * 2022-12-12 2023-01-06 深圳平创半导体有限公司 一种碳化硅mosfet元胞版图结构
CN118136677B (zh) * 2024-05-07 2024-07-30 上海陆芯电子科技有限公司 平面栅型功率金属-氧化物场效应晶体管以及功率器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3172642B2 (ja) 1994-11-01 2001-06-04 シャープ株式会社 半導体装置
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US8217419B2 (en) 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
JP2008311453A (ja) 2007-06-15 2008-12-25 Rohm Co Ltd 半導体装置
JP2009194127A (ja) 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
DE112011104631B4 (de) * 2010-12-28 2020-06-04 Mitsubishi Electric Corp. Halbleitervorrichtung
JP2013069750A (ja) 2011-09-21 2013-04-18 Sharp Corp 半導体装置及びその製造方法
KR20130076314A (ko) * 2011-12-28 2013-07-08 삼성전자주식회사 파워소자 및 이의 제조방법
WO2013177552A1 (en) * 2012-05-24 2013-11-28 Microsemi Corporation Monolithically integrated sic mosfet and schottky barrier diode
WO2014038110A1 (ja) * 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
WO2014125586A1 (ja) * 2013-02-13 2014-08-21 富士電機株式会社 半導体装置
WO2014162969A1 (ja) 2013-04-03 2014-10-09 三菱電機株式会社 半導体装置
JP6177154B2 (ja) * 2013-07-16 2017-08-09 株式会社東芝 半導体装置
JP6021032B2 (ja) 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
CN106688103B (zh) 2014-10-01 2019-09-20 三菱电机株式会社 半导体装置
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
JP6408405B2 (ja) * 2015-03-16 2018-10-17 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107127B2 (en) 2021-09-22 2024-10-01 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN107845683A (zh) 2018-03-27
CN107845683B (zh) 2021-03-12
JP2018049951A (ja) 2018-03-29
US9887285B1 (en) 2018-02-06

Similar Documents

Publication Publication Date Title
JP6666224B2 (ja) 半導体装置
JP7214508B2 (ja) 半導体装置
JP7003019B2 (ja) 半導体装置
JP6649183B2 (ja) 半導体装置
JP7030665B2 (ja) 半導体装置
US10083956B2 (en) Semiconductor device
JP6799515B2 (ja) 半導体装置
US12107127B2 (en) Semiconductor device
US11955543B2 (en) Semiconductor device
JP2013182905A (ja) 半導体装置
JP6523886B2 (ja) 半導体装置
JP7574162B2 (ja) 半導体装置
JP2018046247A (ja) 半導体装置
JP7196265B2 (ja) 半導体装置
US20240321968A1 (en) Semiconductor device
JP2020074426A (ja) 半導体装置
US20230307502A1 (en) Semiconductor device
JP7614999B2 (ja) 半導体装置
JP6280629B2 (ja) 半導体装置
JP2025049727A (ja) 半導体装置
WO2025062707A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170914

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170915

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200220

R150 Certificate of patent or registration of utility model

Ref document number: 6666224

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150