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JP7614999B2 - 半導体装置 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、内蔵ダイオードとしてｐｎ接合ダイオードを有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴがオフ状態であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、バイポーラ動作するｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長する。炭化珪素層中に積層欠陥が成長すると、ＭＯＳＦＥＴのオン抵抗が増大するという問題が生ずる。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。例えば、ＭＯＳＦＥＴに内蔵ダイオードとしてユニポーラ動作するＳｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤ）を設けることで、炭化珪素層中の積層欠陥の抑制が可能となる。
ＭＯＳＦＥＴに瞬間的に定常状態を超えて大きなサージ電圧が印加される場合がある。大きなサージ電圧が印加されると、大きなサージ電流が流れて発熱し、ＭＯＳＦＥＴが破壊する。ＭＯＳＦＥＴに許容されるサージ電流の最大許容ピーク電流値はサージ電流耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいて、信頼性を向上させる観点から、サージ電流耐量を向上させることが望まれる。
特許第６６４１４８８号公報
本発明が解決しようとする課題は、サージ電流耐量が向上する半導体装置を提供することにある。
実施形態の半導体装置は、トランジスタ及び第１のダイオードを含む素子領域と、前記素子領域を囲み、第２のダイオードを含む終端領域と、前記素子領域と前記終端領域との間に設けられた中間領域と、を備え、前記素子領域は、第１の電極と、第２の電極と、ゲート電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、前記第１の面に接し前記ゲート電極と対向する第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の領域と隣り合い、前記ゲート電極に対向し、前記第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、前記ゲート電極と前記第２の炭化珪素領域との間、及び前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、を含み、前記終端領域は、前記第１の電極に電気的に接続され、前記第１の面に平行な第１の方向に垂直で前記第１の面に平行な第２の方向に延びる第１の部分と、前記第２の方向に延び前記第１の部分との間に前記第１の電極を挟む第２の部分と、前記第１の方向に延びる第３の部分と、前記第１の方向に延び前記第３の部分との間に前記第１の電極を挟む第４の部分を有する第１の配線層と、前記第２の電極と、前記第１の面に接し前記第１の配線層と接する第３の領域を有する前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ前記第１の配線層と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む前記炭化珪素層と、を含み、前記中間領域は、ゲート電極パッドと、前記ゲート電極パッド及び前記ゲート電極に電気的に接続され、前記第２の方向に延び前記第１の部分と前記第１の電極との間に設けられた第１線と、前記第２の方向に延び前記第２の部分と前記第１の電極との間に設けられた第２線と、を有する第２の配線層と、前記第２の電極と、前記炭化珪素層と、前記第１の電極と前記第４の部分とを電気的に接続する第１の接続層と、前記第１の電極と前記第３の部分とを電気的に接続する第２の接続層と、を含み、前記第１の電極、前記第１の配線層、前記第１の接続層、前記第２の接続層、前記ゲート電極パッド、及び前記第２の配線層は、同一材料を含む。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の等価回路図。 比較例の半導体装置の模式上面図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の作用及び効果の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合、それらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
なお、本明細書中、別段の記載がない限り、「不純物濃度」とは、反対導電型の不純物の濃度を補償した濃度を意味するものとする。すなわち、ｎ型の炭化珪素領域のｎ型不純物濃度とは、ｎ型不純物の濃度からｐ型不純物の濃度を引いた濃度を意味する。また、ｐ型の炭化珪素領域のｐ型不純物濃度とは、ｐ型不純物の濃度からｎ型不純物の濃度を引いた濃度を意味する。なお、本明細書中、別段の記載がない限り、「炭化珪素領域の不純物濃度」は、該当する炭化珪素領域の最大不純物濃度である。
不純物濃度は、例えば、Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ－Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＴＯＦ－ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ－ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）像との合成画像から求めることが可能である。
また、配線の幅は、例えば、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）又はＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）で測定することが可能である。また、配線の電気抵抗又はシート抵抗は、例えば、配線を構成する材料の比抵抗に基づき算出することができる。また、配線の電気抵抗又はシート抵抗は、例えば、配線抵抗の直接測定に基づき算出することができる。
（第１の実施形態）
第１の実施形態の半導体装置は、トランジスタ及び第１のダイオードを含む素子領域と、素子領域を囲み、第２のダイオードを含む終端領域と、素子領域と終端領域との間に設けられ、トランジスタ、第１のダイオード、及び第２のダイオードを含まない中間領域と、
を備える。素子領域は、第１の電極と、第２の電極と、ゲート電極と、第１の電極と第２の電極との間に設けられ、第１の電極の側の第１の面と、第２の電極の側の第２の面とを有する炭化珪素層であって、第１の面に接しゲート電極と対向する第１の領域と、第１の面に接し第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の領域と隣り合い、ゲート電極に対向し、第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、ゲート電極と第２の炭化珪素領域との間、ゲート電極と第１の領域との間、及びゲート電極と第３の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。終端領域は、第１の電極に電気的に接続され、第１の面に平行な第１の方向に垂直で第１の面に平行な第２の方向に延びる第１の部分と、第２の方向に延び第１の部分との間に第１の電極を挟む第２の部分と、第１の方向に延びる第３の部分と、第１の方向に延び第３の部分との間に第１の電極を挟む第４の部分を有する第１の配線層と、第２の電極と、第１の面に接し第１の配線層と接する第３の領域を有する第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ第１の配線層と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む炭化珪素層と、を含む。中間領域は、ゲート電極パッドと、ゲート電極パッド及びゲート電極に電気的に接続され、第２の方向に延び第１の部分と第１の電極との間に設けられた第１線と、第２の方向に延び第２の部分と第１の電極との間に設けられた第２線と、を有する第２の配線層と、第２の電極と、第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第５の炭化珪素領域と、を含む炭化珪素層と、第１の電極と第４の部分とを電気的に接続する第１の接続層と、第１の電極と第３の部分とを電気的に接続する第２の接続層と、を含む。トランジスタは、ゲート電極と、ゲート絶縁層と、第１の領域と、第２の炭化珪素領域と、第３の炭化珪素領域と、を含み、第１のダイオードは、第１の電極と、第２の領域と、を含み、第２のダイオードは、第１の配線層と、第３の領域と、を含む。
図１は、第１の実施形態の半導体装置の模式上面図である。図１（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図１（ｂ）は、第１の電極、第１の配線層、第１の接続層、第２の接続層、ゲートパッド電極、及び第２の配線層のレイアウトパターンを示す。
図２は、第１の実施形態の半導体装置の模式上面図である。図２（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図２（ｂ）は、ゲート電極、ゲート配線層、及びゲートパッド電極のレイアウトパターンを示す。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図１、図２に示すＡＡ’断面である。
図４は、第１の実施形態の半導体装置の模式上面図である。図４は、図３に対応する上面図である。図４は、半導体層の第１の面の側のレイアウトパターンを示す。図４は、第１の電極及び層間絶縁層を除いた状態を示す。
図５は、第１の実施形態の半導体装置の模式断面図である。図５は、図１、図２に示すＢＢ’断面である。
図６は、第１の実施形態の半導体装置の模式断面図である。図６は、図１、図２に示すＣＣ’断面である。
図７は、第１の実施形態の半導体装置の模式断面図である。図７は、図１、図２に示すＤＤ’断面である。
図８は、第１の実施形態の半導体装置の模式断面図である。図８は、図１、図２に示すＥＥ’断面である。
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、第１の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、素子領域１０１、終端領域１０２、及び中間領域１０３を、備える。
素子領域１０１は、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。ＭＯＳＦＥＴ領域は、トランジスタＴｒを含む。ＳＢＤ領域は、第１のダイオードＤ１を含む。終端領域１０２は、第２のダイオードＤ２を含む。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、第１の配線層２０、第１の接続層２１、第２の接続層２２ａ、第２の接続層２２ｂ、ゲート電極パッド２４、ゲート配線層２５、第２の配線層２６、層間絶縁層２８、及びフィールド絶縁層３０を備える。第１の配線層２０は、第１の部分２０ａ、第２の部分２０ｂ、第３の部分２０ｃ、及び第４の部分２０ｄを有する。第２の配線層２６は、第１線２６ａ及び第２線２６ｂを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
以下の説明において、第２の接続層２２ａと第２の接続層２２ｂを総称して、第２の接続層２２と称する場合がある。
炭化珪素層１０は、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、ｐ型のボディ領域３６（第２の炭化珪素領域）、ｎ＋型のソース領域３８（第３の炭化珪素領域）、ｐ型のリサーフ領域４０（第４の炭化珪素領域）、及びｐ型の接続領域４２（第５の炭化珪素領域）を含む。ドリフト領域３４は、ＪＦＥＴ領域３４ａ（第１の領域）、第１のＪＢＳ領域３４ｂ（第２の領域）、第２のＪＢＳ領域３４ｃ（第３の領域）、及び下部領域３４ｄを有する。ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。リサーフ領域４０は、低濃度リサーフ領域４０ａ及び高濃度リサーフ領域４０ｂを有する。
ドリフト領域３４は、第１の炭化珪素領域の一例である。ボディ領域３６は、第２の炭化珪素領域の一例である。ＪＦＥＴ領域３４ａは、第１の領域の一例である。第１のＪＢＳ領域３４ｂは、第２の領域の一例である。第２のＪＢＳ領域３４ｃは、第３の領域の一例である。ソース領域３８は、第３の炭化珪素領域の一例である。リサーフ領域４０は、第４の炭化珪素領域の一例である。接続領域４２は、第５の炭化珪素領域の一例である。なお、ＪＢＳは、Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｋｋｙの省略形である。
素子領域１０１は、図３に示すように、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。ＭＯＳＦＥＴ領域は、トランジスタＴｒを含む。ＳＢＤ領域は、第１のダイオードＤ１を含む。
ＭＯＳＦＥＴ領域は、第１の方向に延びる。ＭＯＳＦＥＴ領域は、第２の方向に繰り返し配置される。
ＳＢＤ領域は、第１の方向に延びる。ＳＢＤ領域は、第２の方向に繰り返し配置される。第２の方向において隣り合うＳＢＤ領域の間には、２つのＭＯＳＦＥＴ領域が設けられる。ＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１である。
ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１に限定されない。例えば、１対１、又は３対１、あるいは、その他の割合であっても構わない。
素子領域１０１は、図１（ｂ）、図２（ｂ）、及び図３に示されるように、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、及び層間絶縁層２８を含む。
素子領域１０１の炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図３中“Ｐ１”）と第２の面（図３中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面と称する場合がある。第１の面Ｐ１は、炭化珪素層１０のソース電極１２側に位置する。また、第２の面Ｐ２は、炭化珪素層１０のドレイン電極１４側に位置する。第１の面Ｐ１と第２の面Ｐ２は対向する。なお、以下、「深さ」とは、第１の面を基準として第２の面に向かう方向の深さを意味する。
第１の面は、第１の方向及び第２の方向に平行である。第２の方向は、第１の方向に垂直である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
炭化珪素層１０の厚さは、例えば、５μｍ以上１５０μｍ以下である。
素子領域１０１の炭化珪素層１０は、図３に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、ｐ型のボディ領域３６（第２の炭化珪素領域）、ｎ＋型のソース領域３８（第３の炭化珪素領域）を含む。ドリフト領域３４は、ＪＦＥＴ領域３４ａ（第１の領域）、第１のＪＢＳ領域３４ｂ（第２の領域）、及び下部領域３４ｄを有する。ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域３２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ－型のドリフト領域３４は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域３４のｎ型不純物濃度は、ドレイン領域３２のｎ型不純物濃度よりも低い。ドリフト領域３４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域３４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｎ－型のドリフト領域３４は、ＪＦＥＴ領域３４ａ、第１のＪＢＳ領域３４ｂ、及び、下部領域３４ｄを有する。
ＪＦＥＴ領域３４ａは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。ＪＦＥＴ領域３４ａは、第１の面Ｐ１に接する。ＪＦＥＴ領域３４ａは、隣り合う２つのボディ領域３６の間に設けられる。
ＪＦＥＴ領域３４ａは、第１の方向に延びる。ＪＦＥＴ領域３４ａは、ゲート絶縁層１６を間に挟んでゲート電極１８と対向する。
ＪＦＥＴ領域３４ａは、ＭＯＳＦＥＴ１００の電流経路として機能する。ＪＦＥＴ領域３４ａのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。ＪＦＥＴ領域３４ａのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
第１のＪＢＳ領域３４ｂは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。第１のＪＢＳ領域３４ｂは、第１の面Ｐ１に接する。第１のＪＢＳ領域３４ｂは、隣り合う２つのボディ領域３６の間に設けられる。
第１のＪＢＳ領域３４ｂは、第１の方向に延びる。第１のＪＢＳ領域３４ｂは、ソース電極１２に接する。
第１のダイオードＤ１は、ＳＢＤである。第１のＪＢＳ領域３４ｂのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。第１のＪＢＳ領域３４ｂのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｐ型のボディ領域３６は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。ボディ領域３６は、第１の方向に延びる。ボディ領域３６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。ボディ領域３６は、トランジスタＴｒのチャネル領域として機能する。
ボディ領域３６の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
ボディ領域３６は、ソース電極１２に電気的に接続される。ボディ領域３６は、ソース電極１２の電位に固定される。
ボディ領域３６の一部は第１の面Ｐ１に接する。ボディ領域３６の一部はゲート電極１８に対向する。ボディ領域３６の一部は、ＭＯＳＦＥＴ１００のチャネル領域となる。ボディ領域３６の一部とゲート電極１８との間に、ゲート絶縁層１６が挟まれる。
ボディ領域３６は、ＪＦＥＴ領域３４ａと隣り合う。ボディ領域３６は、ＪＦＥＴ領域３４ａに接する。
ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。高濃度ボディ領域３６ｂは、低濃度ボディ領域３６ａとソース電極１２との間に設けられる。高濃度ボディ領域３６ｂは、ソース電極１２と接する。
ボディ領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度ボディ領域３６ａのｐ型不純物は、高濃度ボディ領域３６ｂのｐ型不純物濃度よりも低い。低濃度ボディ領域３６ａのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。高濃度ボディ領域３６ｂのｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ボディ領域３６は、ソース電極１２に電気的に接続される。ボディ領域３６と、ソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ボディ領域３６は、ソース電極１２の電位に固定される。
ｎ＋型のソース領域３８は、ボディ領域３６と第１の面Ｐ１との間に設けられる。ソース領域３８は、第１の方向に延びる。
ソース領域３８は、例えば、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。ソース領域３８のｎ型不純物濃度は、ドリフト領域３４のｎ型不純物濃度よりも高い。
ソース領域３８のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。ソース領域３８の深さは、ボディ領域３６の深さよりも浅い。ソース領域３８の深さは、例えば、０．０５μｍ以上０．２μｍ以下である。
ソース領域３８は、ソース電極１２に接する。ソース領域３８は、ソース電極１２に電気的に接続される。ソース領域３８とソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ソース領域３８は、ソース電極１２の電位に固定される。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、例えば、第１の方向に延びる。複数のゲート電極１８が、第２の方向に、互いに並行に配置される。ゲート電極１８は、ストライプ形状を有する。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート電極１８は、ボディ領域３６と対向する。ゲート電極１８は、ＪＦＥＴ領域３４ａと対向する。
ゲート絶縁層１６は、ゲート電極１８とボディ領域３６との間に設けられる。ゲート絶縁層１６は、ゲート電極１８とＪＦＥＴ領域３４ａとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８とソース領域３８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２８は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０に接する。ソース電極１２は、ソース領域３８に接する。ソース電極１２は、ボディ領域３６に接する。ソース電極１２は、高濃度ボディ領域３６ｂに接する。ソース電極１２は、第１のＪＢＳ領域３４ｂに接する。
ソース電極１２は、例えば、シリサイド層１２ｘとメタル層１２ｙとを有する。シリサイド層１２ｘは、炭化珪素層１０とメタル層１２ｙとの間に設けられる。シリサイド層１２ｘは、第１の方向に延びる。
シリサイド層１２ｘは、ソース領域３８に接する。シリサイド層１２ｘは、ボディ領域３６に接する。シリサイド層１２ｘは、高濃度ボディ領域３６ｂに接する。
ソース電極１２は第１のダイオードＤ１のアノードとして機能する。
ソース電極１２のシリサイド層１２ｘは、シリサイドを含む。シリサイド層１２ｘは、例えば、ニッケルシリサイド又はチタンシリサイドである。
ソース電極１２と、ソース領域３８との間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。ソース電極１２と、ボディ領域３６との間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。ソース電極１２と、高濃度ボディ領域３６ｂとの間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。
ソース電極１２のメタル層１２ｙは、金属を含む。メタル層１２ｙは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
メタル層１２ｙは、第１のＪＢＳ領域３４ｂに接する。ソース電極１２と、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。メタル層１２ｙと、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
図３に示すように、トランジスタＴｒは、ゲート電極１８と、ゲート絶縁層１６と、ＪＦＥＴ領域３４ａと、ボディ領域３６と、ソース領域３８と、ソース電極１２と、ドレイン電極１４を含む。ＭＯＳＦＥＴ１００がオン状態の時には、トランジスタＴｒによって、ドレイン電極１４から、ソース電極１２に電流が流れる。
図３に示すように、第１のダイオードＤ１は、ソース電極１２と、第１のＪＢＳ領域３４ｂと、ドレイン電極１４を含む。第１のダイオードＤ１に順バイアスが印加された時には、ソース電極１２から、ドレイン電極１４に電流が流れる。
終端領域１０２は、図１（ａ）に示されるように、素子領域１０１を囲む。終端領域１０２は第２のダイオードＤ２を含む。終端領域１０２は、ＭＯＳＦＥＴ１００がオフ状態の際に、素子領域１０１のｐｎ接合の終端部に印加される電界の強度を緩和する。終端領域１０２は、ＭＯＳＦＥＴ１００の絶縁破壊耐圧を向上させる機能を有する。
終端領域１０２は、図１（ｂ）、図５、図６、図７、及び図８に示されるように、炭化珪素層１０、第１の配線層２０、ドレイン電極１４（第２の電極）、層間絶縁層２８、及びフィールド絶縁層３０を含む。
終端領域１０２の炭化珪素層１０は、第１の配線層２０とドレイン電極１４との間に設けられる。
終端領域１０２の炭化珪素層１０は、図５～図８に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、及びｐ型のリサーフ領域４０（第４の炭化珪素領域）を含む。ドリフト領域３４は、第２のＪＢＳ領域３４ｃ（第３の領域）、及び下部領域３４ｄを有する。リサーフ領域４０は、低濃度リサーフ領域４０ａ及び高濃度リサーフ領域４０ｂを有する。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、第１の配線層２０とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、第２のＪＢＳ領域３４ｃ、及び、下部領域３４ｄを有する。
第２のＪＢＳ領域３４ｃは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。第２のＪＢＳ領域３４ｃは、第１の面Ｐ１に接する。第２のＪＢＳ領域３４ｃは、隣り合う２つのリサーフ領域４０の間に設けられる。第２のＪＢＳ領域３４ｃは、第１の配線層２０に接する。
第２のダイオードＤ２はＳＢＤである。第２のＪＢＳ領域３４ｃのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。第２のＪＢＳ領域３４ｃのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｐ型のリサーフ領域４０は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。リサーフ領域４０の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
リサーフ領域４０は、第１の配線層２０に電気的に接続される。リサーフ領域４０と第１の配線層２０との間のコンタクトは、例えば、オーミックコンタクトである。リサーフ領域４０は、第１の配線層２０の電位に固定される。
リサーフ領域４０は、低濃度リサーフ領域４０ａと高濃度リサーフ領域４０ｂを有する。高濃度リサーフ領域４０ｂは、低濃度リサーフ領域４０ａと第１の配線層２０との間に設けられる。高濃度リサーフ領域４０ｂは、第１の配線層２０と接する。
リサーフ領域４０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度リサーフ領域４０ａのｐ型不純物は、高濃度リサーフ領域４０ｂのｐ型不純物濃度よりも低い。低濃度リサーフ領域４０ａのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。高濃度リサーフ領域４０ｂのｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
層間絶縁層２８は、フィールド絶縁層３０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
フィールド絶縁層３０は、炭化珪素層１０上に設けられる。フィールド絶縁層３０は、例えば、酸化シリコンである。
図１（ｂ）に示されるように、第１の配線層２０は、ソース電極１２を囲む。第１の配線層２０は、ソース電極１２に電気的に接続される。
第１の配線層２０は、第１の部分２０ａ、第２の部分２０ｂ、第３の部分２０ｃ、及び第４の部分２０ｄを有する。第１の部分２０ａは、第２の方向に延びる。第２の部分２０ｂは、第２の方向に延びる。ソース電極１２は、第１の部分２０ａと第２の部分２０ｂとの間に挟まれる。第３の部分２０ｃは、第１の方向に延びる。第４の部分２０ｄは、第１の方向に延びる。ソース電極１２は、第３の部分２０ｃと第４の部分２０ｄとの間に挟まれる。
第１の配線層２０は、炭化珪素層１０に接する。第１の配線層２０は、リサーフ領域４０に接する。第１の配線層２０は、高濃度リサーフ領域４０ｂに接する。
第１の配線層２０は、例えば、シリサイド層２０ｘとメタル層２０ｙとを有する。シリサイド層２０ｘは、炭化珪素層１０とメタル層２０ｙとの間に設けられる。
シリサイド層２０ｘは、リサーフ領域４０に接する。シリサイド層２０ｘは、高濃度リサーフ領域４０ｂに接する。
第１の配線層２０は第２のダイオードＤ２のアノードとして機能する。
第１の配線層２０のシリサイド層２０ｘは、シリサイドを含む。シリサイド層２０ｘは、例えば、ニッケルシリサイド又はチタンシリサイドである。
第１の配線層２０と、リサーフ領域４０との間のコンタクトは、シリサイド層２０ｘを設けることでオーミックコンタクトとなる。第１の配線層２０と、高濃度リサーフ領域４０ｂとの間のコンタクトは、シリサイド層２０ｘを設けることでオーミックコンタクトとなる。
第１の配線層２０のメタル層２０ｙは、金属を含む。メタル層２０ｙは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
メタル層１２ｙは、第２のＪＢＳ領域３４ｃに接する。第１の配線層２０と、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。メタル層２０ｙと、第２のＪＢＳ領域３４ｃとの間のコンタクトは、ショットキーコンタクトとなる。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
図５～図８に示すように、第２のダイオードＤ２は、第１の配線層２０と、第２のＪＢＳ領域３４ｃと、ドレイン電極１４を含む。第２のダイオードＤ２に順バイアスが印加された時には、第１の配線層２０から、ドレイン電極１４に電流が流れる。
中間領域１０３は、図１（ａ）に示されるように、素子領域１０１と終端領域１０２との間に設けられる。中間領域１０３は、素子領域１０１を囲む。終端領域１０２は、中間領域１０３を囲む。
中間領域１０３は、トランジスタＴｒ、第１のダイオードＤ１、及び第２のダイオードＤ２を含まない。
中間領域１０３は、図１（ｂ）、図２（ｂ）、図５～図８に示されるように、炭化珪素層１０、第１の接続層２１、第２の接続層２２ａ、第２の接続層２２ｂ、ゲート電極パッド２４、ゲート配線層２５、第２の配線層２６、ドレイン電極１４（第２の電極）、層間絶縁層２８、及びフィールド絶縁層３０を含む。
中間領域１０３の炭化珪素層１０は、第１の接続層２１とドレイン電極１４との間、第２の接続層２２とドレイン電極１４との間、第２の配線層２６とドレイン電極１４との間、及びゲート電極パッド２４とドレイン電極１４との間に設けられる。
中間領域１０３の炭化珪素層１０は、図５～図８に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、及びｐ型の接続領域４２（第５の炭化珪素領域）を含む。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、第１の接続層２１とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、下部領域３４ｄを有する。
ｐ型の接続領域４２は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。接続領域４２の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
接続領域４２は、ボディ領域３６とリサーフ領域４０との間に設けられる。接続領域４２は、例えば、ボディ領域３６と接する。接続領域４２は、例えば、リサーフ領域４０と接する。接続領域４２、ボディ領域３６、及びリサーフ領域４０は、例えば、連続している。接続領域４２、ボディ領域３６、及びリサーフ領域４０は、例えば、同一の製造工程を用いて同時に形成される。
接続領域４２は、例えば、ボディ領域３６を経由してソース電極１２に電気的に接続される。接続領域４２は、例えば、リサーフ領域４０を経由して第１の配線層２０に電気的に接続される。
接続領域４２は、例えば、ソース電極１２の電位に固定される。接続領域４２は、例えば、第１の配線層２０の電位に固定される。
接続領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。接続領域４２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。
ゲート配線層２５は、第２の配線層２６と炭化珪素層１０との間に設けられる。ゲート配線層２５は、ゲート電極パッド２４に電気的に接続される。ゲート配線層２５は、ゲート電極１８に電気的に接続される。ゲート配線層２５は、第１の配線層２０に電気的に接続される。
ゲート配線層２５は、第２の方向に延びる第１のゲート線２５ａと、第２の方向に延びる第２のゲート線２５ｂを含む。第１のゲート線２５ａと第２のゲート線２５ｂとの間に、ゲート電極１８が挟まれる。
ゲート配線層２５は、導電層である。ゲート配線層２５は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
層間絶縁層２８は、フィールド絶縁層３０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
フィールド絶縁層３０は、炭化珪素層１０上に設けられる。フィールド絶縁層３０は、例えば、酸化シリコンである。
第１の接続層２１は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第１の接続層２１は、ソース電極１２と第１の配線層２０との間に設けられる。第１の接続層２１は、ソース電極１２と、第１の配線層２０の第４の部分２０ｄとの間に設けられる。
第１の接続層２１はソース電極１２に接する。第１の接続層２１は、第１の配線層２０の第４の部分２０ｄに接する。第１の接続層２１は、ソース電極１２及び第１の配線層２０の第４の部分２０ｄに電気的に接続される。
第１の接続層２１は、金属を含む。第１の接続層２１は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
第２の接続層２２は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第２の接続層２２は、ソース電極１２と第１の配線層２０との間に設けられる。第２の接続層２２は、ソース電極１２と、第１の配線層２０の第３の部分２０ｃとの間に設けられる。第２の接続層２２と第１の接続層２１との間にソース電極１２が挟まれる。
第２の接続層２２は、例えば、第２の方向において、ゲート電極パッド２４と第２の配線層２６との間に設けられる。ゲート電極パッド２４と第２の配線層２６は、例えば、第２の接続層２２と炭化珪素層１０との間のゲート配線層２５を経由して電気的に接続される。ゲート電極パッド２４と第２の配線層２６は、例えば、第２の接続層２２の下のゲート配線層２５を経由して電気的に接続される。
第２の接続層２２はソース電極１２に接する。第２の接続層２２は、第１の配線層２０の第３の部分２０ｃに接する。第２の接続層２２は、ソース電極１２と第１の配線層２０の第３の部分２０ｃを電気的に接続する。
例えば、第２の接続層２２ａは、ソース電極１２と、第１の配線層２０の第３の部分２０ｃとの間に設けられる。例えば、第２の接続層２２ｂは、ソース電極１２と、第１の配線層２０の第３の部分２０ｃとの間に設けられる。
第２の接続層２２は、金属を含む。第２の接続層２２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ゲート電極パッド２４は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ゲート電極パッド２４は、金属を含む。ゲート電極パッド２４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
第２の配線層２６は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第２の配線層２６は、ゲート電極パッド２４に電気的に接続される。
第２の配線層は、第１線２６ａ及び第２線２６ｂを有する。第１線２６ａの一部は、第２の方向に延びる。第２線２６ｂの一部は、第２の方向に延びる。
第１線２６ａは、第１の配線層２０の第１の部分２０ａと、ソース電極１２との間に設けられる。第２線２６ｂは、第１の配線層２０の第２の部分２０ｂと、ソース電極１２との間に設けられる。
第２の配線層２６は、金属を含む。第２の配線層２６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
例えば、ソース電極１２、第１の配線層２０、第１の接続層２１、第２の接続層２２、ゲート電極パッド２４、及び第２の配線層２６は、同一材料を含む。例えば、ソース電極１２、第１の配線層２０、第１の接続層２１、第２の接続層２２、ゲート電極パッド２４、及び第２の配線層２６は、チタン及びアルミニウムを含む。例えば、ソース電極１２、第１の配線層２０、第１の接続層２１、第２の接続層２２、ゲート電極パッド２４、及び第２の配線層２６は、同一の製造工程を用いて同時に形成される。
素子領域１０１に設けられたゲート電極１８は、ゲート配線層２５及び第２の配線層２６を経由してゲート電極パッド２４に電気的に接続される。
第２の配線層２６は、金属を含む。第２の配線層２６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図９は、第１の実施形態の半導体装置の等価回路図である。ＭＯＳＦＥＴ１００では、素子領域１０１のソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎ接合ダイオードとＳＢＤとが内蔵ダイオードとして接続される。ボディ領域３６がｐｎ接合ダイオードのアノード側であり、ドリフト領域３４がｐｎ接合ダイオードのカソード側である。また、ソース電極１２がＳＢＤのアノードであり、ドレイン電極１４がＳＢＤのカソードとなる。
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する誘導電流により、ソース電極１２にドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向電流が流れる。この状態は、逆導通状態とも称される。
仮にＭＯＳＦＥＴがＳＢＤを備えない場合、ｐｎ接合ダイオードに順方向電流が流れる。ｐｎ接合ダイオードはバイポーラ動作をする。バイポーラ動作するｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長する。炭化珪素層中に積層欠陥が成長すると、ＭＯＳＦＥＴのオン抵抗が増大するという問題が生ずる。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
ＭＯＳＦＥＴ１００は、ＳＢＤを備える。ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、ｐｎ接合ダイオードに先立ち、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖ以上２．０Ｖ未満である。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．０Ｖ以上３．０Ｖ以下である。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。したがって、ＭＯＳＦＥＴ１００のオン抵抗の増大が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
また、ＳＢＤに順方向電流が流れることにより、ｐｎ接合ダイオードのＮ側の電圧が上昇し、ＳＢＤ近傍のｐｎ接合に加わる電圧が実効的に低下する。したがって、ＳＢＤを設けることにより、ＳＢＤ近傍のｐｎ接合ダイオードの順方向電圧（Ｖｆ）を実効的に高くすることができる。したがって、ｐｎ接合ダイオードに順方向電流が流れることが抑制される。言い換えれば、ｐｎ接合ダイオードの動作開始電圧を高くすることができる。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
ここで、ＭＯＳＦＥＴのソース電極とドレイン電極との間に、瞬間的にソース電極１２を正とする大きなサージ電圧が印加される場合がある。大きなサージ電圧が印加されると、ＭＯＳＦＥＴに大きなサージ電流が流れ、ＭＯＳＦＥＴが破壊する場合がある。
ＭＯＳＦＥＴに許容されるサージ電流の最大許容ピーク電流値はサージ電流耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいて、信頼性を向上させる観点から、サージ電流耐量を向上させることが望まれる。
図１０は、比較例の半導体装置の模式上面図である。図１０は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、ＭＯＳＦＥＴ９００である。図１０は、第１の実施形態の図１に対応する図である。
比較例のＭＯＳＦＥＴ９００は、中間領域１０３に第２の接続層２２が設けられない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
図１１は、比較例の半導体装置の模式断面図である。図１１は、図１０に示すＥＥ’断面である。図１１は、第１の実施形態の図８に対応する図である。
図１１に示すように、ＭＯＳＦＥＴ９００には、ＭＯＳＦＥＴ１００と異なり、ソース電極１２と第１の配線層２０の第３の部分２０ｃを電気的に接続する第２の接続層２２は設けられない。ソース電極１２と第３の部分２０ｃとの間には、第２の配線層２６が設けられる。
図１２は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１２（ａ）は比較例の半導体装置の上面図である。図１２（ｂ）は、第１の実施形態の半導体装置の上面図である。図１２（ａ）は、図１０（ｂ）に対応する図である。図１２（ｂ）は、図１（ｂ）に対応する図である。
図１２（ａ）及び図１２（ｂ）には、ＭＯＳＦＥＴのソース電極１２にサージ電圧が印加された場合の、サージ電流の経路を矢印で示す。図１２（ａ）には、サージ電流による破壊個所を星印で示す。
ＭＯＳＦＥＴ９００にソース電極１２を正とするサージ電圧が印加され、ソース電極１２に印加されるサージ電圧が、素子領域１０１の第１のダイオードＤ１の順方向電圧（Ｖｆ）を超えると、第１のダイオードＤ１に順方向電流が流れ出す。
また、ＭＯＳＦＥＴ９００にソース電極１２を正とするサージ電圧が印加されると、ソース電極１２に電気的に接続された第１の配線層２０にもサージ電圧が印加される。第１の配線層２０に印加されるサージ電圧が、終端領域１０２の第２のダイオードＤ２の順方向電圧（Ｖｆ）を超えると、第２のダイオードＤ２に順方向電流が流れ出す。
第２のダイオードＤ２に順方向電流が流れ出すと、図１２（ａ）に黒矢印で示すように、ソース電極１２から、第１の接続層２１、第１の配線層２０の第４の部分２０ｄ、第１の配線層２０の第１の部分２０ａ、第１の配線層２０の第３の部分２０ｃに電流が流れる。
例えば、第３の部分２０ｃの位置Ｙにおける電位は、第１の配線層２０の電気抵抗に基づく電圧降下により、ソース電極１２の位置Ｘにおける電位よりも低くなる。このため、例えば、第３の部分２０ｃの位置Ｙの下にある第２のダイオードＤ２に流れる順方向電流は、ソース電極１２の位置Ｘの下にある第１のダイオードＤ１に流れる順方向電流よりも小さくなる。
第２のダイオードＤ２に順方向電流が流れることにより、第２のダイオードＤ２の近傍のｐｎ接合ダイオードのＮ側の電圧が上昇し、ｐｎ接合に加わる電圧が実効的に低下する。しかし、第２のダイオードＤ２に流れる順方向電流が小さいと、ｐｎ接合に加わる電圧の低下が抑制される。
よって、第２のダイオードＤ２の近傍のｐｎ接合ダイオードに順方向電流が流れやすくなる。言い換えれば、第２のダイオードＤ２の近傍のｐｎ接合ダイオードの動作開始電圧が低くなる。
このため、例えば、位置Ｘの下にある第１のダイオードＤ１の近傍のｐｎ接合ダイオードよりも、位置Ｙの下にある第２のダイオードＤ２の近傍のｐｎ接合ダイオードの動作の開始が早くなる。言い換えれば、位置Ｙの下のｐｎ接合ダイオードが早くバイポーラ動作を開始し、位置Ｙの下のｐｎ接合ダイオードに大きな順方向電流が流れる。
位置Ｙの下にあるｐｎ接合ダイオードに大きな順方向電流が流れることにより、第１の配線層２０に大きな電流が流れることになる。第１の配線層２０に大きな電流が流れることで、第１の接続層２１と第４の部分２０ｄとが接する角部（図１２（ａ）中の星印）の電流密度が高くなる。この結果、第１の接続層２１と第４の部分２０ｄとが接する角部（図１２（ａ）中の星印）の発熱量が大きくなり、第１の配線層２０が溶断する。よって、ＭＯＳＦＥＴ９００のサージ電流耐量が低下する。
第１の実施形態のＭＯＳＦＥ１００では、ソース電極１２と第１の配線層２０の第３の部分２０ｃとを電気的に接続する第２の接続層２２が設けられる。第２の接続層２２が設けられることで、第３の部分２０ｃの位置Ｙとソース電極１２の位置Ｘとの間の電気抵抗は、比較例のＭＯＳＦＥＴ９００に比べて小さくなる。したがって、第３の部分２０ｃの位置Ｙとソース電極１２の位置Ｘとの間の電位差は小さくなる。したがって、第１の配線層２０の第３の部分２０ｃのソース電極１２に対する電圧降下が小さくなる。
したがって、ＭＯＳＦＥＴ１００にソース電極１２を正とするサージ電圧が印加された場合に、第１の配線層２０に流れる電流が抑制される。したがって、第１の配線層２０の溶断が抑制される。よって、ＭＯＳＦＥＴ１００のサージ電流耐量が向上する。
なお、ＭＯＳＦＥＴ１００にソース電極１２を正とするサージ電圧が印加された場合、第１の配線層２０の第１の部分２０ａの位置Ｚに電圧降下が生じる。しかし、ＭＯＳＦＥＴ９００の位置Ｙの電圧降下よりも、ＭＯＳＦＥＴ１００の位置Ｚの電圧降下は配線長が短くなるため小さくなる。したがって、ＭＯＳＦＥＴ９００に比べ、終端領域１０２でのｐｎ接合ダイオードの動作開始が抑制される。よって、ＭＯＳＦＥＴ１００のサージ電流耐量が向上する。
ソース電極１２、第１の配線層２０、第１の接続層２１、ゲート電極パッド２４、及び第２の配線層２６は、同一材料を含むことが好ましい。第１の配線層２０、第１の接続層２１、ゲート電極パッド２４、及び第２の配線層２６を、同一の製造工程を用いて同時に形成することが可能となる。したがって、ＭＯＳＦＥＴ１００の製造コストが低減できる。
以上、第１の実施形態によれば、配線層の溶断が抑制され、サージ電流耐量が向上するＭＯＳＦＥＴが実現する。
（第２の実施形態）
第２の実施形態の半導体装置は、中間領域は、第１の電極と第１の部分とを電気的に接続する第３の接続層を、更に含む点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１３は、第２の実施形態の半導体装置の模式上面図である。図１３（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図１３（ｂ）は、第１の電極、第１の配線層、第１の接続層、第２の接続層、第３の接続層、ゲートパッド電極、及び第２の配線層のレイアウトパターンを示す。図１３は、第１の実施形態の図１に対応する図である。
第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、例えば、ＤＩＭＯＳＦＥＴである。また、第２の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
ＭＯＳＦＥＴ２００の中間領域１０３は、第３の接続層２３を含む。第３の接続層２３は、第３の接続層２３ａと第３の接続層２３ｂを含む。以下、第３の接続層２３ａと第３の接続層２３ｂを総称して、第３の接続層２３と称する場合がある。
図１３に示すように、中間領域１０３は、ソース電極１２と第１の配線層２０の第１の部分２０ａとを電気的に接続する第３の接続層２３ａを含む。第１の部分２０ａは、第３の接続層２３ａを間に挟んで第２の方向に分離されている。分離された２つの第１の部分２０ａは、例えば、第３の接続層２３ａと炭化珪素層１０との間のゲート配線層２５を用いて電気的に接続される。
また、図１３に示すように、中間領域１０３は、ソース電極１２と第１の配線層２０の第２の部分２０ｂとを電気的に接続する第３の接続層２３ｂを含む。第２の部分２０ｂは、第３の接続層２３ｂを間に挟んで第２の方向に分離されている。分離された２つの第２の部分２０ｂは、第３の接続層２３ｂと炭化珪素層１０との間のゲート配線層２５を用いて電気的に接続される。第３の接続層２３ａと第３の接続層２３ｂとの間にソース電極１２が挟まれる。
第３の接続層２３ａを設けることにより、ＭＯＳＦＥＴ２００にソース電極１２を正とするサージ電圧が印加された場合の、第１の部分２０ａの電圧降下が抑制される。同様に、第３の接続層２３ｂを設けることにより、ＭＯＳＦＥＴ２００にソース電極１２を正とするサージ電圧が印加された場合の、第２の部分２０ｂの電圧降下が抑制される。したがって、第１の配線層２０に流れる電流が抑制され、第１の配線層２０の溶断が抑制される。よって、ＭＯＳＦＥＴ２００のサージ電流耐量が向上する。
以上、第２の実施形態によれば、配線層の溶断が抑制され、サージ電流耐量が向上するＭＯＳＦＥＴが実現する。
（第３の実施形態）
第３の実施形態の半導体装置は、第２の接続層と炭化珪素層との間に、第２の配線層が設けられる点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１４は、第３の実施形態の半導体装置の模式上面図である。図１４（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図１４（ｂ）は、第１の電極、第１の配線層、第１の接続層、第２の接続層、ゲートパッド電極、及び第２の配線層のレイアウトパターンを示す。図１４は、第１の実施形態の図１に対応する図である。
図１５は、第３の実施形態の半導体装置の模式断面図である。図１５は、図１４に示すＥＥ’断面である。図１５は、第１の実施形態の図８に対応する図である。
第３の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、例えば、ＤＩＭＯＳＦＥＴである。また、第３の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
ＭＯＳＦＥＴ３００の中間領域１０３は、第２の接続層２２を含む。第２の接続層２２は、第２の接続層２２ａと第２の接続層２２ｂを含む。以下、第２の接続層２２ａと第２の接続層２２ｂを総称して、第２の接続層２２と称する場合がある。
ＭＯＳＦＥＴ３００の中間領域１０３は、保護絶縁層５０を含む。保護絶縁層５０は、第２の配線層２６の上に設けられる。保護絶縁層５０は、例えば、酸化シリコンを含む。
第２の接続層２２と第２の配線層２６との間に保護絶縁層５０が設けられる。第２の接続層２２と炭化珪素層１０との間に第２の配線層２６が設けられる。
第３の実施形態のＭＯＳＦＥ３００では、第２の接続層２２が設けられることで、第１の配線層２０の第３の部分２０ｃのソース電極１２に対する電圧降下が小さくなる。したがって、ＭＯＳＦＥＴ３００にソース電極１２を正とするサージ電圧が印加された場合に、第１の配線層２０に流れる電流が抑制される。したがって、第１の配線層２０の溶断が抑制される。よって、ＭＯＳＦＥＴ３００のサージ電流耐量が向上する。
以上、第３の実施形態によれば、配線層の溶断が抑制され、サージ電流耐量が向上するＭＯＳＦＥＴが実現する。
（第４の実施形態）
第４の実施形態の半導体装置は、トランジスタ及び第１のダイオードを含む素子領域と、素子領域を囲み、第２のダイオードを含む終端領域と、素子領域と終端領域との間に設けられ、トランジスタ、第１のダイオード、及び第２のダイオードを含まない中間領域と、を備える。素子領域は、第１の電極と、第２の電極と、第１の方向に延びるゲート電極と、第１の電極と第２の電極との間に設けられ、第１の電極の側の第１の方向に平行な第１の面と、第２の電極の側の第２の面とを有する炭化珪素層であって、第１の面に接しゲート電極と対向する第１の領域と、第１の面に接し第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の領域と隣り合い、ゲート電極に対向し、第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、ゲート電極と第２の炭化珪素領域との間、ゲート電極と第１の領域との間、及びゲート電極と第３の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。終端領域は、第１の電極と、第２の電極と、第１の面に接し第１の電極と接する第３の領域を有する第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ第１の電極と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む炭化珪素層と、を含む。中間領域は、ゲート電極パッドと、第１の電極と、第２の電極と、第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第５の炭化珪素領域と、を含む炭化珪素層と、第１の電極と炭化珪素層との間に設けられ、ゲート電極パッド及びゲート電極に電気的に接続され、第１の面に平行で第１の方向に垂直な第２の方向に延びる第１のゲート線と、第２の方向に延び第１のゲート線との間にゲート電極を挟む第２のゲート線とを有するゲート配線層と、を含む。トランジスタは、ゲート電極と、ゲート絶縁層と、第１の領域と、第２の炭化珪素領域と、第３の炭化珪素領域と、を含み、第１のダイオードは、第１の電極と、第２の領域と、を含み、第２のダイオードは、第１の電極と、第３の領域と、を含み、第１のゲート線の第２の方向の単位長あたりの電気抵抗は、ゲート電極の第１の方向の単位長あたりの電気抵抗よりも低い。
図１６は、第４の実施形態の半導体装置の模式上面図である。図１６（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図１６（ｂ）は、第１の電極及びゲートパッド電極のレイアウトパターンを示す。
図１７は、第４の実施形態の半導体装置の模式上面図である。図１７（ａ）は、素子領域、終端領域、及び中間領域のレイアウトパターンを示す。図１７（ｂ）は、ゲート電極、ゲート配線層、及びゲートパッド電極のレイアウトパターンを示す。
図１８は、第４の実施形態の半導体装置の模式断面図である。図１８は、図１６、図１７に示すＡＡ’断面である。
図１９は、第４の実施形態の半導体装置の模式上面図である。図１９は、図１８に対応する上面図である。図１９は、半導体層の第１の面の側のレイアウトパターンを示す。図１９は、第１の電極及び層間絶縁層を除いた状態を示す。
図２０は、第４の実施形態の半導体装置の模式断面図である。図２０は、図１６、図１７に示すＢＢ’断面である。
図２１は、第４の実施形態の半導体装置の模式断面図である。図２１は、図１６、図１７に示すＣＣ’断面である。
図２２は、第４の実施形態の半導体装置の模式断面図である。図２２は、図１６、図１７に示すＤＤ’断面である。
図２３は、第４の実施形態の半導体装置の模式断面図である。図２３は、図１６、図１７に示すＥＥ’断面である。
第４の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、例えば、ボディ領域とソース領域をイオン注入で形成するＤＩＭＯＳＦＥＴである。また、第４の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ４００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ４００は、素子領域１０１、終端領域１０２、及び中間領域１０３を、備える。
素子領域１０１は、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。ＭＯＳＦＥＴ領域は、トランジスタＴｒを含む。ＳＢＤ領域は、第１のダイオードＤ１を含む。終端領域１０２は、第２のダイオードＤ２を含む。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、ゲート電極パッド２４、ゲート配線層２５、層間絶縁層２８、及びフィールド絶縁層３０を備える。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、ｐ型のボディ領域３６（第２の炭化珪素領域）、ｎ＋型のソース領域３８（第３の炭化珪素領域）、ｐ型のリサーフ領域４０（第４の炭化珪素領域）、及びｐ型の接続領域４２（第５の炭化珪素領域）を含む。ドリフト領域３４は、ＪＦＥＴ領域３４ａ（第１の領域）、第１のＪＢＳ領域３４ｂ（第２の領域）、第２のＪＢＳ領域３４ｃ（第３の領域）、及び下部領域３４ｄを有する。ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。リサーフ領域４０は、低濃度リサーフ領域４０ａ及び高濃度リサーフ領域４０ｂを有する。
ドリフト領域３４は、第１の炭化珪素領域の一例である。ボディ領域３６は、第２の炭化珪素領域の一例である。ＪＦＥＴ領域３４ａは、第１の領域の一例である。第１のＪＢＳ領域３４ｂは、第２の領域の一例である。第２のＪＢＳ領域３４ｃは、第３の領域の一例である。ソース領域３８は、第３の炭化珪素領域の一例である。リサーフ領域４０は、第４の炭化珪素領域の一例である。接続領域４２は、第５の炭化珪素領域の一例である。
素子領域１０１は、図１８に示すように、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。ＭＯＳＦＥＴ領域は、トランジスタＴｒを含む。ＳＢＤ領域は、第１のダイオードＤ１を含む。
ＭＯＳＦＥＴ領域は、第１の方向に延びる。ＭＯＳＦＥＴ領域は、第２の方向に繰り返し配置される。
ＳＢＤ領域は、第１の方向に延びる。ＳＢＤ領域は、第２の方向に繰り返し配置される。第２の方向において隣り合うＳＢＤ領域の間には、２つのＭＯＳＦＥＴ領域が設けられる。ＭＯＳＦＥＴ４００では、ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１である。
ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１に限定されない。例えば、１対１、又は３対１、あるいは、その他の割合であっても構わない。
素子領域１０１は、図１６（ｂ）、図１７（ｂ）、及び図１８に示されるように、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、及び層間絶縁層２８を含む。
素子領域１０１の炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１８中“Ｐ１”）と第２の面（図１８中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面と称する場合がある。第１の面Ｐ１は、炭化珪素層１０のソース電極１２側に位置する。また、第２の面Ｐ２は、炭化珪素層１０のドレイン電極１４側に位置する。第１の面Ｐ１と第２の面Ｐ２は対向する。なお、以下、「深さ」とは、第１の面を基準として第２の面に向かう方向の深さを意味する。
第１の面は、第１の方向及び第２の方向に平行である。第２の方向は、第１の方向に垂直である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
炭化珪素層１０の厚さは、例えば、５μｍ以上１５０μｍ以下である。
素子領域１０１の炭化珪素層１０は、図１８に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、ｐ型のボディ領域３６（第２の炭化珪素領域）、ｎ＋型のソース領域３８（第３の炭化珪素領域）を含む。ドリフト領域３４は、ＪＦＥＴ領域３４ａ（第１の領域）、第１のＪＢＳ領域３４ｂ（第２の領域）、及び下部領域３４ｄを有する。ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域３２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ－型のドリフト領域３４は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域３４のｎ型不純物濃度は、ドレイン領域３２のｎ型不純物濃度よりも低い。ドリフト領域３４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域３４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｎ－型のドリフト領域３４は、ＪＦＥＴ領域３４ａ、第１のＪＢＳ領域３４ｂ、及び、下部領域３４ｄを有する。
ＪＦＥＴ領域３４ａは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。ＪＦＥＴ領域３４ａは、第１の面Ｐ１に接する。ＪＦＥＴ領域３４ａは、隣り合う２つのボディ領域３６の間に設けられる。
ＪＦＥＴ領域３４ａは、第１の方向に延びる。ＪＦＥＴ領域３４ａは、ゲート絶縁層１６を間に挟んでゲート電極１８と対向する。
ＪＦＥＴ領域３４ａは、ＭＯＳＦＥＴ４００の電流経路として機能する。ＪＦＥＴ領域３４ａのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。ＪＦＥＴ領域３４ａのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
第１のＪＢＳ領域３４ｂは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。第１のＪＢＳ領域３４ｂは、第１の面Ｐ１に接する。第１のＪＢＳ領域３４ｂは、隣り合う２つのボディ領域３６の間に設けられる。
第１のＪＢＳ領域３４ｂは、第１の方向に延びる。第１のＪＢＳ領域３４ｂは、ソース電極１２に接する。
第１のダイオードＤ１は、ＳＢＤである。第１のＪＢＳ領域３４ｂのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。第１のＪＢＳ領域３４ｂのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｐ型のボディ領域３６は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。ボディ領域３６は、第１の方向に延びる。ボディ領域３６は、ＭＯＳＦＥＴ４００のチャネル領域として機能する。ボディ領域３６は、トランジスタＴｒのチャネル領域として機能する。
ボディ領域３６の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
ボディ領域３６は、ソース電極１２に電気的に接続される。ボディ領域３６は、ソース電極１２の電位に固定される。
ボディ領域３６の一部は第１の面Ｐ１に接する。ボディ領域３６の一部はゲート電極１８に対向する。ボディ領域３６の一部は、ＭＯＳＦＥＴ４００のチャネル領域となる。ボディ領域３６の一部とゲート電極１８との間に、ゲート絶縁層１６が挟まれる。
ボディ領域３６は、ＪＦＥＴ領域３４ａと隣り合う。ボディ領域３６は、ＪＦＥＴ領域３４ａに接する。
ボディ領域３６は、低濃度ボディ領域３６ａと高濃度ボディ領域３６ｂを有する。高濃度ボディ領域３６ｂは、低濃度ボディ領域３６ａとソース電極１２との間に設けられる。高濃度ボディ領域３６ｂは、ソース電極１２と接する。
ボディ領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度ボディ領域３６ａのｐ型不純物は、高濃度ボディ領域３６ｂのｐ型不純物濃度よりも低い。低濃度ボディ領域３６ａのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。高濃度ボディ領域３６ｂのｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ボディ領域３６は、ソース電極１２に電気的に接続される。ボディ領域３６と、ソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ボディ領域３６は、ソース電極１２の電位に固定される。
ｎ＋型のソース領域３８は、ボディ領域３６と第１の面Ｐ１との間に設けられる。ソース領域３８は、第１の方向に延びる。
ソース領域３８は、例えば、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。ソース領域３８のｎ型不純物濃度は、ドリフト領域３４のｎ型不純物濃度よりも高い。
ソース領域３８のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。ソース領域３８の深さは、ボディ領域３６の深さよりも浅い。ソース領域３８の深さは、例えば、０．０５μｍ以上０．２μｍ以下である。
ソース領域３８は、ソース電極１２に接する。ソース領域３８は、ソース電極１２に電気的に接続される。ソース領域３８とソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ソース領域３８は、ソース電極１２の電位に固定される。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、第１の方向に延びる。複数のゲート電極１８が、第２の方向に、互いに並行に配置される。ゲート電極１８は、ストライプ形状を有する。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート電極１８は、ボディ領域３６と対向する。ゲート電極１８は、ＪＦＥＴ領域３４ａと対向する。
ゲート絶縁層１６は、ゲート電極１８とボディ領域３６との間に設けられる。ゲート絶縁層１６は、ゲート電極１８とＪＦＥＴ領域３４ａとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８とソース領域３８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２８は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０に接する。ソース電極１２は、ソース領域３８に接する。ソース電極１２は、ボディ領域３６に接する。ソース電極１２は、高濃度ボディ領域３６ｂに接する。ソース電極１２は、第１のＪＢＳ領域３４ｂに接する。
ソース電極１２は、例えば、シリサイド層１２ｘとメタル層１２ｙとを有する。シリサイド層１２ｘは、炭化珪素層１０とメタル層１２ｙとの間に設けられる。シリサイド層１２ｘは、第１の方向に延びる。
シリサイド層１２ｘは、ソース領域３８に接する。シリサイド層１２ｘは、ボディ領域３６に接する。シリサイド層１２ｘは、高濃度ボディ領域３６ｂに接する。
ソース電極１２は第１のダイオードＤ１のアノードとして機能する。
ソース電極１２のシリサイド層１２ｘは、シリサイドを含む。シリサイド層１２ｘは、例えば、ニッケルシリサイド又はチタンシリサイドである。
ソース電極１２と、ソース領域３８との間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。ソース電極１２と、ボディ領域３６との間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。ソース電極１２と、高濃度ボディ領域３６ｂとの間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。
ソース電極１２のメタル層１２ｙは、金属を含む。メタル層１２ｙは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
メタル層１２ｙは、第１のＪＢＳ領域３４ｂに接する。ソース電極１２と、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。メタル層１２ｙと、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
図１８に示すように、トランジスタＴｒは、ゲート電極１８と、ゲート絶縁層１６と、ＪＦＥＴ領域３４ａと、ボディ領域３６と、ソース領域３８と、ソース電極１２と、ドレイン電極１４を含む。ＭＯＳＦＥＴ４００がオン状態の時には、トランジスタＴｒによって、ドレイン電極１４から、ソース電極１２に電流が流れる。
図１８に示すように、第１のダイオードＤ１は、ソース電極１２と、第１のＪＢＳ領域３４ｂと、ドレイン電極１４を含む。第１のダイオードＤ１に順バイアスが印加された時には、ソース電極１２から、ドレイン電極１４に電流が流れる。
終端領域１０２は、図１６（ａ）に示されるように、素子領域１０１を囲む。終端領域１０２は第２のダイオードＤ２を含む。終端領域１０２は、ＭＯＳＦＥＴ４００がオフ状態の際に、素子領域１０１のｐｎ接合の終端部に印加される電界の強度を緩和し、ＭＯＳＦＥＴ４００の絶縁破壊耐圧を向上させる機能を有する。
終端領域１０２は、図１６（ｂ）、図２０、図２１、図２２、及び図２３に示されるように、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、層間絶縁層２８、及びフィールド絶縁層３０を含む。
終端領域１０２の炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。
終端領域１０２の炭化珪素層１０は、図２０～図２３に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、及びｐ型のリサーフ領域４０（第４の炭化珪素領域）を含む。ドリフト領域３４は、第２のＪＢＳ領域３４ｃ（第３の領域）、及び下部領域３４ｄを有する。リサーフ領域４０は、低濃度リサーフ領域４０ａ及び高濃度リサーフ領域４０ｂを有する。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、ソース電極１２とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、第２のＪＢＳ領域３４ｃ、及び、下部領域３４ｄを有する。
第２のＪＢＳ領域３４ｃは、下部領域３４ｄと第１の面Ｐ１との間に設けられる。第２のＪＢＳ領域３４ｃは、第１の面Ｐ１に接する。第２のＪＢＳ領域３４ｃは、隣り合う２つのリサーフ領域４０の間に設けられる。第２のＪＢＳ領域３４ｃは、ソース電極１２に接する。
第２のダイオードＤ２はＳＢＤである。第２のＪＢＳ領域３４ｃのｎ型不純物濃度は、例えば、下部領域３４ｄのｎ型不純物濃度よりも高い。第２のＪＢＳ領域３４ｃのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ｐ型のリサーフ領域４０は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。リサーフ領域４０の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
リサーフ領域４０は、第１の配線層２０に電気的に接続される。リサーフ領域４０とソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。リサーフ領域４０は、ソース電極１２の電位に固定される。
リサーフ領域４０は、低濃度リサーフ領域４０ａと高濃度リサーフ領域４０ｂを有する。高濃度リサーフ領域４０ｂは、低濃度リサーフ領域４０ａとソース電極１２との間に設けられる。高濃度リサーフ領域４０ｂは、ソース電極１２と接する。
リサーフ領域４０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度リサーフ領域４０ａのｐ型不純物は、高濃度リサーフ領域４０ｂのｐ型不純物濃度よりも低い。低濃度リサーフ領域４０ａのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。高濃度リサーフ領域４０ｂのｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
層間絶縁層２８は、フィールド絶縁層３０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
フィールド絶縁層３０は、炭化珪素層１０上に設けられる。フィールド絶縁層３０は、例えば、酸化シリコンである。
ソース電極１２は、例えば、シリサイド層１２ｘとメタル層１２ｙとを有する。シリサイド層１２ｘは、炭化珪素層１０とメタル層１２ｙとの間に設けられる。
シリサイド層１２ｘは、リサーフ領域４０に接する。シリサイド層１２ｘは、高濃度リサーフ領域４０ｂに接する。
ソース電極１２は第２のダイオードＤ２のアノードとして機能する。
ソース電極１２のシリサイド層１２ｘは、シリサイドを含む。シリサイド層１２ｘは、例えば、ニッケルシリサイド又はチタンシリサイドである。
ソース電極１２と、リサーフ領域４０との間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。ソース電極１２と、高濃度リサーフ領域４０ｂとの間のコンタクトは、シリサイド層１２ｘを設けることでオーミックコンタクトとなる。
ソース電極１２のメタル層１２ｙは、金属を含む。メタル層１２ｙは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
メタル層１２ｙは、第２のＪＢＳ領域３４ｃに接する。ソース電極１２と、第１のＪＢＳ領域３４ｂとの間のコンタクトは、ショットキーコンタクトとなる。メタル層１２ｙと、第２のＪＢＳ領域３４ｃとの間のコンタクトは、ショットキーコンタクトとなる。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
図２０～図２３に示すように、第２のダイオードＤ２は、ソース電極１２と、第２のＪＢＳ領域３４ｃと、ドレイン電極１４を含む。第２のダイオードＤ２に順バイアスが印加された時には、ソース電極１２から、ドレイン電極１４に電流が流れる。
中間領域１０３は、図１６（ａ）に示されるように、素子領域１０１と終端領域１０２との間に設けられる。中間領域１０３は、素子領域１０１を囲む。終端領域１０２は、中間領域１０３を囲む。
中間領域１０３は、トランジスタＴｒ、第１のダイオードＤ１、及び第２のダイオードＤ２を含まない。
中間領域１０３は、図１６（ｂ）、図１７（ｂ）、図２０～図２３に示されるように、炭化珪素層１０、ソース電極１２、ゲート電極パッド２４、ゲート配線層２５、ドレイン電極１４（第２の電極）、層間絶縁層２８、及びフィールド絶縁層３０を含む。
中間領域１０３の炭化珪素層１０は、ソース電極１２とドレイン電極１４との間、及びゲート電極パッド２４とドレイン電極１４との間に設けられる。
中間領域１０３の炭化珪素層１０は、図２０～図２３に示されるように、ｎ＋型のドレイン領域３２、ｎ－型のドリフト領域３４（第１の炭化珪素領域）、及びｐ型の接続領域４２（第５の炭化珪素領域）を含む。
ｎ＋型のドレイン領域３２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、ドレイン領域３２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域３４は、ソース電極１２とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域３４は、ドレイン領域３２上に設けられる。ドリフト領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。
ｎ－型のドリフト領域３４は、下部領域３４ｄを有する。
ｐ型の接続領域４２は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。接続領域４２の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
接続領域４２は、ボディ領域３６とリサーフ領域４０との間に設けられる。接続領域４２は、例えば、ボディ領域３６と接する。接続領域４２は、例えば、リサーフ領域４０と接する。接続領域４２、ボディ領域３６、及びリサーフ領域４０は、例えば、連続している。接続領域４２、ボディ領域３６、及びリサーフ領域４０は、例えば、同一の製造工程を用いて同時に形成される。
接続領域４２は、例えば、ボディ領域３６を経由してソース電極１２に電気的に接続される。接続領域４２は、例えば、リサーフ領域４０を経由してソース電極１２に電気的に接続される。接続領域４２は、例えば、ソース電極１２の電位に固定される。
接続領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。接続領域４２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。
ゲート配線層２５は、ソース電極１２と炭化珪素層１０との間に設けられる。ゲート配線層２５は、ゲート電極パッド２４に電気的に接続される。ゲート配線層２５は、ゲート電極１８に電気的に接続される。ゲート配線層２５は、例えば、ゲート電極１８に接する。
ゲート配線層２５は、第２の方向に延びる第１のゲート線２５ａと、第２の方向に延びる第２のゲート線２５ｂを含む。第１のゲート線２５ａと第２のゲート線２５ｂとの間に、ゲート電極１８が挟まれる。
ゲート配線層２５は、導電層である。ゲート配線層２５は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。ゲート配線層２５は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンとシリサイドとの積層構造である。
ゲート配線層２５の第２の方向の単位長あたりの電気抵抗は、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低い。単位長は、例えば、１μｍ以上１００μｍ以下の任意の長さである。
例えば、第１のゲート線２５ａの第２の方向の単位長あたりの電気抵抗は、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低い。また、例えば、第２のゲート線２５ｂの第２の方向の単位長あたりの電気抵抗は、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低い。
例えば、ゲート配線層２５の第１の方向の幅は、ゲート電極１８の第２の方向の幅の２０倍以上１００倍以下である。例えば、第１のゲート線２５ａの第１の方向の幅（図１７（ｂ）のｗ１ｘ）は、ゲート電極１８の第２の方向の幅（図１７（ｂ）のｗ２）の２０倍以上１００倍以下である。例えば、第２のゲート線２５ｂの第１の方向の幅（図１７（ｂ）のｗ２ｘ）は、ゲート電極１８の第２の方向の幅（図１７（ｂ）のｗ２）の２０倍以上１００倍以下である。
ゲート配線層２５の第１の方向の幅を、ゲート電極１８の第２の方向の幅の２０倍以上とすることで、ゲート配線層２５の第２の方向の単位長あたりの電気抵抗が、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低くなる。
例えば、ゲート配線層２５のシート抵抗は、ゲート電極１８のシート抵抗よりも低い。例えば、第１のゲート線２５ａのシート抵抗は、ゲート電極１８のシート抵抗よりも低い。また、例えば、第２のゲート線２５ｂのシート抵抗は、ゲート電極１８のシート抵抗よりも低い。
ゲート配線層２５のシート抵抗を、ゲート電極１８のシート抵抗よりも低くすることで、ゲート配線層２５の第２の方向の単位長あたりの電気抵抗が、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低くなる。
例えば、ゲート配線層２５はｎ型不純物を含む多結晶シリコンであり、ゲート電極１８はｐ型不純物を含む多結晶シリコンである。例えば、第１のゲート線２５ａはｎ型不純物を含む多結晶シリコンであり、ゲート電極１８はｐ型不純物を含む多結晶シリコンである。また、例えば、第２のゲート線２５ｂはｎ型不純物を含む多結晶シリコンであり、ゲート電極１８はｐ型不純物を含む多結晶シリコンである。
ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｐ型不純物は、例えば、ボロン（Ｂ）である。
ゲート配線層２５はｎ型不純物を含む多結晶シリコン、ゲート電極１８はｐ型不純物を含む多結晶シリコンとすることで、ゲート配線層２５のシート抵抗を、ゲート電極１８のシート抵抗よりも低くすることが容易となる。よって、ゲート配線層２５の第２の方向の単位長あたりの電気抵抗が、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低くすることが容易となる。
例えば、ゲート配線層２５はｎ型不純物又はｐ型不純物を含む多結晶シリコンとシリサイドの積層構造であり、ゲート電極１８はｎ型不純物又はｐ型不純物を含む多結晶シリコンの単層構造である。例えば、第１のゲート線２５ａはｎ型不純物又はｐ型不純物を含む多結晶シリコンとシリサイドの積層構造であり、ゲート電極１８はｎ型不純物又はｐ型不純物を含む多結晶シリコンの単層構造である。また、例えば、第２のゲート線２５ｂはｎ型不純物又はｐ型不純物を含む多結晶シリコンとシリサイドの積層構造であり、ゲート電極１８はｎ型不純物又はｐ型不純物を含む多結晶シリコンの単層構造である。
ゲート配線層２５をｎ型不純物又はｐ型不純物を含む多結晶シリコンをシリサイドの積層構造、ゲート電極１８をｎ型不純物又はｐ型不純物を含む多結晶シリコンの単層構造とすることで、ゲート配線層２５のシート抵抗を、ゲート電極１８のシート抵抗よりも低くすることが容易となる。よって、ゲート配線層２５の第２の方向の単位長あたりの電気抵抗が、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低くすることが容易となる。
層間絶縁層２８は、フィールド絶縁層３０上に設けられる。層間絶縁層２８は、例えば、酸化シリコンである。
フィールド絶縁層３０は、炭化珪素層１０上に設けられる。フィールド絶縁層３０は、例えば、酸化シリコンである。
ゲート電極パッド２４は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ゲート電極パッド２４は、金属を含む。ゲート電極パッド２４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
素子領域１０１に設けられたゲート電極１８は、ゲート配線層２５を経由してゲート電極パッド２４に電気的に接続される。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３２に接する。
次に、第４の実施形態のＭＯＳＦＥＴ４００の作用及び効果について説明する。
ＭＯＳＦＥＴ４００は、第１の実施形態のＭＯＦＥＴ１００と同様、素子領域１０１のソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎ接合ダイオードとＳＢＤとが内蔵ダイオードとして接続される。したがって、逆導通状態ではＳＢＤに順方向電流が流れ、ｐｎ接合ダイオードの動作による積層欠陥の成長が抑制される。よって、ＭＯＳＦＥＴ１００と同様、オン抵抗の増大が抑制され、ＭＯＳＦＥＴ４００の信頼性が向上する。
ＭＯＳＦＥＴのソース電極とドレイン電極との間に、瞬間的にソース電極を正とする大きなサージ電圧が印加される場合がある。大きなサージ電圧が印加されると、ＭＯＳＦＥＴに大きなサージ電流が流れ、ＭＯＳＦＥＴが破壊する場合がある。
ＭＯＳＦＥＴに許容されるサージ電流の最大許容ピーク電流値はサージ電流耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいて、信頼性を向上させる観点から、サージ電流耐量を向上させることが望まれる。
図２４は、第４の実施形態の半導体装置の作用及び効果の説明図である。図２４（ａ）は比較例の半導体装置の上面図である。図２４（ｂ）は、第４の実施形態の半導体装置の上面図である。図２４（ａ）は、図１０（ｂ）に対応する図である。図２４（ｂ）は、図１６（ｂ）に対応する図である。
比較例の半導体装置は、第１の実施形態において、図１０及び図１１を用いて説明したＭＯＳＦＥＴ９００である。
図２４（ａ）には、ＭＯＳＦＥＴ９００のソース電極１２にサージ電圧が印加された場合の、サージ電流の経路を矢印で示す。図２４（ａ）には、サージ電流による破壊個所を星印で示す。
第１の実施形態で説明したように、ＭＯＳＦＥＴ９００にソース電極１２を正とするサージ電圧が印加されると、例えば、位置Ｘの下にある第１のダイオードＤ１の近傍のｐｎ接合ダイオードよりも、位置Ｙの下にある第２のダイオードＤ２の近傍のｐｎ接合ダイオードの動作の開始が早くなる。言い換えれば、位置Ｙの下のｐｎ接合ダイオードが早くバイポーラ動作を開始し、位置Ｙの下のｐｎ接合ダイオードに大きな順方向電流が流れる。
位置Ｙの下にあるｐｎ接合ダイオードに大きな順方向電流が流れることにより、第１の配線層２０に大きな電流が流れることになる。第１の配線層２０に大きな電流が流れることで、第１の接続層２１と第４の部分２０ｄとが接する角部（図２４（ａ）中の星印）の電流密度が高くなる。この結果、第１の接続層２１と第４の部分２０ｄとが接する角部（図２４（ａ）中の星印）の発熱量が大きくなり、第１の配線層２０が溶断する。よって、ＭＯＳＦＥＴ９００のサージ電流耐量が低下する。
第４の実施形態のＭＯＳＦＥ４００では、ソース電極１２が終端領域１０２の第２のダイオードＤ２のアノードとなる。このため、第１の配線層２０は不要となる。
したがって、ＭＯＳＦＥＴ４００にソース電極１２を正とするサージ電圧が印加された場合の配線層の溶断は生じない。よって、ＭＯＳＦＥＴ４００のサージ電流耐量が向上する。
なお、ＭＯＳＦＥＴ４００では、ゲート電極１８とゲート電極パッド２４は、ゲート配線層２５を経由して電気的に接続される。ゲート配線層２５の電気抵抗が高くなると、例えば、ゲート配線層２５を通って、ゲート電極１８とゲート電極パッド２４との間を伝達されるゲート信号が遅延する。ゲート信号が遅延すると、例えば、ＭＯＳＦＥＴ４００のスイッチング損失が増加するおそれがある。
ＭＯＳＦＥＴ４００では、ゲート配線層２５の第２の方向の単位長あたりの電気抵抗は、ゲート電極１８の第１の方向の単位長あたりの電気抵抗よりも低い。ゲート配線層２５の電気抵抗を低減することで、ゲート信号の遅延が抑制される。したがって、ＭＯＳＦＥＴ４００のスイッチング損失の増加が抑制される。
以上、第４の実施形態によれば、配線層の溶断が抑制され、サージ電流耐量が向上するＭＯＳＦＥＴが実現する。
第１ないし第４の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１ないし第４の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
第１ないし第３の実施形態では、素子領域１０１において、ゲート電極１８がストライプ形状を有する場合を例に説明したが、例えば、ゲート電極１８がメッシュ形状を有する構造とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極
２０ 第１の配線層
２０ａ 第１の部分
２０ｂ 第２の部分
２０ｃ 第３の部分
２０ｄ 第４の部分
２１ 第１の接続層
２２ 第２の接続層
２２ａ 第２の接続層
２２ｂ 第２の接続層
２３ 第３の接続層
２４ ゲート電極パッド
２５ ゲート配線層
２５ａ 第１のゲート線
２５ｂ 第２のゲート線
２６ 第２の配線層
２６ａ 第１線
２６ｂ 第２線
３４ ドリフト領域（第１の炭化珪素領域）
３４ａ ＪＦＥＴ領域（第１の領域）
３４ｂ 第１のＪＢＳ領域（第２の領域）
３４ｃ 第２のＪＢＳ領域（第３の領域）
３６ ボディ領域（第２の炭化珪素領域）
３８ ソース領域（第３の炭化珪素領域）
４０ リサーフ領域（第４の炭化珪素領域）
４２ 接続領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１０１ 素子領域
１０２ 終端領域
１０３ 中間領域
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｔｒ トランジスタ

Claims (14)

  1. トランジスタ及び第１のダイオードを含む素子領域と、
    前記素子領域を囲み、第２のダイオードを含む終端領域と、
    前記素子領域と前記終端領域との間に設けられた中間領域と、
    を備え、
    前記素子領域は、
    第１の電極と、
    第２の電極と、
    ゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
    前記第１の面に接し前記ゲート電極と対向する第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の領域と隣り合い、前記ゲート電極に対向し、前記第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、
    を含む炭化珪素層と、
    前記ゲート電極と前記第２の炭化珪素領域との間、及び前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、
    を含み、
    前記終端領域は、
    前記第１の電極に電気的に接続され、前記第１の面に平行な第１の方向に垂直で前記第１の面に平行な第２の方向に延びる第１の部分と、前記第２の方向に延び前記第１の部分との間に前記第１の電極を挟む第２の部分と、前記第１の方向に延びる第３の部分と、前記第１の方向に延び前記第３の部分との間に前記第１の電極を挟む第４の部分を有する第１の配線層と、
    前記第２の電極と、
    前記第１の面に接し前記第１の配線層と接する第３の領域を有する前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ前記第１の配線層と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む前記炭化珪素層と、
    を含み、
    前記中間領域は、
    ゲート電極パッドと、
    前記ゲート電極パッド及び前記ゲート電極に電気的に接続され、前記第２の方向に延び前記第１の部分と前記第１の電極との間に設けられた第１線と、前記第２の方向に延び前記第２の部分と前記第１の電極との間に設けられた第２線と、を有する第２の配線層と、
    前記第２の電極と、
    前記炭化珪素層と、
    前記第１の電極と前記第４の部分とを電気的に接続する第１の接続層と、
    前記第１の電極と前記第３の部分とを電気的に接続する第２の接続層と、
    を含み、
    前記第１の電極、前記第１の配線層、前記第１の接続層、前記第２の接続層、前記ゲート電極パッド、及び前記第２の配線層は、同一材料を含む、半導体装置。
  2. 前記トランジスタは、前記ゲート電極と、前記ゲート絶縁層と、前記第１の領域と、前記第２の炭化珪素領域と、前記第３の炭化珪素領域と、を含み、
    前記第１のダイオードは、前記第１の電極と、前記第２の領域と、を含み、
    前記第２のダイオードは、前記第１の配線層と、前記第３の領域と、を含む請求項１記載の半導体装置。
  3. 前記中間領域は、前記トランジスタ、前記第１のダイオード、及び前記第２のダイオードを含まない請求項１又は請求項２記載の半導体装置。
  4. 前記中間領域の前記炭化珪素層は、前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第５の炭化珪素領域と、を含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記中間領域は、前記第１の電極と前記第１の部分とを電気的に接続する第３の接続層を、更に含む請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記中間領域は、前記第２の接続層と前記炭化珪素層との間に、前記ゲート電極パッドに電気的に接続され前記第１線に電気的に接続されたゲート配線層を更に備える請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. トランジスタ及び第１のダイオードを含む素子領域と、
    前記素子領域を囲み、第２のダイオードを含む終端領域と、
    前記素子領域と前記終端領域との間に設けられた中間領域と、
    を備え、
    前記素子領域は、
    第１の電極と、
    第２の電極と、
    ゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
    前記第１の面に接し前記ゲート電極と対向する第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の領域と隣り合い、前記ゲート電極に対向し、前記第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、
    を含む炭化珪素層と、
    前記ゲート電極と前記第２の炭化珪素領域との間、及び前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、
    を含み、
    前記終端領域は、
    前記第１の電極に電気的に接続され、前記第１の面に平行な第１の方向に垂直で前記第１の面に平行な第２の方向に延びる第１の部分と、前記第２の方向に延び前記第１の部分との間に前記第１の電極を挟む第２の部分と、前記第１の方向に延びる第３の部分と、前記第１の方向に延び前記第３の部分との間に前記第１の電極を挟む第４の部分を有する第１の配線層と、
    前記第２の電極と、
    前記第１の面に接し前記第１の配線層と接する第３の領域を有する前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ前記第１の配線層と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む前記炭化珪素層と、
    を含み、
    前記中間領域は、
    ゲート電極パッドと、
    前記ゲート電極パッド及び前記ゲート電極に電気的に接続され、前記第２の方向に延び前記第１の部分と前記第１の電極との間に設けられた第１線と、前記第２の方向に延び前記第２の部分と前記第１の電極との間に設けられた第２線と、を有する第２の配線層と、
    前記第２の電極と、
    前記炭化珪素層と、
    前記第１の電極と前記第４の部分とを電気的に接続する第１の接続層と、
    前記第１の電極と前記第３の部分とを電気的に接続する第２の接続層と、
    を含み、
    前記第２の接続層と前記炭化珪素層との間に、前記第２の配線層が設けられ、
    前記第１の面に垂直な方向において、前記第１の電極と前記第２接続層との間及び前記第３の部分と前記第２接続層との間に絶縁層が設けられる、半導体装置。
  8. トランジスタ及び第１のダイオードを含む素子領域と、
    前記素子領域を囲み、第２のダイオードを含む終端領域と、
    前記素子領域と前記終端領域との間に設けられた中間領域と、
    を備え、
    前記素子領域は、
    第１の電極と、
    第２の電極と、
    第１の方向に延びるゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の前記第１の方向に平行な第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
    前記第１の面に接し前記ゲート電極と対向する第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の領域と隣り合い、前記ゲート電極に対向し、前記第１の電極と電気的に接続された第２導電型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第３の炭化珪素領域と、
    を含む炭化珪素層と、
    前記ゲート電極と前記第２の炭化珪素領域との間、及び前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、を含み、
    前記終端領域は、
    前記第１の電極と、
    前記第２の電極と、
    前記第１の面に接し前記第１の電極と接する第３の領域を有する前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ前記第１の電極と電気的に接続された第２導電型の第４の炭化珪素領域と、を含む前記炭化珪素層と、
    を含み、
    前記中間領域は、
    ゲート電極パッドと、
    前記第１の電極と、
    前記第２の電極と、
    前記炭化珪素層と、
    前記第１の電極と前記炭化珪素層との間に設けられ、前記ゲート電極パッド及び前記ゲート電極に電気的に接続され、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びる第１のゲート線と、前記第２の方向に延び前記第１のゲート線との間に前記ゲート電極を挟む第２のゲート線とを有するゲート配線層と、
    を含み、
    前記第１のゲート線の前記第２の方向の単位長あたりの電気抵抗は、前記ゲート電極の前記第１の方向の前記単位長あたりの電気抵抗よりも低く、
    前記第１の面及び前記第１の方向に垂直な断面において、前記素子領域の前記第１の電極、前記中間領域の前記第１の電極、及び、前記終端領域の前記第１の電極は、前記第２の方向に物理的に連続し、
    前記第１の面及び前記第２の方向に垂直な断面において、前記素子領域の前記第１の電極、前記中間領域の前記第１の電極、及び、前記終端領域の前記第１の電極は、前記第１の方向に物理的に連続する、半導体装置。
  9. 前記トランジスタは、前記ゲート電極と、前記ゲート絶縁層と、前記第１の領域と、前記第２の炭化珪素領域と、前記第３の炭化珪素領域と、を含み、
    前記第１のダイオードは、前記第１の電極と、前記第２の領域と、を含み、
    前記第２のダイオードは、前記第１の電極と、前記第３の領域と、を含む請求項８記載の半導体装置。
  10. 前記中間領域は、前記トランジスタ、前記第１のダイオード、及び前記第２のダイオードを含まない請求項８又は請求項９記載の半導体装置。
  11. 前記中間領域の前記炭化珪素層は、前記第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第５の炭化珪素領域と、を含む請求項８ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記第１のゲート線の前記第１の方向の幅は、前記ゲート電極の前記第２の方向の幅の２０倍以上である請求項８ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１のゲート線のシート抵抗は、前記ゲート電極のシート抵抗よりも低い請求項８ないし請求項１１いずれか一項記載の半導体装置。
  14. 前記第１のゲート線はｎ型不純物を含む多結晶シリコンであり、前記ゲート電極はｐ型不純物を含む多結晶シリコンである請求項８ないし請求項１３いずれか一項記載の半導体装置。
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