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CN115911027A - 半导体装置 - Google Patents

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Publication number
CN115911027A
CN115911027A CN202210015210.2A CN202210015210A CN115911027A CN 115911027 A CN115911027 A CN 115911027A CN 202210015210 A CN202210015210 A CN 202210015210A CN 115911027 A CN115911027 A CN 115911027A
Authority
CN
China
Prior art keywords
region
electrode
silicon carbide
layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210015210.2A
Other languages
English (en)
Inventor
尾形昂洋
大桥辉之
河野洋志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN115911027A publication Critical patent/CN115911027A/zh
Pending legal-status Critical Current

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    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325Silicon carbide
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
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    • H10D62/127Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置,具备晶体管、包括第一二极管的元件区、包围元件区且包括第二二极管的末端区、以及设置于元件区与末端区之间的中间区,元件区包括第一电极、第二电极、栅极电极、碳化硅层以及栅极绝缘层,末端区包括与第一电极电连接的第一布线层、第二电极以及碳化硅层,中间区包括栅极电极焊盘、将第一电极与第一布线层的一部分电连接的第一连接层、将第一电极与第一布线层的另一部分电连接的第二连接层、与栅极电极焊盘及栅极电极电连接的第二布线层、以及碳化硅层。

Description

半导体装置
关联申请
本申请享有以日本专利申请2021-154762号(申请日:2021年9月22日)为基础申请的优先权。本申请通过参照该基础申请来包括基础申请的全部内容。
技术领域
实施方式主要涉及一种半导体装置。
背景技术
作为下一代的半导体器件用的材料,碳化硅备受期待。碳化硅具有与硅相比而言带隙为3倍、破坏电场强度为约10倍、导热率为约3倍这样的物性。如果有效利用该特性,则例如能够实现高耐压、低损耗且能够进行高温动作的Metal Oxide Semiconductor FieldEffect Transistor(MOSFET,金属氧化物半导体场效应晶体管)。
使用碳化硅的纵型MOSFET具有pn结二极管来作为内置二极管。例如,MOSFET被用作连接于感应性负载的开关元件。在该情况下,即使MOSFET为截止状态,通过使用pn结二极管也能够流通回流电流。
但是,如果使用进行双极动作的pn结二极管来流通回流电流,则由于载流子的复合能量而在碳化硅层中堆垛缺陷生长。如果在碳化硅层中堆垛缺陷生长,则产生MOSFET的导通电阻增大这样的问题。MOSFET的导通电阻的增大招致MOSFET的可靠性的下降。例如,通过在MOSFET中设置进行单极动作的Schottky Barrier Diode(SBD,肖特基势垒二极管)来作为内置二极管,能够抑制碳化硅层中的堆垛缺陷。
有时MOSFET被瞬间性地施加大至超过稳定状态的浪涌电压。如果被施加大的浪涌电压,则流过大的浪涌电流而发热,MOSFET被破坏。MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置有SBD的MOSFET中,从提高可靠性的观点出发,期望提高浪涌电流耐量。
发明内容
实施方式提供浪涌电流耐量提高的半导体装置。
实施方式的半导体装置具备:
元件区,包括晶体管和第一二极管;
末端区,包围所述元件区,包括第二二极管;以及
中间区,设置于所述元件区与所述末端区之间,
所述元件区包括:
第一电极;
第二电极;
栅极电极;
碳化硅层,设置于所述第一电极与所述第二电极之间,具有所述第一电极侧的第一面和所述第二电极侧的第二面,该碳化硅层包括:
第一导电型的第一碳化硅区,具有与所述第一面相接且与所述栅极电极相向的第一区、以及与所述第一面相接且与所述第一电极相接的第二区;
第二导电型的第二碳化硅区,设置于所述第一碳化硅区与所述第一面之间,与所述第一区相邻,与所述栅极电极相向,与所述第一电极电连接;及
第一导电型的第三碳化硅区,设置于所述第二碳化硅区与所述第一面之间,与所述第一电极电连接;以及
栅极绝缘层,设置于所述栅极电极与所述第二碳化硅区之间以及所述栅极电极与所述第一区之间,
所述末端区包括:
第一布线层,与所述第一电极电连接,具有沿垂直于与所述第一面平行的第一方向且与所述第一面平行的第二方向延伸的第一部分、沿所述第二方向延伸且在与所述第一部分之间夹着所述第一电极的第二部分、沿所述第一方向延伸的第三部分、以及沿所述第一方向延伸且在与所述第三部分之间夹着所述第一电极的第四部分;
所述第二电极;以及
所述碳化硅层,包括具有与所述第一面相接且与所述第一布线层相接的第三区的所述第一碳化硅区、以及设置于所述第一碳化硅区与所述第一面之间且与所述第一布线层电连接的第二导电型的第四碳化硅区,
所述中间区包括:
栅极电极焊盘;
第二布线层,与所述栅极电极焊盘及所述栅极电极电连接,具有沿所述第二方向延伸且设置于所述第一部分与所述第一电极之间的第一线、以及沿所述第二方向延伸且设置于所述第二部分与所述第一电极之间的第二线;
所述第二电极;
第一连接层,将所述第一电极与所述第四部分电连接;以及
第二连接层,将所述第一电极与所述第三部分电连接。
附图说明
图1A、图1B是第一实施方式的半导体装置的示意顶视图。
图2A、图2B是第一实施方式的半导体装置的示意顶视图。
图3是第一实施方式的半导体装置的示意截面图。
图4是第一实施方式的半导体装置的示意顶视图。
图5是第一实施方式的半导体装置的示意截面图。
图6是第一实施方式的半导体装置的示意截面图。
图7是第一实施方式的半导体装置的示意截面图。
图8是第一实施方式的半导体装置的示意截面图。
图9是第一实施方式的半导体装置的等效电路图。
图10A、图10B是比较例的半导体装置的示意顶视图。
图11是比较例的半导体装置的示意截面图。
图12A、图12B是第一实施方式的半导体装置的作用及效果的说明图。
图13A、图13B是第二实施方式的半导体装置的示意顶视图。
图14A、图14B是第三实施方式的半导体装置的示意顶视图。
图15是第三实施方式的半导体装置的示意截面图。
图16A、图16B是第四实施方式的半导体装置的示意顶视图。
图17A、图17B是第四实施方式的半导体装置的示意顶视图。
图18是第四实施方式的半导体装置的示意截面图。
图19是第四实施方式的半导体装置的示意顶视图。
图20是第四实施方式的半导体装置的示意截面图。
图21是第四实施方式的半导体装置的示意截面图。
图22是第四实施方式的半导体装置的示意截面图。
图23是第四实施方式的半导体装置的示意截面图。
图24A、图24B是第四实施方式的半导体装置的作用及效果的说明图。
具体实施方式
以下,参照图来说明本发明的实施方式。此外,在以下的说明中,对相同或类似的构件等附加相同的符号,关于说明过一次的构件等,有时适当省略其说明。
另外,在以下的说明中,在存在n+、n、n-和、p+、p、p-的标记的情况下,这些标记表示各导电型中的杂质浓度的相对性的高低。即,n+表示与n相比n型杂质浓度相对高,n-表示与n相比n型杂质浓度相对低。另外,p+表示与p相比p型杂质浓度相对高,p-表示与p相比p型杂质浓度相对低。此外,还有时将n+型、n-型仅记载为n型,将p+型、p-型仅记载为p型。
此外,在本说明书中,除非另有记载,设“杂质浓度”是指补偿了相反导电型的杂质的浓度后的浓度。即,n型的碳化硅区的n型杂质浓度是指,从n型杂质的浓度减去p型杂质的浓度后的浓度。另外,p型的碳化硅区的p型杂质浓度是指,从p型杂质的浓度减去n型杂质的浓度后的浓度。此外,在本说明书中,除非另有记载,设“碳化硅区的杂质浓度”是相应的碳化硅区的最大杂质浓度。
关于杂质浓度,例如能够通过Time of Flight-Secondary Ion MassSpectrometry(TOF-SIMS,飞行时间-二次离子质谱分析法)来进行测定。另外,关于杂质浓度的相对性的高低,例如还能够根据通过Scanning Capacitance Microscopy(SCM,扫描式电容显微镜)求出的载流子浓度的高低来进行判断。另外,关于杂质区的深度、厚度等距离,例如能够通过TOF-SIMS求出。另外,关于杂质区的深度、厚度、宽度、间隔等距离,例如能够根据SCM像与Atomic Force Microscope(AFM,原子力显微镜)像的合成图像求出。
另外,关于布线的宽度,例如能够通过Scanning Electron Microscope(SEM,扫描电子显微镜)或Transmission Electron Microscope(TEM,透射式电子显微镜)来进行测定。另外,关于布线的电阻或薄层电阻,例如能够基于构成布线的材料的比电阻来进行计算。另外,关于布线的电阻或薄层电阻,例如能够基于布线电阻的直接测定来进行计算。
(第一实施方式)
第一实施方式的半导体装置具备:元件区,包括晶体管和第一二极管;末端区,包围元件区,包括第二二极管;以及中间区,设置于元件区与末端区之间,不包括晶体管、第一二极管以及第二二极管。元件区包括:第一电极;第二电极;栅极电极;碳化硅层,设置于第一电极与第二电极之间,具有第一电极侧的第一面和第二电极侧的第二面,该碳化硅层包括:第一导电型的第一碳化硅区,具有与第一面相接且与栅极电极相向的第一区以及与第一面相接且与第一电极相接的第二区;第二导电型的第二碳化硅区,设置于第一碳化硅区与第一面之间,与第一区相邻,与栅极电极相向,与第一电极电连接;以及第一导电型的第三碳化硅区,设置于第二碳化硅区与第一面之间,与第一电极电连接;以及栅极绝缘层,设置于栅极电极与第二碳化硅区之间、栅极电极与第一区之间以及栅极电极与第三碳化硅区之间。末端区包括:第一布线层,与第一电极电连接,具有沿垂直于与第一面平行的第一方向且与第一面平行的第二方向延伸的第一部分、沿第二方向延伸且在与第一部分之间夹着第一电极的第二部分、沿第一方向延伸的第三部分、以及沿第一方向延伸且在与第三部分之间夹着第一电极的第四部分;第二电极;以及碳化硅层,包括具有与第一面相接且与第一布线层相接的第三区的第一碳化硅区、以及设置于第一碳化硅区与第一面之间且与第一布线层电连接的第二导电型的第四碳化硅区。中间区包括:栅极电极焊盘;第二布线层,与栅极电极焊盘及栅极电极电连接,具有沿第二方向延伸且设置于第一部分与第一电极之间的第一线以及沿第二方向延伸且设置于第二部分与第一电极之间的第二线;第二电极;碳化硅层,具有第一碳化硅区以及设置于第一碳化硅区与第一面之间的第二导电型的第五碳化硅区;第一连接层,将第一电极与第四部分电连接;以及第二连接层,将第一电极与第三部分电连接。晶体管包括栅极电极、栅极绝缘层、第一区、第二碳化硅区以及第三碳化硅区,第一二极管包括第一电极和第二区,第二二极管包括第一布线层和第三区。
图1A、图1B是第一实施方式的半导体装置的示意顶视图。图1A表示元件区、末端区以及中间区的布局图案。图1B表示第一电极、第一布线层、第一连接层、第二连接层、栅极焊盘电极以及第二布线层的布局图案。
图2A、图2B是第一实施方式的半导体装置的示意顶视图。图2A表示元件区、末端区以及中间区的布局图案。图2B表示栅极电极、栅极布线层以及栅极焊盘电极的布局图案。
图3是第一实施方式的半导体装置的示意截面图。图3是图1A、图1B、图2A、图2B所示的AA’截面。
图4是第一实施方式的半导体装置的示意顶视图。图4是与图3对应的顶视图。图4表示半导体层的第一面侧的布局图案。图4表示去除第一电极和层间绝缘层后的状态。
图5是第一实施方式的半导体装置的示意截面图。图5是图1A、图1B、图2A、图2B所示的BB’截面。
图6是第一实施方式的半导体装置的示意截面图。图6是图1A、图1B、图2A、图2B所示的CC’截面。
图7是第一实施方式的半导体装置的示意截面图。图7是图1A、图1B、图2A、图2B所示的DD’截面。
图8是第一实施方式的半导体装置的示意截面图。图8是图1A、图1B、图2A、图2B所示的EE’截面。
第一实施方式的半导体装置是使用碳化硅的平面栅极型的纵型MOSFET 100。MOSFET 100例如是通过离子注入来形成体区和源极区的Double Implantation MOSFET(DIMOSFET,双注入MOSFET)。另外,第一实施方式的半导体装置具备SBD来作为内置二极管。
以下,以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET 100是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET 100具备元件区101、末端区102以及中间区103。
元件区101包括多个MOSFET区和多个SBD区。MOSFET区包括晶体管Tr。SBD区包括第一二极管D1。末端区102包括第二二极管D2。
MOSFET 100具备碳化硅层10、源极电极12(第一电极)、漏极电极14、栅极绝缘层16、栅极电极18、第一布线层20、第一连接层21、第二连接层22a、第二连接层22b、栅极电极焊盘24、栅极布线层25、第二布线层26、层间绝缘层28以及场绝缘层30。第一布线层20具有第一部分20a、第二部分20b、第三部分20c以及第四部分20d。第二布线层26具有第一线26a和第二线26b。
源极电极12是第一电极的一例。漏极电极14是第二电极的一例。
在以下的说明中,有时将第二连接层22a和第二连接层22b统称为第二连接层22。
碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)、p型的体区36(第二碳化硅区)、n+型的源极区38(第三碳化硅区)、p型的降低表面电场(RESURF)区40(第四碳化硅区)以及p型的连接区42(第五碳化硅区)。漂移区34具有JFET区34a(第一区)、第一JBS区34b(第二区)、第二JBS区34c(第三区)以及下部区34d。体区36具有低浓度体区36a和高浓度体区36b。降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。
漂移区34是第一碳化硅区的一例。体区36是第二碳化硅区的一例。JFET区34a是第一区的一例。第一JBS区34b是第二区的一例。第二JBS区34c是第三区的一例。源极区38是第三碳化硅区的一例。降低表面电场区40是第四碳化硅区的一例。连接区42是第五碳化硅区的一例。此外,JBS是Junction Barrier Schotkky的缩写。
如图3所示,元件区101包括多个MOSFET区和多个SBD区。MOSFET区包括晶体管Tr。SBD区包括第一二极管D1。
MOSFET区沿第一方向延伸。MOSFET区在第二方向上重复配置。
SBD区沿第一方向延伸。SBD区在第二方向上重复配置。在第二方向上相邻的SBD区之间设置2个MOSFET区。在MOSFET 100中,MOSFET区与SBD区的比例为2比1。
MOSFET区与SBD区的比例不限定于2比1。例如,也可以是1比1或3比1、或者其它比例。
如图1A、图2B以及图3所示,元件区101包括碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18以及层间绝缘层28。
元件区101的碳化硅层10设置于源极电极12与漏极电极14之间。碳化硅层10是单晶的SiC。碳化硅层10例如是4H-SiC。
碳化硅层10具备第一面(图3中“P1”)和第二面(图3中“P2”)。以下,有时将第一面P1称为表面,将第二面P2称为背面。第一面P1位于碳化硅层10的源极电极12侧。另外,第二面P2位于碳化硅层10的漏极电极14侧。第一面P1与第二面P2相向。此外,以下,“深度”是指,以第一面为基准朝向第二面的方向的深度。
第一面与第一方向及第二方向平行。第二方向与第一方向垂直。
第一面P1例如是相对于(0001)面倾斜0度以上且8度以下的面。另外,第二面P2例如是相对于(000-1)面倾斜0度以上且8度以下的面。(0001)面被称为硅面。(000-1)面被称为碳面。
碳化硅层10的厚度例如为5μm以上且150μm以下。
如图3所示,元件区101的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)、p型的体区36(第二碳化硅区)、n+型的源极区38(第三碳化硅区)。漂移区34具有JFET区34a(第一区)、第一JBS区34b(第二区)以及下部区34d。体区36具有低浓度体区36a和高浓度体区36b。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。漏极区32的n型杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于源极电极12与漏极电极14之间。n-型的漂移区34设置于栅极电极18与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。漂移区34的n型杂质浓度低于漏极区32的n型杂质浓度。漂移区34的n型杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区34的厚度例如为5μm以上且150μm以下。
n-型的漂移区34具有JFET区34a、第一JBS区34b以及下部区34d。
JFET区34a设置于下部区34d与第一面P1之间。JFET区34a与第一面P1相接。JFET区34a设置于相邻的2个体区36之间。
JFET区34a沿第一方向延伸。JFET区34a将栅极绝缘层16夹在其间而与栅极电极18相向。
JFET区34a作为MOSFET 100的电流路径发挥功能。JFET区34a的n型杂质浓度例如高于下部区34d的n型杂质浓度。JFET区34a的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
第一JBS区34b设置于下部区34d与第一面P1之间。第一JBS区34b与第一面P1相接。第一JBS区34b设置于相邻的2个体区36之间。
第一JBS区34b沿第一方向延伸。第一JBS区34b与源极电极12相接。
第一二极管D1是SBD。第一JBS区34b的n型杂质浓度例如高于下部区34d的n型杂质浓度。第一JBS区34b的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的体区36设置于漂移区34与第一面P1之间。体区36沿第一方向延伸。体区36作为MOSFET 100的沟道区发挥功能。体区36作为晶体管Tr的沟道区发挥功能。
体区36的深度例如为0.5μm以上且1.0μm以下。
体区36与源极电极12电连接。体区36被固定为源极电极12的电位。
体区36的一部分与第一面P1相接。体区36的一部分与栅极电极18相向。体区36的一部分成为MOSFET 100的沟道区。栅极绝缘层16被夹在体区36的一部分与栅极电极18之间。
体区36与JFET区34a相邻。体区36与JFET区34a相接。
体区36具有低浓度体区36a和高浓度体区36b。高浓度体区36b设置于低浓度体区36a与源极电极12之间。高浓度体区36b与源极电极12相接。
体区36例如包含铝(Al)来作为p型杂质。低浓度体区36a的p型杂质低于高浓度体区36b的p型杂质浓度。低浓度体区36a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度体区36b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体区36与源极电极12电连接。体区36与源极电极12之间的接触例如是欧姆接触。体区36被固定为源极电极12的电位。
n+型的源极区38设置于体区36与第一面P1之间。源极区38沿第一方向延伸。
源极区38例如包含磷(P)或氮(N)来作为n型杂质。源极区38的n型杂质浓度高于漂移区34的n型杂质浓度。
源极区38的n型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区38的深度比体区36的深度浅。源极区38的深度例如为0.05μm以上且0.2μm以下。
源极区38与源极电极12相接。源极区38与源极电极12电连接。源极区38与源极电极12之间的接触例如是欧姆接触。源极区38被固定为源极电极12的电位。
栅极电极18设置于碳化硅层10的第一面P1侧。栅极电极18例如沿第一方向延伸。多个栅极电极18在第二方向上彼此并行地配置。栅极电极18具有条形状。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶硅。
栅极电极18与体区36相向。栅极电极18与JFET区34a相向。
栅极绝缘层16设置于栅极电极18与体区36之间。栅极绝缘层16设置于栅极电极18与JFET区34a之间。栅极绝缘层16设置于栅极电极18与源极区38之间。
栅极绝缘层16例如是氧化硅。对于栅极绝缘层16例如能够应用High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层28设置于栅极电极18上和碳化硅层10上。层间绝缘层28例如是氧化硅。
源极电极12与碳化硅层10相接。源极电极12与源极区38相接。源极电极12与体区36相接。源极电极12与高浓度体区36b相接。源极电极12与第一JBS区34b相接。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。硅化物层12x沿第一方向延伸。
硅化物层12x与源极区38相接。硅化物层12x与体区36相接。硅化物层12x与高浓度体区36b相接。
源极电极12作为第一二极管D1的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
通过设置硅化物层12x,源极电极12与源极区38之间的接触成为欧姆接触。通过设置硅化物层12x,源极电极12与体区36之间的接触成为欧姆接触。通过设置硅化物层12x,源极电极12与高浓度体区36b之间的接触成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)与铝(Al)的层叠构造。
金属层12y与第一JBS区34b相接。源极电极12与第一JBS区34b之间的接触成为肖特基接触。金属层12y与第一JBS区34b之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含从包括镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)的群中选择的至少一个材料。
如图3所示,晶体管Tr包括栅极电极18、栅极绝缘层16、JFET区34a、体区36、源极区38、源极电极12以及漏极电极14。在MOSFET 100为导通状态时,通过晶体管Tr从漏极电极14向源极电极12流过电流。
如图3所示,第一二极管D1包括源极电极12、第一JBS区34b以及漏极电极14。在第一二极管D1被施加了正向偏置时,从源极电极12向漏极电极14流过电流。
如图1A所示,末端区102包围元件区101。末端区102包括第二二极管D2。末端区102将在MOSFET 100为截止状态时施加到元件区101的pn结的末端部的电场的强度进行缓和。末端区102具有提高MOSFET100的绝缘破坏耐压的功能。
如图1B、图5、图6、图7以及图8所示,末端区102包括碳化硅层10、第一布线层20、漏极电极14(第二电极)、层间绝缘层28以及场绝缘层30。
末端区102的碳化硅层10设置于第一布线层20与漏极电极14之间。
如图5~图8所示,末端区102的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)以及p型的降低表面电场区40(第四碳化硅区)。漂移区34具有第二JBS区34c(第三区)和下部区34d。降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于第一布线层20与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。
n-型的漂移区34具有第二JBS区34c和下部区34d。
第二JBS区34c设置于下部区34d与第一面P1之间。第二JBS区34c与第一面P1相接。第二JBS区34c设置于相邻的2个降低表面电场区40之间。第二JBS区34c与第一布线层20相接。
第二二极管D2是SBD。第二JBS区34c的n型杂质浓度例如高于下部区34d的n型杂质浓度。第二JBS区34c的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的降低表面电场区40设置于漂移区34与第一面P1之间。降低表面电场区40的深度例如为0.5μm以上且1.0μm以下。
降低表面电场区40与第一布线层20电连接。降低表面电场区40与第一布线层20之间的接触例如是欧姆接触。降低表面电场区40被固定为第一布线层20的电位。
降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。高浓度降低表面电场区40b设置于低浓度降低表面电场区40a与第一布线层20之间。高浓度降低表面电场区40b与第一布线层20相接。
降低表面电场区40例如包含铝(Al)来作为p型杂质。低浓度降低表面电场区40a的p型杂质低于高浓度降低表面电场区40b的p型杂质浓度。低浓度降低表面电场区40a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度降低表面电场区40b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
如图1B所示,第一布线层20包围源极电极12。第一布线层20与源极电极12电连接。
第一布线层20具有第一部分20a、第二部分20b、第三部分20c以及第四部分20d。第一部分20a沿第二方向延伸。第二部分20b沿第二方向延伸。源极电极12被夹在第一部分20a与第二部分20b之间。第三部分20c沿第一方向延伸。第四部分20d沿第一方向延伸。源极电极12被夹在第三部分20c与第四部分20d之间。
第一布线层20与碳化硅层10相接。第一布线层20与降低表面电场区40相接。第一布线层20与高浓度降低表面电场区40b相接。
第一布线层20例如具有硅化物层20x和金属层20y。硅化物层20x设置于碳化硅层10与金属层20y之间。
硅化物层20x与降低表面电场区40相接。硅化物层20x与高浓度降低表面电场区40b相接。
第一布线层20作为第二二极管D2的阳极发挥功能。
第一布线层20的硅化物层20x包含硅化物。硅化物层20x例如是镍硅化物或钛硅化物。
通过设置硅化物层20x,第一布线层20与降低表面电场区40之间的接触成为欧姆接触。通过设置硅化物层20x,第一布线层20与高浓度降低表面电场区40b之间的接触成为欧姆接触。
第一布线层20的金属层20y包含金属。金属层20y例如是钛(Ti)与铝(Al)的层叠构造。
金属层12y与第二JBS区34c相接。第一布线层20与第一JBS区34b之间的接触成为肖特基接触。金属层20y与第二JBS区34c之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
如图5~图8所示,第二二极管D2包括第一布线层20、第二JBS区34c以及漏极电极14。在第二二极管D2被施加了正向偏置时,从第一布线层20向漏极电极14流过电流。
如图1A所示,中间区103设置于元件区101与末端区102之间。中间区103包围元件区101。末端区102包围中间区103。
中间区103不包括晶体管Tr、第一二极管D1以及第二二极管D2。
如图1B、图2B、图5~图8所示,中间区103包括碳化硅层10、第一连接层21、第二连接层22a、第二连接层22b、栅极电极焊盘24、栅极布线层25、第二布线层26、漏极电极14(第二电极)、层间绝缘层28以及场绝缘层30。
中间区103的碳化硅层10设置于第一连接层21与漏极电极14之间、第二连接层22与漏极电极14之间、第二布线层26与漏极电极14之间以及栅极电极焊盘24与漏极电极14之间。
如图5~图8所示,中间区103的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)以及p型的连接区42(第五碳化硅区)。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于第一连接层21与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。
n-型的漂移区34具有下部区34d。
p型的连接区42设置于漂移区34与第一面P1之间。连接区42的深度例如为0.5μm以上且1.0μm以下。
连接区42设置于体区36与降低表面电场区40之间。连接区42例如与体区36相接。连接区42例如与降低表面电场区40相接。连接区42、体区36以及降低表面电场区40例如连续。连接区42、体区36以及降低表面电场区40例如是使用相同的制造工序来同时形成的。
连接区42例如经由体区36来与源极电极12电连接。连接区42例如经由降低表面电场区40来与第一布线层20电连接。
连接区42例如被固定为源极电极12的电位。连接区42例如被固定为第一布线层20的电位。
连接区42例如包含铝(Al)来作为p型杂质。连接区42的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
栅极布线层25设置于第二布线层26与碳化硅层10之间。栅极布线层25与栅极电极焊盘24电连接。栅极布线层25与栅极电极18电连接。栅极布线层25与第一布线层20电连接。
栅极布线层25包括沿第二方向延伸的第一栅极线25a和沿第二方向延伸的第二栅极线25b。栅极电极18被夹在第一栅极线25a与第二栅极线25b之间。
栅极布线层25是导电层。栅极布线层25例如是包含p型杂质或n型杂质的多晶硅。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
第一连接层21设置于碳化硅层10的第一面P1侧。第一连接层21设置于源极电极12与第一布线层20之间。第一连接层21设置于源极电极12与第一布线层20的第四部分20d之间。
第一连接层21与源极电极12相接。第一连接层21与第一布线层20的第四部分20d相接。第一连接层21与源极电极12及第一布线层20的第四部分20d电连接。
第一连接层21包含金属。第一连接层21例如是钛(Ti)与铝(Al)的层叠构造。
第二连接层22设置于碳化硅层10的第一面P1侧。第二连接层22设置于源极电极12与第一布线层20之间。第二连接层22设置于源极电极12与第一布线层20的第三部分20c之间。源极电极12被夹在第二连接层22与第一连接层21之间。
第二连接层22例如在第二方向上设置于栅极电极焊盘24与第二布线层26之间。栅极电极焊盘24与第二布线层26例如经由第二连接层22与碳化硅层10之间的栅极布线层25电连接。栅极电极焊盘24与第二布线层26例如经由第二连接层22之下的栅极布线层25电连接。
第二连接层22与源极电极12相接。第二连接层22与第一布线层20的第三部分20c相接。第二连接层22将源极电极12与第一布线层20的第三部分20c电连接。
例如,第二连接层22a设置于源极电极12与第一布线层20的第三部分20c之间。例如,第二连接层22b设置于源极电极12与第一布线层20的第三部分20c之间。
第二连接层22包含金属。第二连接层22例如是钛(Ti)与铝(Al)的层叠构造。
栅极电极焊盘24设置于碳化硅层10的第一面P1侧。栅极电极焊盘24包含金属。栅极电极焊盘24例如是钛(Ti)与铝(Al)的层叠构造。
第二布线层26设置于碳化硅层10的第一面P1侧。第二布线层26与栅极电极焊盘24电连接。
第二布线层具有第一线26a和第二线26b。第一线26a的一部分沿第二方向延伸。第二线26b的一部分沿第二方向延伸。
第一线26a设置于第一布线层20的第一部分20a与源极电极12之间。第二线26b设置于第一布线层20的第二部分20b与源极电极12之间。
第二布线层26包含金属。第二布线层26例如是钛(Ti)与铝(Al)的层叠构造。
例如,源极电极12、第一布线层20、第一连接层21、第二连接层22、栅极电极焊盘24以及第二布线层26包含相同的材料。例如,源极电极12、第一布线层20、第一连接层21、第二连接层22、栅极电极焊盘24以及第二布线层26包含钛和铝。例如,源极电极12、第一布线层20、第一连接层21、第二连接层22、栅极电极焊盘24以及第二布线层26是使用相同的制造工序来同时形成的。
设置于元件区101的栅极电极18经由栅极布线层25和第二布线层26来与栅极电极焊盘24电连接。
第二布线层26包含金属。第二布线层26例如是钛(Ti)与铝(Al)的层叠构造。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
接着,说明第一实施方式的MOSFET 100的作用及效果。
图9是第一实施方式的半导体装置的等效电路图。在MOSFET 100中,在元件区101的源极电极12与漏极电极14之间,与晶体管并联地连接pn结二极管和SBD来作为内置二极管。体区36是pn结二极管的阳极侧,漂移区34是pn结二极管的阴极侧。另外,源极电极12是SBD的阳极,漏极电极14成为SBD的阴极。
例如,考虑MOSFET 100被用作连接于感应性负载的开关元件的情况。在MOSFET100的截止时,有时由于起因于感应性负载的感应电流而源极电极12被施加相对于漏极电极14而言为正的电压。在该情况下,在内置二极管中流过正向电流。该状态还被称为反向导通状态。
假如MOSFET不具备SBD,则在pn结二极管中流过正向电流。pn结二极管进行双极动作。当使用进行双极动作的pn结二极管流通回流电流时,由于载流子的复合能量而在碳化硅层中堆垛缺陷生长。如果在碳化硅层中堆垛缺陷生长,则产生MOSFET的导通电阻增大这样的问题。MOSFET的导通电阻的增大招致MOSFET的可靠性的下降。
MOSFET 100具备SBD。在SBD中开始流过正向电流的正向电压(Vf)低于pn结二极管的正向电压(Vf)。因而,在pn结二极管之前,在SBD中流过正向电流。
SBD的正向电压(Vf)例如为1.0V以上且小于2.0V。pn结二极管的正向电压(Vf)例如为2.0V以上且3.0V以下。
SBD进行单极动作。因此,即使流过正向电流,也不会由于载流子的复合能量而在碳化硅层10中堆垛缺陷生长。因而,抑制MOSFET 100的导通电阻的增大。因此,MOSFET 100的可靠性提高。
另外,由于在SBD中流过正向电流,pn结二极管的N侧的电压上升,对SBD附近的pn结施加的电压有效地下降。因而,通过设置SBD,能够有效地提高SBD附近的pn结二极管的正向电压(Vf)。因而,抑制在pn结二极管中流过正向电流。换言之,能够提高pn结二极管的动作开始电压。因此,MOSFET 100的可靠性提高。
在此,有时MOSFET的源极电极与漏极电极之间被瞬间性地施加以源极电极12为正的大的浪涌电压。如果被施加大的浪涌电压,则有时在MOSFET中流过大的浪涌电流而MOSFET被破坏。
MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置有SBD的MOSFET中,从提高可靠性的观点出发,期望提高浪涌电流耐量。
图10A、图10B是比较例的半导体装置的示意顶视图。图10A、图10B是比较例的半导体装置的示意截面图。比较例的半导体装置是MOSFET900。图10A、图10B是与第一实施方式的图1A、图1B对应的图。
比较例的MOSFET 900在中间区103中不设置第二连接层22,在这一点上与第一实施方式的MOSFET 100不同。
图11是比较例的半导体装置的示意截面图。图11是图10A、图10B所示的EE’截面。图11是与第一实施方式的图8对应的图。
如图11所示,在MOSFET 900中,与MOSFET 100不同地,不设置将源极电极12与第一布线层20的第三部分20c电连接的第二连接层22。在源极电极12与第三部分20c之间设置第二布线层26。
图12A、图12B是第一实施方式的半导体装置的作用及效果的说明图。图12A是比较例的半导体装置的顶视图。图12B是第一实施方式的半导体装置的顶视图。图12A是与图10B对应的图。图12B是与图10B对应的图。
在图12A和图12B中,用箭头表示MOSFET的源极电极12被施加了浪涌电压的情况下的浪涌电流的路径。在图12A中,用星标表示因浪涌电流产生的破坏部位。
当MOSFET 900被施加以源极电极12为正的浪涌电压而施加到源极电极12的浪涌电压超过元件区101的第一二极管D1的正向电压(Vf)时,在第一二极管D1中流出正向电流。
另外,当MOSFET 900被施加以源极电极12为正的浪涌电压时,与源极电极12电连接的第一布线层20也被施加浪涌电压。如果施加到第一布线层20的浪涌电压超过末端区102的第二二极管D2的正向电压(Vf),则在第二二极管D2中流出正向电流。
当在第二二极管D2中流出正向电流时,如在图12A中用黑箭头表示的那样,从源极电极12向第一连接层21、第一布线层20的第四部分20d、第一布线层20的第一部分20a、第一布线层20的第三部分20c流过电流。
例如,第三部分20c的位置Y处的电位由于基于第一布线层20的电阻的压降而变得低于源极电极12的位置X处的电位。因此,例如,位于第三部分20c的位置Y之下的第二二极管D2中流过的正向电流小于位于源极电极12的位置X之下的第一二极管D1中流过的正向电流。
由于在第二二极管D2中流过正向电流,第二二极管D2的附近的pn结二极管的N侧的电压上升,施加到pn结的电压有效地下降。但是,如果第二二极管D2中流过的正向电流小,则抑制施加到pn结的电压的下降。
因此,在第二二极管D2的附近的pn结二极管中容易流过正向电流。换言之,第二二极管D2的附近的pn结二极管的动作开始电压变低。
因此,例如,与位于位置X之下的第一二极管D1的附近的pn结二极管相比,位于位置Y之下的第二二极管D2的附近的pn结二极管的动作的开始变早。换言之,位置Y之下的pn结二极管较早地开始双极动作,在位置Y之下的pn结二极管中流过大的正向电流。
由于在位于位置Y之下的pn结二极管中流过大的正向电流,在第一布线层20中流过大的电流。由于在第一布线层20中流过大的电流,第一连接层21与第四部分20d相接的角部(图12A中的星标)的电流密度变高。其结果,第一连接层21与第四部分20d相接的角部(图12A中的星标)的发热量变大,第一布线层20熔断。因此,MOSFET 900的浪涌电流耐量下降。
在第一实施方式的MOSFE100中,设置将源极电极12与第一布线层20的第三部分20c电连接的第二连接层22。通过设置第二连接层22,第三部分20c的位置Y与源极电极12的位置X之间的电阻相比于比较例的MOSFET 900而言变小。因而,第三部分20c的位置Y与源极电极12的位置X之间的电位差变小。因而,第一布线层20的第三部分20c相对于源极电极12的压降变小。
因而,抑制在MOSFET 100被施加了以源极电极12为正的浪涌电压的情况下在第一布线层20中流过的电流。因而,抑制第一布线层20的熔断。因此,MOSFET 100的浪涌电流耐量提高。
此外,在MOSFET 100被施加了以源极电极12为正的浪涌电压的情况下,在第一布线层20的第一部分20a的位置Z处产生压降。但是,与MOSFET 900的位置Y的压降相比,MOSFET 100的位置Z的压降由于布线长度变短而变小。因而,与MOSFET 900相比,抑制末端区102中的pn结二极管的动作开始。因此,MOSFET 100的浪涌电流耐量提高。
优选的是,源极电极12、第一布线层20、第一连接层21、栅极电极焊盘24以及第二布线层26包含相同的材料。能够将第一布线层20、第一连接层21、栅极电极焊盘24以及第二布线层26使用相同的制造工序来同时形成。因而,能够降低MOSFET 100的制造成本。
以上,根据第一实施方式,实现抑制布线层的熔断而浪涌电流耐量提高的MOSFET。
(第二实施方式)
在第二实施方式的半导体装置中,中间区还包括将第一电极与第一部分电连接的第三连接层,在这一点上与第一实施方式的半导体装置不同。以下,关于与第一实施方式重复的内容,有时省略一部分描述。
图13A、图13B是第二实施方式的半导体装置的示意顶视图。图13A表示元件区、末端区以及中间区的布局图案。图13B表示第一电极、第一布线层、第一连接层、第二连接层、第三连接层、栅极焊盘电极以及第二布线层的布局图案。图13A、图13B是与第一实施方式的图1A、图1B对应的图。
第二实施方式的半导体装置是使用碳化硅的平面栅极型的纵型MOSFET 200。MOSFET 200例如是DIMOSFET。另外,第二实施方式的半导体装置具备SBD来作为内置二极管。
MOSFET 200的中间区103包括第三连接层23。第三连接层23包括第三连接层23a和第三连接层23b。以下,有时将第三连接层23a和第三连接层23b统称为第三连接层23。
如图13A、图13B所示,中间区103包括将源极电极12与第一布线层20的第一部分20a电连接的第三连接层23a。第一部分20a将第三连接层23a夹在其间而在第二方向上被分离。将被分离的2个第一部分20a例如使用第三连接层23a与碳化硅层10之间的栅极布线层25来电连接。
另外,如图13A、图13B所示,中间区103包括将源极电极12与第一布线层20的第二部分20b电连接的第三连接层23b。第二部分20b将第三连接层23b夹在其间而在第二方向上被分离。将被分离的2个第二部分20b使用第三连接层23b与碳化硅层10之间的栅极布线层25来电连接。源极电极12被夹在第三连接层23a与第三连接层23b之间。
通过设置第三连接层23a,抑制MOSFET 200被施加了以源极电极12为正的浪涌电压的情况下的第一部分20a的压降。同样地,通过设置第三连接层23b,抑制MOSFET 200被施加了以源极电极12为正的浪涌电压的情况下的第二部分20b的压降。因而,抑制在第一布线层20中流过的电流,抑制第一布线层20的熔断。因此,MOSFET 200的浪涌电流耐量提高。
以上,根据第二实施方式,实现抑制布线层的熔断而浪涌电流耐量提高的MOSFET。
(第三实施方式)
第三实施方式的半导体装置在第二连接层与碳化硅层之间设置第二布线层,在这一点上与第一实施方式的半导体装置不同。以下,关于与第一实施方式重复的内容,有时省略一部分描述。
图14A、图14B是第三实施方式的半导体装置的示意顶视图。图14A表示元件区、末端区以及中间区的布局图案。图14B表示第一电极、第一布线层、第一连接层、第二连接层、栅极焊盘电极以及第二布线层的布局图案。图14A、图14B是与第一实施方式的图1A、图1B对应的图。
图15是第三实施方式的半导体装置的示意截面图。图15是图14A、图14B所示的EE’截面。图15是与第一实施方式的图8对应的图。
第三实施方式的半导体装置是使用碳化硅的平面栅极型的纵型MOSFET 300。MOSFET 300例如是DIMOSFET。另外,第三实施方式的半导体装置具备SBD来作为内置二极管。
MOSFET 300的中间区103包括第二连接层22。第二连接层22包括第二连接层22a和第二连接层22b。以下,有时将第二连接层22a和第二连接层22b统称为第二连接层22。
MOSFET 300的中间区103包括保护绝缘层50。保护绝缘层50设置于第二布线层26之上。保护绝缘层50例如包含氧化硅。
在第二连接层22与第二布线层26之间设置保护绝缘层50。在第二连接层22与碳化硅层10之间设置第二布线层26。
在第三实施方式的MOSFET 300中,通过设置第二连接层22,第一布线层20的第三部分20c相对于源极电极12的压降变小。因而,抑制在MOSFET 300被施加了以源极电极12为正的浪涌电压的情况下在第一布线层20中流过的电流。因而,抑制第一布线层20的熔断。因此,MOSFET300的浪涌电流耐量提高。
以上,根据第三实施方式,实现抑制布线层的熔断而浪涌电流耐量提高的MOSFET。
(第四实施方式)
第四实施方式的半导体装置具备:元件区,包括晶体管和第一二极管;末端区,包围元件区,包括第二二极管;以及中间区,设置于元件区与末端区之间,不包括晶体管、第一二极管以及第二二极管。元件区包括:第一电极;第二电极;栅极电极,沿第一方向延伸;碳化硅层,设置于第一电极与第二电极之间,具有第一电极侧的与第一方向平行的第一面和第二电极侧的第二面,该碳化硅层具有第一导电型的第一碳化硅区、第二导电型的第二碳化硅区以及第一导电型的第三碳化硅区,该第一碳化硅区具有与第一面相接且与栅极电极相向的第一区以及与第一面相接且与第一电极相接的第二区,该第二碳化硅区设置于第一碳化硅区与第一面之间,与第一区相邻,与栅极电极相向,与第一电极电连接,该第三碳化硅区设置于第二碳化硅区与第一面之间,与第一电极电连接;以及栅极绝缘层,设置于栅极电极与第二碳化硅区之间、栅极电极与第一区之间以及栅极电极与第三碳化硅区之间。末端区包括:第一电极;第二电极;以及碳化硅层,包括第一碳化硅区和第二导电型的第四碳化硅区,该第一碳化硅区具有与第一面相接且与第一电极相接的第三区,该第四碳化硅区设置于第一碳化硅区与第一面之间,与第一电极电连接。中间区包括:栅极电极焊盘;第一电极;第二电极;碳化硅层,包括第一碳化硅区以及设置于第一碳化硅区与第一面之间的第二导电型的第五碳化硅区;以及栅极布线层,设置于第一电极与碳化硅层之间,与栅极电极焊盘及栅极电极电连接,具有沿与第一面平行且与第一方向垂直的第二方向延伸的第一栅极线以及沿第二方向延伸且在与第一栅极线之间夹着栅极电极的第二栅极线。晶体管包括栅极电极、栅极绝缘层、第一区、第二碳化硅区以及第三碳化硅区,第一二极管包括第一电极和第二区,第二二极管包括第一电极和第三区,第一栅极线的第二方向的每单位长度的电阻低于栅极电极的第一方向的每单位长度的电阻。
图16A、图16B是第四实施方式的半导体装置的示意顶视图。图16A表示元件区、末端区以及中间区的布局图案。图16B表示第一电极和栅极焊盘电极的布局图案。
图17A、图17B是第四实施方式的半导体装置的示意顶视图。图17A表示元件区、末端区以及中间区的布局图案。图17B表示栅极电极、栅极布线层以及栅极焊盘电极的布局图案。
图18是第四实施方式的半导体装置的示意截面图。图18是图16A、图16B、图17A、图17B所示的AA’截面。
图19是第四实施方式的半导体装置的示意顶视图。图19是与图18对应的顶视图。图19表示半导体层的第一面侧的布局图案。图19表示去除第一电极和层间绝缘层后的状态。
图20是第四实施方式的半导体装置的示意截面图。图20是图16A、图16B、图17A、图17B所示的BB’截面。
图21是第四实施方式的半导体装置的示意截面图。图21是图16A、图16B、图17A、图17B所示的CC’截面。
图22是第四实施方式的半导体装置的示意截面图。图22是图16A、图16B、图17A、图17B所示的DD’截面。
图23是第四实施方式的半导体装置的示意截面图。图23是图16A、图16B、图17A、图17B所示的EE’截面。
第四实施方式的半导体装置是使用碳化硅的平面栅极型的纵型MOSFET 400。MOSFET 400例如是通过离子注入来形成体区和源极区的DIMOSFET。另外,第四实施方式的半导体装置具备SBD来作为内置二极管。
以下,以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET 400是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET 400具备元件区101、末端区102以及中间区103。
元件区101包括多个MOSFET区和多个SBD区。MOSFET区包括晶体管Tr。SBD区包括第一二极管D1。末端区102包括第二二极管D2。
MOSFET 400具备碳化硅层10、源极电极12(第一电极)、漏极电极14、栅极绝缘层16、栅极电极18、栅极电极焊盘24、栅极布线层25、层间绝缘层28以及场绝缘层30。
源极电极12是第一电极的一例。漏极电极14是第二电极的一例。
碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)、p型的体区36(第二碳化硅区)、n+型的源极区38(第三碳化硅区)、p型的降低表面电场区40(第四碳化硅区)以及p型的连接区42(第五碳化硅区)。漂移区34具有JFET区34a(第一区)、第一JBS区34b(第二区)、第二JBS区34c(第三区)以及下部区34d。体区36具有低浓度体区36a和高浓度体区36b。降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。
漂移区34是第一碳化硅区的一例。体区36是第二碳化硅区的一例。JFET区34a是第一区的一例。第一JBS区34b是第二区的一例。第二JBS区34c是第三区的一例。源极区38是第三碳化硅区的一例。降低表面电场区40是第四碳化硅区的一例。连接区42是第五碳化硅区的一例。
如图18所示,元件区101包括多个MOSFET区和多个SBD区。MOSFET区包括晶体管Tr。SBD区包括第一二极管D1。
MOSFET区沿第一方向延伸。MOSFET区在第二方向上重复配置。
SBD区沿第一方向延伸。SBD区在第二方向上重复配置。在第二方向上相邻的SBD区之间设置2个MOSFET区。在MOSFET 400中,MOSFET区与SBD区的比例为2比1。
MOSFET区与SBD区的比例不限定于2比1。例如,也可以是1比1或3比1、或者其它比例。
如图16B、图17B以及图18所示,元件区101包括碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18以及层间绝缘层28。
元件区101的碳化硅层10设置于源极电极12与漏极电极14之间。碳化硅层10是单晶的SiC。碳化硅层10例如是4H-SiC。
碳化硅层10具备第一面(图18中“P1”)和第二面(图18中“P2”)。以下,有时将第一面P1称为表面,将第二面P2称为背面。第一面P1位于碳化硅层10的源极电极12侧。另外,第二面P2位于碳化硅层10的漏极电极14侧。第一面P1与第二面P2相向。此外,以下,“深度”是指,以第一面为基准朝向第二面的方向的深度。
第一面与第一方向及第二方向平行。第二方向与第一方向垂直。
第一面P1例如是相对于(0001)面倾斜0度以上且8度以下的面。另外,第二面P2例如是相对于(000-1)面倾斜0度以上且8度以下的面。(0001)面被称为硅面。(000-1)面被称为碳面。
碳化硅层10的厚度例如为5μm以上且150μm以下。
如图18所示,元件区101的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)、p型的体区36(第二碳化硅区)、n+型的源极区38(第三碳化硅区)。漂移区34具有JFET区34a(第一区)、第一JBS区34b(第二区)以及下部区34d。体区36具有低浓度体区36a和高浓度体区36b。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。漏极区32的n型杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于源极电极12与漏极电极14之间。n-型的漂移区34设置于栅极电极18与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。漂移区34的n型杂质浓度低于漏极区32的n型杂质浓度。漂移区34的n型杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区34的厚度例如为5μm以上且150μm以下。
n-型的漂移区34具有JFET区34a、第一JBS区34b以及下部区34d。
JFET区34a设置于下部区34d与第一面P1之间。JFET区34a与第一面P1相接。JFET区34a设置于相邻的2个体区36之间。
JFET区34a沿第一方向延伸。JFET区34a将栅极绝缘层16夹在其间而与栅极电极18相向。
JFET区34a作为MOSFET 400的电流路径发挥功能。JFET区34a的n型杂质浓度例如高于下部区34d的n型杂质浓度。JFET区34a的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
第一JBS区34b设置于下部区34d与第一面P1之间。第一JBS区34b与第一面P1相接。第一JBS区34b设置于相邻的2个体区36之间。
第一JBS区34b沿第一方向延伸。第一JBS区34b与源极电极12相接。
第一二极管D1是SBD。第一JBS区34b的n型杂质浓度例如高于下部区34d的n型杂质浓度。第一JBS区34b的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的体区36设置于漂移区34与第一面P1之间。体区36沿第一方向延伸。体区36作为MOSFET 400的沟道区发挥功能。体区36作为晶体管Tr的沟道区发挥功能。
体区36的深度例如为0.5μm以上且1.0μm以下。
体区36与源极电极12电连接。体区36被固定为源极电极12的电位。
体区36的一部分与第一面P1相接。体区36的一部分与栅极电极18相向。体区36的一部分成为MOSFET 400的沟道区。栅极绝缘层16被夹在体区36的一部分与栅极电极18之间。
体区36与JFET区34a相邻。体区36与JFET区34a相接。
体区36具有低浓度体区36a和高浓度体区36b。高浓度体区36b设置于低浓度体区36a与源极电极12之间。高浓度体区36b与源极电极12相接。
体区36例如包含铝(Al)来作为p型杂质。低浓度体区36a的p型杂质低于高浓度体区36b的p型杂质浓度。低浓度体区36a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度体区36b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体区36与源极电极12电连接。体区36与源极电极12之间的接触例如是欧姆接触。体区36被固定为源极电极12的电位。
n+型的源极区38设置于体区36与第一面P1之间。源极区38沿第一方向延伸。
源极区38例如包含磷(P)或氮(N)来作为n型杂质。源极区38的n型杂质浓度高于漂移区34的n型杂质浓度。
源极区38的n型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区38的深度比体区36的深度浅。源极区38的深度例如为0.05μm以上且0.2μm以下。
源极区38与源极电极12相接。源极区38与源极电极12电连接。源极区38与源极电极12之间的接触例如是欧姆接触。源极区38被固定为源极电极12的电位。
栅极电极18设置于碳化硅层10的第一面P1侧。栅极电极18沿第一方向延伸。多个栅极电极18在第二方向上彼此并行地配置。栅极电极18具有条形状。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶硅。
栅极电极18与体区36相向。栅极电极18与JFET区34a相向。
栅极绝缘层16设置于栅极电极18与体区36之间。栅极绝缘层16设置于栅极电极18与JFET区34a之间。栅极绝缘层16设置于栅极电极18与源极区38之间。
栅极绝缘层16例如是氧化硅。对于栅极绝缘层16例如能够应用High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层28设置于栅极电极18上和碳化硅层10上。层间绝缘层28例如是氧化硅。
源极电极12与碳化硅层10相接。源极电极12与源极区38相接。源极电极12与体区36相接。源极电极12与高浓度体区36b相接。源极电极12与第一JBS区34b相接。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。硅化物层12x沿第一方向延伸。
硅化物层12x与源极区38相接。硅化物层12x与体区36相接。硅化物层12x与高浓度体区36b相接。
源极电极12作为第一二极管D1的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
通过设置硅化物层12x,源极电极12与源极区38之间的接触成为欧姆接触。通过设置硅化物层12x,源极电极12与体区36之间的接触成为欧姆接触。通过设置硅化物层12x,源极电极12与高浓度体区36b之间的接触成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)与铝(Al)的层叠构造。
金属层12y与第一JBS区34b相接。源极电极12与第一JBS区34b之间的接触成为肖特基接触。金属层12y与第一JBS区34b之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含从包括镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)的群中选择的至少一个材料。
如图18所示,晶体管Tr包括栅极电极18、栅极绝缘层16、JFET区34a、体区36、源极区38、源极电极12以及漏极电极14。在MOSFET 400为导通状态时,通过晶体管Tr而从漏极电极14向源极电极12流过电流。
如图18所示,第一二极管D1包括源极电极12、第一JBS区34b以及漏极电极14。在第一二极管D1被施加了正向偏置时,从源极电极12向漏极电极14流过电流。
如图16A所示,末端区102包围元件区101。末端区102包括第二二极管D2。末端区102具有以下功能:将在MOSFET 400为截止状态时施加到元件区101的pn结的末端部的电场的强度进行缓和,提高MOSFET400的绝缘破坏耐压。
如图16B、图20、图21、图22以及图23所示,末端区102包括碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、层间绝缘层28以及场绝缘层30。
末端区102的碳化硅层10设置于源极电极12与漏极电极14之间。
如图20~图23所示,末端区102的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)以及p型的降低表面电场区40(第四碳化硅区)。漂移区34具有第二JBS区34c(第三区)和下部区34d。降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于源极电极12与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。
n-型的漂移区34具有第二JBS区34c和下部区34d。
第二JBS区34c设置于下部区34d与第一面P1之间。第二JBS区34c与第一面P1相接。第二JBS区34c设置于相邻的2个降低表面电场区40之间。第二JBS区34c与源极电极12相接。
第二二极管D2是SBD。第二JBS区34c的n型杂质浓度例如高于下部区34d的n型杂质浓度。第二JBS区34c的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的降低表面电场区40设置于漂移区34与第一面P1之间。降低表面电场区40的深度例如为0.5μm以上且1.0μm以下。
降低表面电场区40与第一布线层20电连接。降低表面电场区40与源极电极12之间的接触例如是欧姆接触。降低表面电场区40被固定为源极电极12的电位。
降低表面电场区40具有低浓度降低表面电场区40a和高浓度降低表面电场区40b。高浓度降低表面电场区40b设置于低浓度降低表面电场区40a与源极电极12之间。高浓度降低表面电场区40b与源极电极12相接。
降低表面电场区40例如包含铝(Al)来作为p型杂质。低浓度降低表面电场区40a的p型杂质低于高浓度降低表面电场区40b的p型杂质浓度。低浓度降低表面电场区40a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度降低表面电场区40b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。
硅化物层12x与降低表面电场区40相接。硅化物层12x与高浓度降低表面电场区40b相接。
源极电极12作为第二二极管D2的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
通过设置硅化物层12x,源极电极12与降低表面电场区40之间的接触成为欧姆接触。通过设置硅化物层12x,源极电极12与高浓度降低表面电场区40b之间的接触成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)与铝(Al)的层叠构造。
金属层12y与第二JBS区34c相接。源极电极12与第一JBS区34b之间的接触成为肖特基接触。金属层12y与第二JBS区34c之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
如图20~图23所示,第二二极管D2包括源极电极12、第二JBS区34c以及漏极电极14。在第二二极管D2被施加了正向偏置时,从源极电极12向漏极电极14流过电流。
如图16A所示,中间区103设置于元件区101与末端区102之间。中间区103包围元件区101。末端区102包围中间区103。
中间区103不包括晶体管Tr、第一二极管D1以及第二二极管D2。
如图16B、图17B、图20~图23所示,中间区103包括碳化硅层10、源极电极12、栅极电极焊盘24、栅极布线层25、漏极电极14(第二电极)、层间绝缘层28以及场绝缘层30。
中间区103的碳化硅层10设置于源极电极12与漏极电极14之间以及栅极电极焊盘24与漏极电极14之间。
如图20~图23所示,中间区103的碳化硅层10包括n+型的漏极区32、n-型的漂移区34(第一碳化硅区)以及p型的连接区42(第五碳化硅区)。
n+型的漏极区32设置于碳化硅层10的背面侧。漏极区32例如包含氮(N)来作为n型杂质。
n-型的漂移区34设置于漏极区32与第一面P1之间。n-型的漂移区34设置于源极电极12与漏极电极14之间。
n-型的漂移区34设置于漏极区32上。漂移区34例如包含氮(N)来作为n型杂质。
n-型的漂移区34具有下部区34d。
p型的连接区42设置于漂移区34与第一面P1之间。连接区42的深度例如为0.5μm以上且1.0μm以下。
连接区42设置于体区36与降低表面电场区40之间。连接区42例如与体区36相接。连接区42例如与降低表面电场区40相接。连接区42、体区36以及降低表面电场区40例如连续。连接区42、体区36以及降低表面电场区40例如是使用相同的制造工序来同时形成的。
连接区42例如经由体区36来与源极电极12电连接。连接区42例如经由降低表面电场区40来与源极电极12电连接。连接区42例如被固定为源极电极12的电位。
连接区42例如包含铝(Al)来作为p型杂质。连接区42的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
栅极布线层25设置于源极电极12与碳化硅层10之间。栅极布线层25与栅极电极焊盘24电连接。栅极布线层25与栅极电极18电连接。栅极布线层25例如与栅极电极18相接。
栅极布线层25包括沿第二方向延伸的第一栅极线25a和沿第二方向延伸的第二栅极线25b。栅极电极18被夹在第一栅极线25a与第二栅极线25b之间。
栅极布线层25是导电层。栅极布线层25例如是包含p型杂质或n型杂质的多晶硅。栅极布线层25例如是包含p型杂质或n型杂质的多晶硅与硅化物的层叠构造。
栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。单位长度例如为1μm以上且100μm以下的任意的长度。
例如,第一栅极线25a的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。另外,例如,第二栅极线25b的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
例如,栅极布线层25的第一方向的宽度为栅极电极18的第二方向的宽度的20倍以上且100倍以下。例如,第一栅极线25a的第一方向的宽度(图17B的w1x)为栅极电极18的第二方向的宽度(图17B的w2)的20倍以上且100倍以下。例如,第二栅极线25b的第一方向的宽度(图17B的w2x)为栅极电极18的第二方向的宽度(图17B的w2)的20倍以上且100倍以下。
通过将栅极布线层25的第一方向的宽度设为栅极电极18的第二方向的宽度的20倍以上,栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
例如,栅极布线层25的薄层电阻(Sheet resistance)低于栅极电极18的薄层电阻。例如,第一栅极线25a的薄层电阻低于栅极电极18的薄层电阻。另外,例如,第二栅极线25b的薄层电阻低于栅极电极18的薄层电阻。
通过使栅极布线层25的薄层电阻低于栅极电极18的薄层电阻,栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
例如,栅极布线层25是包含n型杂质的多晶硅,栅极电极18是包含p型杂质的多晶硅。例如,第一栅极线25a是包含n型杂质的多晶硅,栅极电极18是包含p型杂质的多晶硅。另外,例如,第二栅极线25b是包含n型杂质的多晶硅,栅极电极18是包含p型杂质的多晶硅。
n型杂质例如是磷(P)或砷(As)。p型杂质例如是硼(B)。
通过将栅极布线层25设为包含n型杂质的多晶硅、并将栅极电极18设为包含p型杂质的多晶硅,容易使栅极布线层25的薄层电阻低于栅极电极18的薄层电阻。因此,容易使栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
例如,栅极布线层25是包含n型杂质或p型杂质的多晶硅与硅化物的层叠构造,栅极电极18是包含n型杂质或p型杂质的多晶硅的单层构造。例如,第一栅极线25a是包含n型杂质或p型杂质的多晶硅与硅化物的层叠构造,栅极电极18是包含n型杂质或p型杂质的多晶硅的单层构造。另外,例如,第二栅极线25b是包含n型杂质或p型杂质的多晶硅与硅化物的层叠构造,栅极电极18是包含n型杂质或p型杂质的多晶硅的单层构造。
通过将栅极布线层25设为包含n型杂质或p型杂质的多晶硅与硅化物的层叠构造、并将栅极电极18设为包含n型杂质或p型杂质的多晶硅的单层构造,容易使栅极布线层25的薄层电阻低于栅极电极18的薄层电阻。因此,容易使栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
栅极电极焊盘24设置于碳化硅层10的第一面P1侧。栅极电极焊盘24包含金属。栅极电极焊盘24例如是钛(Ti)与铝(Al)的层叠构造。
设置于元件区101的栅极电极18经由栅极布线层25来与栅极电极焊盘24电连接。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区32相接。
接着,说明第四实施方式的MOSFET 400的作用及效果。
MOSFET 400与第一实施方式的MOSFET100同样地,在元件区101的源极电极12与漏极电极14之间,与晶体管并联地连接pn结二极管和SBD来作为内置二极管。因而,在反向导通状态下在SBD中流过正向电流,抑制因pn结二极管的动作引起的堆垛缺陷的生长。因此,与MOSFET100同样地,抑制导通电阻的增大,MOSFET 400的可靠性提高。
有时MOSFET的源极电极与漏极电极之间被瞬间性地施加以源极电极为正的大的浪涌电压。如果被施加大的浪涌电压,则有时在MOSFET中流过大的浪涌电流而MOSFET被破坏。
MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置有SBD的MOSFET中,从提高可靠性的观点出发,期望提高浪涌电流耐量。
图24A、图24B是第四实施方式的半导体装置的作用及效果的说明图。图24A是比较例的半导体装置的顶视图。图24B是第四实施方式的半导体装置的顶视图。图24A是与图10B对应的图。图24B是与图16B对应的图。
比较例的半导体装置是在第一实施方式中使用图10和图11说明的MOSFET 900。
在图24A中,用箭头表示MOSFET 900的源极电极12被施加了浪涌电压的情况下的浪涌电流的路径。在图24A中,用星标表示因浪涌电流产生的破坏部位。
如在第一实施方式中说明的那样,当MOSFET 900被施加以源极电极12为正的浪涌电压时,例如与位于位置X之下的第一二极管D1的附近的pn结二极管相比,位于位置Y之下的第二二极管D2的附近的pn结二极管的动作的开始变早。换言之,位置Y之下的pn结二极管较早地开始双极动作,在位置Y之下的pn结二极管中流过大的正向电流。
由于在位于位置Y之下的pn结二极管中流过大的正向电流,在第一布线层20中流过大的电流。由于在第一布线层20中流过大的电流,第一连接层21与第四部分20d相接的角部(图24A中的星标)的电流密度变高。其结果,第一连接层21与第四部分20d相接的角部(图24A中的星标)的发热量变大,第一布线层20熔断。因此,MOSFET 900的浪涌电流耐量下降。
在第四实施方式的MOSFE400中,源极电极12成为末端区102的第二二极管D2的阳极。因此,不需要第一布线层20。
因而,不会产生MOSFET 400被施加了以源极电极12为正的浪涌电压的情况下的布线层的熔断。因此,MOSFET 400的浪涌电流耐量提高。
此外,在MOSFET 400中,栅极电极18与栅极电极焊盘24经由栅极布线层25来电连接。如果栅极布线层25的电阻变高,则例如通过栅极布线层25而在栅极电极18与栅极电极焊盘24之间传递的栅极信号发生延迟。如果栅极信号发生延迟,则例如有可能MOSFET 400的开关损耗增加。
在MOSFET 400中,栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。通过降低栅极布线层25的电阻,抑制栅极信号的延迟。因而,抑制MOSFET 400的开关损耗的增加。
以上,根据第四实施方式,实现抑制布线层的熔断而浪涌电流耐量提高的MOSFET。
在第一至第四实施方式中,作为SiC的晶体构造,以4H-SiC的情况为例进行了说明,但是本发明还能够应用于使用6H-SiC、3C-SiC等其它晶体构造的SiC的器件。另外,还能够对碳化硅层10的表面应用(0001)面以外的面。
在第一至第四实施方式中,以第一导电型为n型、第二导电型为p型的情况为例进行了说明,但是还能够将第一导电型设为p型,将第二导电型设为n型。
在第一至第四实施方式中,作为p型杂质例示了铝(Al),但是还能够使用硼(B)。另外,作为n型杂质例示了氮(N)和磷(P),但是还能够应用砷(As)、锑(Sb)等。
在第一至第三实施方式中,以在元件区101中栅极电极18具有条形状的情况为例进行了说明,但是例如能够设为栅极电极18具有网格形状的构造。
说明了本发明的一些实施方式,但是这些实施方式是作为例子呈现的,并非意图限定发明的范围。这些新的实施方式能够以其它各种方式实施,在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。例如也可以将一个实施方式的结构要素置换或变更为其它实施方式的结构要素。这些实施方式、其变形包括在发明的范围、主旨内,并且包括在权利要求书中记载的发明及其均等的范围内。

Claims (15)

1.一种半导体装置,其特征在于,具备:
元件区,包括晶体管和第一二极管;
末端区,包围所述元件区,包括第二二极管;以及
中间区,设置于所述元件区与所述末端区之间,
所述元件区包括:
第一电极;
第二电极;
栅极电极;
碳化硅层,设置于所述第一电极与所述第二电极之间,具有所述第一电极侧的第一面和所述第二电极侧的第二面,该碳化硅层包括:
第一导电型的第一碳化硅区,具有与所述第一面相接且与所述栅极电极相向的第一区、以及与所述第一面相接且与所述第一电极相接的第二区;
第二导电型的第二碳化硅区,设置于所述第一碳化硅区与所述第一面之间,与所述第一区相邻,与所述栅极电极相向,与所述第一电极电连接;及
第一导电型的第三碳化硅区,设置于所述第二碳化硅区与所述第一面之间,与所述第一电极电连接;以及
栅极绝缘层,设置于所述栅极电极与所述第二碳化硅区之间以及所述栅极电极与所述第一区之间,
所述末端区包括:
第一布线层,与所述第一电极电连接,具有沿垂直于与所述第一面平行的第一方向且与所述第一面平行的第二方向延伸的第一部分、沿所述第二方向延伸且在与所述第一部分之间夹着所述第一电极的第二部分、沿所述第一方向延伸的第三部分、以及沿所述第一方向延伸且在与所述第三部分之间夹着所述第一电极的第四部分;
所述第二电极;以及
所述碳化硅层,包括具有与所述第一面相接且与所述第一布线层相接的第三区的所述第一碳化硅区、以及设置于所述第一碳化硅区与所述第一面之间且与所述第一布线层电连接的第二导电型的第四碳化硅区,
所述中间区包括:
栅极电极焊盘;
第二布线层,与所述栅极电极焊盘及所述栅极电极电连接,具有沿所述第二方向延伸且设置于所述第一部分与所述第一电极之间的第一线、以及沿所述第二方向延伸且设置于所述第二部分与所述第一电极之间的第二线;
所述第二电极;
第一连接层,将所述第一电极与所述第四部分电连接;以及
第二连接层,将所述第一电极与所述第三部分电连接。
2.根据权利要求1所述的半导体装置,其特征在于,
所述晶体管包括所述栅极电极、所述栅极绝缘层、所述第一区、所述第二碳化硅区以及所述第三碳化硅区,
所述第一二极管包括所述第一电极和所述第二区,
所述第二二极管包括所述第一布线层和所述第三区。
3.根据权利要求1所述的半导体装置,其特征在于,
所述中间区不包括所述晶体管、所述第一二极管以及所述第二二极管。
4.根据权利要求1所述的半导体装置,其特征在于,
所述中间区的所述碳化硅层包括所述第一碳化硅区以及设置于所述第一碳化硅区与所述第一面之间的第二导电型的第五碳化硅区。
5.根据权利要求1所述的半导体装置,其特征在于,
所述中间区还包括将所述第一电极与所述第一部分电连接的第三连接层。
6.根据权利要求1所述的半导体装置,其特征在于,
所述第一电极、所述第一布线层、所述第一连接层、所述第二连接层、所述栅极电极焊盘以及所述第二布线层包含相同的材料。
7.根据权利要求1所述的半导体装置,其特征在于,
所述中间区在所述第二连接层与所述碳化硅层之间还具备与所述栅极电极焊盘电连接且与所述第一线电连接的栅极布线层。
8.根据权利要求1所述的半导体装置,其特征在于,
在所述第二连接层与所述碳化硅层之间设置有所述第二布线层。
9.一种半导体装置,其特征在于,具备:
元件区,包括晶体管和第一二极管;
末端区,包围所述元件区,包括第二二极管;以及
中间区,设置于所述元件区与所述末端区之间,
所述元件区包括:
第一电极;
第二电极;
栅极电极,沿第一方向延伸;
碳化硅层,设置于所述第一电极与所述第二电极之间,具有所述第一电极侧的与所述第一方向平行的第一面和所述第二电极侧的第二面,该碳化硅层包括:
第一导电型的第一碳化硅区,具有与所述第一面相接且与所述栅极电极相向的第一区、以及与所述第一面相接且与所述第一电极相接的第二区;
第二导电型的第二碳化硅区,设置于所述第一碳化硅区与所述第一面之间,与所述第一区相邻,与所述栅极电极相向,与所述第一电极电连接;以及
第一导电型的第三碳化硅区,设置于所述第二碳化硅区与所述第一面之间,与所述第一电极电连接;以及
栅极绝缘层,设置于所述栅极电极与所述第二碳化硅区之间以及所述栅极电极与所述第一区之间,
所述末端区包括:
所述第一电极;
所述第二电极;以及
所述碳化硅层,包括具有与所述第一面相接且与所述第一电极相接的第三区的所述第一碳化硅区、以及设置于所述第一碳化硅区与所述第一面之间且与所述第一电极电连接的第二导电型的第四碳化硅区,
所述中间区包括:
栅极电极焊盘;
所述第一电极;
所述第二电极;
所述碳化硅层;以及
栅极布线层,设置于所述第一电极与所述碳化硅层之间,与所述栅极电极焊盘及所述栅极电极电连接,具有沿与所述第一面平行且与所述第一方向垂直的第二方向延伸的第一栅极线、以及沿所述第二方向延伸且在与所述第一栅极线之间夹着所述栅极电极的第二栅极线,
所述第一栅极线的所述第二方向的每单位长度的电阻低于所述栅极电极的所述第一方向的所述每单位长度的电阻。
10.根据权利要求9所述的半导体装置,其特征在于,
所述晶体管包括所述栅极电极、所述栅极绝缘层、所述第一区、所述第二碳化硅区以及所述第三碳化硅区,
所述第一二极管包括所述第一电极和所述第二区,
所述第二二极管包括所述第一电极和所述第三区。
11.根据权利要求9所述的半导体装置,其特征在于,
所述中间区不包括所述晶体管、所述第一二极管以及所述第二二极管。
12.根据权利要求9所述的半导体装置,其特征在于,
所述中间区的所述碳化硅层包括所述第一碳化硅区以及设置于所述第一碳化硅区与所述第一面之间的第二导电型的第五碳化硅区。
13.根据权利要求9所述的半导体装置,其特征在于,
所述第一栅极线的所述第一方向的宽度为所述栅极电极的所述第二方向的宽度的20倍以上。
14.根据权利要求9所述的半导体装置,其特征在于,
所述第一栅极线的薄层电阻低于所述栅极电极的薄层电阻。
15.根据权利要求9所述的半导体装置,其特征在于,
所述第一栅极线是包含n型杂质的多晶硅,所述栅极电极是包含p型杂质的多晶硅。
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