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JP6177154B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の微細化を図る一例として、トレンチ内にゲート電極を形成したトレンチゲート構造が採用される。トレンチゲートの間隔を微細にするほど単位面積当たりのゲート密度は増加し、オン抵抗を低減させる効果も大きくなる。一方、トレンチゲートの間隔が狭くなると、半導体装置の閾値の制御や短絡耐量の確保が難しくなる。半導体装置においては、ゲートによる制御性や耐量を確保しつつ、微細化とともに特性の向上を図ることが重要である。
例えば、バイポーラパワーデバイス（サイリスタ、ｐｎダイオード、ＩＧＢＴ、ＩＥＧＴ、バイポーラトランジスタ等）は、高抵抗半導体層の伝導度変調により、素子の低オン抵抗化を実現し、大きな通電能力を保証している。しかし、該デバイスでは、伝導度変調の代償として、ドレイン電圧（Ｖｄ）がビルトインポテンシャル（Ｖｂｉ）以下では電流が流れ難くなる。バイポーラパワーデバイスは、Ｖｄ＞Ｖｂｉのとき優位に動作する。
これに対し、ユニポーラパワーデバイス（ＭＯＳＦＥＴ等）は、ビルトインポテンシャルによる制約はなく、ドレイン電圧に比例して線形に電流が流れる。しかし、ドレイン電圧がビルトインポテンシャル以上では、伝導度変調の効果を利用できず、大きな通電能力を有さない。ユニポーラパワーデバイスは、Ｖｄ＜Ｖｂｉのとき優位に動作する。
バイポーラパワーデバイスとユニポーラパワーデバイスとのそれぞれの特性、すなわち、Ｖｄ＞Ｖｂｉで、バイポーラパワーデバイスの良好な通電特性を維持し、Ｖｂｉ＞Ｖｄ＞０Ｖで通常のＭＯＳＦＥＴより低オン特性を実現できるデバイスが求められている。
特開２０１２−０６４８４９号公報 特開２０１１−１８１５８３号公報 特開２０１１−１４６６８２号公報
本発明の実施形態は、ゲートによる制御性や耐量を確保しつつ、微細化とともに特性の向上を図ることができる半導体装置を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第１制御電極と、第１電極と、第２制御電極と、第２半導体領域と、第３半導体領域と、第１絶縁膜と、第２絶縁膜と、第２電極と、第３電極と、コンタクト領域と、を含む。
前記第１半導体領域は、第１導電形の半導体領域である。
前記第１制御電極は、前記第１半導体領域の上に設けられる。
前記第１電極は、前記第１制御電極の上に設けられる。
前記第２制御電極は、前記第１半導体領域の上に設けられる。前記第２制御電極は、第１部分と、第２部分と、を有する。前記第１部分は、前記第１制御電極と並ぶ。前記第２部分は、前記第１部分の上に設けられ前記第１電極と並ぶ。
前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第２半導体領域は、第２導電形の半導体領域である。前記第１半導体領域と前記第２半導体領域との境界の位置が前記第１電極の下端よりも上である。
前記第３半導体領域は、前記第２半導体領域の上に設けられる。前記第３半導体領域は、第１導電形の半導体領域である。
前記第１絶縁膜は、前記第２半導体領域と前記第２部分との間に設けられる。前記第２絶縁膜は、前記第２半導体領域と前記第１電極との間に設けられる。
前記第２電極は、前記第３半導体領域と前記第１電極とに導通する。
前記第３電極は、前記第１半導体領域と導通する。前記コンタクト領域は、前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極と導通する。

図１は、第１実施形態に係る半導体装置を例示する模式的斜視図である。 図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）および（ｂ）は、半導体装置の動作を例示する模式的断面図である。 図４（ａ）〜（ｃ）は、参考例に係る半導体装置を例示する模式的断面図である。 図５（ａ）および（ｂ）は、短絡耐量を例示する図である。 図６（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図７（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図８（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図９（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図１０（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図１１（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。 図１２は、ドレイン電圧とドレイン電流との関係を例示する図である。 図１３（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置を例示する模式図である。 図１４（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置を例示する模式図である。 図１５は、ドレイン電圧とドレイン電流との関係を例示する図である。 図１６は、第３実施形態に係る半導体装置を例示する模式的斜視図である。 図１７は、第３実施形態の変形例に係る半導体装置を例示する模式的斜視図である。 図１８は、第４実施形態に係る半導体装置を例示する模式的斜視図である。 図１９（ａ）〜（ｃ）は、第４実施形態に係る半導体装置を例示する模式的断面図である。 図２０は、第５実施形態に係る半導体装置を例示する模式的斜視図である。 図２１は、第６実施形態に係る半導体装置を例示する模式的斜視図である。 図２２は、第７実施形態に係る半導体装置を例示する模式的斜視図である。 図２３は、第８実施形態に係る半導体装置を例示する模式的斜視図である。 図２４（ａ）〜（ｃ）は、第８実施形態に係る半導体装置を例示する模式的断面図である。 図２５は、第９実施形態に係る半導体装置を例示する模式的斜視図である。 図２６は、半導体装置の特性を例示する図である。 図２７は、第１０実施形態に係る半導体装置を例示する模式的斜視図である。 図２８は、第１１実施形態に係る半導体装置を例示する模式的斜視図である。 図２９は、第１２実施形態に係る半導体装置を例示する模式的斜視図である。 図３０は、半導体装置の動作を例示する模式的断面図である。 図３１（ａ）は、第１２実施形態の変形例に係る半導体装置を例示する模式的斜視図であり、図３１（ｂ）は、そのドレイン側構造のその模式的断面図であり、（ｃ）は、（ａ）のα−α’断面における、Ｖｄ＜Ｖｂｉ条件での正孔の濃度分布を表す図である。 図３２は、第１３実施形態に係る半導体装置を例示する模式的斜視図である。 図３３（ａ）および図３３（ｂ）は、ドレイン電圧とドレイン電流との関係を例示する図である。 図３４（ａ）は、第１４実施形態の第１例に係る半導体装置、図３４（ｂ）は、第１４実施形態の第２例に係る半導体装置、図３４（ｃ）は、第１４実施形態の第３例に係る半導体装置を例示する模式的斜視図である。 図３５は、ドレイン電圧とドレイン電流との関係を例示する図である。 図３６は、第１５実施形態に係る半導体装置を例示する模式的斜視図である。 図３７は、第１６実施形態に係る半導体装置を例示する模式的斜視図である。 図３８（ａ）および図３８（ｂ）は、第１６実施形態に係る半導体装置の動作を表す模式的斜視図である。 図３９は、第１６実施形態に係る半導体装置の動作を表すグラフである。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下の説明において、ｎ＋、ｎ、ｎ−およびｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。また、＋の数が多いほど不純物濃度が高いことを示す。また、−の数が多いほど不純物濃度が低いことを示す。また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的斜視図である。
図１では、第１実施形態に係る半導体装置１１０の一部を破断した模式的な斜視図を表している。
図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２（ａ）には、半導体装置１１０をＸ方向にみた部分的な断面図が表される。図２（ｂ）には、図２（ａ）に示すＡ１−Ａ１断面が表される。図２（ｃ）には、図２（ａ）に示すＢ１−Ｂ１断面が表される。
図１に表したように、本実施形態に係る半導体装置１１０は、ｎ−形のドリフト領域１０と、第１ゲート電極Ｄ１と、第１電極部Ｄ１１と、第２ゲート電極Ｄ２と、ｐ形のベース領域２０と、ｎ＋＋形のソース領域３０と、ゲート絶縁膜８１と、ソース電極Ｄ１２と、ドレイン電極Ｄ１３と、を備える。
ドリフト領域１０は、第１半導体領域である。第１ゲート電極Ｄ１は、第１制御電極である。第１電極部Ｄ１１は、第１電極である。第２ゲート電極Ｄ２は、第２制御電極である。ベース領域２０は、第２半導体領域である。ソース領域３０は、第３半導体領域である。ゲート絶縁膜８１は、第１絶縁膜である。ソース電極Ｄ１２は、第２電極である。ドレイン電極Ｄ１３は、第３電極である。半導体装置１１０は、例えばＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。半導体装置１１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＩＥＧＴ（Injection Enhanced Gate Transistor）であってもよい。第１実施形態では、特に示さない限り、半導体装置１１０がＭＯＳＦＥＴである場合を例として説明する。
ドリフト領域１０とドレイン電極Ｄ１３との間には、ｎ形の半導体領域１５（第５半導体領域）およびｎ＋形の第４半導体領域４０が設けられていてもよい。なお、半導体装置１１０が、ＩＧＢＴまたはＩＥＧＴの場合には、第４半導体領域４０はｐ＋形の半導体領域となる。半導体領域１５は、第４半導体領域４０とドリフト領域１０との間に設けられる。第４半導体領域４０は、ドレイン電極Ｄ１３と半導体領域１５との間に設けられる。第４半導体領域４０は、ドレイン電極Ｄ１３と接する。
本実施形態では、説明の便宜上、半導体領域１５をドリフト領域１０に含めるものとする。また、本実施形態では、ドレイン電極Ｄ１３とドリフト領域１０とを結ぶ方向をＺ方向（第１方向）、Ｚ方向と直交する方向の一つをＸ方向（第２方向または第３方向）、Ｚ方向およびＸ方向と直交する方向をＹ方向（第３方向または第２方向）とする。また、Ｚ方向にドレイン電極Ｄ１３からドリフト領域１０に向かう方向を上（上側）、その反対方向を下（下側）ということにする。
ドリフト領域１０は、下部１１と上部１２とを有する。下部１１は、半導体領域１５の上に設けられる。上部１２は、下部１１の上に設けられる。上部１２は、下部１１の上から上側に突出する部分である。本実施形態では、下部１１の上に、複数の上部１２が設けられる。複数の上部１２のそれぞれは、Ｙ方向に延びて設けられる。ドリフト領域１０の不純物濃度は、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下程度である。
ベース領域２０は、上部１２の上に、上部１２と接して設けられる。ベース領域２０は、上部１２とともにＹ方向に延びて設けられる。複数の上部１２が設けられている場合、ベース領域２０はそれぞれの上部１２の上に設けられる。
ソース領域３０は、ベース領域２０の上に設けられる。ソース領域３０は、ベース領域２０の少なくとも一部と接する。ソース領域３０の不純物濃度は、ドリフト領域１０の不純物濃度よりも高い。ソース領域３０の不純物濃度は、例えば１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下程度である。
第１ゲート電極Ｄ１は、ドリフト領域１０の上に設けられる。第１ゲート電極Ｄ１は、Ｘ方向に上部１２およびベース領域２０と並ぶ。第１ゲート電極Ｄ１は、Ｚ方向およびＹ方向に延在する。第１ゲート電極Ｄ１の下端ｄ１ｂは、上部１２とベース領域２０との境界ｐｎｊ１よりも下に位置する。第１ゲート電極Ｄ１の上端ｄ１ｕは、境界ｐｎｊ１よりも上で、ベース領域２０とソース領域３０との境界ｐｎｊ２よりも下である。すなわち、境界ｐｎｊ１は、第１ゲート電極Ｄ１の上端ｄ１ｕよりも上である。
第１ゲート電極Ｄ１には、例えば不純物が添加された半導体材料（例えば、多結晶シリコン）が用いられる。第１ゲート電極Ｄ１として、金属を用いてもよい。
第１ゲート電極Ｄ１と上部１２との間、および第１ゲート電極Ｄ１とベース領域２０との間には、ゲート絶縁膜８２が設けられる。ゲート絶縁膜８２は、第２絶縁膜である。ゲート絶縁膜８２には、例えば酸化シリコンや窒化シリコンが用いられる。半導体装置１１０では、第１ゲート電極Ｄ１と対向するベース領域２０の面に沿ってＺ方向にチャネル領域が形成される。
第１ゲート電極Ｄ１は、トレンチゲートである。第１ゲート電極Ｄ１は、Ｚ方向にソース領域３０、ベース領域２０およびドリフト領域１０に形成された第１トレンチＴ１内に設けられる。第１ゲート電極Ｄ１は、第１トレンチＴ１内にゲート絶縁膜８２を介して埋め込まれる。
第１電極部Ｄ１１は、第１ゲート電極Ｄ１の上に設けられる。第１電極部Ｄ１１と第１ゲート電極Ｄ１との間には、絶縁膜８３が設けられる。
第２ゲート電極Ｄ２は、ドリフト領域１０の上に設けられる。第２ゲート電極Ｄ２は、Ｘ方向に上部１２およびベース領域２０と並ぶ。第２ゲート電極Ｄ２は、第１部分Ｄ２１と、第２部分Ｄ２２と、を有する。第１部分Ｄ２１は、第１ゲート電極Ｄ１とＸ方向に並ぶ。第２部分Ｄ２２は、第１部分Ｄ２１の上に設けられる。第２部分Ｄ２２は、第１ゲート電極Ｄ１とＸ方向に並ばない。
第１ゲート電極Ｄ１は、Ｚ方向およびＹ方向に延在する。第２ゲート電極Ｄ２の下端ｄ２ｂは、境界ｐｎｊ１よりも下に位置する。下端ｄ２ｂのＺ方向の位置は、下端ｄ１ｂのＺ方向の位置とほぼ等しい。第２ゲート電極Ｄ２の上端ｄ２ｕは、第１ゲート電極Ｄ１の上端ｄ１ｕよりも上である。第２ゲート電極Ｄ２のＺ方向に長さは、第１ゲート電極Ｄ１のＺ方向の長さよりも長い。
第２ゲート電極Ｄ２と上部１２との間、および第２ゲート電極Ｄ２とベース領域２０との間には、ゲート絶縁膜８１が設けられる。ゲート絶縁膜８１は、第１絶縁膜である。ゲート絶縁膜８１には、例えば酸化シリコンや窒化シリコンが用いられる。半導体装置１１０では、第２ゲート電極Ｄ２と対向するベース領域２０の面に沿ってＺ方向にチャネル領域が形成される。通常、ゲート絶縁膜８１の厚さは、その素子のゲート駆動電圧に対応している。ゲート絶縁膜８１の厚さは、例えば、１００オングストローム（Å）以上０．２μｍ以下程度である。
第２ゲート電極Ｄ２は、トレンチゲートである。第２ゲート電極Ｄ２は、Ｚ方向にソース領域３０、ベース領域２０およびドリフト領域１０に形成された第２トレンチＴ２内に設けられる。第２ゲート電極Ｄ２は、第２トレンチＴ２内にゲート絶縁膜８１を介して埋め込まれる。
半導体装置１１０では、複数の第１ゲート電極Ｄ１と、複数の第２ゲート電極Ｄ２と、を備える。複数の第１ゲート電極Ｄ１のそれぞれと、複数の第２ゲート電極Ｄ２のそれぞれとは、Ｘ方向に交互に配置される。第１ゲート電極Ｄ１と第２ゲート電極Ｄ２とのＸ方向の間隔（ピッチ）は、例えば２００ナノメートル（ｎｍ）以下である。
なお、第１ゲート電極Ｄ１と第２ゲート電極Ｄ２とのＸ方向の間隔（ピッチ）は、従来のトレンチ素子のトレンチゲートの間隔（ピッチ）である１μｍ程度でも問題はないが、本実施形態で特に効果的なのは、向かい合ったトレンチゲートのチャネル層（ゲート電圧印加時に発生する反転または蓄積チャネル層。以下同様）が互いに影響しだす間隔、すなわち、例えば３００ｎｍ以下である。さらに、向かい合ったトレンチゲートのチャネル層が互いに影響するほど近づく間隔、すなわち、例えば４０ｎｍ以上１００ｎｍ以下である。さらに、向かい合ったトレンチゲートのチャネル層が互いに重なりあう間隔（例えば、４０ｎｍ〜２０ｎｍ）、完全に重なる間隔（例えば、２０ｎｍ以下）では、本実施形態の効果がさらに顕著になる。
半導体装置１１０では、ドリフト領域１０の上部１２は、第１ゲート電極Ｄ１と、第２ゲート電極Ｄ２の第１部分Ｄ２１と、の間に設けられる。また、ベース領域２０の一部（下側の一部）は、第１ゲート電極Ｄ１と、第２ゲート電極Ｄ２の第１部分Ｄ２１と、の間に設けられる。ベース領域２０の他部（上側の一部）は、第２ゲート電極Ｄ２の第２部分Ｄ２２と向かい合う。ベース領域２０の他部は、第１ゲート電極Ｄ１とは向かい合わない。
このような半導体装置１１０は、第１のＭＯＳ構造と、第２のＭＯＳ構造とをＺ方向に直列に配置した構成を有する。第１のＭＯＳ構造は、半導体領域を２つのゲート電極によって挟む構造である。第１のＭＯＳ構造は、第１ゲート電極Ｄ１と第２ゲート電極Ｄ２の第１部分Ｄ２１とを含む。第２のＭＯＳ構造は、半導体領域の片側に１つのゲート電極を有する構造である。第２のＭＯＳ構造は、第２ゲート電極Ｄ２の第２部分Ｄ２２を含む。
半導体装置１１０では、ベース領域２０の上にｐ＋形のコンタクト領域３５が設けられる。コンタクト領域３５は、例えば複数設けられる。ソース領域３０は、例えば複数設けられる。複数のソース領域３０のそれぞれと、複数のコンタクト領域３５のそれぞれとは、Ｙ方向に交互に配置される。
図２（ａ）に表したように、コンタクト領域３５のＺ方向の長さｄ３５は、ソース領域３０のＺ方向の長さｄ３０よりも長い。
図２（ｂ）および（ｃ）に表したように、ソース電極Ｄ１２は、ソース領域３０および第１電極部Ｄ１１と導通する。第１電極部Ｄ１１は、ソース電極Ｄ１２からＺ方向に第１ゲート電極Ｄ１の上まで延びる。
第１電極部Ｄ１１は、第２ゲート電極Ｄ２の第２部分Ｄ２２とＸ方向に並ぶ。第１電極部Ｄ１１は、ソース電極Ｄ１２と一体的に設けられる。ソース電極Ｄ１２は、ソース領域３０およびコンタクト領域３５とオーミック接触している。
第１電極部Ｄ１１とベース領域２０との間、第１電極部Ｄ１１とソース領域３０の一部との間、および第１電極部Ｄ１１とコンタクト領域３５の一部との間には、絶縁膜８３が設けられる。
半導体装置１１０において、第１トレンチＴ１と第２トレンチＴ２との間隔ｗ１は、例えば１００ｎｍ以下である。間隔ｗ１としては、例えば２０ｎｍ以上４０ｎｍ以下にすると、本実施形態に係る大きな効果が得られる。間隔ｗ１は、ベース領域２０のＸ方向の長さ（幅）に相当する。
半導体装置１１０では、第１のＭＯＳ構造および第２のＭＯＳ構造を採用することによって、ベース領域２０の幅が狭い場合であっても、オン抵抗の低減、高い短絡耐量およびアバランシェ耐量の向上が達成される。短絡耐量の低い第１のＭＯＳ構造の上に短絡耐量の高い第２のＭＯＳ構造を直列に形成することによって、半導体装置１１０全体の高い短絡耐量が確保される。なお、第１のＭＯＳ構造は向き合ったトレンチチャネルが重なり合って高濃度のエミッタ層のようになっても良い。一方、第２のＭＯＳ構造は、ゲート駆動電圧程度の電圧に対する短絡耐量を有する構造が望ましい。
次に、本実施形態に係る半導体装置１１０の動作について説明する。
図３（ａ）および（ｂ）は、半導体装置の動作を例示する模式的断面図である。
図３（ａ）には、図２（ｂ）に対応した模式的断面図が表される。図３（ｂ）には、図２（ｃ）に対応した模式的断面図が表される。
図３（ａ）に表したように、ドレイン電極Ｄ１３に高電位、ソース電極Ｄ１２にドレイン電極Ｄ１３の電位よりも低い電位が印加された状態で、第１ゲート電極Ｄ１および第２ゲート電極Ｄ２に閾値以上のゲート電気を印加すると、ベース領域２０におけるゲート絶縁膜８１および８２との界面付近に反転層（チャネル）が形成される。
例えば、ソース電極Ｄ１２には接地電位または負電位を印加し、第１ゲート電極Ｄ１および第２ゲート電極Ｄ２には正電位を印加する。ドレイン電極Ｄ１３には、第１ゲート電極Ｄ１および第２ゲート電極Ｄ２よりも高い正電位を印加する。これにより、電子がソース領域３０からチャネルを経てベース領域２０およびドリフト領域１０に注入される。これにより、半導体装置１１０はオン状態になる。
この際、ベース領域２０のうち、第１ゲート電極Ｄ１と第２ゲート電極Ｄ２の第１部分Ｄ２１との間である下側部分２１では、向かい合う反転層が互いに合わさる状態になる。この部分には、電子が高濃度に蓄積される。したがって、半導体装置１１０がＭＯＳＦＥＴの場合には、低いチャネル抵抗が実現される。また、半導体装置１１０がＩＧＢＴまたはＩＥＧＴの場合には、高い電子注入効率（電子注入効率：γｅが、従来のＩＧＢＴに比べて限りなく１に近い）が得られる。
一方、ベース領域２０のうち、第２ゲート電極Ｄ２の第２部分Ｄ２２と向かい合う部分である上側部分２２では、第２ゲート電極Ｄ２側だけに反転層が形成される。上側部分２２の電子の濃度は、下側部分２１の電子の濃度に比べて低い。したがって、上側部分２２においてゲート電圧による電流の制御性が確保される。
次に、第１ゲート電極Ｄ１および第２ゲート電極Ｄ２に閾値よりも低い電位を印加すると、ベース領域２０におけるゲート絶縁膜８１および８２の界面付近にチャネルが形成されず、オフ状態になる。半導体装置１１０がオン状態からオフ状態に切り替わると、ドリフト領域１０とベース領域２０との界面部分に形成される空乏層内に電子−正孔対が発生する場合がある。
図３（ｂ）に表したように、半導体装置１１０では、ベース領域２０において発生した正孔は、ベース領域２０の上に設けられたコンタクト領域３５を介してソース電極Ｄ１２に効率よく排出される。したがって、半導体装置１１０のアバランシェ耐量が向上する。
図２（ａ）に表したように、半導体装置１１０では、ソース領域３０の長さｄ３０よりもコンタクト領域３５の長さｄ３５の方が長い。このため、長さｄ３５が長さｄ３０と同じ場合に比べて、コンタクト領域３５とベース領域２０との接触面積が広くなる。したがって、ベース領域２０において発生した正孔は、効率良くコンタクト領域３５へ送られ、ソース電極Ｄ１２から排出されることになる。
また、半導体装置１１０では、第１電極部Ｄ１１および絶縁膜８３が設けられていることで、ベース領域２０の上側部分２２における反転層の広がりが抑制され、アバランシェ耐量が向上する。
ここで、参考例について説明する。
図４（ａ）〜（ｃ）は、参考例に係る半導体装置を例示する模式的断面図である。
図４（ａ）には、参考例に係る半導体装置１９０をＸ方向にみた部分的な断面図が表される。図４（ｂ）には、図４（ａ）に示すＡ２−Ａ２断面が表される。図４（ｃ）には、図４（ａ）に示すＢ２−Ｂ２断面が表される。
図４（ａ）に表したように、半導体装置１９０においては、ベース領域２０の上に、ソース領域３０およびコンタクト領域３５が配置される。コンタクト領域３５のＺ方向の長さは、ソース領域３０のＺ方向の長さと等しい。図４（ｂ）および（ｃ）に表したように、半導体装置１９０においては、ゲート電極Ｄ１０が設けられる。ゲート電極Ｄ１０は複数設けられる。複数のゲート電極Ｄ１０は、Ｘ方向に所定の間隔で配置される。
半導体装置１９０では、隣り合う２つのゲート電極Ｄ１０の間に、ベース領域２０のＺ方向における全体が配置される。したがって、半導体装置１９０のオン状態においては、ベース領域２０のＺ方向における全体に反転層が形成される。すなわち、ベース領域２０の全体において、向かい合う反転層が互いに合わさる状態になる。このため、閾値のコントロールやアバランシェ耐量の確保が難しくなる。
図５（ａ）および（ｂ）は、短絡耐量を例示する図である。
図５（ａ）および（ｂ）の横軸はドレイン電圧Ｖｄを表し、縦軸は素子がオン状態でのドレイン電流Ｉｄを表す。図５（ｂ）は、図５（ａ）に示すＳ１部分を拡大したものである。
図５（ａ）および（ｂ）には、本実施形態に係る半導体装置１１０の特性Ｆ１と、参考例に係る半導体装置１９０の特性Ｆ９とが表される。いずれの特性Ｆ１およびＦ９においても、半導体装置１１０および１９０をオン状態にしてドレイン電圧Ｖｄを上げた際のドレイン電流Ｉｄの変化をシミュレーション計算した結果である。
図５（ａ）および（ｂ）に表したように、参考例に係る半導体装置１９０の特性Ｆ９では、ドレイン電圧Ｖｄｔにおいてドレイン側でダイナミックアバランシェが発生している。一方、本実施形態に係る半導体装置１１０の特性Ｆ１では、ドレイン電圧Ｖｄｔにおいてもダイナミックアバランシェは発生していない。このように、半導体装置１１０では、半導体装置１９０よりも短絡耐量が高いことが分かる。
次に、第１実施形態に係る半導体装置の変形例について説明する。
図６（ａ）〜図１１（ｃ）は、第１実施形態の変形例に係る半導体装置について例示する模式的断面図である。
図６（ａ）〜（ｃ）には、第１の変形例に係る半導体装置１１１が例示される。
図６（ａ）には、半導体装置１１１をＸ方向にみた部分的な断面図が表される。図６（ｂ）には、図６（ａ）に示すＡ３−Ａ３断面が表される。図６（ｃ）には、図６（ａ）に示すＢ３−Ｂ３断面が表される。
図６（ａ）に表したように、半導体装置１１１においては、コンタクト領域３５の長さおよび幅が第１実施形態に係る半導体装置１１０と相違する。半導体装置１１１において、コンタクト領域３５のＺ方向の長さは、ソース領域３０のＺ方向の長さと等しい。半導体装置１１１において、コンタクト領域３５のＹ方向の長さＬ２は、ソース領域３０のＹ方向の長さＬ１よりも長い。
また、半導体装置１１１において、第１ゲート電極Ｄ１の上端ｄ１ｕは、ドリフト領域１０の上部１２とベース領域２０との境界のｐｎｊ１よりも下である。
このような半導体装置１１１によれば、半導体装置１１０と同様な作用効果に加え、より高い短絡耐量やアバランシェ耐量を実現することが可能である。
図７（ａ）〜（ｃ）には、第２の変形例に係る半導体装置１１２が例示される。
図７（ａ）には、半導体装置１１２をＸ方向にみた部分的な断面図が表される。図７（ｂ）には、図７（ａ）に示すＡ４−Ａ４断面が表される。図７（ｃ）には、図７（ａ）に示すＢ４−Ｂ４断面が表される。
図７（ａ）に表したように、半導体装置１１２においては、コンタクト領域３５がベース領域２０とソース領域３０との間に設けられる。図７（ａ）および（ｃ）に表したように、ソース領域３０は、ソース領域３０の上端およびソース領域３０の側面に設けられたコンタクト部ＣＰにおいてソース電極Ｄ１２と導通する。また、図７（ａ）および（ｂ）に表したように、ベース領域２０の上端はソース電極Ｄ１２と接する。
このような半導体装置１１２によれば、半導体装置１１０と同様な作用効果に加え、より高い短絡耐量やアバランシェ耐量を実現することが可能である。
図８（ａ）〜（ｃ）には、第３の変形例に係る半導体装置１１３が例示される。
図８（ａ）には、半導体装置１１３をＸ方向にみた部分的な断面図が表される。図８（ｂ）には、図８（ａ）に示すＡ５−Ａ５断面が表される。図８（ｃ）には、図８（ａ）に示すＢ５−Ｂ５断面が表される。
図８（ａ）〜（ｃ）に表したように、半導体装置１１３は、半導体装置１１０の構成に加え、トレンチ内電極Ｄ５およびＤ６を備える。トレンチ内電極Ｄ５は、第１トレンチＴ１内において、第１ゲート電極Ｄ１と、ドリフト領域１０の第１部分１１と、の間に設けられる。トレンチ内電極Ｄ５は、第１ゲート電極Ｄ１およびドリフト領域１０とそれぞれ離間して設けられる。
トレンチ内電極Ｄ６は、第２トレンチＴ２内において、第２ゲート電極Ｄ２と、ドリフト領域１０の第１部分１１と、の間に設けられる。トレンチ内電極Ｄ６は、第２ゲート電極Ｄ２およびドリフト領域１０とそれぞれ離間して設けられる。トレンチ内電極Ｄ５およびＤ６のそれぞれの電位は、ソース電極Ｄ１２の電位と等しい。
このような半導体装置１１３によれば、半導体装置１１０と同様な作用効果に加え、トレンチ内電極Ｄ５およびＤ６がフィールドプレート電極として機能する。これにより、半導体装置１１３においては、オフ状態においてソース電極Ｄ１２とドレイン電極Ｄ１３との間に高電圧が印加された状態になっても、第１ゲート電極Ｄ１の端部および第２ゲート電極Ｄ２の端部での電界集中が緩和される。したがって、半導体装置１１３は、高耐圧化する。
また、トレンチ内電極Ｄ５およびＤ６の電位をソース電極Ｄ１２の電位と同じにすると、トレンチ内電極Ｄ５およびＤ６は、ゲートの静電容量を減らす機能を発揮する。これにより、スイッチング時の動作が安定化する。この場合、トレンチ内電極Ｄ５およびＤ６の電位の影響で、トレンチ内電極Ｄ５およびＤ６の間のｎ−形の上部１２が空乏化し、オン抵抗が増加してしまうことを防ぐため、上部１２にｎ−形の下部１１よりも高濃度のｎ形の領域を設けてもよい。
図９（ａ）〜（ｃ）には、第４の変形例に係る半導体装置１１４が例示される。
図９（ａ）には、半導体装置１１４をＸ方向にみた部分的な断面図が表される。図９（ｂ）には、図９（ａ）に示すＡ６−Ａ６断面が表される。図９（ｃ）には、図９（ａ）に示すＢ６−Ｂ６断面が表される。
図９（ａ）に表したように、半導体装置１１４において、ソース領域３０はＹ方向に延在する。コンタクト領域３５は、ベース領域２０の一部の上において、コンタクト領域３５とソース領域３０との間に設けられる。図９（ａ）および（ｃ）に表したように、ソース領域３０は、ソース領域３０の上端およびソース領域３０の側面に設けられたコンタクト部ＣＰにおいてソース電極Ｄ１２と導通する。コンタクト領域３５は、コンタクト領域３５の側面に設けられたコンタクト部ＣＰにおいてソース電極Ｄ１２と導通する。
このような半導体装置１１４によれば、半導体装置１１０と同様な作用効果に加え、より高い短絡耐量やアバランシェ耐量を実現することが可能である。
図１０（ａ）〜（ｃ）には、第５の変形例に係る半導体装置１１５が例示される。
図１０（ａ）には、半導体装置１１５をＸ方向にみた部分的な断面図が表される。図１０（ｂ）には、図１０（ａ）に示すＡ７−Ａ７断面が表される。図１０（ｃ）には、図１０（ａ）に示すＢ７−Ｂ７断面が表される。
半導体装置１１５においては、半導体装置１１０に設けられているコンタクト領域３５が設けられていない。図１０（ａ）に表したように、半導体装置１１５において、ソース領域３０は、ベース領域２０の一部の上に設けられる。半導体装置１１５におけるソース領域３０のＺ方向の長さｄ３０ａは、図２（ａ）に表した半導体装置１１０におけるソース領域３０のＺ方向の長さｄ３０よりも長い。長さｄ３０ａは、ベース領域２０のＺ方向の長さｄ２０の例えば１／２以上である。
半導体装置１１５において、ソース電極Ｄ１２は、第１電極部Ｄ１１および第２電極部Ｄ３３と導通する。第２電極部Ｄ３３は、ソース電極Ｄ１２からＺ方向に第２ゲート電極Ｄ２の上まで延びる。
図１０（ｂ）に表したように、ソース電極Ｄ１２は、ベース領域２０の上側部分を囲むように設けられる。ソース電極Ｄ１２は、ベース領域２０の側面の一部および上面と接する。図１０（ｃ）に表したように、ソース電極Ｄ１２は、ソース領域３０の上側部分を囲むように設けられる。ソース電極Ｄ１２は、ソース領域３０の側面の一部および上面と接する。
このような半導体装置１１５によれば、半導体装置１１０と同様な作用効果に加え、より高い短絡耐量やアバランシェ耐量を実現することが可能である。
図１１（ａ）〜（ｃ）には、第６の変形例に係る半導体装置１１６が例示される。
図１１（ａ）には、半導体装置１１６をＸ方向にみた部分的な断面図が表される。図１１（ｂ）には、図１１（ａ）に示すＡ８−Ａ８断面が表される。図１１（ｃ）には、図１１（ａ）に示すＢ８−Ｂ８断面が表される。
図１１（ａ）に表したように、半導体装置１１６におけるソース領域３０のＹ方向の長さＬ３０は、Ｚ方向の位置によって異なっている。すなわち、ソース領域３０のＹ方向の長さＬ３０は一定でない。半導体装置１１６において、ソース領域３０以外の構成は、図１０（ａ）〜（ｃ）に表した半導体装置１１５と同様である。
半導体装置１１６において、ソース領域３０の長さＬ３０は、ソース電極Ｄ１２に近づくと短くなり、ドリフト領域１０に近づくと長くなる。例えば、長さＬ３０は、ソース電極Ｄ１２側からドリフト領域１０側に向けて徐々に大きくなる。長さＬ３０は、ソース電極Ｄ１２側からドリフト領域１０側に向けて段階的に大きくなってもよい。
このような半導体装置１１６によれば、半導体装置１１０と同様な作用効果に加え、より高い短絡耐量やアバランシェ耐量を実現することが可能である。
図１２は、ドレイン電圧とドレイン電流との関係を例示する図である。
図１２に示す横軸はドレイン電圧Ｖｄを表し、縦軸はドレイン電流Ｉｄを表す。図１２には、半導体装置１１５の特性Ｆ５および半導体装置１１６の特性Ｆ６が表される。いずれの特性Ｆ５およびＦ６においても、ドレイン電圧Ｖｄを上げた際のドレイン電流Ｉｄの変化をシミュレーション計算した結果である。シミュレーション計算では、ゲート電圧を１５Ｖ、ベース領域２０の幅を２０ｎｍとして計算を行った。
図１２に表したように、半導体装置１１６の特性Ｆ６の方が、半導体装置１１５の特性Ｆ５に比べて飽和電流が大きいことが分かる。
このように第１実施形態およびその変形例に係る半導体装置１１０、１１１、１１２、１１３、１１４、１１５および１１６によれば、隣り合うゲート電極間（ベース領域２０の幅）が狭くなってもオン抵抗の低減およびアバランシェ耐量の向上が達成される。したがって、ゲート電極間の微細化が進んだ場合でも、特性を向上させることができる。
なお、第１実施形態およびその変形例に係る半導体装置１１１、１１２、１１３、１１４、１１５および１１６では、ＭＯＳＦＥＴを例として説明したが、半導体装置１１０、１１１、１１２、１１３、１１４、１１５および１１６は、ＩＧＢＴやＩＥＧＴであっても適用可能である。
ＩＧＢＴやＩＥＧＴの素子のオン状態は、ｎ−形のドリフト領域１０に伝導度変調が生じている（バイポーラ動作）という点で、ＭＯＳＦＥＴ（ユニポーラ素子）とは異なる。本実施形態によれば、ＭＯＳＦＥＴと同様に、ＩＧＢＴやＩＥＧＴにおいても、短絡耐量やアバランシェ耐量を保障した上で、素子のオン特性を飛躍的に向上させることが可能である。なお、ＩＧＢＴやＩＥＧＴでは、半導体装置１１１、１１２、１１３、１１４、１１５および１１６の第４半導体領域４０の導電形は、ｐ＋形である。
（第２実施形態）
次に、第２実施形態について説明する。
図１３（ａ）〜（ｃ）は、第２実施形態に係る半導体装置を例示する模式図である。
図１３（ａ）では、第２実施形態に係る半導体装置１２０の一部を破断した模式的な斜視図を表している。図１３（ｂ）では、半導体装置１２０をＸ方向にみた模式的な断面図を表している。図１３（ｃ）では、素子のオン状態の過剰キャリア分布（Excess carrier density）を表している。
図１３（ａ）に表したように、本実施形態に係る半導体装置１２０は、ｎ−形のドリフト領域１０と、ゲート電極Ｄ２０と、ｐ形のベース領域２０と、ｎ＋形のソース領域３０と、ゲート絶縁膜８５と、ソース電極Ｄ１２と、ドレイン電極Ｄ１３と、第４半導体領域４０と、を備える。ドリフト領域１０は、第１半導体領域である。ゲート電極Ｄ２０は、制御電極である。ベース領域２０は、第２半導体領域である。ソース領域３０は、第３半導体領域である。ゲート絶縁膜８５は、絶縁膜である。ソース電極Ｄ１２は、第２電極である。ドレイン電極Ｄ１３は、第３電極である。
ゲート電極Ｄ２０は、ドリフト領域１０の上に設けられる。ゲート絶縁膜８５は、ベース領域２０とゲート電極Ｄ２０との間に設けられる。
第４半導体領域４０は、ｎ形の第１半導体部分４１と、ｐ形の第２半導体部分４２と、を有する。第１半導体部分４１は、第２半導体部分４２と、Ｙ方向に並置される。本実施形態では、複数の第１半導体部分４１と、複数の第２半導体部分４２とが設けられる。複数の第１半導体部分４１のそれぞれと、複数の第２半導体部分４２のそれぞれと、は、Ｙ方向に交互に配置される。
半導体装置１２０は、ＩＧＢＴとＭＯＳＦＥＴとの両方の素子構造を含む。半導体装置１２０をＩＧＢＴとして見るならば、第１半導体部分４１の存在によりアノードショート型のＩＧＢＴの構造と考えられる。通常のアノードショート型のＩＧＢＴであれば、バイポーラ動作（第２半導体部分４２からの正孔の注入）に必要な０．７Ｖ程度の閾値が必要である。また、第１半導体部分４１の存在により、バイポーラ動作（第２半導体部分４２からの正孔の注入）が妨げられているとすると、閾値はなくなるが、ドリフト領域１０における伝導度変調も生じない。
本実施形態では、トレンチＭＯＳのチャネルが互いに接するほど微細な埋め込みトレンチゲート（このため、オン状態でのドリフト領域１０からベース領域２０側への正孔の排出が実質上ゼロ）と、低注入効率の第４半導体領域４０または第１半導体部分４１でショートした第２半導体部分４２と、を組み合わせることにより、閾値の低いＩＧＢＴ（図１５参照）またはオン抵抗の低いＭＯＳＦＥＴ（ドリフト領域１０のゲート電極Ｄ２０側に部分的に伝導度変調、つまり低抵抗化）を実現することが可能である。
従来のＩＧＢＴ（ＩＥＧＴ）では、閾値（〜０．７Ｖ）以上のドレイン電圧（Ｖｄ）ではオン抵抗は低くなるが、閾値（〜０．７Ｖ）よりも低いドレイン電圧（Ｖｄ）では電流は流れない。また、従来のＭＯＳＦＥＴでは、０Ｖ以上のドレイン電圧（Ｖｄ）によって閾値なく電流が流れるが、ユニポーラであるために伝導度変調するＩＧＢＴに比べてオン抵抗が高い。
本実施形態によれば、閾値のない（または従来の閾値よりも低い閾値の）オン状態の電流・電圧特性を持つＩＧＢＴ（ＩＥＧＴ）または部分的な伝導度変調効果でオン抵抗を劇的に改善したＭＯＳＦＥＴを実現することが可能である。
図１３（ｂ）に表したように、第４半導体領域４０において、第１半導体部分４１のドリフト領域１０側のＹ方向の長さをＬ４１ａ、第２半導体部分４２のドリフト領域１０側のＹ方向の長さをＬ４２ａとした場合、長さＬ４１ａは長さＬ４２ａと実質的に等しい。
第２半導体部分４２または第１半導体部分４１の深さをＴ、長さＬ４１ａおよびＬ４２ａの一方をＷとすると、ＴとＷとの関係は、Ｔ／Ｗ＞２を満たすことが望ましい。また、長さＬ４１ａおよびＬ４２ａの少なくとも一方が微細な寸法で形成されている場合、Ｗは１０μｍ以下、望ましくは１０ｎｍ以上１００ｎｍ以下程度である。
また、第４半導体領域４０において、第１半導体部分４１のドレイン電極Ｄ１３側のＹ方向の長さをＬ４１ｂ、第２半導体部分４２のドレイン電極Ｄ１３側のＹ方向の長さをＬ４２ｂとした場合、長さＬ４１ｂは長さＬ４２ｂよりも短い。
このような長さの相違によって、第１半導体部分４１は、Ｙ方向の長さの長い部分４１ｗと、Ｙ方向の長さの短い部分４１ｎと、を有する。また、第２半導体部分４２は、Ｙ方向の長さの短い部分４２ｎと、Ｙ方向の長さの長い部分４２ｗと、を有する。
第４半導体領域４０は、第１列領域４０１と、第２列領域４０２と、を有する。第１列領域４０１は、第１半導体部分４１の短い部分４１ｎと、第２半導体部分４２の長い部分４２ｗと、がＹ方向に並ぶ領域である。第２列領域４０２は、第１半導体部分４１の長い部分４１ｗと、第２半導体部分４２の短い部分４２ｎと、がＹ方向に並ぶ領域である。
半導体装置１２０では、第１列領域４０１のポテンシャルφ１と、第２列領域４０２のポテンシャルφ２との差、ポテンシャルφ２と、半導体領域１５のポテンシャルφ３との差、ポテンシャルφ３と、ドリフト領域１０のポテンシャルφ４との差、を設定することにより、実質的な閾値の低減を図る。
半導体装置１２０がオン状態の場合、ソース電極Ｄ１２から注入された電子はソース領域３０、ベース領域２０、ドリフト領域１０および半導体領域１５に流れる。さらに、電子は、第４半導体領域４０の第１半導体部分４１を介してドレイン電極Ｄ１３に流れる。この際、電子は、第４半導体領域４０においてビルトインポテンシャルよりも低い擬似ポテンシャルを超えて流れる（例えば、特許文献３参照）。したがって、半導体装置１２０の閾値は、通常のｐｎ接合によるビルトインポテンシャル分の閾値よりも低くなる。
なお、閾値が低い分、第２半導体部分４２から高抵抗のドリフト領域１０への正孔の注入効率は低くなるが、ソース電極Ｄ１２側のトレンチゲートの微細な間隔の効果により、ドリフト領域１０側のゲート電極Ｄ２０側に正孔が蓄積する伝導度変調が生ずる。その結果、まったく伝導度変調が無い素子（完全なＭＯＳＦＥＴ）に比べてベース抵抗が下がる。すなわち、オン抵抗の低い素子が提供される。さらに、ゲート電極Ｄ２０側の正孔の蓄積は、スイッチング特性の観点からも望ましい。
半導体装置１２０に逆の電圧（ドレイン電極Ｄ１３の電位に対してソース電極Ｄ１２の電位がプラス）が加えられた場合、第１半導体部分４１の短い部分４１ｎにおいて空乏層がピンチオフする。これにより、第４半導体領域４０には、擬似的なｐｎ接合が構成される。
半導体装置１２０においては、第１列領域４０１の不純物濃度、第２列領域４０２の不純物濃度、長さＬ４１ａ、Ｌ４１ｂ、Ｌ４２ａおよびＬ４２ｂ等によってポテンシャルφ１およびφ２が設定される。また、半導体装置１２０においては、半導体領域１５の不純物濃度等によってポテンシャルφ３が設定され、ドリフト領域１０の不純物濃度等によってポテンシャルφ４が設定される。これらのポテンシャルφ１、φ２、φ３およびφ４によって、半導体装置１２０の擬似閾値が設定される。
図１４（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置を例示する模式図である。
図１４（ａ）では、第２実施形態の変形例に係る半導体装置１２１の一部を破断した模式的な斜視図を表している。図１４（ｂ）では、半導体装置１２１をＸ方向にみた模式的な断面図を表している。
図１４（ａ）に表したように、半導体装置１２１においては、ドリフト領域１０Ｂの構成が半導体装置１２０のドリフト領域１０の構成と相違する。半導体装置１２１のドリフト領域１０Ｂ以外の構成は、半導体装置１２０と同様である。
半導体装置１２１のドリフト領域１０Ｂは、ｎ形の第１領域１０１と、ｐ形の第２領域１０２と、を有する。第１領域１０１は、第２領域１０２と、Ｙ方向に並置される。本実施形態では、複数の第１領域１０１と、複数の第２領域１０２とが設けられる。複数の第１領域１０１のそれぞれと、複数の第２領域１０２のそれぞれと、は、Ｙ方向に交互に配置される。半導体装置１２１においてドリフト領域１０Ｂは、スーパージャンクション構造を有する。
スーパージャンクション構造では、第１領域１０１に含まれる不純物の量と、第２領域１０２に含まれる不純物の量とを等しくすることで、ドリフト領域１０Ｂに擬似的なノンドープ層が構成される。これにより、半導体装置１２１の耐圧が向上する。また、ドリフト領域１０Ｂの不純物濃度を高めてオン抵抗の低減が達成される。
第１領域１０１は、第１半導体部分４１とＺ方向に重なる位置に配置される。第２領域１０２は、第２半導体部分４２とＺ方向に重なる位置に配置される。図１４（ｂ）に表したように、第１領域１０１のＹ方向の長さＬ１０１は、第２領域１０２のＹ方向の長さｌ１０２と実質的に等しい。長さＬ１０１は、長さＬ４１ａと実質的に等しい。長さＬ１０２は、長さＬ４２ａと実質的に等しい。
このような半導体装置１２１では、スーパージャンクション構造による耐圧の向上、低オン抵抗化とともに、第４半導体領域４０の第１半導体部分４１および第２半導体部分４２によって閾値の低減が達成される。
図１５は、ドレイン電圧とドレイン電流との関係を例示する図である。
図１５に示す横軸はドレイン電圧Ｖｄを表し、縦軸はドレイン電流Ｉｄを表す。図１５には、半導体装置１２１の特性Ｆ２および比較例に係る半導体装置の特性Ｆ１９が表される。いずれの特性Ｆ２およびＦ１９においても、ドレイン電圧Ｖｄを上げた際のドレイン電流Ｉｄの変化をシミュレーション計算した結果である。ここで、比較例に係る半導体装置は、半導体装置１２１の第４半導体領域４０に一様なｎ形の領域が設けられた構造である。
図１５に表したように、比較例に係る半導体装置の特性Ｆ１９では、ドレイン電圧Ｖｄの増加に伴いドレイン電流Ｉｄが徐々に増加する。一方、半導体装置１２１の特性Ｆ２では、低いドレイン電圧Ｖｄであっても大きなドレイン電流Ｉｄが流れる。すなわち、半導体装置１２１では、ドレイン電流Ｉｄが流れ始める閾値が非常に低いことが分かる。
例えば、半導体材料としてシリコン（Ｓｉ）を用いた場合、ｐｎ接合のビルトインポテンシャルは約０．８Ｖである。したがって、半導体装置１２０および１２１の第４半導体領域４０の構造を用いない比較例に係る半導体装置の閾値は、ビルトインポテンシャル（約０．８Ｖ）よりも下げることはできない。半導体装置１２０および１２１においては、ポテンシャルφ１、φ２、φ３およびφ４によって半導体装置１２０および１２１の閾値が設定される。したがって、半導体装置１２０および１２１では、閾値を擬似的に０．２Ｖ以下にすることができる。
なお、上記説明した半導体装置１２０および１２１では、ゲート電極Ｄ１０としてトレンチゲート構造を用いているが、プレーナゲート構造であってもよい。
（第３実施形態）
次に、第３実施形態について説明する。
図１６は、第３実施形態に係る半導体装置を例示する模式的斜視図である。
図１６では、第３実施形態に係る半導体装置１３０の一部を破断した模式的な斜視図を表している。
図１６に表したように、本実施形態に係る半導体装置１３０は、第１実施形態に係る半導体装置１１０の第４半導体領域４０の構成を、第２実施形態に係る半導体装置１２０の第４半導体領域４０の構成にしたものである。半導体装置１３０では、半導体装置１１０と同様なトレンチゲート構造である第１ゲート電極Ｄ１および第２ゲート電極Ｄ２を含む。さらに、半導体装置１３０では、半導体装置１２０と同様な第４半導体領域４０の構造である第１半導体部分４１と第２半導体部分４２とを備える含む。
このような半導体装置１３０は、半導体装置１１０の作用効果および半導体装置１２０の作用効果を併せ持つ。すなわち、半導体装置１３０では、高い短絡耐量やアバランシェ耐量、低いオン抵抗および低い閾値が実現される。
図１７は、第３実施形態の変形例に係る半導体装置を例示する模式的斜視図である。
図１７では、第３実施形態の変形例に係る半導体装置１３１の一部を破断した模式的な斜視図を表している。
図１７に表したように、本実施形態に係る半導体装置１３１は、第１実施形態に係る半導体装置１１０のドリフト領域１０および第４半導体領域４０の構成を、第２実施形態に係る半導体装置１２１のドリフト領域１０Ｂおよび第４半導体領域４０の構成にしたものである。半導体装置１３１では、半導体装置１１０と同様なトレンチゲート構造である第１ゲート電極Ｄ１および第２ゲート電極Ｄ２を含む。さらに、半導体装置１３１では、半導体装置１２１と同様なドリフト領域１０Ｂの構造である第１領域１０１と第２領域１０２とを含む。さらにまた、半導体装置１３１では、半導体装置１２１と同様な第４半導体領域４０の構造である第１半導体部分４１と第２半導体部分４２とを備える含む。
このような半導体装置１３１は、半導体装置１１０の作用効果および半導体装置１２１の作用効果を併せ持つ。すなわち、半導体装置１３１では、高いアバランシェ耐量、低いオン抵抗および低い閾値が実現される。
（第４実施形態）
次に、第４実施形態について説明する。
図１８は、第４実施形態に係る半導体装置を例示する模式的斜視図である。
図１９（ａ）〜（ｃ）は、第４実施形態に係る半導体装置を例示する模式的断面図である。
図１９（ａ）には、半導体装置１４０をＸ方向にみた部分的な断面図が表される。図１９（ｂ）には、図１９（ａ）に示すＡ９−Ａ９断面が表される。図１９（ｃ）には、図１９（ａ）に示すＢ９−Ｂ９断面が表される。
図１８、図１９（ａ）〜（ｃ）に表したように、半導体装置１４０は、例えばＭＯＳＦＥＴである。半導体装置１４０は、第１ゲート電極Ｄ１のＺ方向の長さおよび境界ｐｎｊ１の位置において半導体装置１１０と相違する。半導体装置１４０において、第１ゲート電極Ｄ１の上端ｄ１ｕは、境界ｐｎｊ１よりも下である。すなわち、境界ｐｎｊ１は、第１ゲート電極Ｄ１の上端ｄ１ｕよりも下である。半導体装置１１０において境界ｐｎｊ１は、第２ゲート電極Ｄ２のうち第１部分Ｄ２１側に位置するが、半導体装置１４０において境界ｐｎｊ１は、第２ゲート電極Ｄ２のうち第２部分Ｄ２２側に位置する。
このような半導体装置１４０によれば、半導体装置１１０と同様な作用効果に加え、素子短絡時の第２のＭＯＳ構造の耐量とオン抵抗とのトレードオフが飛躍的に向上する。
（第５実施形態）
次に、第５実施形態について説明する。
図２０は、第５実施形態に係る半導体装置を例示する模式的斜視図である。
図２０に表したように、半導体装置１５０は、例えばＩＧＢＴまたはＩＥＧＴである。半導体装置１５０の第４半導体領域４０の導電形は、ｐ＋形である。その他の構成は、半導体装置１４０と同様である。
このような半導体装置１５０によれば、半導体装置１１０と同様な作用効果に加え、素子短絡時の第２のＭＯＳ構造の耐量とオン抵抗とのトレードオフが飛躍的に向上する。また、第４半導体領域４０の複雑な加工の必要がないので、製造上のメリットが大きい。
（第６実施形態）
次に、第６実施形態について説明する。
図２１は、第６実施形態に係る半導体装置を例示する模式的斜視図である。
図２１に表したように、半導体装置１６０では、第４半導体領域４０の構成が半導体装置１４０と相違する。その他の構成は、半導体装置１４０と同様である。半導体装置１６０の第４半導体領域４０は、ｎ＋形の第１半導体部分４３と、ｐ＋形の第２半導体部分４４と、ｐ形の第３半導体部分４５と、を有する。
第１半導体部分４３は、第２半導体部分４４と、Ｘ方向に並置される。本実施形態では、複数の第１半導体部分４３と、複数の第２半導体部分４４とが設けられる。複数の第１半導体部分４３のそれぞれと、複数の第２半導体部分４４のそれぞれと、は、Ｘ方向に交互に配置される。
第３半導体部分４５は、第１半導体部分４３および第２半導体部分４４と、半導体領域１５と、の間に設けられる。
このような半導体装置１６０によれば、半導体装置１１０と同様な作用効果に加え、第４半導体領域４０の中に微細なｐｎパターンを形成し、正孔の注入効率を低くした構造を採用することで、さらなる特性の改善が達成される。
（第７実施形態）
次に、第７実施形態について説明する。
図２２は、第７実施形態に係る半導体装置を例示する模式的斜視図である。
図２２に表したように、半導体装置１７０では、第１電極部Ｄ１１の構成が半導体装置１４０と相違する。その他の構成は半導体装置１４０と同様である。半導体装置１７０において、第１電極部Ｄ１１は、ソース電極Ｄ１２とは別体に設けられている。半導体装置１７０の第１電極部Ｄ１１には、ソース電極Ｄ１２の材料とは異なる材料が用いられる。半導体装置１７０において、第１電極Ｄ１の材料は、例えばポリシリコンおよびタングステン（Ｗ）のうち少なくともいずれかである。
第１電極部Ｄ１１は、ソース電極Ｄ１２とは異なる工程で形成された電極であってもよい。すなわち、トレンチＴ１内の第１制御電極Ｄ１の上に第１電極部Ｄ１１を埋め込んだ後、第１電極部Ｄ１１の上にソース電極Ｄ１２を形成するようにしてもよい。
このような半導体装置１７０によれば、半導体装置１１０と同様な作用効果に加え、境界ｐｎｊ１の位置を第１ゲート電極Ｄ１よりも上に形成することで、第２のＭＯＳ構造の耐量をさらに向上させることができる。
（第８実施形態）
次に、第８実施形態について説明する。
図２３は、第８実施形態に係る半導体装置を例示する模式的斜視図である。
図２４（ａ）〜（ｃ）は、第８実施形態に係る半導体装置を例示する模式的断面図である。
図２４（ａ）には、半導体装置１８０をＸ方向にみた部分的な断面図が表される。図２４（ｂ）には、図２４（ａ）に示すＡ１０−Ａ１０断面が表される。図２４（ｃ）には、図２４（ａ）に示すＢ１０−Ｂ１０断面が表される。
図２３、図２４（ａ）〜（ｃ）に表したように、半導体装置１８０では、コンタクト領域３５の構成が半導体装置１４０と相違する。その他の構成は半導体装置１４０と同様である。
図２４（ａ）に表したように、半導体装置１８０のコンタクト領域３５は、ベース領域２０と接する下領域３５１と、ソース領域３０と接する上領域３５２と、を有する。上領域３５２のＹ方向の長さＷｐ＋＋１は、下領域３５１のＹ方向の長さＷｐ＋＋２よりも長い。例えば、半導体装置１８０のコンタクト領域３５のＹ方向の長さは、ソース領域３０からベース領域２０に向かい小さくなる。
このようなコンタクト領域３５の形状によれば、素子短絡時、ｎ＋＋形のソース領域３０から高抵抗半導体層（ドリフト領域１０）への電子の注入が妨げられ、短絡耐量が大幅に向上する。
このような半導体装置１８０によれば、半導体装置１１０と同様な作用効果に加え、境界ｐｎｊ１の位置を第１ゲート電極Ｄ１よりも上に形成し、コンタクト領域３５の形状を深さ方向に変化させることで、第２のＭＯＳ構造の耐量をさらに向上させることができる。
（第９実施形態）
次に、第９実施形態について説明する。
図２５は、第９実施形態に係る半導体装置を例示する模式的斜視図である。
図２５に表したように、半導体装置２１０では、第４半導体領域４０の構成が半導体装置１８０と相違する。その他の構成は半導体装置１８０と同様である。半導体装置２１０の第４半導体領域４０は、半導体装置１６０の第４半導体領域４０と同様である。すなわち、第４半導体領域４０は、第１半導体部分４３と、第２半導体部分４４と、第３半導体部分４５と、を有する。本実施形態では、複数の第１半導体部分４３と、複数の第２半導体部分４４とが設けられる。複数の第１半導体部分４３のそれぞれと、複数の第２半導体部分４４のそれぞれと、は、Ｘ方向に交互に配置される。第３半導体部分４５は、第１半導体部分４３および第２半導体部分４４と、半導体領域１５と、の間に設けられる。
図２６は、半導体装置の特性を例示する図である。
図２６には、半導体装置２１０のドレイン電圧−ドレイン電流特性Ｆ２１が表される。図２６の横軸はドレイン電圧Ｖｄ、横軸は素子がオン状態でのドレイン電流Ｉｄを表す。図２６では、耐圧３００Ｖの設計の半導体装置２１０の特性をシミュレーション計算した結果が表される。ゲート電圧Ｖｇは１５Ｖである。
このような半導体装置２１０によれば、半導体装置１６０と同様な作用効果に加え、コンタクト領域３５の形状を深さ方向に変化させることによって、第２のＭＯＳ構造の耐量をさらに向上させることができる。
（第１０実施形態）
次に、第１０実施形態について説明する。
図２７は、第１０実施形態に係る半導体装置を例示する模式的斜視図である。
図２７に表したように、半導体装置２２０では、第４半導体領域４０の構成およびコンタクト領域３５の構成が半導体装置１４０と相違する。その他の構成は半導体装置１４０と同様である。半導体装置２２０の第４半導体領域４０は、半導体装置１２０の第４半導体領域４０と同様である。半導体装置２２０のコンタクト領域３５は、半導体領域１８０のコンタクト領域３５と同様である。
このような半導体装置２２０によれば、半導体装置１３０と同様な作用効果に加え、コンタクト領域３５の形状を深さ方向に変化させることによって、第２のＭＯＳ構造の耐量をさらに向上させることができる。
（第１１実施形態）
次に、第１１実施形態について説明する。
図２８は、第１１実施形態に係る半導体装置を例示する模式的斜視図である。
図２８に表したように、半導体装置２３０では、ドリフト領域１０Ｂの構成が半導体装置２２０と相違する。その他の構成は半導体装置２２０と同様である。半導体装置２３０のドリフト領域１０Ｂは、半導体装置１２２のドリフト領域１０Ｂと同様である。すなわち、半導体装置２３０においてドリフト領域１０Ｂは、スーパージャンクション構造を有する。
このような半導体装置２３０によれば、半導体装置１３１と同様な作用効果に加え、コンタクト領域３５の形状を深さ方向に変化させることによって、第２のＭＯＳ構造の耐量をさらに向上させることができる。
（第１２実施形態）
次に、第１２実施形態について説明する。
図２９は、第１２実施形態に係る半導体装置を例示する模式的斜視図である。
図２９に表したように、半導体装置２４０では、第１電極部Ｄ１１の構成が半導体装置２１０と相違する。その他の構成は半導体装置２１０と同様である。半導体装置２４０の第１電極部Ｄ１１の上端ｄ１１ｕは、Ｚ方向において境界ｐｎｊ２よりも下で、境界ｐｎｊ１よりも上である。第１電極部Ｄ１１は、第１ゲート電極Ｄ１よりも上側でベース領域２０と接している。
図３０は、半導体装置の動作を例示する模式的断面図である。
図３０の左には、半導体装置２４０の断面が表され、その右には、α−α’断面における、素子オン状態（Ｖｄ＜Ｖｂｉ）での正孔分布が表されている。
素子オン状態（Ｖｄ＜Ｖｂｉ）で、ゲート近傍でインパクトイオン化により発生した正孔が、高抵抗半導体層（ドリフト領域１０）のゲート側に蓄積し、その結果、正孔の蓄積がない従来のＭＯＤＦＥＴに比べて高抵抗半導体層（ドリフト領域１０）の抵抗が大幅に低減する。Ｖｄ＜Ｖｂｉでの素子の通電能力を、同じ高抵抗半導体層（即ち、同じ電圧定格）を持つ従来のＭＯＳＦＥＴと比較して、可能にさせている。
ゲート電極が隣り合う構造では、Ｘ方向において、互いに向かい合う第１ゲート電極Ｄ１と第２ゲート電極Ｄ２との間隔が狭くなるほど、オン状態では、ゲート電圧印加で発生する反転層（またはキャリア蓄積層）が互いに影響しあうほど近接する。
具体的には、向かい合ったゲート電極の間隔が３００ｎｍ以下になると、互いの反転層（キャリア蓄積層）の影響が現れはじめる。その間隔が４０ｎｍ以上１００ｎｍ以下では、向かい合ったトレンチゲートのチャネル層はさらに強く互いに影響し合う。その間隔が４０ｎｍ〜２０ｎｍ、および完全に重なる２０ｎｍ以下では、チャネル層が重なり、本実施形態の効果がさらに顕著になる。
半導体装置２４０では、ｎ＋形のソース領域３０と、ドリフト領域１０（高抵抗半導体層）の間で、埋め込みゲートに対向して、ｐ形のベース領域２０と、ｐ＋形のコンタクト領域３５と、フィールド・プレート層としての第１電極部Ｄ１１が設けられている。
このような構造によれば、素子の短絡時に、ソース領域３０とドリフト領域１０との間の耐圧が確保される。
ｎ形バッファ層としての半導体領域１５は、単にパンチスルーを防止する領域ではなく、オン状態（Ｖｄ＜Ｖｂｉ）で以下に示す効果を奏する。ここで、Ｖｄ：ドレイン（コレクタ）印加電圧、Ｖｂｉ：ビルトイン電圧である。
すなわち、インパクトイオン化によって、トレンチゲート間で発生した正孔は、半導体領域１５によって、ソース（エミッタ）側からコレクタ側へ拡散して行くことを妨げられ、ドリフト領域１０におけるトレンチゲート側での正孔蓄積に寄与する。
従って、Ｖｄ＜Ｖｂｉという条件、すなわち、ＭＯＳＦＥＴとして機能しているときでも、トレンチゲート側でのドリフト領域１０において正孔の蓄積が生じる。正孔の蓄積が生じない（あるいは、無視できる程度）埋め込みゲート間隔の素子と比較して、正孔の蓄積が生じる本構造は、ドリフト領域１０の抵抗が低くなる。
また、半導体装置２４０においては、コレクタ（ドレイン）側に、Ｖｄ＞Ｖｂｉの条件下で、正孔を注入するｐ＋形の第２半導体部分４４を有する。ここで、ドレイン（コレクタ）側がｎ形層のみの構造（例えば、図１）では、素子短絡時、キャリア蓄積により低抵抗化した、トレンチゲート側のドリフト領域１０に対して、ドレイン（コレクタ）側のドリフト領域１０の電界が上昇し、破壊に至る場合がある。
半導体装置２４０においては、短絡時に、ドレイン（コレクタ）側から充分な正孔を注入し、ドレイン（コレクタ）側のドリフト領域１０のキャリアの蓄積を上げ、ドレイン（コレクタ）側での電界の上昇を緩和している。これにより、半導体装置２４０は、高い短絡耐量を有している。
図３１（ａ）は、第１２実施形態の変形例に係る半導体装置を例示する模式的斜視図であり、図３１（ｂ）は、そのドレイン側構造のその模式的断面図であり、（ｃ）は、（ａ）のα−α’断面における、Ｖｄ＜Ｖｂｉ条件での正孔の濃度分布を表す図である。
半導体装置２４０におけるコレクタ（ドレイン）側は、図３１（ａ）、（ｂ）表す構造でもよい。
このように、半導体装置２４０は、半導体装置２１０と同様な作用効果に加え、第２のＭＯＳ構造の耐量をさらに向上させている。
（第１３実施形態）
図３２は、第１３実施形態に係る半導体装置を例示する模式的斜視図である。
図３２に示す半導体装置２５０においては、ドリフト領域１０とソース電極Ｄ１２との間に、コンタクト領域３５が設けられている。コンタクト領域３５は、ソース電極Ｄ１２に導通している。コンタクト領域３５は、ドリフト領域１０にと接する下領域３５ｄと、ベース領域２０と接する中領域３５ｍと、ソース領域３０と接する上領域３５ｕと、を有している。Ｙ方向における上領域３５ｕの長さ、中領域３５ｍの長さ、および下領域３５ｄの長さは、この順に短くなっている。
また、半導体装置２５０においては、ドリフト領域１０と第４半導体領域４０との間に、半導体領域１５が設けられている。半導体領域１５の不純物濃度は、ドリフト領域１０の不純物濃度よりも高い。さらに、半導体装置２５０においては、半導体領域１５と第４半導体領域４０との間に、ｎ−形の半導体領域１５ｂ（第６半導体領域）が設けられている。半導体領域１５ｂの不純物濃度は、半導体領域１５の不純物濃度よりも低い。
第２半導体部分４２と半導体領域１５ｂの接合部１５ｂ１は、第１半導体部分４１と半導体領域１５ｂの接合部１５ｂ２よりも上側に位置している。
図３３（ａ）および図３３（ｂ）は、ドレイン電圧とドレイン電流との関係を例示する図である。
ここで、図３３（ｂ）には、図３３（ａ）のＶｄ（０〜１Ｖ）の範囲を拡大したＩｄ−Ｖｄ曲線が表されている。図３３（ｂ）に表すように、半導体装置２５０（曲線Ａ）では、伝導変調をもたない通常のＭＯＳＦＥＴ（曲線Ｂ）に比べて、ドレイン電圧（Ｖｄ）が同じ値でも、Ｉｄがより高くなっていることが分かる。なお、図３３（ａ）に表す飽和電流が２段になるのは、半導体装置２５０がＺ方向において長さの異なる第１ゲート電極Ｄ１と第２ゲート電極Ｄ２とを有しているためであるが、例えば、半導体装置２４０（図 ２９）のような構成で、ｐ形のベース領域２０へのコンタクト層を適切に設計など、ソース側の構造を、本発明の要旨の範囲の中で、最適化することで、飽和電流を１段にすることも可能である。
半導体装置２５０によれば、半導体装置２２０と同様な作用効果に加え、次の作用効果を奏する。
例えば、半導体装置２５０では、ｎ形の半導体領域１５と、ｎ形の第１半導体部分４１との間に、ｎ−形の半導体領域１５ｂが介在している。電子にとっては、この半導体領域１５ｂは、半導体領域１５および第１半導体部分４１とに比べて、高抵抗の領域である。これにより、半導体装置２５０では、オン時において、半導体領域１５からドレイン電極Ｄ１３に向かう電子の流れがより抑制される。その分、ドレイン電極Ｄ１３からは正孔が注入され易くなる。これにより、オン抵抗がさらに低下する。
また、第２半導体領域４２の上部４２ｕが半導体領域１５ｂの側に突き出ている分、ドレイン電極Ｄ１３から正孔がより注入され易くなっている。ドレイン電極Ｄ１３から正孔が注入され易くなった分、オン時においては、ドレイン側の電界強度（例えば、半導体領域１５ｂと第２半導体部分４２との界面付近の電界）が抑制されて、短絡耐量がより増加する。
また、半導体装置２５０では、ｐ＋形のコンタクト領域３５の下端がドリフト領域１０に達している。これにより、ベース領域２０とコンタクト領域３５との接触面積がより増加している。これにより、ベース領域２０において発生した正孔は、コンタクト領域３５を介してソース電極Ｄ１２により効率よく排出される。したがって、半導体装置２５０のアバランシェ耐量は、さらに向上する。
（第１４実施形態）
図３４（ａ）は、第１４実施形態の第１例に係る半導体装置、図３４（ｂ）は、第１４実施形態の第２例に係る半導体装置、図３４（ｃ）は、第１４実施形態の第３例に係る半導体装置を例示する模式的斜視図である。
第１４実施形態に係る半導体装置２６０Ａ〜２６０Ｃは、ＩＧＢＴであり、さらに、スーパージャンクション構造を備える。
例えば、図３４（ａ）に示す半導体装置２６０Ａにおいては、ドリフト領域１０Ｂは、ｎ形の第１領域１０１とｐ形の第２領域１０２とを有する。ドリフト領域１０Ｂは、第１領域１０１と第２領域１０２とが、例えばＹ方向において交互に配列されたスーパージャンクション構造を有している。
ドリフト領域１０Ｂの上には、複数のベース領域２０が設けられている。複数のベース領域２０のそれぞれは、第１領域１０１と第２領域１０２とに接している。
複数のベース領域２０のそれぞれの上には、ソース領域３０およびコンタクト領域３５が設けられている。ソース領域３０の不純物濃度は、第１領域１０１の不純物濃度よりも高い。コンタクト領域３５の不純物濃度は、ベース領域２０の不純物濃度よりも高い。
また、ゲート電極Ｄ１は、ドリフト領域１０ｂ、複数のベース領域２０のそれぞれ、およびソース領域３０に、ゲート絶縁膜８２を介して接している。ソース電極Ｄ１２は、ソース領域３０およびコンタクト領域３５に導通している。ドレイン電極Ｄ１３は、ドリフト領域１０Ｂに導通している。そして、半導体装置２６０Ａにおいては、複数のベース領域２０の少なくとも１つに接するコンタクト領域３５と、ソース電極Ｄ１２と、の間に、絶縁層８４が設けられている。
また、ドレイン電極Ｄ１３とドリフト領域１０Ｂとの間には、半導体領域１５が設けられている。ドレイン電極Ｄ１３と半導体領域１５との間には、ｐ形の第３半導体部分４５が設けられている。なお、実施形態では、第３半導体部分４５を、第４半導体領域と呼称する場合がある。
また、図３４（ｂ）、（ｃ）に示す半導体装置２６０Ｂ、２６０Ｃにおいては、ドレイン電極Ｄ１３とドリフト領域１０Ｂとの間に、半導体領域４６（第７半導体領域）が設けられている。例えば、半導体装置２６０Ｂにおいては、半導体領域４６は、第３半導体部分４５に接し、半導体装置２６０Ｃにおいては、半導体領域４６は、半導体領域１５に接している。
半導体領域４６においては、例えば、Ｙ方向において、ｎ＋形の第１半導体部分４３と、ｐ＋形の第２半導体部分４４と、が並置されている。
図３５は、ドレイン電圧とドレイン電流との関係を例示する図である。
図３５に示す横軸はドレイン電圧Ｖｄを表し、縦軸はドレイン電流Ｉｄを表す。図３５には、半導体装置２６０Ａ〜２６０Ｃの特性Ｆ２および参考例に係る半導体装置の特性Ｆ１９が表される。特性Ｆ２およびＦ１９は、ドレイン電圧Ｖｄを上げた際のドレイン電流Ｉｄの変化をシミュレーション計算した結果である。ここで、参考例に係る半導体装置は、上述した半導体装置１２１の半導体領域４０に一様なｎ形の領域が設けられた構造としている。
図３５に表すように、参考例に係る半導体装置の特性Ｆ１９では、ドレイン電圧Ｖｄの増加に伴いドレイン電流Ｉｄが徐々に増加する。一方、半導体装置２６０Ａ〜２６０Ｃの特性Ｆ２では、低いドレイン電圧Ｖｄであっても大きなドレイン電流Ｉｄが流れる。すなわち、半導体装置２６０Ａ〜２６０Ｃでは、ドレイン電流Ｉｄが流れ始める閾値が低いことが分かる。
半導体装置２６０Ａ、２６０Ｂ、２６０Ｃによれば、一部のベース領域２０に接するコンタクト領域３５とソース電極Ｄ１２との間に絶縁層８４が設けられている。この絶縁層８４は、正孔にとっては障壁となり、オン時において、絶縁層８４の下側のベース領域３０に正孔が流れ込み難くなる。このような正孔の流れを抑制する構造を、実施形態では、間引き構造と呼ぶ。
従って、半導体装置２６０Ａ、２６０Ｂ、２６０Ｃによれば、ソース電極Ｄ１２から注入される電子注入量が相対的に増加する。これにより、半導体装置２６０Ａ、２６０Ｂ、２６０Ｃにでは、オン抵抗が低くなる。
また、半導体装置２６０Ａ、２６０Ｂ、２６０Ｃは、スーパージャンクション構造を有している。このため、ドリフト領域１０Ｂのオン抵抗が低下する。
さらに、半導体装置２６０Ｂ、２６０Ｃによれば、半導体領域４６の中に微細なｐｎパターンが形成され、ドレイン側からの正孔の注入効率を調整することができる。例えば、Ｙ方向における第２半導体部分４４の幅を調整することにより、ドレイン側からの正孔の注入量を低く設定することができる。これにより、さらなる特性の改善が達成される。
さらに、半導体装置２６０Ｃによれば、第２半導体部分４４の上部４４ｕがドリフト領域１０Ｂの側に突き出ている分、ドレイン電極Ｄ１３から正孔がより注入され易くなっている。ドレイン電極Ｄ１３から正孔が注入され易くなった分、オン時において、ドレイン側の電界強度が抑制され、短絡耐量がより増加する。
また、半導体装置２６０Ａ〜２６０Ｃによれば、間引き構造によって、素子全体におけるソース／ドレイン間の電流が減少する。これにより、飽和電流が低減する。これにより、短絡電流が減少し、短絡耐量が増加する。
（第１５実施形態）
図３６は、第１５実施形態に係る半導体装置を例示する模式的斜視図である。
図３６に示す半導体装置２７０においては、第１ゲート電極Ｄ１と、第２ゲート電極Ｄ２の第１部分Ｄ２１とによって挟まれたドリフト領域１０の上部１２の幅は、第１電極部Ｄ１１と第２ゲート電極Ｄ２の第２部分Ｄ２１とによって挟まれたベース領域２０の幅よりも狭くなっている。
第１ゲート電極Ｄ１と、第２ゲート電極Ｄ２の第１部分Ｄ２１とによって挟まれたドリフト領域１０の幅が狭くなった結果、オン時において、ベース領域３０に正孔が流れ込み難くなる。
従って、半導体装置２７０によれば、ソース電極Ｄ１２から注入される電子注入量が相対的に増加する。これにより、半導体装置２７０では、オン抵抗が低くなる。
（第１６実施形態）
図３７は、第１６実施形態に係る半導体装置を例示する模式的斜視図である。
図３７に示す半導体装置２８０においては、半導体装置２５０を同じ部位を備え、さらに、第１ゲート電極Ｄ１の上端ｄ１ｕが境界ｐｎｊ１よりも下に位置している。
半導体装置２８０には、コントローラ９０が取り付けられている。半導体装置２８０と、コントローラ９０と、を含めて半導体装置２８０としてもよい。
半導体装置２８０において、第１ゲート電極Ｄ１の電位、第２ゲート電極Ｄ２の電位、ソース電極Ｄ１２の電位、ドレイン電極Ｄ１３の電位は、コントローラ９０によって制御されている。
図３８（ａ）および図３８（ｂ）は、第１６実施形態に係る半導体装置の動作を表す模式的斜視図である。
例えば、図３８（ａ）のように、第１ゲート電極Ｄ１に、例えば、−１５Ｖ、第２ゲート電極Ｄ２に、例えば、−１５Ｖを印加した場合は、第１ゲート電極Ｄ１に沿って、ドリフト領域１０に、正電荷が誘起され、第２ゲート電極Ｄ２に沿って、ドリフト領域１０に、正電荷が誘起さる。
一方、図３８（ｂ）のように、第１ゲート電極Ｄ１に、例えば、−１５Ｖ、第２ゲート電極Ｄ２に、例えば、＋１５Ｖを印加した場合は、第１ゲート電極Ｄ１に沿って、ドリフト領域１０に、正電荷が誘起され、第２ゲート電極Ｄ２に沿って、ドリフト領域１０およびベース領域２０に、負電荷が誘起さる。
図３９は、第１６実施形態に係る半導体装置の動作を表すグラフである。
図３９の横軸は、時間（ｓｅｃ）を示し、縦軸は、電流（Ａ）、電圧（Ｖ）を示している。図３９には、半導体装置２８０をダイオードとして動作したときの定常導通電流からのスイッチング電流およびスイッチング電圧の経時変化が表されている。横軸の時間は、定常導通電流の期間Ａと、その後の期間Ｂ、Ｃとに区分けされている。
期間Ａでは、第１ゲート電極Ｄ１に、例えば、−１５Ｖ、第２ゲート電極Ｄ２に、例えば、−１５Ｖを印加している。期間Ｂ、Ｃでは、第１ゲート電極Ｄ１に、例えば、−１５Ｖ、第２ゲート電極Ｄ２に、例えば、＋１５Ｖを印加している。
また、図３９には、半導体装置２８０の動作の他に、参考例に係る半導体装置の該経時変化が表されている。参考例では、動作中にゲート電極に電圧を印加していない。例えば、ゲート電極の電位を、期間Ａ〜Ｃで０（Ｖ）としている。
期間Ａにおいて、電流は、参考例よりも半導体装置２８０のほうが大きい。これは、期間Ａでは、第１ゲート電極Ｄ１に、−１５Ｖ、第２ゲート電極Ｄ２に、−１５Ｖが印加され、ドリフト領域１０の上部１２に正電荷が誘起されているためである。このとき、半導体装置２８０においては、見かけ上、ドリフト領域１０の上部１２が濃度の高いＰ＋層に反転している。つまり、期間Ａでは、Ｐ＋／Ｎ型ダイオードに順バイアスが印加された状態で、半導体装置２８０が動作をしている。
但し、第１ゲート電極Ｄ１に、−１５Ｖ、第２ゲート電極Ｄ２に、−１５Ｖを印加した状態のまま、半導体装置２８０をターンオフさせると、ダイオードのリカバリー期間およびテイル期間が長くなってしまう。これは、Ｐ＋／Ｎ型ダイオードのＰ＋層からダイオード内に注入した大量の正孔がターンオフ直後にダイオード内に残存し続けるからである。
そこで、半導体装置２８０では、ターンオフをする前の期間Ｂにおいて、第１ゲート電極Ｄ１に、例えば、−１５Ｖ、第２ゲート電極Ｄ２に、例えば、＋１５Ｖを印加する。これにより、Ｐ＋層に反転したドリフト領域１０の上部１２は、もはやＰ＋層ではなくなり、例えば、ダイオードは、Ｐ／Ｎ型ダイオードになる。従って、期間Ｂにおいては、期間Ａよりもアノード側からの正孔注入が抑制される。
次に、期間Ｃにおいて、半導体装置２８０を、ターンオフさせる。このとき、期間Ｂでは、半導体装置２８０内への正孔注入を抑制したので、ダイオードのリカバリー期間およびテイル期間が参考例に比べて短くなる。
このように、定常導通電流においては、半導体装置２８０の電流が参考例の電流よりも高くなる。また、半導体装置２８０のリカバリー期間Ｒおよびテイル期間Ｔは、参考例のリカバリー期間Ｒ’およびテイル期間Ｔ’に対しても短くなっている。
なお、半導体装置２８０におけるスイッチング電圧Ｖは、参考例に係る半導体装置の場合におけるスイッチング電圧Ｖと比較して、減少するのが速く、一定値に達するのも速くなっている。
以上説明したように、実施形態に係る半導体装置によれば、ゲートによる制御性や耐量を確保しつつ、微細化とともに特性の向上を図ることができる。
上述した各実施形態を集約すると、以下のようになる。
（１）本実施形態では、微細間隔の埋め込みゲート構造の半導体装置が提供される。これにより、スーパーＩＥ効果が生じる。ここで、ＩＥ効果とは、正孔（電子）の排出を制限して電子（正孔）の注入効率を加速する効果である（Injection Enhanced effect）。
（２）本実施形態では、微細間隔の埋め込みゲート構造によって、高抵抗半導体層（ドリフト領域１０）の低抵抗化がなされる。その理由は、例えば、微細間隔の埋め込みゲート微細間でのインパクトイオン化で発生する正孔の高抵抗半導体層および埋め込みゲート間への蓄積が生じたり、または、コレクタ（ドレイン）側から（Ｖｄ＜Ｖｂｉ条件下）高抵抗半導体層へ注入された正孔の蓄積（スーパーＩＥ効果による）が生じたりするためである。
（３）本実施形態では、エミッタ（ソース）側から注入された正孔（インパクトイオン化で発生）または、コレクタ（ドレイン）側から注入された正孔を高抵抗半導体層に効果的に蓄積する構造が実現している。すなわち、バッファ層（半導体領域１５）と微細間隔の埋め込みゲート構造（スーパーＩＥ効果）によって、該構造が実現している。
ここで、パワーＭＯＳＦＥＴのゲートチャネル付近でも、少量のインパクトイオン化起因の正孔が発生する。従来、インパクトイオン化で発生した正孔は、ｐ形のベース層から速やかに排出されて、素子特性に悪影響を及ぼすことはないとされている。
しかし、微細間隔の埋め込みゲート構造の間で発生した、インパクトイオン化起因の正孔は、微細間隔の埋め込みゲート構造の間に効果的に蓄積され、微細間隔の埋め込みゲート構造の間からの拡散により、高抵抗半導体層へ注入される。
このＶｄ＜Ｖｂｉ条件下での微細間隔の埋め込みゲート構造から高抵抗半導体層への正孔の拡散が、高抵抗半導体層の低抵抗化に寄与することができる。すなわち、Ｖｄ＜Ｖｂｉ条件下での、素子の低オン抵抗化である。
また、微細間隔の埋め込みゲート構造には、コレクタ（ドレイン）側から高抵抗半導体層へ注入された正孔（低閾値ｐ形エミッタ構造等からの（Ｖｄ＜Ｖｂｉ領域での）わずかな正孔注入等）がソース（エミッタ）側へ排出されるのを効果的に阻止する（即ち、この場合も高抵抗半導体層に正孔が蓄積して、低抵抗化する）機能も持つ。
（４）本実施形態では、短絡耐量を保証するコレクタ（ドレイン）構造が実現している。すなわち、短絡時に、ドレイン（コレクタ）側から充分な正孔を注入し、高抵抗半導体層のドレイン（コレクタ）側のキャリアの蓄積を上げ、ドレイン（コレクタ）側での電界の上昇を緩和し、短絡耐量を確保できるコレクタ（ドレイン）側構造が提供されている。
（５）本実施形態では、短絡耐量を保証するエミッタ（ソース）側構造が実現している。すなわち、ｎ形ソースと高抵抗半導体層の間で、埋め込みゲートに対向して、ｐ形ベース、フィールドプレート層（図１他）、フィールドプレート層とリサーフ層（図２４（ａ）のコンタクト領域３５、図３２のコンタクト領域３５、その他）の組み合わせ（図３２、その他）、ｐ＋形コンタクト領域とフィールドプレート層（図２９、半導体装置２４０の構造、その他）、または、ｐ＋形コンタクト領域とリサーフ層（図２９、コンタクト領域３５)とフィールドプレート層の組み合わせ（図２９、半導体装置２４０の構造、その他）が形成されている。素子短絡時、ｎ形ソース層への正孔の注入が効果的に制限することができ、素子短絡状態でのｎ＋＋形ソース領域３０からの電子の注入をコントロールすることができる。
（６）本実施形態では、Ｖｄ＜Ｖｂｉ条件 下では、高抵抗半導体層への正孔の蓄積（伝導度変調）効果により、同じ高抵抗半導体層厚を持つユニポーラのＭＯＳＦＥＴよりもはるかに低いオン抵抗を実現し、なおかつ、Ｖｄ＞Ｖｂｉ条件下では、コレクタ（ドレイン）側からの充分な正孔の注入によるＩＧＢＴ（バイポーラ）動作（深い伝導度変調）による低オン抵抗を示す滑らかなＩＶ特性を実現させている。さらに短絡耐量も保証できる。
このように、本実施形態では、バイポーラ素子とユニポーラ素子とを融合させた動作モードのデバイスが実現している。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、第１の導電形をｐ形、第２の導電形をｎ形としてもよい。
さらにまた、前述の各実施の形態および各変形例においては、半導体材料としてＳｉを用いる例を説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
（付記１）
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第１制御電極と、
前記第１制御電極の上に設けられた第１電極と、
前記第１半導体領域の上に設けられ、前記第１制御電極と並ぶ第１部分と、前記第１部分の上に設けられ前記第１電極と並ぶ第２部分と、を有する第２制御電極と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域と前記第２部分との間に設けられた第１絶縁膜と、
前記第３半導体領域と前記第１電極とに導通する第２電極と、
前記第１半導体領域と導通する第３電極と、
前記第３電極と前記第１半導体領域との間に設けられた第４半導体領域であって、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向に、第１導電形の第１半導体部分と、第２導電形の第２半導体部分と、が並置された第４半導体領域と、
を備えた半導体装置。
（付記２）
前記第１半導体領域は、
前記第１半導体部分と前記第２半導体領域との間に設けられた第１導電形の第１領域と、
前記第２半導体部分と前記第２半導体領域との間に設けられた第２導電形の第２領域と、を有する付記１に記載の半導体装置。
（付記３）
前記第１半導体部分は複数設けられ、
前記第２半導体部分は複数設けられ、
前記複数の第１半導体部分のそれぞれと、前記複数の第２半導体部分のそれぞれと、は、前記第２方向に交互に配置され、
前記第１領域は複数設けられ、
前記第２領域は複数設けられ、
前記複数の第１領域のそれぞれは、前記複数の第１半導体部分のそれぞれと、前記第２半導体領域との間に設けられ、
前記複数の第２領域のそれぞれは、前記複数の第２半導体部分のそれぞれと、前記第２半導体領域との間に設けられた付記３に記載の半導体装置。
（付記４）
前記複数の第１半導体部分のそれぞれは、
前記第２方向に第１の幅を有する部分と、
前記第２方向に前記第１の幅よりも狭い第２の幅を有する部分と、を有する付記３に記載の半導体装置。
（付記５）
前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極と導通する第２導電形のコンタクト領域をさらに備えた付記３または４に記載の半導体装置。
（付記６）
前記コンタクト領域は、前記第２半導体領域と接する下領域と、前記第３半導体領域と接する上領域と、を有し、
前記上領域の、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向の長さは、前記下領域の前記第２方向の長さよりも長い付記５に記載の半導体装置。
（付記７）
前記第１半導体領域と前記第２電極との間に設けられ、前記第２電極と導通する第２導電形のコンタクト領域をさらに備え、
前記コンタクト領域は、前記第１半導体領域と接する下領域と、前記第２半導体領域と接する中領域と、前記第３半導体領域と接する上領域とを有し、
前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向において、
前記上領域の長さ、前記中領域の長さ、および前記下領域の長さの順に短くなる付記３または４に記載の半導体装置。
（付記８）
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第１制御電極と、
前記第１制御電極の上に設けられた第１電極と、
前記第１半導体領域の上に設けられ、前記第１制御電極と並ぶ第１部分と、前記第１部分の上に設けられ前記第１電極と並ぶ第２部分と、を有する第２制御電極と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域と前記第２部分との間に設けられた第１絶縁膜と、
前記第３半導体領域と前記第１電極とに導通する第２電極と、
前記第１半導体領域と導通する第３電極と、
前記第３電極と前記第１半導体領域との間に設けられた第４半導体領域であって、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向に、第１導電形の第１半導体部分と、第２導電形の第２半導体部分と、が並置された第４半導体領域と、
を備えた半導体装置。
（付記９）
前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
前記第５半導体領域と前記第４半導体領域との間に設けられ、前記第５半導体領域よりも不純物濃度が低い第１導電形の第６半導体領域と、
をさらに備え、
前記第２半導体部分と前記第６半導体領域の接合部は、前記第１半導体部分と前記第６半導体領域の接合部よりも上側に位置している付記１〜７のいずれか１つに記載の半導体装置。
（付記１０）
前記第１制御電極と前記第２制御電極の前記第１部分とによって挟まれた前記第１半導体領域の幅は、前記第１電極と前記第２制御電極の前記第２部分とによって挟まれた前記第２半導体領域の幅よりも狭い、付記１〜９のいずれか１つに記載の半導体装置。
（付記１１）
第１導電形の第１領域と第２導電形の第２領域とを有する第１半導体領域であり、前記第１領域と前記第２領域とが交互に配列された第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域であり、それぞれが前記第１領域と前記第２領域とに接する複数の第２半導体領域と、
前記複数の第２半導体領域のそれぞれの上に設けられた第３半導体領域およびコンタクト領域であり、前記第１領域よりも不純物濃度が高い第１導電形の第３半導体領域および前記第２半導体領域よりも不純物濃度が高い第２導電形のコンタクト領域と、
前記第１半導体領域、前記複数の第２半導体領域のそれぞれ、および前記第３半導体領域に、絶縁膜を介して接する制御電極と、
前記第３半導体領域および前記コンタクト領域に導通する第２電極と、
前記第１半導体領域に導通する第３電極と、
前記複数の第２半導体領域の少なくとも１つに接する前記コンタクト領域と、前記第２電極と、の間に設けられた絶縁層と、
を備えた半導体装置。
（付記１２）
前記第３電極と前記第１半導体領域との間に、第２導電形の第４半導体領域をさらに備えた付記１１に記載の半導体装置。
（付記１３）
前記第３電極と前記第１半導体領域との間に、第７半導体領域をさらに備え、
前記第７半導体領域は、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向に、第１導電形の第１半導体部分と、第２導電形の第２半導体部分と、が並置されている付記１２に記載の半導体装置。
１０，１０Ｂ…ドリフト領域、１１…下部、１２…上部、１５…半導体領域、２０…ベース領域、２１…下側部分、２２…上側部分、３０…ソース領域、３５…コンタクト領域、４０…第４半導体領域、４１…第１半導体部分、４１ｎ…狭い部分、４１ｗ…広い部分、４２…第２半導体部分、４２ｎ…狭い部分、４２ｗ…広い部分、８１，８２…ゲート絶縁膜、８５…ゲート絶縁膜、１０１…第１領域、１０２…第２領域、１１０，１１１，１１２，１１３，１１４，１１５，１１６，１２０，１２１，１３０，１３１，１９０…半導体装置、４０１…第１列領域、４０２…第２列領域、ＣＰ…コンタクト部、Ｄ１…第１ゲート電極、Ｄ１０…ゲート電極、Ｄ２…第２ゲート電極、Ｄ２０…ゲート電極、Ｄ１１…第１電極部、Ｄ２１…第１部分、Ｄ２２…第２部分、Ｄ１２…ソース電極、Ｄ１３…ドレイン電極、Ｄ５，Ｄ６…トレンチ内電極、Ｔ１…第１トレンチ、Ｔ２…第２トレンチ

Claims (11)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第１制御電極と、
    前記第１制御電極の上に設けられた第１電極と、
    前記第１半導体領域の上に設けられ、前記第１制御電極と並ぶ第１部分と、前記第１部分の上に設けられ前記第１電極と並ぶ第２部分と、を有する第２制御電極と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域であって、前記第１半導体領域と前記第２半導体領域との境界の位置が前記第１電極の下端よりも上である第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第２部分との間に設けられた第１絶縁膜と、
    前記第２半導体領域と前記第１電極との間に設けられた第２絶縁膜と、
    前記第３半導体領域と前記第１電極とに導通する第２電極、
    前記第１半導体領域と導通する第３電極と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極と導通する第２導電形のコンタクト領域と、
    を備えた半導体装置。
  2. 前記第１制御電極と、前記第２制御電極の第１部分と、の間隔は、３００ｎｍ以下である請求項１記載の半導体装置。
  3. 前記第１半導体領域と前記第２半導体領域との境界の位置は、前記第１制御電極の上端よりも上である請求項１または２に記載の半導体装置。
  4. 前記コンタクト領域は、前記第２半導体領域と接する下領域と、前記第３半導体領域と接する上領域と、を有し、
    前記上領域の、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向の長さは、前記下領域の前記第２方向の長さよりも長い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１半導体領域と前記第３電極との間に設けられた第２導電形の第４半導体領域をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第４半導体領域は、前記第３電極と前記第１半導体領域とを結ぶ第１方向と直交する第２方向に、第１導電形の第１半導体部分と、第２導電形の第２半導体部分と、が並置された請求項５記載の半導体装置。
  7. 前記第１半導体部分は複数設けられ、
    前記第２半導体部分は複数設けられ、
    前記複数の第１半導体部分のそれぞれと、前記複数の第２半導体部分のそれぞれと、は、前記第２方向に交互に配置された請求項６記載の半導体装置。
  8. 前記第１半導体部分は、
    前記第２方向に第１の幅を有する部分と、
    前記第２方向に前記第１の幅よりも狭い第２の幅を有する部分と、を有する請求項６または７に記載の半導体装置。
  9. 前記第１半導体領域は、
    前記第１半導体部分と前記第２半導体領域との間に設けられた第１導電形の第１領域と、
    前記第２半導体部分と前記第２半導体領域との間に設けられた第２導電形の第２領域と、を有する請求項６記載の半導体装置。
  10. 前記第１半導体部分は複数設けられ、
    前記第２半導体部分は複数設けられ、
    前記複数の第１半導体部分のそれぞれと、前記複数の第２半導体部分のそれぞれと、は、前記第２方向に交互に配置され、
    前記第１領域は複数設けられ、
    前記第２領域は複数設けられ、
    前記複数の第１領域のそれぞれは、前記複数の第１半導体部分のそれぞれと、前記第２半導体領域との間に設けられ、
    前記複数の第２領域のそれぞれは、前記複数の第２半導体部分のそれぞれと、前記第２半導体領域との間に設けられた請求項９記載の半導体装置。
  11. 前記複数の第１半導体部分のそれぞれは、
    前記第２方向に第１の幅を有する部分と、
    前記第２方向に前記第１の幅よりも狭い第２の幅を有する部分と、を有する請求項１０記載の半導体装置。
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