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JP6402091B2 - 光結合装置 - Google Patents

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Description

本発明の実施形態は、光結合装置に関する。
光結合装置の一例であるフォトリレーは、テスター等の計測機器で信号切り替えスイッチとして用いられる場合がある。この場合、数多くのフォトリレーが用いられるので、フォトリレーの総実装面積が大きくなる。そこで、このような用途では、フォトリレーの小型化が要求されている。
また、上記信号切り替えスイッチとして用いられるフォトリレーには、例えば、高周波信号を計測対象物に入力するか否か切り替えるフォトリレーと、低周波のＤＣ信号を上記計測対象物に入力するか否か切り替えるフォトリレーとがある。これらのフォトリレーの出力端子同士は、外部配線で電気的に接続されている。そのため、高周波信号が、オン状態である一方のフォトリレーを介して計測対象物に入力されているとき、電流が、外部配線を通じてオフ状態である他方のフォトリレーに漏れ、この漏れ電流が、他方のフォトリレーの特性に悪影響を及ぼす可能性がある。
特開２００９−１２３８０４号公報
本発明の実施形態は、小型化が可能で、かつ漏れ電流を低減することが可能な光結合装置を提供することである。
本実施形態によれば、複数の発光素子と、
前記複数の発光素子にそれぞれ対向する複数の受光素子と、
前記複数の受光素子と電気的に接続されている複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタのドレイン同士が共通に接続されている端子と、
を備える光結合装置が提供される。
第１の実施形態に係る光結合装置の内部構成を示す平面図である。 第１の実施形態に係る光結合装置の回路図である。 フォトリレーを側面から透視した図である。 ３つのフォトリレーを単体でテスターに用いる場合の配線図である。 変形例１に係る光結合装置の内部構成を示す平面図である。 変形例２に係る光結合装置の内部構成を示す平面図である。 変形例２に係る光結合装置の回路図である。 第２の実施形態に係る光結合装置の内部構成を示す平面図である。 第２の実施形態に係る光結合装置の回路図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に係る光結合装置の内部構成を示す平面図である。図１では、本実施形態に係る光結合装置１が、半導体デバイスのテスターに適用されている。また、図２は、第１の実施形態に係る光結合装置１の回路図である。
図１および図２に示すように、本実施形態に係る光結合装置１は、フォトリレー１０〜３０と、基板４０と、端子５０〜５９と、を備える。
フォトリレー１０は、第１の発光素子を構成する発光素子１１と、第１の受光素子を構成する受光素子１２と、第１のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ１３、１４と、を備える。発光素子１１には、例えば、裏面発光型のＬＥＤ(Light Emitting Diode)を適用できる。図２に示すように、発光素子１１のアノードは端子５０に接続され、発光素子１１のカソードは端子５１に接続されている。
受光素子１２は、発光素子１１と対向するように基板４０の上に設置されている。本実施形態では、受光素子１２の上面に、発光素子１１が、透明接着剤で固定されている。また、図２に示すように、受光素子１２は、複数のフォトダイオード１２ａと、制御回路１２ｂを有する。複数のフォトダイオード１２ａは、発光素子１１から放出された光を受光する。制御回路１２ｂは、複数のフォトダイオード１２ａの受光状態に基づいて、Ｎ型ＭＯＳトランジスタ１３、１４を制御する。
図２に示すように、Ｎ型ＭＯＳトランジスタ１３、１４のゲートは、制御回路１２ｂに接続されている。Ｎ型ＭＯＳトランジスタ１３のドレインは、端子５３に接続され、Ｎ型ＭＯＳトランジスタ１４のドレインは端子５２に接続されている。Ｎ型ＭＯＳトランジスタ１３のソースとＮ型ＭＯＳトランジスタ１４のソースとは、互いに接続されている。Ｎ型ＭＯＳトランジスタ１３にはボディダイオード１５が内蔵され、Ｎ型ＭＯＳトランジスタ１４にはボディダイオード１６が内蔵されている。
図３は、フォトリレー１０を側面から透視した図である。図３に示すように、発光素子１１と、受光素子１２と、Ｎ型ＭＯＳトランジスタ１３、１４は、樹脂１７で覆われている。また、基板４０には、ビア４１と、ビア４２と、導線４３が設けられている。ビア４１は、Ｎ型ＭＯＳトランジスタ１３、１４の設置領域の直下を貫通している。ビア４２は、端子５２の設置領域の直下を貫通している。導線４３は、ビア４１とビア４２を電気的に接続している。
Ｎ型ＭＯＳトランジスタ１３、１４のドレインは、ビア４１、４２および導体４３を介して端子５２、５３にそれぞれ接続されている。そのため、Ｎ型ＭＯＳトランジスタ１３、１４において、ドレインは、基板４０側の面（チップの裏面）に設けられ、ゲートおよびソースは、この面とは反対側の面（チップの表面）に設けられている。つまり、Ｎ型ＭＯＳトランジスタ１３、１４は、いわゆる縦型構造のＮ型ＭＯＳＦＥＴである。
図１および図２に再び戻って、フォトリレー２０について説明する。図１に示すように、フォトリレー２０は、基板４０上において、フォトリレー１０の隣に配置されている。また、図２に示すように、フォトリレー２０は、第２の発光素子を構成する発光素子２１と、第２の受光素子を構成する受光素子２２と、第２のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ２３、２４と、を備える。さらに、受光素子２２は、複数のフォトダイオード２２ａと、制御回路２２ｂを有する。
発光素子２１は、上述した発光素子１１と同様の構成であり、受光素子２２は、上述した受光素子１２と同様の構成であるので、これらの素子の説明は省略する。
図２に示すように、Ｎ型ＭＯＳトランジスタ２３、２４のゲートは、制御回路２２ｂに接続されている。Ｎ型ＭＯＳトランジスタ２３のドレインは端子５６に接続されている。一方、Ｎ型ＭＯＳトランジスタ２４のドレインは、Ｎ型ＭＯＳトランジスタ１３（第１のＭＯＳトランジスタ）のドレインとともに端子５３に共通に接続されている。Ｎ型ＭＯＳトランジスタ２３のソースとＮ型ＭＯＳトランジスタ２４のソースとは、互いに接続されている。Ｎ型ＭＯＳトランジスタ２３にはボディダイオード２５が内蔵され、Ｎ型ＭＯＳトランジスタ２４にはボディダイオード２６が内蔵されている。
図１に示すように、本実施形態では、Ｎ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４は、１つのチップに設けられている。また、Ｎ型ＭＯＳトランジスタ２３のドレインは、導線６１によって端子５６に接続され、Ｎ型ＭＯＳトランジスタ２４のドレインは、導線６２によって端子５３に接続されている。そのため、Ｎ型ＭＯＳトランジスタ２３、２４は、ゲート、ドレイン、およびソースがともにチップの表面に設けられている、いわゆる横型構造のＮ型ＭＯＳＦＥＴである。
続いて、フォトリレー３０を説明する。図１に示すように、フォトリレー３０は、基板４０上において、フォトリレー２０に対して、フォトリレー１０とは反対側の隣に配置されている。また、図２に示すように、フォトリレー２０は、第３の発光素子を構成する発光素子３１と、第３の受光素子を構成する受光素子３２と、第３のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ３３、３４と、を備える。さらに、受光素子３２は、複数のフォトダイオード３２ａと、制御回路３２ｂを有する。
発光素子３１は上述した発光素子１１と同様の構成であり、受光素子３２は、上述した受光素子１２と同様の構成なので、これらの素子の説明は省略する。
図２に示すように、Ｎ型ＭＯＳトランジスタ３３、２４のゲートは、制御回路３２ｂに接続されている。Ｎ型ＭＯＳトランジスタ３３のドレインは端子５９に接続されている。一方、Ｎ型ＭＯＳトランジスタ３４のドレインは、Ｎ型ＭＯＳトランジスタ１３（第１のＭＯＳトランジスタ）のドレインと、Ｎ型ＭＯＳトランジスタ２４（第２のＭＯＳトランジスタ）のドレインとともに端子５３に共通に接続されている。Ｎ型ＭＯＳトランジスタ２３のソースとＮ型ＭＯＳトランジスタ２４のソースとは、互いに接続されている。Ｎ型ＭＯＳトランジスタ３３にはボディダイオード３５が内蔵され、Ｎ型ＭＯＳトランジスタ３４にはボディダイオード３６が内蔵されている。
図１に示すように、本実施形態では、Ｎ型ＭＯＳトランジスタ３３とＮ型ＭＯＳトランジスタ３４も、Ｎ型ＭＯＳトランジスタ２３、２４と同様に、１つのチップに設けられている。また、Ｎ型ＭＯＳトランジスタ３３のドレインは、導線６３によって端子５９に接続され、Ｎ型ＭＯＳトランジスタ３４のドレインは、導線６４によって端子５３に接続されている。つまり、Ｎ型ＭＯＳトランジスタ３３、３４も、Ｎ型ＭＯＳトランジスタ２３、２４と同様に、横型構造のＮ型ＭＯＳＦＥＴである。
端子５０、５１、５４、５５、５７、および５８は、基板４０の端部に沿って設けられている。これらの端子は、各発光素子１１、２１、３１に電流を入力する入力端子に該当する。
端子５２、５３、５６、および５９は、フォトリレー１０〜３０を挟んで、入力端子とは反対側の端部に沿って設けられている。これらの端子は、上述した各受光素子１２、２２、３２で光電変換された電気信号を外部へ出力する出力端子に該当する。特に、端子５６は、複数のＭＯＳトランジスタのドレイン同士が共通に接続されている共通端子にも該当する。
図１に示すように、本実施形態に係る光結合装置１がテスターに用いられる場合、端子５２は、抵抗Ｒを介してパルス源７１に接続される。また、端子５３は、検査対象デバイスであるＤＵＴ（Device Under Test）７２に接続される。さらに、端子５６は、ＤＣ測定ユニット７３のセンス７４に接続され、端子５９は、フォース７５に接続される。
ＤＵＴ７２が、パルス源７１から出力される高周波信号で検査される場合には、外部電流が、端子５０と端子５１との間に供給される。これにより、発光素子１１が発光して、Ｎ型ＭＯＳトランジスタ１３、１４がオン状態となる。その結果、パルス源７１の高周波信号は、端子５２に入力し、Ｎ型ＭＯＳトランジスタ１３、１４を通って端子５３から出力する。この高周波信号によって、ＤＵＴ７２は検査される。
このとき、端子５４と端子５５の間には外部電流が供給されない。そのため、発光素子２１は発光せず、Ｎ型ＭＯＳトランジスタ２３、２４はオフ状態となる。同様に、端子５７と端子５８との間にも外部電流が供給されないので、発光素子３１も発光せず、Ｎ型ＭＯＳトランジスタ３３、３４もオフ状態となる。
また、ＤＵＴ７２が、フォース７５から出力されるＤＣ信号で検査される場合には、外部電流が、端子５０と端子５１との間に供給されないので、発光素子１１は発光せず、Ｎ型ＭＯＳトランジスタ１３、１４はオフ状態となる。一方、端子５４と端子５５の間には外部電流が供給されるので、発光素子２１が発光して、Ｎ型ＭＯＳトランジスタ２３、２４はオン状態となる。同時に、端子５７と端子５８との間にも外部電流が供給されるので、発光素子３１も発光して、Ｎ型ＭＯＳトランジスタ３３、３４もオン状態となる。
その結果、フォース７５のＤＣ信号は、端子５９に入力し、Ｎ型ＭＯＳトランジスタ３３、３４を通って端子５３から出力する。このＤＣ信号によって、ＤＵＴ７２は検査される。また、当該検査によってＤＵＴ７２から出力された電流は、端子５３に入力し、Ｎ型ＭＯＳトランジスタ２３、２４を通って端子５６から出力する。この出力電流が、センス７４で検出される。
図４は、３つのフォトリレーを単体でテスターに用いる場合の配線図である。図４では、フォトリレー１００と、フォトリレー２００と、フォトリレー３００が、ＤＵＴ７２のテスターとして用いられる。図４において、上述したフォトリレー１０〜３０と同様の構成については同じ符号を付し、説明は省略する。
図４を参照すると、３つのフォトリレー１００〜３００が単体で用いられる場合には、フォトリレー間に無駄なスペースが生じるので、実装面積が大きくなる。そこで、各フォトリレーを個別に小型化しようとすると、フォトリレー２００では端子５３ｂと端子５６の間隔が狭まり、フォトリレー３００では端子５３ｃと端子５９の間隔が狭まる。その結果、ＤＵＴ７２が、パルス源７１から出力された高周波信号で検査されているとき、フォトリレー２００およびフォトリレー３００には、容量結合によって高周波成分の漏れ電流が流れやすくなる。
一方、本実施形態によれば、図１に示すように、３つのフォトリレー１０〜３０が一体化され、ＤＵＴ７２に接続される端子５３が共通化されている。これにより、フォトリレー間における無駄なスペースが解消されるので、小型化することが可能となる。さらに、端子５３を共通化することにより、端子５３と端子５６の間隔、または端子５３と端子５９の間隔を広げる余地が生じる。これにより、端子間の容量結合が起こりにくくなるので、高周波成分の漏れ電流を低減することが可能となる。
（変形例１）
図５は、第１の実施形態の変形例１に係る光結合装置の内部構成を示す平面図である。図５では、上述した第１の実施形態と同様の構成要素については、同じ符号を付し、詳細な説明は省略する。
図５に示すように、本変形例に係る光結合装置１ａでは、第２のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ２３、２４と、第３のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ３３、３４が、１つのチップに設けられている。
本変形例によれば、導線６４が、導線６１と交差することなくＭＯＳトランジスタ３４のドレインと端子５３とを接続することが可能となる。換言すると、導線６４を導線６２の近くに配置することが可能となる。そのため、第１の実施形態に比べて端子５３の面積を低減できるので、端子５３と端子５６の間隔、および端子５３と端子５９の間隔をさらに広げられる。これにより、端子間の容量結合がさらに起こりにくくなるので、高周波成分の漏れ電流をさらに低減することが可能となる。
（変形例２）
図６は、第１の実施形態の変形例２に係る光結合装置の内部構成を示す平面図である。また、図７は、変形例２に係る光結合装置の回路図である。図６および図７において、上述した第１の実施形態と同様の構成要素については、同じ符号を付し、詳細な説明は省略する。
図６に示すように、本変形例に係る光結合装置１ｂでは、変形例１と同様に、第２のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ２３、２４と、第３のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ３３、３４が、１つのチップに設けられている。
本変形例に係る光結合装置１ｂが、上述したＤＵＴ７２のテスターに用いられる場合、Ｎ型ＭＯＳトランジスタ２３、２４は、Ｎ型ＭＯＳトランジスタ３３、３４と同時にオンおよびオフする。
そこで、本変形例に係る光結合装置１ｂでは、図７に示すように、Ｎ型ＭＯＳトランジスタ２３、２４と、Ｎ型ＭＯＳトランジスタ３３、３４が、受光素子２２に共通に接続されている。つまり、本変形例に係る光結合装置１ｂでは、発光素子３１が発光素子２１に共通化され、受光素子３２が受光素子２２に共通化されている。
本変形例によれば、発光素子３１および受光素子３２の設置スペースが不要になるので、さらに装置を小型化することが可能となる。
（第２の実施形態）
図８は、第２の実施形態に係る光結合装置の内部構成を示す平面図である。また、図９は、第２の実施形態に係る光結合装置の回路図である。図８とおよび図９では、上述した第１の実施形態と同様の構成要素については、同じ符号を付し、詳細な説明は省略する。
上述した第１の実施形態に係る光結合装置１は、３つのフォトリレー１０〜３０を一体化した構成を有するのに対し、本実施形態に係る光結合装置２は、２つのフォトリレー１０、２０を一体化した構成を有する。
本実施形態に係る光結合装置２をＤＵＴ７２のテスターに用いる場合、第１の実施形態と同様に、端子５２は、抵抗Ｒを介してパルス源７１に接続され、端子５３は、ＤＵＴ７２に接続される。一方、端子５６は、ＤＣ測定ユニット７３のセンス７４に接続されてもよいし、フォース７５に接続されてもよい。つまり、本実施形態では、ＤＵＴ７２を検査する場合、光結合装置２と、図４に示すフォトリレー２００またはフォトリレー３００とが用いられる。
上記のような仕様であっても、フォトリレー１０とフォトリレー２０との間における無駄なスペースは、少なくとも解消される。そのため、本実施形態によれば、図４に示すように３つのフォトリレー１００〜３００を単体で用いる仕様に比べて、小型化することが可能となる。
さらに、本実施形態によれば、第１のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ１３のドレインと、第２のＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ２４のドレインが、端子５３に共通に接続されている。そのため、端子５３と端子５６の間隔を広げることによって、端子間の容量結合を起こりにくくすることができる。その結果、高周波成分の漏れ電流を低減することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，１ａ，１ｂ，２ 光結合装置、１１，２１，３１ 発光素子（第１〜第３の発光素子）、１２，２２，３２ 受光素子（第１〜第３の受光素子）、１３，１４ Ｎ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２３，２４ Ｎ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、３３，３４ Ｎ型ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、５０〜５９ 端子

Claims (1)

  1. 複数の発光素子と、
    前記複数の発光素子にそれぞれ対向する複数の受光素子と、
    前記複数の受光素子と電気的に接続されている複数のＭＯＳトランジスタと、
    前記複数のＭＯＳトランジスタのドレイン同士が共通に接続されている端子と、
    を備え、
    前記複数の発光素子が、第１の発光素子と、前記第１の発光素子の隣に配置されている第２の発光素子と、を備え、
    前記複数の受光素子が、前記第１の発光素子に対向する第１の受光素子と、前記第２の発光素子に対向する第２の受光素子と、を備え、
    前記複数のＭＯＳトランジスタが、前記第１の受光素子と電気的に接続されている第１のＭＯＳトランジスタと、前記第２の受光素子に電気的に接続されている第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタとともに１つのチップに設けられ、前記第２の受光素子に電気的に接続されている第３のＭＯＳトランジスタと、を備える、光結合装置。
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