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JP2015177056A - フォトリレー - Google Patents

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JP2015177056A
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直也 鷹居
Naoya Takai
直也 鷹居
真美 山本
Masami Yamamoto
真美 山本
野口　吉雄
Yoshio Noguchi
吉雄 野口
英児 中島
Hideji Nakajima
英児 中島
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Original Assignee
Toshiba Corp
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Abstract

【課題】ＭＯＳＦＥＴと外部回路基板との間の寄生容量による伝送損失が低減可能なフォトリレーを提供する。
【解決手段】フォトリレーは、絶縁基板１０と、入力端子２１、２２と、出力端子３１、３２と、ダイパッド部４１と、受光素子５０と、発光素子６０と、ＭＯＳＦＥＴ７０と、第１封止樹脂層と、を有する。絶縁基板１０は、第１の面と、第２の面と、を有する。入力端子は、第１導電領域を含む。出力端子は、第１導電領域を含む。受光素子５０は、ダイパッド４１に接着される。発光素子６０は、受光素子５０の上面に接着され、入力端子の第１導電領域に接続される。ＭＯＳＦＥＴ７０は、出力端子の第１導電領域に接続される。引き出し電極は、入力端子に含まれるか、または出力端子に含まれる。絶縁基板１０の側面のうち、取り付け面とされる側面には、入力端子に含まれる取り付け導電領域および出力端子に含まれる取り付け導電領域が設けられる。
【選択図】図７

Description

本発明の実施形態は、フォトリレーに関する。
光結合型絶縁回路を含むフォトリレーは、発光素子を用いて入力電気信号を光信号に変換し、受光素子で受光したのち電気信号を出力することができる。このため、光結合装置は、入出力間が絶縁された状態で電気信号を伝送することができる。
半導体集積回路などを検査する半導体テスタには、交流負荷用のフォトリレーが多数使用される。さらに、高速ＤＲＡＭなどを測定する場合、１ＧＨｚ以上の高周波信号を切り替えることが要求される。
フォトリレーは、入力電気信号のオン／オフに対応して、ＭＯＳＦＥＴを用いた信号切り替え可能な出力回路を有する。このため、半導体テスタの実装基板に実装した場合、高い高周波特性を維持可能な構造であることが要求される。
特開平１１−２６８０５号公報
ＭＯＳＦＥＴと外部回路基板との間の寄生容量による伝送損失が低減可能なフォトリレーを提供する。
実施形態のフォトリレーは、絶縁基板と、入力端子と、出力端子と、ダイパッド部と、受光素子と、発光素子と、ＭＯＳＦＥＴと、第１封止樹脂層と、を有する。フォトリレーは、外部回路基板に対して、側面の側を取り付け面とする。前記絶縁基板は、第１の面と、前記第１の面とは反対の側の第２の面と、を有する。前記入力端子は、前記第１の面に第１導電領域を含む。前記出力端子は、前記第１の面に第１導電領域を含む。前記ダイパッド部は、前記入力端子と前記出力端子との間の前記第１の面に設けられる。前記受光素子は、前記ダイパッド部に接着される。前記発光素子は、前記受光素子の上面に接着され、前記入力端子の前記第１導電領域に接続される。前記ＭＯＳＦＥＴは、前記出力端子の前記第１導電領域に接続される。前記第１封止樹脂層は、前記受光素子と、前記発光素子と、前記ＭＯＳＦＥＴと、前記第１の面と、を覆う。引き出し電極は、前記入力端子に含まれるか、または前記出力端子に含まれる。前記絶縁基板の側面のうち、前記取り付け面とされる側面には、前記入力端子に含まれる取り付け導電領域および前記出力端子に含まれる取り付け導電領域が設けられる。
図１（ａ）は第１の実施形態のフォトリレーの模式斜視図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、図１（ｃ）は封止前の模式斜視図、である。 実装部材の模式斜視図である。 第１の実施形態にかかるフォトリレーの構成図である。 フォトリレーの周波数に対する伝送損失依存性を表すグラフ図である。 図５（ａ）は伝送損失の測定回路図の一例、図５（ｂ）は外部回路基板に取り付けた状態の模式断面図、を表す。 図６（ａ）は第１の実施形態の変形例にかかるフォトリレーの部分模式平面図、図６（ｂ）はその周波数に対する伝送損失依存性を表すグラフ図である。 図７（ａ）は第２の実施形態にかかるフォトリレーの模式平面図、図７（ｂ）はその模式側面図、である。 図８（ａ）は第２の実施形態にかかるフォトリレーを外部回路基板に取りつけた模式側面図、図８（ｂ）はその模式背面図、である。 第３の実施形態にかかるフォトリレーを外部回路基板に取り付けた模式断面図である。 第４の実施形態にかかるフォトリレーを外部回路基板に取り付けた模式断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態のフォトリレーの模式斜視図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、図１（ｃ）は封止前の模式斜視図、である。
フォトリレー１００は、実装部材５と、実装部材５の出力端子３０（３１、３２）に接着されたＭＯＳＦＥＴ７０と、ダイパッド部４１に接着され、受光面を上面に有する受光素子５０と、受光面に光を照射する発光素子６０と、透光性と絶縁性を有し、受光素子５０の上面に発光素子６０を接着する接着層５２と、封止樹脂層９０と、を有する。発光素子６０は、たとえば、ＬＥＤ（Light Emitting Diode）などとすることができる。また、受光素子５０は、フォトダイオード、フォトトランジスタ、受光ＩＣなどとすることができる。
本図において、ＭＯＳＦＥＴ７０は、ソース・コモン接続された２つの素子を含むものとする。但し、本発明はこれに限定されず、１つのＭＯＳＦＥＴでもよい。それぞれのＭＯＳＦＥＴ７０のチップ裏面をドレインとすると、出力端子３１、３２は、それぞれのＭＯＳＦＥＴのドレインと接続される。
封止樹脂層９０は、受光素子５０と、発光素子６０と、絶縁基板１０の第１の面１０ａと、を覆い内部を保護する。
図２（ａ）は実装部材の模式斜視図である。
実装部材５は、絶縁基板１０と、入力端子２０（２１、２２）と、出力端子３０と、入力端子２０と出力端子３０との間の第１の面１０ａの領域に設けられたダイパッド部４１と、を有する。
絶縁基板１０は、矩形状の第１の面１０ａと、第１の面１０ａとは反対の側の第２の面１０ｂと、第１の側面１０ｃと、第１の側面１０ｃに対向する第２の側面１０ｄと、第３の側面１０ｅと、第３の側面１０ｅに対向する第４の側面１０ｆと、を有する。また、第１の面１０ａから第２の面１０ｂに通じる貫通孔１０ｇをさらに設けることができる。絶縁基板１０は、ガラスファイバーなどからなり、０．３ｍｍ以上の厚さＴ１とすることができる。
また、絶縁基板１０の第１の側面１０ｃと第２の側面１０ｄとには、切り欠き部１０ｈを設けることができる。切り欠き部１０ｈの内壁には取り付け導電領域を設けることができる。
入力端子２０は、たとえば、２つの端子２１、２２を有する。それぞれの端子２１、２２は、第１の側面１０ｃに設けられた第１導電領域２１ｍ（図示せず）、２２ｍ（図示せず）を介して、第１の面１０ａに設けられた第１導電領域２１ａ、２２ａと、第２の面１０ｂに設けられた第２導電領域２１ｂ、２２ｂ（図示せず）と、がそれぞれ接続される。第１の側面１０ｃの取り付け導電領域と、外部回路基板などの配線部と、を半田フィレットなどで接着すると、半田材の接合状態の確認が容易である。
同様に、出力端子３０は、たとえば、２つの端子３１、３２を有する。それぞれの端子３１、３２は、切り欠き部１０ｈに設けられた取り付け導電領域３１ｍ、３２ｍを介して、第１の面１０ａに設けられた第１導電領域３１ａ，３２ａと、第２の面１０ｂに設けられた第２導電領域３１ｂ、３２ｂと、が接続される。
図１（ａ）に表すように、絶縁基板１０に貫通孔１０ｇを設けると、出力端子３０の第１導電領域３１ａ、３２ａは、貫通孔１０ｇの内部に充填された導電性ペースト層または側壁導電領域などにより、第３導電領域３１ｃ、３２ｃと接続することができる。出力端子３０は、入力端子２０とは絶縁される。
入力端子２０、出力端子３０、およびダイパッド部４１は、絶縁基板１０の表面に設けられたＣｕ箔、およびその上に積層されたＮｉ、Ａｕなどのメッキ層などからなるものすることができる。また、上方からみて、入力端子２０と、出力端子３０と、ダイパッド部４１は、絶縁基板１０において互いに離間し、絶縁される。
また、図１（ｃ）に表すように、絶縁基板１０の側面１０ｃ、１０ｄにおいて、切り欠き部１０ｈを設けてその内壁に、メッキ法などを用いて第２導電領域（３１ｍ、３２ｍなど）を設けることができる。
図３は、第１の実施形態にかかるフォトリレーの構成図である。
受光素子５０は、制御回路５０ａをさらに有することができる。制御回路５０ａは、フォトダイオードアレイ５０ｂの第１の電極と、第２の電極と、にそれぞれ接続されている。このような構成とすると、ソース・コモン接続されたＭＯＳＦＥＴ７０のそれぞれのゲートに電圧を供給できる。また、制御回路５０ａは抵抗などを含み、ＭＯＳＦＥＴ７０がオンからオフに転じる場合に放電させて立ち下がり時間を短縮することができる。
ＭＯＳＦＥＴ７０は、たとえば、ｎチャネルエンハンスメント型とすることができる。図３において、ＭＯＳＦＥＴ７０のゲートＧは、フォトダイオード５０ｂのアノードと接続される。またそれぞれのソースＳは、フォトダイオード５０ｂのカソードと接続され、それぞれのドレインＤは、出力端子と接続される。
光信号がオンのとき、ＭＯＳＦＥＴ７０はともにオンとなり出力端子３０を介して、電源や負荷を含む外部回路と接続される。他方、光信号がオフのとき、ＭＯＳＦＥＴ７０はともにオフとなり、外部回路とは遮断される。ソース・コモン接続とすると、リニアー出力が可能となり、高周波信号の切り替えが容易となる。
図４は、フォトリレーの周波数に対する伝送損失依存性を表すグラフ図である。
縦軸は伝送損失（ｄＢ）、横軸は周波数（Ｈｚ）である。絶縁基板の厚さＴ１が０．１５ｍｍ（比誘電率：４．９）は、比較例とする。比較例において、伝送損失が１０ＭＨｚよりも３ｄＢ増加する周波数は、略５ＧＨｚとなり、伝送損失が大きかった。
これに対して、絶縁基板の厚さＴ１が０．３ｍｍ（比誘電率：３．４）である本実施形態では、伝送損失が３ｄＢ増大する周波数は略１３ＧＨｚと改善された。さらに、絶縁基板の厚さＴ１が０．６ｍｍ（比誘電率：３．４）である本実施形態では、伝送損失が３ｄＢ増大する周波数が略４２ＧＨｚであった。すなわち、絶縁基板１０の厚さＴ１を０．３ｍｍ以上かつ比誘電率を３．４以下とすると５ＧＨｚよりも高い周波数における伝送損失を３ｄＢ以下に低減できる。このため、高速ＤＲＡＭを含む半導体装置などの特性を精度よく測定することが容易となる。
図５（ａ）は伝送損失の測定回路の一例、図５（ｂ）は外部回路基板に取り付けた状態の模式断面図、を表す。
たとえば、入力電気信号によりＬＥＤなどの発光素子をオンすると、ＭＯＳＦＥＴがオンし高周波信号源１０１から高周波信号が負荷１２０に流れる。もし、ＭＯＳＦＥＴが縦型であると、チップの裏面側はドレイン電極とできる。このため、近接したＭＯＳＦＥＴと外部回路基板１０６の接地電極１０４との間には寄生（浮遊）容量Ｃｓｔを生じている。周波数が高くなるとともに、寄生容量Ｃｓｔに漏れる高周波信号成分が増大するので伝送損失が増大する。
フォトリレーの出力端子３１、３２の間をリレーの端子に相当する。その伝送損失はリレーの導通時の挿入損失を意味する。たとえば、入力電力をＰ１、出力電力をＰ２とすると、伝送損失は次式で表される。

伝送損失（ｄＢ）＝−１０log（Ｐ２／Ｐ１）
なお、高周波信号をフォトリレーの出力端子３１、３２まで伝送するには、たとえば、外部回路基板１０６の配線部１０２をマイクロストリップラインなどとすることができる。この場合、接地電極１０４は外部回路基板（テスター装置などに組み込まれる）１０６の裏面側であることが多い。また、コプレーナ線路を用いると、表面側にも接地電極が設けられる。いずれの場合でも、ＭＯＳＦＥＴと外部回路基板１０６との間には寄生容量Ｃｓｔを生じる。
図６（ａ）は第１の実施形態の変形例にかかるフォトリレーの部分模式平面図、図（ｂ）はその周波数に対する伝送損失依存性を表すグラフ図である。
２つのＭＯＳＦＥＴ７０はソース・コモン接続されており、オンの場合、高周波信号が負荷に供給される。たとえば、図６(ａ）に表すように、２つのソース電極Ｓ間を接続するボンディングワイヤの数を２本に増やすとソースインダクタンスを低減できる。また、２本のボンディングワイヤを非平行にすると、ソースインダクタンスをより低減できる。さらに、ＭＯＳＦＥＴ７０の側のボンディングワイヤの直径を、発光素子６０の側のボンディングワイヤの直径よりも大きくすると、ワイヤインダクタンスを低減できる。この結果、伝送損失を低減できる。
たとえば、図３に表す構成図において、オンとなるＭＯＳＦＥＴ７０の接地インダクタンスが低減され、その利得が改善される。このため、図６（ｂ）に表すように伝送損失が低減される。
図７（ａ）は第２の実施形態にかかるフォトリレーの模式平面図、図７（ｂ）はその模式側面図、である。
本図のように、入力端子２１、２２と、出力端子３１、３２とを同一の側面の側に配置して、フォトリレー１００の側面側を外部回路基板に接着すると、外部回路基板の接地電極とＭＯＳＦＥＴとの間の寄生容量を低減できる。
フォトリレー１００は、絶縁基板１０と、入力端子２１、２２と、出力端子３１、３２と、ダイパッド部４１と、受光素子５０と、発光素子６０と、ＭＯＳＦＥＴ７０と、封止樹脂層９０と、を有する、絶縁基板１０は、第１の面１０ａと、第２の面１０ｂと、を有する。入力端子２１、２２は、第１の面１０ａに第１導電領域２１ａ、２２ａを有する。出力端子３１、３２は、第１の面１０ａに第１導電領域３１ａ、３２ａを有する。ダイパッド部４１は、入力端子２１、２２と出力端子３１、３２との間の第１の面１０ａに設けられる。
受光素子５０は、ダイパッド部４１に接着される。発光素子６０は、受光素子５０の上面に接着され、入力端子２１、２２の第１導電領域２１ａ、２２ａに接続される。ＭＯＳＦＥＴ７０は、出力端子３１、３２の第１導電領域３１ａ、３２ａに接続される。封止樹脂層９０は、受光素子５０と、発光素子６０と、ＭＯＳＦＥＴ７０と、第１の面１０ａと、を覆う。
引き出し導電領域は、入力端子２１、２２に含まれるか、または出力端子３１、３２に含まれる。本図において、引き出し導電領域１１４は、出力端子３１、３２の側に設けられている。
絶縁基板１０の側面のうち、取り付け面とされる絶縁基板１０の第１の側面１０ｃには、入力端子２１、２２の取り付け導電領域２１ｍ、２２ｍおよび出力端子３１、３２の取り付け導電領域３１ｍ、３２ｍが設けられる。
図８（ａ）は第２の実施形態にかかるフォトリレーを外部回路基板に取りつけた模式側面図、図８（ｂ）は模式背面図、である。
第１の側面１０ｃの側には取り付け導電領域がそれぞれ設けられる。第１の側面１０ｃと、外部回路基板１０６の表面に設けられた配線部（図示せず）と、が平行になるように、半田材１１０（または導電性接着材）により接合できる。さらに、絶縁基板１０の第２の面１０ｂにも第２導電領域（図示せず）を設け、半田材（または導電性接着剤）１１０で接合すると、接合強度をさらに高めることができる。
このようにすると、電気的接続が容易となり、かつ外部回路基板１０６に対して、ＭＯＳＦＥＴ７０の裏面を垂直にすることができる。封止樹脂層９０は、外部回路基板１０６に対してフォトリレーをより安定して固定することができる。ＭＯＳＦＥＴ７０の裏面と外部回路基板１０６の接地電極１０４の距離と、は第１の実施形態における距離（絶縁基板１０の厚さＴ１）よりも大きくできるので、寄生容量Ｃｓｔをさらに低減できる。
また、第１の側面１０ｃに、切り欠き部を設けその内壁に取り付け導電領域２１ｍ、２２ｍ、３１ｍ、３２ｍを設けてもよい。
図９は、第３の実施形態にかかるフォトリレーを外部回路基板に取りつけた模式断面図である。
出力端子３０の引き出し導電領域１１４を、封止樹脂層９０の表面または内部を通って入力端子２０の取り付け導電領域が設けられた第１の側面１０ｃの側まで延在させる。第１の側面１０ｃの側の封止樹脂層９０の側面が設けれるので、安定した状態で外部回路基板１０６に取り付けることができる。
図１０は、第４の実施形態にかかるフォトリレーを外部回路基板に取りつけた模式断面図である。
フォトリレー１００の絶縁基板１０の第２の面１０ｂの側に入力端子２１、２２の引き出し導電領域１１４を入力端子２１、２２の側の近傍まで延在させる。さらにその上に第２の封止樹脂層９１を設けると、外部回路基板１０６にさらに確実に取り付けることができる。
第１〜第４の実施形態にかかるフォトリレー１００は、伝送損失が低減できる。このため、ＤＲＡＭを含む半導体装置の高周波特性を精度よくかつ高速で測定できる。また、これらのフォトリレーは、小型化・薄型化が容易であり、量産性に富む。かつ、封止樹脂層９０と、実装部材５、との密着性が高められ、耐湿性が改善できる。このため、高温・高湿環境でも信頼性を高く保つことができる。
これらのフォトリレーは、ＩＣなどを検査する半導体テスタを含む産業用機器などに広く用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 絶縁基板、１０ａ 第１の面、１０ｂ 第２の面、１０ｃ 第１の側面、１０ｄ 第２の側面、２０、２１、２２ 入力端子 ２１ａ、２２ａ 第１導電領域、２２ｂ、２２ｂ 第２導電領域、２１ｍ、２２ｍ 取り付け導電領域、３０、３１、３２ 出力端子、３１ａ、３２ａ 第１導電領域、３１ｍ、３２ｍ 取り付け導電領域、４１ ダイパッド部、５０ 受光素子、６０ 発光素子、７０ ＭＯＳＦＥＴ、９０ （第１）封止樹脂層、９１ 第２封止樹脂層、１００ フォトリレー、１１４ 引き出し導電領域、１０６ 外部回路基板

Claims (7)

  1. 外部回路基板に対して、側面の側を取り付け面とするフォトリレーであって、
    第１の面と、前記第１の面とは反対の側の第２の面と、を有する絶縁基板と、
    前記第１の面に第１導電領域を含む入力端子と、
    前記第１の面に第１導電領域を含む出力端子と、
    前記入力端子と前記出力端子との間の前記第１の面に設けられたダイパッド部と、
    前記ダイパッド部に接着された受光素子と、
    前記受光素子の上面に接着され、前記入力端子の前記第１導電領域に接続された発光素子と、
    前記出力端子の前記第１導電領域に接続されたＭＯＳＦＥＴと、
    前記受光素子と、前記発光素子と、前記ＭＯＳＦＥＴと、前記第１の面と、を覆う第１封止樹脂層と、
    を備え、
    引き出し電極は、前記入力端子に含まれるか、または前記出力端子に含まれ、
    前記絶縁基板の側面のうち、前記取り付け面とされる側面には、前記入力端子に含まれる取り付け導電領域および前記出力端子に含まれる取り付け導電領域が設けられたフォトリレー。
  2. 前記入力端子は、前記第２の面に第２導電領域を含み、
    前記出力端子は、前記第２の面に第２導電領域を含む請求項１記載のフォトリレー。
  3. 前記取り付け面とされる前記絶縁基板の前記側面には切り欠き部が設けられ、
    前記入力端子の前記取り付け導電領域および前記出力端子の前記取り付け導電領域は、前記切り欠き部の内壁にそれぞれ設けられた請求項１または２に記載のフォトリレー。
  4. 前記入力端子の前記引き出し導電領域は、前記第１封止樹脂層の表面または内部に設けられた請求項１〜３のいずれか１つに記載のフォトリレー。
  5. 前記出力端子の前記引き出し導電領域は、前記第１封止樹脂層の表面または内部に設けられた請求項１〜３のいずれか１つに記載のフォトリレー。
  6. 前記第２の面の側に設けられた第２封止樹脂層をさらに備え、
    前記引き出し導電領域は、前記第２の面に設けられ、
    前記第２樹脂層は、前記第２の面と、前記引き出し電極と、を覆う請求項１〜３のいずれか１つに記載のフォトリレー。
  7. 第１の面と、第１の側面と、前記第１の側面とは反対の側の第２の側面と、を有し、０．３ｍｍ以上の厚さと３．４以下の比誘電率を有する絶縁基板と、
    前記第１の面に第１導電領域を含み、前記第１の側面の側に設けられた入力端子と、
    前記第１の面に設けられたダイパッド部と、
    前記第１の面において、前記入力端子とは反対の側となる前記ダイパッド部の側に第１導電領域を含み、前記第２の側面の側に設けられた前記出力端子と、
    前記ダイパッド部に接着された受光素子と、
    前記受光素子の上面に接着され、前記入力端子の前記第１導電領域に接続された発光素子と、
    前記出力端子の前記第１導電領域に接続されたＭＯＳＦＥＴと、
    前記受光素子と、前記発光素子と、前記ＭＯＳＦＥＴと、前記第１の面と、を覆う封止樹脂層と、
    を備えたフォトリレー。
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