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JP7273701B2 - フォトリレー - Google Patents

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JP7273701B2
JP7273701B2 JP2019219567A JP2019219567A JP7273701B2 JP 7273701 B2 JP7273701 B2 JP 7273701B2 JP 2019219567 A JP2019219567 A JP 2019219567A JP 2019219567 A JP2019219567 A JP 2019219567A JP 7273701 B2 JP7273701 B2 JP 7273701B2
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JP
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photorelay
polyimide substrate
mosfet
light
less
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English (en)
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達郎 刀禰館
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Description

本発明の実施形態は、フォトリレーに関する。
光結合型絶縁回路を含むフォトリレーは、発光素子を用いて入力電気信号を光信号に変換し、受光素子で受光したのち電気信号を出力することができる。このため、フォトリレーは、入出力間が絶縁された状態で電気信号を伝送することができる。
半導体集積回路などを検査する半導体テスタには、交流負荷用のフォトリレーが多数使用される。さらなるＤＲＡＭ（Dynamic Random Access Memory）等の広帯域化の要求に伴い、数ＧＨｚよりもさらに周波数の高い高周波信号を低損失で通過させるフォトリレーが求められる。
フォトリレーは、入力電気信号のオン／オフに対応して、ＭＯＳＦＥＴを用いた信号切り替え可能な出力回路を有する。このため、発光素子、受光素子やＭＯＳＦＥＴを半導体テスタの実装基板に実装した場合、高い高周波特性を発揮するフォトリレーが求められる。
特開２００２－３５９３９２号公報
実施形態は、高周波信号の伝送損失が少ないフォトリレーを提供する。
実施形態のフォトリレーは、第１の面と、第１の面とは反対の側の第２の面と、を有する厚さが１０μｍ以上１２０μｍ以下のポリイミド基板と、第２の面上に入力端子と、第２の面上に出力端子と、第１の面上に受光素子と、受光素子上に発光素子と、第１の面上にＭＯＳＦＥＴと、を備える。
実施形態のフォトリレーの模式斜視図。 実施形態のフォトリレーの模式断面図。 実施形態のフォトリレーの構成図。 伝送損失の測定回路図の一例。 周波数に対する高周波通過特性を表すグラフ。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、実施形態のフォトリレーの模式斜視図である。図２は、実施形態のフォトリレーの模式断面図である。
フォトリレー１００は、実装部材５と、実装部材５の出力端子部３１、３２に接着されたＭＯＳＦＥＴ７０（７１）と、ダイパッド部４１に接着され、受光面を上面に有する受光素子５０と、受光面に光を照射する発光素子６０と、透光性と絶縁性を有し、受光素子５０の上面に発光素子６０を接着する接着層５２と、封止樹脂層９０と、を有する。発光素子６０には、例えば、ＬＥＤ（Light Emitting Diode）等を用いることができる。また、受光素子５０には、フォトダイオード、フォトトランジスタ、受光ＩＣ等を用いることができる。
本図において、ＭＯＳＦＥＴ７０（７１）は、ソース・コモン接続された２つの素子を含むものとする。但し、本発明はこれに限定されず、１つのＭＯＳＦＥＴでもよい。それぞれのＭＯＳＦＥＴ７０のチップ裏面をドレインとすると、出力端子３１、３２は、それぞれのＭＯＳＦＥＴのドレインと接続される。
第１封止樹脂層９０は、受光素子５０と、発光素子６０と、ＭＯＳＦＥＴ７０（７１）、ポリイミド基板１０の第１の面１０ａと、を覆い内部を保護する。発光素子６０は、さらに第２封止樹脂９１で封止されていてもよい。
ポリイミド基板１０は、矩形状の第１の面１０ａと、第１の面１０ａとは反対の側の第２の面１０ｂを有する。また、第１の面１０ａから第２の面１０ｂに通じる貫通孔１１（１１ａ、１１ｂ、１１ｃ、１１ｄ）をさらに設けることができる。
ポリイミド基板１０は、１０μｍ以上１２０μｍ以下の厚さとすることが好ましい。このように極薄いポリイミド基板１０を用いることによって１５ＧＨｚから３０ＧＨｚといった高周波数帯域における通過特性を向上させることができる。高周波数帯域における通過特性を向上させる観点からポリイミド基板１０の厚さは１０μｍ以上１００μｍ以下であることがより好ましい。２０ＧＨｚ以上のさらなる高周波数帯域における通過特性を向上させる観点からポリイミド基板１０の厚さは、１０μｍ以上６０μｍ以下が好ましく、１０μｍ以上３０μｍ以下がより好ましい。ポリイミド基板１０の厚さを、薄く、例えば、６０μｍ以下とすることで、より周波数の高い高周波数帯の通過特性が更に向上することが好ましい。ポリイミド基板１０が薄いため、ポリイミド基板１０に形成するメッキが貫通孔１１を埋めやすくなり、基板そのものに加え配線の特性によって高周波通過特性を向上させることができる。
入力端子部２０は、たとえば、２つの入力端子部２１、２２を有する。それぞれの入力端子部２１、２２は、貫通孔１１ａ、１１ｂに設けられたビア配線２１ｂ、２１ｂを介して、第１の面１０ａ上に設けられた第１導電領域２１ａ、２２ａが第２の面１０ｂ上に設けられた入力端子２１ｃ、２２ｃとそれぞれ接続される。第１導電領域２１ａ、２２ａは、いわゆるパッドである。
出力端子部は、たとえば、２つの出力端子部３１、３２を有する。それぞれの出力端子部３１、３２は、貫通孔１１ｃ、１１ｄに設けられたビア配線３１ａ、３１ｂを介して、第１の面１０ａ上に設けられた第２導電領域３１ａ、３２ａが第２の面１０ｂ上に設けられた出力端子３１ｃ、３２ｃとそれぞれ接続される。第２導電領域３１ａ、３２ａは、いわゆるパッドである。第２導電領域３１ａ、３２ａ（パッド）の厚さが厚すぎると、高周波通過特性が低下する。
入力端子部２１、２２、出力端子部３１、３２、およびダイパッド部４１は、ポリイミド基板１０の表面に設けられたＣｕ箔、およびその上に積層されたＮｉ、Ａｕなどのメッキ層などからなるものとすることができる。また、上方からみて、入力端子部２１、２２と、出力端子部３１、３２と、ダイパッド部４１は、ポリイミド基板１０において互いに離間し、絶縁される。
ＭＯＳＦＥＥＴ７０、７１側の貫通孔１１ｃ、１１ｄ（ビア配線３１ｂ、３２ｂ）は複数であることが好ましい。貫通孔１１ｃと貫通孔１１ｄをそれぞれ複数にすることで、高周波通過特性を向上させることができる。
ＭＯＳＦＥＥＴ７０、７１側の貫通孔１１ｃ、１１ｄに設けられたビア配線３１ｂと３２ｂの直径は、２０μｍ以上４０μｍ以下が好ましい。貫通孔１１ｃ、１１ｄの系が大きすぎるとメッキがし難く、ビア配線３１ｂ、３２ｂが貫通孔１１ｃ、１１ｄを不完全に充填するため好ましくない。同観点から、ビア配線３１ｂと３２ｂの直径は、２５μｍ以上３５μｍ以下がより好ましい。
入力端子部２１は、ボンディングワイヤＢＷ１を介して発光素子６０のカソードのパッド８１ｆと電気的に接続している。
入力端子部２２は、ボンディングワイヤＢＷ２を介して発光素子６０のアノードのパッド８１ｅと電気的に接続している。
受光素子５０とＭＯＳＦＥＴ７０、７１のゲート及びソースは、ボンディングワイヤＢＷ３、ＢＷ４、ＢＷ６、ＢＷ７を介して電気的に接続している。受光素子のパッド８１ａ、８１ｂ、８１ｃ、８１ｄがボンディングワイヤＢＷ３、ＢＷ４、ＢＷ６、ＢＷ７を介して、ＭＯＳＦＥＴ７０、７１のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌと電気的に接続している。
ＭＯＳＦＥＴ７０（ソース）とＭＯＳＦＥＴ７１（ソース）は、それぞれパッド８１ｉとパッド８１ｊを接続するボンディングワイヤＢＷ５を介して電気的に接続している。
図３は、第１の実施形態にかかるフォトリレーの構成図である。
受光素子５０は、制御回路５０ａをさらに有することができる。制御回路５０ａは、フォトダイオードアレイ５０ｂの第１の電極と、第２の電極と、にそれぞれ接続されている。このような構成とすると、ソース・コモン接続されたＭＯＳＦＥＴ７０のそれぞれのゲートに電圧を供給できる。また、制御回路５０ａは抵抗などを含み、ＭＯＳＦＥＴ７０がオンからオフに転じる場合に放電させて立ち下がり時間を短縮することができる。
ＭＯＳＦＥＴ７０、７１は、たとえば、ｎチャネルエンハンスメント型とすることができる。図３において、ＭＯＳＦＥＴ７０のゲートＧは、フォトダイオードアレイ５０ｂのアノードと接続される。またそれぞれのソースＳは、フォトダイオード５０ｂのカソードと接続され、それぞれのドレインＤは、出力端子部３１、３２と接続される。
光信号がオンのとき、ＭＯＳＦＥＴ７０、７１はともにオンとなり出力端子部３１、３２を介して、電源や負荷を含む外部回路と接続される。他方、光信号がオフのとき、ＭＯＳＦＥＴ７０、７１はともにオフとなり、外部回路とは遮断される。ソース・コモン接続とすると、リニアー出力が可能となり、高周波信号の切り替えが容易となる。
２つのＭＯＳＦＥＴ７０、７１はソース・コモン接続されており、オンの場合、高周波信号が負荷に供給される。たとえば、２つのソース電極Ｓ間を接続するボンディングワイヤの数を２本以上に増やすとソースインダクタンスを低減できる。また、２本以上のボンディングワイヤを非平行にすると、ソースインダクタンスをより低減できる。さらに、ＭＯＳＦＥＴ７０、７１の側のボンディングワイヤの直径を、発光素子６０の側のボンディングワイヤの直径よりも大きくすると、ワイヤインダクタンスを低減できる。この結果、伝送損失を低減できる。
図４は伝送損失の測定回路の一例を表す。たとえば、入力電気信号によりＬＥＤなどの発光素子をオンすると、ＭＯＳＦＥＴがオンし高周波信号源１０１から高周波信号が負荷１２０に流れる。ＭＯＳＦＥＴが縦型である場合は、チップの裏面側はドレイン電極とできる。このため、近接したＭＯＳＦＥＴと接地電極との間には寄生（浮遊）容量Ｃｓｔを生じている。
フォトリレーの出力端子３１、３２の間をリレーの端子に相当する。その伝送損失はリレーの導通時の挿入損失を意味する。たとえば、入力電力をＰ１、出力電力をＰ２とすると、伝送損失は次式で表される。
伝送損失（ｄＢ）＝－１０log（Ｐ２／Ｐ１）
図５は、フォトリレーの周波数に対する高周波通過特性を表すグラフ図である。
縦軸はインサーレションロス（ｄＢ）、横軸は周波数（Ｈｚ）である。実線は、ポリイミド基板１０の厚さが２５μｍのフォトリレーの高周波通過特性である。点線は、ポリイミド基板１０の代わりに４００μｍ厚のガラスエポキシ基板を用いたフォトリレーの高周波通過特性である。インサーレションロスは、１０ＭＨｚのときの通過特性を基準としている。１０ＧＨｚ近傍では、ポリイミド基板１０のフォトリレーとガラスエポキシ基板とで大きな差は無い。しかし、ガラスエポキシ基板を用いたフォトリレーは２０数ＧＨｚを谷底とする約－２０ｄＢの大きな損失があり、約１３ＧＨｚで損失が－３ｄＢに到達している。一方、ポリイミド基板１０を用いた場合、１０ＧＨｚから３０ＧＨｚにかけてゆるやかに損失が増大し、損失は大きくても－５ｄＢという極めて優れた高周波通過特性を有することが分かる。
実施形態にかかるフォトリレー１００は、伝送損失が低減できる。このため、次世代規格の超高速ＤＲＡＭを含む半導体装置の高周波特性を精度よくかつ高速で測定できる。
これらのフォトリレーは、ＩＣなどを検査する半導体テスタを含む産業用機器などに広く用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ポリイミド基板、１０ａ…第１の面、１０ｂ…第２の面、１１…貫通孔、２１、２２…入力端子部、２１ａ、２２ａ…第１導電領域（パッド）、２１ｂ、２２ｂ…ビア配線、２２ｃ、２２ｃ…入力端子、３１、３２…出力端子部、３１ａ、３２ａ…第２導電領域（パッド）、３１ｂ、３２ｂ…ビア配線、３１ｃ、３２ｃ…出力端子、４１…ダイパッド部、５０…受光素子、６０…発光素子、７０、７１…ＭＯＳＦＥＴ、９０…第１封止樹脂層、９１…第２封止樹脂層、１００…フォトリレー

Claims (6)

  1. 第１の面と、前記第１の面とは反対の側の第２の面と、を有する厚さが１０μｍ以上１２０μｍ以下のポリイミド基板と、
    前記第２の面上に入力端子と、
    前記第２の面上に出力端子と、
    前記第１の面上に受光素子と、
    前記受光素子上に発光素子と、
    前記第１の面上にＭＯＳＦＥＴと、
    を備えるフォトリレー。
  2. 前記ポリイミド基板の厚さは、１０μｍ以上１００μｍ以下である請求項１に記載のフォトリレー。
  3. 前記入力端子及び前記出力端子の厚さは、５μｍ以上２０μｍ以下である請求項１又は２に記載のフォトリレー。
  4. 前記出力端子は、前記ポリイミド基板に備えられた直径２０μｍ以上４０μｍ以下の１以上のビア配線を介して前記ＭＯＳＦＥＴと接続する請求項１ないし３のいずれか１項に記載のフォトリレー。
  5. 前記ポリイミド基板の厚さは、１０μｍ以上６０μｍ以下である請求項１～４のいずれか１つに記載のフォトリレー。
  6. １０ＧＨｚから３０ＧＨｚの間の高周波通過特性は－５ｄＢ以内である請求項１ないし５のいずれか１項に記載のフォトリレー。
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