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KR100997272B1 - 반도체칩 및 반도체칩 적층 패키지 - Google Patents

반도체칩 및 반도체칩 적층 패키지 Download PDF

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KR100997272B1
KR100997272B1 KR1020080069722A KR20080069722A KR100997272B1 KR 100997272 B1 KR100997272 B1 KR 100997272B1 KR 1020080069722 A KR1020080069722 A KR 1020080069722A KR 20080069722 A KR20080069722 A KR 20080069722A KR 100997272 B1 KR100997272 B1 KR 100997272B1
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Abstract

반도체칩 및 반도체칩 적층 패키지가 개시되어 있다. 반도체칩은 반도체 소자가 형성된 반도체 기판; 반도체 기판상에 배치되는 절연층; 반도체 기판 및 절연층을 관통하는 딥 비아; 반도체 소자 및 딥 비아를 전기적으로 연결하는 배선층; 및 딥 비아 및 배선층과 전기적으로 연결되는 테스트 소자를 포함한다.
반도체, 칩, 딥, 비아, 적층, 패키지

Description

반도체칩 및 반도체칩 적층 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR CHIP STACKED PACKAGE}
실시예는 반도체칩 및 반도체칩 적층 패키지에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 확대되고 있다. 휴대용 전자제품에 실장되는 부품들은 경박단소화 되어야 한다. 부품들의 경박단소화를 위해서, 실장 부품인 바도체 패키지의 개별 크기를 줄이는 기술, 다수개의 개별 반도체 칩들을 원 칩(one chip)화 하는 SOC(system on chip)기술 및 다수 개의 개별 반도체 칩들을 하나의 패키지로 집적하는 SIP(system in package)기술들이 필요하다.
다수 개의 개별 반도체 칩들을 하나의 패키지로 집적할 때, 패키지의 물리적인 강도가 향상되어야 하며, 패키지 않에 배치된 칩들 사이의 성능 및 신뢰도가 향상되어야 한다.
실시예는 반도체칩 적층 패키지의 신뢰성을 테스트할 수 있는 반도체칩 및 반도체칩 적층 패키지를 제공하고자 한다.
실시예에 따른 반도체칩은 반도체 소자가 형성된 반도체 기판; 상기 반도체 기판상에 배치되는 절연층; 상기 반도체 기판 및 상기 절연층을 관통하는 딥 비아; 상기 반도체 소자 및 상기 딥 비아를 전기적으로 연결하는 배선층; 및 상기 딥 비아 및 상기 배선층과 전기적으로 연결되는 테스트 소자를 포함한다.
실시예에 따른 반도체칩 적층 패키지는 반도체 소자가 형성된 반도체 기판, 상기 반도체 기판상에 배치되는 절연층, 상기 반도체 기판 및 상기 절연층을 관통하는 딥 비아, 상기 반도체 소자 및 상기 딥 비아를 전기적으로 연결하는 배선층 및 상기 딥 비아 및 상기 배선층과 전기적으로 연결되는 제 1 테스트 소자를 포함하는 제 1 반도체칩; 상기 제 1 반도체칩 상에 배치되는 제 2 반도체칩; 및 상기 제 1 반도체칩 및 상기 제 2 반도체칩 사이에 개재되며, 상기 제 1 반도체칩 및 상기 제 2 반도체칩을 전기적으로 연결하는 도전성 범프를 포함한다.
실시예에 따른 반도체칩 및 반도체칩 적층 패키지는 테스트 소자를 포함하기 때문에, 반도체칩 적층 패키지의 신뢰성을 테스트할 수 있다.
특히, 테스트 소자는 딥 비아 및 배선층에 전기적으로 연결되어, 딥 비아 및 배선층의 단선 여부 등을 테스트할 수 있다.
또한, 테스트 소자는 도전성 범프 등과 전기적으로 연결되어, 반도체칩들 사이의 접속 여부 등을 테스트할 수 있다.
실시 예의 설명에 있어서, 각 기판, 칩, 비아, 막, 소자 또는 층 등이 각 기판, 칩, 비아, 막, 소자 또는 층 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 실시예에 따른 반도체칩 적층 패키지를 도시한 도면이다. 도 2는 반도체칩 적층 패키지의 일 단면을 도시한 단면도이다. 도 3은 제 1 테스트 소자 및 제 2 테스트 소자를 도시한 회로도이다.
도 1 및 도 2를 참조하면, 반도체칩 적층 패키지는 인쇄회로기판(100), 제 1 반도체칩(200), 제 2 반도체칩(300) 및 도전성 범프(400)들을 포함한다.
인쇄회로기판(100)은 내측에 다수 개의 배선들을 포함한다. 인쇄회로기판(100)은 상기 배선들과 연결되며, 상기 도전성 범프(400)들과 접속하기 위한 접속패드(110)들을 포함한다.
상기 제 1 반도체칩(200)은 상기 인쇄회로기판(100)상에 적층된다. 상기 제 1 반도체칩(200)은 예를 들어, 메모리칩일 수 있다.
상기 제 1 반도체칩(200)은 제 1 반도체 기판(210), 제 1 반도체 소자(220), 제 1 절연층(230), 제 1 비아(241), 제 1 탑 메탈(242), 보호막(250), 딥 비아(260), 배리어 메탈(263), 상부 배선층(270), 하부 배선층(280) 및 제 1 테스트 소자(290)를 포함한다.
상기 제 1 반도체 기판(210)은 실리콘 기판이다. 상기 제 1 반도체 기판(210)은 플레이트 형상을 가진다. 상기 제 1 반도체 기판(210)의 두께는 예를 들어, 약 40㎛ 내지 60㎛이다.
상기 제 1 반도체 소자(220)는 상기 제 1 반도체 기판(210)상에 배치된다. 상기 제 1 반도체 소자(220)는 트랜지스터 또는 메모리 소자일 수 있다.
상기 제 1 절연층(230)은 상기 제 1 반도체 기판(210)상에 배치된다. 상기 제 1 절연층(230)은 상기 제 1 반도체 소자(220)를 덮는다. 상기 제 1 절연층(230)으로 사용되는 물질의 예로서는 USG(undoped silicated glass) 또는 TEOS(tetraethyl othro silicate) 등을 들 수 있다.
상기 제 1 비아(241)는 상기 제 1 절연층(230)을 관통하고, 상기 제 1 반도체 소자(220)와 전기적으로 연결된다.
상기 제 1 탑 메탈(242)은 상기 제 1 비아(241)를 통하여 상기 제 1 반도체 소자(220)와 전기적으로 연결된다. 상기 제 1 탑 메탈(242)은 평평한 상면을 가지며, 상기 제 1 탑 메탈(242)의 상면(243)은 상기 제 1 절연층(230)으로부터 노출된다.
상기 제 1 탑 메탈(242) 및 상기 제 1 비아(241)로 사용되는 물질의 예로서는 구리 및 텅스텐 등을 들 수 있다.
상기 보호막(250)은 상기 제 1 절연층(230)상에 형성되는 제 1 보호막(250) 및 상기 상부 배선층(270) 상에 형성되는 제 2 보호막(250)을 포함한다. 상기 제 1 보호막(250)은 상기 제 1 탑 메탈(242)의 상면(243)을 노출한다. 상기 보호막(250)으로 사용되는 물질의 예로서는 실리콘 산화물 또는 실리콘 질화물 등을 들 수 있다.
상기 딥 비아(260)는 상기 제 1 반도체 기판(210), 상기 제 1 절연층(230) 및 상기 제 1 보호막(250)을 관통한다. 상기 딥 비아(260)는 상기 상부 배선층(270) 및 상기 하부 배선층(280)을 전기적으로 연결한다.
즉, 상기 딥 비아(260)의 상면은 상기 상부 배선층(270)과 접촉하고, 상기 딥 비아(260)의 하단면(261)은 상기 하부 배선층(280)과 접촉한다.
상기 딥 비아(260)는 예를 들어, 기둥 형상을 가진다. 더 자세하게, 상기 딥 비아(260)는 원 기둥 형상을 가질 수 있다.
상기 배리어 메탈(263)은 상기 딥 비아(260)를 감싼다. 상기 배리어 메탈(263)은 상기 딥 비아(260)에 포함된 물질이 상기 제 1 반도체 기판(210) 또는 상기 제 1 절연층(230)으로 확산되는 것을 방지한다.
상기 배리어 메탈(263)로 사용되는 물질의 예로서는 티타늄, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨 실리콘 나이트라이드 등을 들 수 있다.
상기 상부 배선층(270)은 상기 제 1 보호막(250) 상에 형성된다. 상기 상부 배선층(270)은 상기 제 1 탑 메탈(242) 및 상기 딥 비아(260)와 연결된다. 상기 상부 배선층(270)은 상기 제 1 반도체 소자(220) 및 상기 딥 비아(260)와 전기적으로 연결된다.
상기 상부 배선층(270)은 제 1 배선층(271) 및 제 2 배선층(272)을 포함한다.
상기 제 1 배선층(271)은 상기 제 1 보호막(250) 상에 형성되며, 상기 딥 비아(260)의 상단면(262) 및 상기 제 1 탑 메탈(242)의 상면(243)을 덮는다. 상기 제 1 배선층(271)은 상기 딥 비아(260)와 접촉하며, 상기 제 1 탑 메탈(242)과 접촉한다.
상기 제 1 배선층(271)으로 사용되는 물질의 예로서는 티타늄, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨 실리콘 나이트라이드 등을 들 수 있다.
상기 제 2 배선층(272)은 상기 제 1 배선층(271) 상에 형성된다. 상기 제 2 배선층(272)으로 사용될 수 있는 물질의 예로서는 텅스텐, 알루미늄 및 알루미늄 합금 등을 들 수 있다.
또한, 상기 상부 배선층(270)은 외부에 노출되며, 상기 도전성 범프(400)와 접촉하는 제 1 패드부(273)를 포함한다.
상기 제 1 배선층(271)은 상기 제 2 배선층(272)과 상기 딥 비아(260)의 전기적인 접속을 향상시킨다. 예를 들어, 상기 딥 비아(260)가 구리로 형성되고, 제 2 배선층(272)이 알루미늄으로 형성되는 경우, 구리 및 알루미늄의 직접적인 접속이 쉽지 않다. 이때, 상기 제 1 배선층(271)은 버퍼 기능을 수행한다.
상기 하부 배선층(280)은 상기 반도체 기판의 아래에 배치된다. 상기 하부 배선층(280)은 상기 딥 비아(260)와 전기적으로 연결된다.
상기 하부 배선층(280)은 제 3 배선층(281) 및 제 4 배선층(282)을 포함한다.
상기 제 3 배선층(281)은 상기 제 1 반도체 기판(210)의 아래에 형성되며, 상기 딥 비아(260)의 하단면(261)을 덮는다. 상기 제 3 배선층(281)으로 사용되는 물질의 예로서는 티타늄, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨 실리콘 나이트라이드 등을 들 수 있다.
상기 제 4 배선층(282)은 상기 제 3 배선층(281)의 아래에 형성된다. 상기 제 4 배선층(282)으로 사용될 수 있는 물질의 예로서는 알루미늄 및 알루미늄 합금 등을 들 수 있다.
또한, 상기 하부 배선층(280)은 외부에 노출되며, 상기 도전성 범프(400)와 접촉하는 제 2 패드부(283)를 포함한다.
상기 제 1 테스트 소자(290)는 상기 제 1 절연층(230) 내측 또는 상기 제 1 반도체 기판(210) 상에 형성된다. 상기 제 1 테스트 소자(290)는 상기 제 1 탑 메탈(242), 상기 상부 배선층(270), 상기 하부 배선층(280) 및/또는 상기 딥 비아(260)의 단선 여부를 테스트한다.
상기 제 1 테스트 소자(290)는 상기 제 1 탑 메탈(242)에 전기적으로 연결된 다. 따라서, 상기 제 1 테스트 소자(290)는 상기 제 1 탑 메탈(242), 상기 상부 배선층(270), 상기 하부 배선층(280) 및 상기 딥 비아(260)에 전기적으로 연결된다.
상기 제 1 테스트 소자(290)는 입력되는 디지털 신호를 변환시키는 인버터이다. 상기 제 1 테스트 소자(290)에 '0'이 입력될 때, 상기 제 1 테스트 소자(290)는 '1'을 출력한다. 또한, 상기 제 1 테스트 소자(290)에 '1'이 입력될 때, 상기 제 1 테스트 소자(290)는 '0'을 출력한다.
상기 제 1 탑 메탈(242)은 다수 개이며, 상기 제 1 테스트 소자(290)는 각각 다른 제 1 탑 메탈(242)을 서로 연결한다.
도 3을 참조하면, 제 1 테스트 소자(290)는 예를 들어, NMOS 트랜지스터 및 PMOS 트랜지스터를 가지는 CMOS인버터이다. 입력단자(Vin)를 통해서 입력된 신호는 변환되어 출력단자(Vout)를 통해서 출력된다.
상기 제 2 반도체칩(300)은 상기 제 1 반도체칩(200) 아래에 배치된다. 예를 들어, 상기 제 2 반도체칩(300)은 로직소자들을 포함하는 로직 칩이다. 상기 제 2 반도체칩(300)은 제 2 반도체기판(310), 제 2 반도체소자(320), 제 2 절연층(330), 제 2 비아(341), 제 2 탑 메탈(342) 및 제 2 테스트 소자(390)를 포함한다.
상기 제 2 반도체기판(310)은 비정질 실리콘 기판이며, 플레이트 형상을 가진다.
상기 제 2 반도체소자(320)는 상기 제 2 반도체기판(310) 상에 형성된다. 상기 제 2 반도체소자(320)는 트랜지스터 등을 포함하며, 예를 들어, 연산을 위한 로직소자들 일 수 있다.
상기 제 2 절연층(330)은 상기 제 2 반도체기판(310) 상에 형성된다. 상기 제 2 절연층(330)은 상기 제 2 반도체소자(320)를 덮는다.
상기 제 2 비아(341)는 상기 제 2 절연층(330)을 관통하며, 상기 제 2 반도체소자(320)와 전기적으로 연결된다.
상기 제 2 탑 메탈(342)은 상기 제 2 비아(341)와 연결되며, 상기 제 2 탑 메탈(342)의 상면은 상기 제 2 절연층(330)으로부터 노출된다.
상기 제 2 비아(341) 및 상기 제 2 탑 메탈(342)로 사용되는 물질의 예로서는 구리, 텅스텐 및 알루미늄 등을 들 수 있다.
상기 제 2 테스트 소자(390)는 상기 제 2 반도체기판(310) 상에 형성되며, 상기 제 2 탑 메탈(342)과 전기적으로 연결된다. 상기 제 2 테스트 소자(390)는 입력 신호를 변환시키는 인버터이다. 상기 제 2 테스트 소자(390)는 상기 제 1 테스트 소자(290)와 동일하다.
상기 제 2 탑 메탈(342)은 다수 개이며, 상기 제 2 테스트 소자(390)는 각각 다른 두 개의 제 2 탑 메탈(342)들을 서로 연결한다.
상기 도전성 범프(400)는 도전체이다. 상기 도전성 범프(400)로 사용될 수 있는 물질의 예로서는 은 및 구리 등을 들 수 있다. 상기 도전성 범프(400)는 제 1 도전성 범프(410) 및 제 2 도전성 범프(420)를 포함한다.
상기 제 1 도전성 범프(410)는 상기 인쇄회로기판(100) 및 상기 제 1 반도체칩(200) 사이에 개재된다. 상기 제 1 도전성 범프(410)는 상기 인쇄회로기판(100) 및 상기 제 1 반도체칩(200)을 전기적으로 연결한다.
상기 제 1 도전성 범프(410)는 상기 접속패드(110)와 접촉하며, 상기 제 1 패드부(273)와 접촉한다. 또한, 상기 제 1 도전성 범프(410)는 상기 접속패드(110) 및 상기 상부 배선층(270)과 전기적으로 연결된다.
상기 제 2 도전성 범프(420)는 상기 제 1 반도체칩(200) 및 상기 제 2 반도체칩(300) 사이에 개재된다. 상기 제 2 도전성 범프(420)는 상기 제 1 반도체칩(200) 및 상기 제 2 반도체칩(300)을 전기적으로 연결한다.
상기 제 2 도전성 범프(420)는 상기 제 2 패드부(283)와 접촉하며, 상기 제 2 탑 메탈(342)과 접촉한다. 또한, 상기 제 2 도전성 범프(420)는 상기 하부 배선층(280) 및 상기 제 2 탑 메탈(342)에 전기적으로 연결된다.
즉, 상기 인쇄회로기판(100)은 상기 제 1 도전성 범프(410), 상기 상부 배선층(270), 상기 딥 비아(260), 상기 하부 배선층(280) 및 상기 제 2 도전성 범프(420)를 통하여, 상기 제 2 반도체칩(300)과 전기적으로 연결된다.
따라서, 상기 인쇄회로기판(100)으로부터 인가되는 신호는 상기 제 1 반도체칩(200) 및 상기 제 2 반도체칩(300)에 인가될 수 있다.
이때, 실시예에 따른 반도체칩 적층 패키지는 상기 제 1 테스트 소자(290) 및 상기 제 2 테스트 소자(390)에 의해서, 신뢰성을 검사할 수 있다.
예를 들어, 상기 인쇄회로기판(100)을 통하여 인가되는 디지털 신호는 제 1 도전성 범프(410), 상부 배선층(270), 제 1 탑 메탈(242)을 통하여, 제 1 테스트 소자(290)에 인가된다. 제 1 테스트 소자(290)에 의해서 변화된 디지털 신호는 다른 제 1 탑 메탈(242) 및 딥 비아(260)를 통해서 출력될 수 있다.
이때, 출력되는 디지털 신호를 검출하여, 변환 여부를 검사하고, 제 1 도전성 범프(410), 상기 상부 배선층(270), 제 1 탑 메탈(242) 및 딥 비아(260)의 단락 여부를 알 수 있다.
또한, 상기 인쇄회로기판(100)을 통하여 인가되는 디지털 신호는 제 1 도전성 범프(410), 상부 배선층(270), 딥 비아(260), 하부 배선층(280), 제 2 도전성 범프(420) 및 제 2 탑 메탈(342)을 통하여, 상기 제 2 테스트 소자(390)에 인가된다.
제 2 테스트 소자(390)에 의해서 변환된 디지털 신호는 다른 제 2 탑 메탈(342) 및 제 2 도전성 범프(420)를 통해서 출력될 수 있다.
이때, 출력되는 디지털 신호를 검출하여, 변환 여부를 검사하고, 제 1 도전성 범프(410), 상부 배선층(270), 딥 비아(260), 하부 배선층(280), 제 2 도전성 범프(420) 및 제 2 탑 메탈(342)의 단락 여부를 알 수 있다.
실시예에 따른 반도체칩 적층 패키지는 디지털 신호를 입력하여, 출력되는 디지털 신호의 변환 여부를 검사하여, 신뢰성 여부를 알 수 있다.
또한, 실시예에 따른 반도체칩 적층 패키지는 제 1 탑 메탈(242), 제 2 탑 메탈(342), 딥 비아(260), 도전성 범프(400), 상부 배선층(270) 및 하부 배선층(280)의 단락 유무를 알 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지 의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체칩 적층 패키지를 도시한 도면이다.
도 2는 반도체칩 적층 패키지의 일 단면을 도시한 단면도이다.
도 3은 제 1 테스트 소자 및 제 2 테스트 소자를 도시한 회로도이다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판에 배치되고, 입력되는 신호를 변환시키는 테스트 소자;
    상기 반도체 기판의 상면에 노출되며, 상기 테스트 소자와 연결되는 제 1 탑 메탈 및 제 2 탑 메탈;
    상기 제 1 탑 메탈에 전기적으로 연결되는 제 1 배선층;
    상기 제 2 탑 메탈에 전기적으로 연결되는 제 2 배선층; 및
    상기 제 1 배선층에 연결되고, 상기 반도체 기판을 관통하는 딥 비아를 포함하고,
    상기 제 1 탑 메탈, 상기 제 2 탑 메탈, 상기 제 1 배선층, 상기 제 2 배선층 및 상기 딥 비아를 통하여, 입력 또는 출력되는 신호를 바탕으로, 상기 제 1 탑 메탈, 상기 제 2 탑 메탈, 상기 제 1 배선층, 상기 제 2 배선층 및 상기 딥 비아의 단선 여부를 테스트하는 반도체칩.
  2. 제 1 항에 있어서, 상기 테스트 소자는 디지털 신호를 변환시키는 인버터인 반도체칩.
  3. 제 1 항에 있어서, 상기 제 1 배선층은 상기 딥 비아의 상단면 또는 하단면을 덮는 반도체칩.
  4. 제 1 항에 있어서, 상기 제 2 배선층은 상기 제 2 탑 메탈을 통하여 상기 테스트 소자의 일 단자에 연결되고, 상기 딥 비아는 상기 제 1 배선층 및 상기 제 1 탑 메탈을 통하여 상기 테스트 소자의 다른 단자에 연결되는 반도체칩.
  5. 제 1 반도체 칩;
    상기 제 1 반도체칩 아래에 배치되는 제 2 반도체칩; 및
    상기 제 1 반도체칩 및 상기 제 2 반도체칩 사이에 개재되며, 상기 제 1 반도체칩 및 상기 제 2 반도체칩을 전기적으로 연결하는 도전성 제 1 범프를 포함하고,
    상기 제 1 반도체 칩은
    반도체 기판;
    상기 반도체 기판에 배치되고, 입력되는 신호를 변환시키는 테스트 소자;
    상기 반도체 기판의 상면에 노출되며, 상기 테스트 소자와 연결되는 제 1 탑 메탈 및 제 2 탑 메탈;
    상기 제 1 탑 메탈에 전기적으로 연결되는 제 1 배선층;
    상기 제 2 탑 메탈에 전기적으로 연결되는 제 2 배선층; 및
    상기 제 1 배선층에 연결되고, 상기 반도체 기판을 관통하는 딥 비아를 포함하고,
    상기 제 1 탑 메탈, 상기 제 2 탑 메탈, 상기 제 1 배선층, 상기 제 2 배선층 및 상기 딥 비아를 통하여, 입력 또는 출력되는 신호를 바탕으로, 상기 제 1 탑 메탈, 상기 제 2 탑 메탈, 상기 제 1 배선층, 상기 제 2 배선층 및 상기 딥 비아의 단선 여부를 테스트하는 반도체칩 적층패키지.
  6. 제 5 항에 있어서, 상기 제 1 반도체칩 상에 배치되는 회로기판; 및 상기 회로기판 및 상기 제 1 반도체 칩을 연결하는 제 2 범프를 포함하는 반도체칩 적층 패키지.
  7. 제 6 항에 있어서, 상기 회로기판은 상기 제 2 범프와 직접 접촉하는 패드를 포함하고,
    상기 제 2 범프는 상기 제 2 배선층에 연결되는 반도체칩 적층 패키지.
  8. 제 5 항에 있어서, 상기 딥 비아는 상기 제 1 범프와 전기적으로 연결되는 반도체칩 적층 패키지.
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