[go: up one dir, main page]

JP6211999B2 - 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法 - Google Patents

窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法 Download PDF

Info

Publication number
JP6211999B2
JP6211999B2 JP2014130358A JP2014130358A JP6211999B2 JP 6211999 B2 JP6211999 B2 JP 6211999B2 JP 2014130358 A JP2014130358 A JP 2014130358A JP 2014130358 A JP2014130358 A JP 2014130358A JP 6211999 B2 JP6211999 B2 JP 6211999B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
semiconductor layer
layer
axis
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014130358A
Other languages
English (en)
Other versions
JP2016009795A (ja
Inventor
年輝 彦坂
年輝 彦坂
浩志 大野
浩志 大野
布上　真也
真也 布上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014130358A priority Critical patent/JP6211999B2/ja
Priority to US14/701,621 priority patent/US9515146B2/en
Priority to KR1020150065290A priority patent/KR20160001619A/ko
Priority to CN201510245637.1A priority patent/CN105280775A/zh
Publication of JP2016009795A publication Critical patent/JP2016009795A/ja
Priority to HK16104183.1A priority patent/HK1216207A1/zh
Application granted granted Critical
Publication of JP6211999B2 publication Critical patent/JP6211999B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/127—The active layers comprising only Group III-V materials, e.g. GaAs or InP
    • H10F71/1276—The active layers comprising only Group III-V materials, e.g. GaAs or InP comprising growth substrates not made of Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/127—The active layers comprising only Group III-V materials, e.g. GaAs or InP
    • H10F71/1278—The active layers comprising only Group III-V materials, e.g. GaAs or InP comprising nitrides, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/12—Active materials
    • H10F77/124—Active materials comprising only Group III-V materials, e.g. GaAs
    • H10F77/1246—III-V nitrides, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
    • H10F77/146—Superlattices; Multiple quantum well structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
    • H10F77/147—Shapes of bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)

Description

本発明の実施形態は、窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法に関する。
窒化物半導体を用いた半導体発光装置（例えば、発光ダイオード）が、表示装置や照明などに用いられている。この他、窒化物半導体は、高速電子デバイスやパワーデバイスに利用されている。窒化物半導体層を、格子定数または熱膨張係数が異なる基板上に形成すると、基板の反りやクラックが発生しやすい。性能の向上とともに、反りを小さくしクラックを抑制し、高生産性を実現する技術が望まれる。
特開２００７−２８１１４０号公報
本発明の実施形態は、高生産性の窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法を提供する。
本発明の実施形態によれば、第１面に沿って広がる窒化物半導体層が提供される。前記窒化物半導体層は、第１領域と、第２領域と、を含む。前記第１面に対して平行な第１方向における前記第１領域の長さは、前記第１面に対して平行で前記第１方向に対して垂直な第２方向における前記第１領域の長さよりも長い。前記第２領域は、前記第２方向において前記第１領域と並ぶ。前記第１方向における前記第２領域の長さは、前記第２方向における前記第２領域の長さよりも長い。前記第１領域及び前記第２領域のｃ軸は、前記第２方向に対して傾斜する。前記ｃ軸は、前記第１面に対して垂直な第３方向と交差する。前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜する。
本発明の別の実施形態によれば、窒化物半導体装置は、基板と、前記複数の斜面から成長された窒化物半導体層と、を含む。前記基板は、上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する。前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長い。前記複数の斜面は前記第２方向に並ぶ。前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜する。前記ｃ軸は、前記上面に対して垂直な第３方向と交差する。前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜する。
本発明の別の実施形態によれば、窒化物半導体装置は、窒化物半導体層を含む。前記窒化物半導体層は、上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する基板であって、前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長く、前記複数の斜面は前記第２方向に並ぶ、前記基板の前記複数の斜面から、前記窒化物半導体層は成長される。前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜する。前記ｃ軸は、前記上面に対して垂直な第３方向と交差する。前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜する。
本発明の別の実施形態によれば、窒化物半導体層の製造方法は、基板を用意することを含む。前記基板は、上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する。前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長い。前記複数の斜面は前記第２方向に並ぶ。窒化物半導体層の製造方法は、前記複数の斜面からエピタキシャル成長により窒化物半導体層を成長させることを含む。前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜する。前記ｃ軸は、前記上面に対して垂直な第３方向と交差する。前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜する。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る窒化物半導体装置を示す模式的斜視図である。 第１の実施形態に係る窒化物半導体装置を示す模式的断面図である。 図３（ａ）〜図３（ｃ）は、第１の実施形態に係る窒化物半導体装置の製造方法を示す工程順模式的断面図である。 図４（ａ）〜図４（ｃ）は、窒化物半導体装置に関する実験結果を示す電子顕微鏡写真像である。 図５（ａ）及び図５（ｂ）は、窒化物半導体装置に関する実験結果を示す電子顕微鏡写真像である。 図６（ａ）〜図６（ｄ）は、窒化物半導体装置の特性を示すグラフ図である。 図７（ａ）〜図７（ｄ）は、窒化物半導体装置を示す電子顕微鏡写真像及び模式図である。 図８（ａ）〜図８（ｄ）は、窒化物半導体装置を示す電子顕微鏡写真像である。 図９（ａ）〜図９（ｊ）は、窒化物半導体装置を示す電子顕微鏡写真像及び模式的斜視図である。 図１０（ａ）〜図１０（ｄ）は、第１の実施形態に係る窒化物半導体装置を示す模式的断面図である。 第１の実施形態に係る別の窒化物半導体装置を示す模式的断面図である。 窒化物半導体装置を示す電子顕微鏡写真像である。 第２の実施形態に係る窒化物半導体層の製造方法を示すフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
本実施形態は、窒化物半導体装置に係る。実施形態に係る窒化物半導体装置は、半導体発光装置、半導体受光装置、及び、電子装置などを含む。半導体発光装置は、例えば、発光ダイオード（ＬＥＤ）及びレーザダイオード（ＬＤ）などを含む。半導体受光装置は、フォトダイオード（ＰＤ）などを含む。電子装置は、例えば、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、電界効果トランジスタ（ＦＥＴ）及びショットキーバリアダイオード（ＳＢＤ）などを含む。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る窒化物半導体装置を例示する模式的斜視図である。
図１（ａ）に示すように、実施形態に係る窒化物半導体装置１１０は、基板４０と、窒化物半導体層１５と、を含む。
窒化物半導体層１５は、第１面１５ｆ（例えばＸ−Ｙ平面）に沿って広がる。第１面１５ｆは、平面である。窒化物半導体層１５の巨視的な主面が、第１面１５ｆに対応する。窒化物半導体層１５の主面は、Ｘ−Ｙ平面に対して平行である。窒化物半導体層１５は、第１領域１５ａと、第２領域１５ｂと、を含む。
Ｘ−Ｙ平面に対して平行な１つの方向をＸ軸方向とする。Ｘ−Ｙ平面に対して平行で、Ｘ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ−Ｙ平面に対して垂直な方向をＺ軸方向とする。Ｘ軸方向を第１方向Ｄ１とする。Ｙ軸方向を第２方向Ｄ２とする。Ｚ軸方向を第３方向Ｄ３とする。
第１領域１５ａ及び第２領域１５ｂのそれぞれは、第１方向Ｄ１に沿って延びる。第１方向Ｄ１は、第１面１５ｆに対して平行である。第２領域１５ｂは、第１面１５ｆ内で、第１領域１５ａと並ぶ。第２領域１５ｂは、第２方向Ｄ２において第１領域１５ａと並ぶ。第２領域１５ｂは、第１領域１５ａと接する。
第１方向Ｄ１における第１領域１５ａの長さは、第２方向Ｄ２における第１領域１５ａの長さよりも長い。第１方向Ｄ１における第２領域１５ｂの長さは、第２方向Ｄ２における第２領域１５ｂの長さよりも長い。
例えば、第１方向Ｄ１における第１領域１５ａの長さは、第３方向Ｄ３における第１領域１５ａの長さよりも長い。例えば、第１方向Ｄ１における第２領域１５ｂの長さは、第３方向Ｄ３における第２領域１５ｂの長さよりも長い。
第１領域１５ａと第２領域１５ｂとの間の境界１７は、例えば、断面をＴＥＭ（透過形電子顕微鏡）による観察を行うことで観測される場合がある。この他、境界１７は、表面（第１面１５ｆ）を原子間力顕微鏡（ＡＦＭ）やカソードルミネッセンス（ＣＬ)による観察を行うことで観測される場合がある。
窒化物半導体層１５は、ｃ軸１６を有する。第１領域１５ａは、ｃ軸１６ａを有する。第２領域１５ｂは、ｃ軸１６ｂを有する。ｃ軸１６ａは、ｃ軸１６ｂに対して実質的に平行である。ｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂ）の方向は、例えばＸ線回折により観測できる。第１領域１５ａのｃ軸１６ａと、第２領域１５ｂのｃ軸と、は、互いに平行である。ＴＥＭ像などにおいて、第１領域１５ａで観察される像の明暗の方向は、第２領域１５ｂで観察される像の明暗の方向に対して平行である。例えば、窒化物半導体層１５の巨視的なｃ軸１６の方向がＸ線回折により観測される。このとき、この巨視的な方向が、ｃ軸１６ａの方向及びｃ軸１６ｂの方向と一致するとみなして良い。
窒化物半導体層１５のｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第１方向Ｄ１に対して傾斜している。ｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第１方向Ｄ１に対して平行ではなく、垂直でもない。
窒化物半導体層１５のｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第２方向Ｄ２に対して傾斜している。ｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第２方向Ｄ２に対して平行ではなく、垂直でもない。
窒化物半導体層１５のｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）を第１面１５ｆに投影した方向（軸）は、第２方向Ｄ２に対して傾斜している。第１領域１５ａのｃ軸１６ａを第１面１５ｆに投影した方向と、第２方向Ｄ２と、の間の角度θ２は、例えば、５度以上８５度以下である。第２領域１５ｂのｃ軸１６ｂを第１面１５ｆに投影した方向と、第２方向Ｄ２と、の間の角度θ２は、例えば、５度以上８５度以下である。
このように、第１領域１５ａのｃ軸１６ａ、及び、第２領域１５ｂのｃ軸１６ｂのそれぞれを第１面１５ｆに投影した方向（軸）のそれぞれは、それらの境界１７の延在方向（第１方向Ｄ１）に対して傾斜している。第１領域１５ａのｃ軸１６ａ、及び、第２領域１５ｂのそれぞれをｃ軸１６ｂの第１面１５ｆに投影した方向（軸）のそれぞれは、境界１７の延在方向（第１方向Ｄ１）に対して垂直な第２方向Ｄ２に対して傾斜している。
窒化物半導体層１５のｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第３方向Ｄ３（第１面１５ｆに対して垂直な方向（軸））と交差する。窒化物半導体層１５のｃ軸１６は、第３方向Ｄ３に対して、実質的に垂直、または、傾斜している。
この例では、窒化物半導体層１５のｃ軸１６（ｃ軸１６ａ及びｃ軸１６ｂのそれぞれ）は、第１面１５ｆに対して傾斜する。第１領域１５ａのｃ軸１６ａと、第１面１５ｆと、の間の角度θ１は、０度以上８５度以下である。第２領域１５ｂのｃ軸１６ｂと、第１面１５ｆと、の間の角度θ１は、例えば、０度以上８５度以下である。主面１５ｆは、例えばｃ面とは異なる。主面１５ｆは、ｃ面にオフ角を設けた結晶面（オフ基板、ミスカット基板）とは、異なる。例えば、主面１５ｆは、半極性面である。または、例えば、主面１５ｆは、非極性面である。
このような窒化物半導体層１５は、斜面を有する基板４０を用いた結晶成長により、得られる。
図１（ｂ）は、基板４０を例示する模式的斜視図である。
基板４０は、主面４０ａを有する。主面４０ａは、基板４０の巨視的な主面である。主面４０ａは、第１面１５ｆに対して、実質的に平行である。基板４０は、主面４０ａに沿って広がる。
主面４０ａは、上面４０ｕ（頂面）と、複数の斜面４１と、を含む。複数の斜面４１のそれぞれは、上面４０ｕに対して傾斜する。巨視的な主面４０ａは、上面４０ｕに対して平行であると見なす。複数の斜面４１は、第１面１５ｆに対して傾斜している。複数の斜面４１は、第２方向Ｄ２において並ぶ。
斜面４１は、例えば、斜面４１ａと、斜面４１ｂと、を含む。斜面４１ｂは、第２方向Ｄ２において斜面４１ａと離間する。
複数の斜面４１（例えば、斜面４１ａ及び斜面４１ｂ）のそれぞれの第１方向Ｄ１に沿った長さは、複数の斜面４１（斜面４１ａ及び斜面４１ｂ）のそれぞれの第２方向Ｄ２に沿った長さよりも長い。複数の斜面４１（例えば、斜面４１ａ及び斜面４１ｂ）のそれぞれの第１方向Ｄ１に沿った長さは、複数の斜面４１（斜面４１ａ及び４１ｂ）のそれぞれの第３方向Ｄ３に沿った長さよりも長い。
窒化物半導体層１５は、これらの複数の斜面４１から成長されている。この窒化物半導体層１５のｃ軸１６は、基板４０の上面４０ｕ（主面４０ａ）に対して傾斜している。このｃ軸１６は、第３方向Ｄ３（上面４０ｕに対して垂直な方向）と交差する。
この例では、基板４０は、複数の凹部４５を有する。複数の凹部４５は、第２方向Ｄ２において並ぶ。複数の斜面４１のそれぞれは、複数の凹部４５のそれぞれの側面の一部である。
例えば、複数の凹部４５は、第１凹部４５ａと第２凹部４５ｂとを含む。第１凹部４５ａ及び第２凹部４５ｂは、第１方向Ｄ１に沿って延在する。複数の凹部４５（第１凹部４５ａ及び第２凹部４５ｂなど）のそれぞれの第１方向Ｄ１の長さは、複数の凹部４５のそれぞれの第２方向Ｄ２の長さよりも長い。複数の凹部４５（第１凹部４５ａ及び第２凹部４５ｂなど）のそれぞれの第１方向Ｄ１の長さは、複数の凹部４５のそれぞれの第３方向Ｄ３の長さよりも長い。
第１凹部４５ａは、側面４６ａｓと側面４６ａｒと底面４６ａｔとを有する。側面４６ａｒは、側面４６ａｓと対向する。底面４６ａｔは、側面４６ａｓ及び側面４６ａｒと接続される。
第２凹部４５ｂは、側面４６ｂｓと側面４６ｂｒと底面４６ｂｔとを有する。側面４６ｂｒは、側面４６ｂｓと対向する。底面４６ｂｔは、側面４６ｂｓ及び側面４６ｂｒと接続される。
側面４６ａｓ、側面４６ａｒ、側面４６ｂｓ及び側面４６ｂｒは、第１方向Ｄ１に対して平行である。
側面４６ａｓと側面４６ｂｓとの間に、側面４６ａｒが配置される。側面４６ａｒと側面４６ｂｒとの間に側面４６ｂｓが配置される。側面４６ａｓと側面４６ａｒとは、互いに向かい合う。側面４６ｂｓと側面４６ｂｒとは、互いに向かい合う。
この例では、側面４６ａｒは、側面４６ａｓに対して実質的に平行である。側面４６ｂｒは、側面４６ｂｓに対して実質的に平行である。
このように、基板４０において、複数の凹部４５のそれぞれは、互いに向かい合う第１側面及び第２側面を含む。第１側面は、例えば、側面４６ａｓ及び側面４６ｂｓである。第２側面は、例えば、側面４６ａｒ及び側面４６ｂｒである。
複数の斜面４１のそれぞれは、複数の凹部４５のそれぞれの第１側面（側面４６ａｓ及び側面４６ｂｓ）である。
この例では、第２側面（側面４６ａｒ及び側面４６ｂｒなど）は、第１側面（側面４６ａｓ及び側面４６ｂｓ）に対して平行である。
実施形態においては、後述するように、凹部４５の延在方向（第１方向Ｄ１）を、基板４０の結晶方位に対して所定の角度で傾斜させる。すなわち、斜面４１（例えば、側面４６ａｓ及び側面４６ｂｓ）の延在方向（第１方向Ｄ１）を、基板４０の結晶方位に対して所定の角度で傾斜させる。このような斜面４１から結晶成長させることで、窒化物半導体層１５のｃ軸１６は、第２方向Ｄ２に対して傾斜する。
そして、斜面４１は、第３方向Ｄ３に対して傾斜している。斜面４１から成長した窒化物半導体層１５において、ｃ軸１６は、第３方向Ｄ３に対して交差する。ｃ軸１６は、第３方向Ｄ３に対して傾斜する。
このような基板４０の斜面４１（例えば、側面４６ａｓ及び側面４６ｂｓ）から結晶成長させることで、実施形態に係る窒化物半導体層１５が得られる。
基板４０には、例えば、シリコン、サファイア、スピネル、ＧａＡｓ、ＩｎＰ、ＺｎＯ、Ｇｅ、ＳｉＧｅ及び、ＳｉＣのいずれかが用いられる。例えば、基板４０の格子定数が、窒化物半導体層１５の格子定数とは異なる。基板４０の熱膨張係数は、窒化物半導体層１５の熱膨張係数とは異なる。
基板４０が、窒化物半導体層１５とは異なる格子定数及び熱膨張係数の少なくともいずれかを有するときには、基板４０の反りが大きくなりやすい。基板４０の反りが過度に大きくなると、クラックが生じやすい。
一方、主面がｃ面の窒化物半導体層においては、ヘテロ構造を形成した場合に、大きな分極電界が生じ、装置の性能に影響を与える。主面がｃ面とは異なる面（半極性面または無極性面）である場合は、例えば、機能層に生じる内部電界が抑制され、装置の性能が向上する。しかしながら、半極性面や無極性面の結晶を、格子定数または熱膨張係数の異なる基板上に形成した場合には、基板の反りやクラックが特に発生しやすいことが分かった。
本願発明者の検討によると、このような反りやクラックの発生は、窒化物半導体層の特性のＸ−Ｙ平面内の異方性に依存することが分かった。例えば、窒化物半導体層において、ａ軸方向の熱膨張係数は、ｃ軸方向の熱膨張係数とは異なる。このとき、半極性面や無極性面の結晶を用いた場合は、Ｘ−Ｙ平面内に、ａ軸の成分とｃ軸の成分と、が存在する。このため、Ｘ−Ｙ平面内の２つの方向の熱膨張係数が、互いに異なる。すなわち、熱膨張係数に面内の異方性が生じる。このため、反りにも異方性が生じ易くなる。１つの方向における反りが大きくなる。このため、特にクラックが生じやすくなる。
実施形態においては、窒化物半導体層１５のｃ軸１６は、第３方向Ｄ３と交差する。すなわち、窒化物半導体層として、半極性面または無極性面の窒化物半導体を用いる。これにより、内部電界が抑制される。例えば、機能層に生じる内部電界が抑制される。このとき、窒化物半導体層１５のｃ軸１６を、第１方向Ｄ１に対して傾斜させる。これにより、例えば、熱膨張係数の面内異方性が抑制される。これにより、反りが抑制され、クラックも抑制される。装置の特性を向上させつつ、生産において高い歩留まりが得られる。
窒化物半導体層１５は、複数の斜面４１のそれぞれから成長した結晶が合体して形成される。複数の結晶のそれぞれが、複数の領域（例えば第１領域１５ａ及び第２領域１５ｂなど）のそれぞれとなる。これらの複数の領域の境界１７において、結晶が合体する。結晶が合体する境界１７においては、応力が生じる。例えば、境界１７と交差する方向に引っ張り応力が生じる。もし、境界１７において、熱膨張係数の異方性が大きい場合は、境界１７において、１つの方向に大きな応力が加わる。その結果、反りやクラックが生じやすい。
本実施形態に係る窒化物半導体層１５においては、２つの領域（例えば第１領域１５ａ及び第２領域１５ｂ）の境界１７の延在方向（第１方向Ｄ１）に対して、ｃ軸１６を傾斜させる。すなわち、第２方向Ｄ２に対して、ｃ軸１６を傾斜させる。これにより、境界１７において生じる熱膨張係数の異方性を小さくできる。実施形態によれば、応力が緩和され、反りが抑制でき、クラックが抑制できる。
実施形態によれば、高生産性の窒化物半導体層及び窒化物半導体装置が得られる。
熱膨張係数の異方性については、後述する。
図２は、第１の実施形態に係る窒化物半導体装置を例示する模式的断面図である。
図２に示した例では、窒化物半導体層１５は、例えば、下地層５０と、機能層１０と、を含む。この例では、窒化物半導体層１５は、バッファ層６０をさらに含む。
基板４０は、例えば、（１１３）面のシリコン基板である。
基板４０は、複数の凹部４５を有する。複数の凹部４５のそれぞれには、複数の斜面４１が設けられる。
基板４０の一部（複数の斜面４１）の上にバッファ層６０が設けられる。バッファ層６０の上に下地層５０が設けられる。下地層５０の上に機能層１０が設けられる。基板４０の上に、バッファ層６０、下地層５０、及び、機能層１０がこの順で順次形成される。これらの形成においてエピタキシャル成長が行われる。バッファ層６０、下地層５０及び機能層１０は、窒化物半導体である。
基板４０の凹部４５を除く上面４０ｕに、マスク層６４が設けられても良い。マスク層６４には、例えば、酸化シリコン膜（ＳｉＯ２）や窒化シリコン膜（ＳｉＮｘ）が用いられる。マスク層６４の上の少なくとも一部の上には、バッファ層６０が設けられない場合がある。バッファ層６０の上、及び、マスク層６４の上に、下地層５０が設けられる。
バッファ層６０は、例えば、ＡｌＮ層を含む。ＡｌＮ層の厚さは、例えば約１００ナノメートル（ｎｍ）である。ＡｌＮ層は、基板４０に接する。
バッファ層６０は、ＧａＮを含んでも良い。バッファ層６０としてＧａＮを用いる場合、ＧａＮ層の厚さは、例えば、約３０ｎｍである。バッファ層６０には、窒化物半導体の混晶（例えば、ＡｌＧａＮまたはＩｎＧａＮなど）を用いても良い。
ＡｌＮにおいては、シリコンとの化学的反応が生じにくい。基板４０にシリコン基板を用いる場合、ＡｌＮをシリコン基板と接するバッファ層６０として用いる。これにより、例えば、シリコンとガリウムとの反応によって生じるメルトバックエッチングなどが抑制される。
バッファ層６０において、ＡｌＮ層は、単結晶であることが好ましい。ＡｌＮを１０００℃以上の高温でエピタキシャル成長させることで、単結晶のＡｌＮ層を形成できる。
シリコンと窒化物半導体との間の熱膨張係数の差は大きい。基板４０としてシリコン基板を用いる場合、窒化物半導体との熱膨張係数差は、他の材料と比べて大きい。このため、エピタキシャル成長後に生じる基板４０の反りが大きくなり、特にクラックが生じやすい。
例えば、単結晶のＡｌＮのバッファ層６０を用いることで、エピタキシャル成長中に窒化物半導体中に応力を形成することができる。これにより、成長終了後の基板４０の反りを抑制できる。
バッファ層６０（ＡｌＮ層）には、引っ張り応力（歪み）が形成されていることが好ましい。ＡｌＮ層に引っ張り応力（歪み）が形成されることで、基板４０とバッファ層６０との界面での欠陥形成が抑制される。
下地層５０は、例えばＧａＮ層を含む。下地層５０は、インジウム（Ｉｎ）を含んでも良い。下地層５０がＩｎを含むことで、下地層５０と基板４０（例えばシリコン基板）との格子不整合が緩和され、転位の発生が抑制される。下地層５０がＩｎを含む場合、結晶成長中にＩｎの脱離反応が発生しやすい。Ｉｎ組成比を０．５以下とすることが好ましい。これにより、平坦性の良い下地層５０を得ることができる。
下地層５０は、基板４０の複数の凹部４５の側面（斜面４１）のそれぞれから選択的に成長される。隣接する凹部４５の側面のそれぞれから成長された複数の結晶（ＧａＮ結晶）が会合する。複数の結晶が合体する。成長を続けると、ＧａＮ結晶の上面（第１面１５ｆ）は、平坦になり、基板４０の上面４０ｕ（主面４０ａ）に対して平行になる。
例えば、基板４０として、（１１３）面のシリコン基板を用いる場合には、窒化物半導体層１５の（１１−２２）面が、第１面１５ｆに対して平行になる。すなわち、（１１−２２）面が、基板４０の上面４０ｕ（主面４０ａ）に対して平行となる。このとき、窒化物半導体層１５のｃ軸１６と、第１面１５ｆに対して垂直な軸（Ｚ軸）と、の間の角度は、約５８度である。すなわち、窒化物半導体層１５のｃ軸１６と、第１面１５ｆと、の間の角度θ１は、約３２度である。
このように、凹凸（複数の凹部４５）が形成された基板４０を用い、凹部４５の側面上に、選択的に窒化物半導体結晶を成長させる。これにより、窒化物半導体層１５（例えば下地層５０）のｃ軸１６は、基板４０の上面４０ｕ（主面４０ａ）に対して傾斜する。
機能層１０におけるｃ軸は、下地層５０におけるｃ軸に対して、実質的に平行である。従って、機能層１０のｃ軸１６は、第２方向Ｄ２に対して傾斜する。機能層１０のｃ軸１６は、第３方向Ｄ３（上面４０ｕに対して垂直な方向）に対して傾斜する。
この例では、窒化物半導体装置１１０は、発光装置である。機能層１０は、例えば、第１半導体層１１と、活性層１３（例えば発光層）と、第２半導体層１２と、を含む。第２半導体層１２と基板４０との間に第１半導体層１１が配置される。第２半導体層１２は、第３方向Ｄ３において、第１半導体層１１と離間している。第２半導体層１２と第１半導体層１１との間に活性層１３が配置される。第１半導体層は第１導電形である。第２半導体層は第２導電形である。第１導電形は、例えばｎ形であり、第２導電形は、例えばｐ形である。
活性層１３は、複数の障壁層と、複数の障壁層の間に設けられた井戸層と、を含む。障壁層には、例えばＧａＮが用いられる。井戸層には、例えば、ＩｎＧａＮ（例えば、Ｉｎ０．１５Ｇａ０．８５Ｎ）が用いられる。活性層１３は、ＭＱＷ（Multi-Quantum Well）構造、または、ＳＱＷ（Single-Quantum Well）構造を有する。機能層１０の厚さは、例えば１マイクロメートル（μｍ）以上５μｍ以下であり、例えば約３．５μｍである。機能層１０の厚さは、例えば約２μｍでも良い。
この例では、基板４０の上に、第１半導体層１１、活性層１３及び第２半導体層１２がこの順で積層されている。
この明細書において、積層されている状態は、互いに接して重ねられる状態、及び、間に他の層が挿入されて重ねられる状態を含む。上に設けられる状態は、直接接して設けられる状態、及び、間に他の層が挿入されて設けられる状態を含む。
後述するように、窒化物半導体装置１１０において、基板４０と、バッファ層６０と、下地層５０と、が除去された状態で使用される場合がある。
例えば、機能層１０の少なくとも一部（例えば第１半導体層１１及び第２半導体層１２の少なくともいずれか）における不純物濃度は、下地層５０における不純物濃度よりも高い。
図３（ａ）〜図３（ｃ）は、第１の実施形態に係る窒化物半導体装置の製造方法を例示する工程順模式的断面図である。
図３（ａ）に示すように、基板４０を用意する。例えば、基板４０には、例えば、（１１３）面のシリコン基板が用いられる。シリコン基板のオリエンテーションフラットの方位は、例えば、＜−１１０＞方向である。シリコン基板の上に、マスク層６４となる酸化シリコン膜６４ｆが形成されている。酸化シリコン膜６４ｆは、例えば、熱酸化膜である。酸化シリコン膜６４ｆの厚さは、例えば、約１００ナノメートル（ｎｍ）である。酸化シリコン膜６４ｆの上に、所定の形状のレジスト膜６５を形成する。レジスト膜６５の形状は、例えば、ストライプ状である。ストライプの延在方向を、基板４０の結晶方位に対して所定の角度で傾斜させる。ストライプの延在方向は、シリコンの＜２１−１＞方向から、＜１１０＞方向に、所定の角度で傾斜する。傾斜の角度は、５度以上８５度以下である。
レジスト膜６５の幅（ストライプの延在方向に対して直交する方向の長さ）は、例えば約３μｍである。レジスト膜６５の開口部の幅（複数のストライプどうしの間隔）は、例えば約７μｍである。ストライプの周期は、例えば約１０μｍである。
レジスト膜６５をマスクとして、開口部の酸化シリコン膜６４ｆを除去する。除去においては、例えば、バッファードフッ酸を用いたエッチングが行われる。除去の前に、Ｏ２アッシャ処理を行っても良い。親水性が向上し、エッチングの均一性が向上する。酸化シリコン膜６４ｆの一部の除去の後に、レジスト膜６５を除去する。これにより、マスク層６４が形成される。
図３（ｂ）に示すように、マスク層６４をマスクとして用いて、基板４０を加工する。すなわち、基板４０に複数のストライプ状の凹部４５を形成する。この加工においては、例えば、水酸化カリウム（ＫＯＨ）溶液（２５ｗｔ％、４５℃）を用い、例えば１５分間の処理が行われる。シリコンのエッチングレートの異方性により、凹部４５の側面は、Ｚ軸に対して傾斜する。すなわち、斜面４１が形成される。シリコンをＫＯＨ溶液でエッチングする場合、シリコンの（１１１）面のエッチングレートが他の結晶面に比べて遅いため、シリコンの（１１１）面が斜面４１として形成されやすい。この加工において、ドライエッチング処理を用いて斜面４１を形成しても良い。
これにより、側面が傾斜した複数の凹部４５を有する基板４０が得られる。凹部４５の側面（側壁）の一部は、シリコンの（１−１１）面となる。この側面（斜面４１）は、基板４０の上面４０ｕの（１１３）面に対して傾斜する。側面（斜面４１）と、（１１３）面との間の角度は、約５８．５度である。この斜面４１（すなわち、（１−１１）面）から窒化物結晶が成長される。側面（側壁）の一部は、（１−１１）面に限らず、（１１−１）面や（−１１−１）面などの（１１１）面と等価な結晶面（ミラー指数の包括表現で｛１１１｝面で表される結晶面）であれば良い。シリコンの（１１１）面と等価な結晶面を形成することで、窒化物結晶の結晶成長が可能となる。
図３（ｃ）に示すように、基板４０の斜面４１の上に、バッファ層６０を形成する。さらに、バッファ層６０の上に、下地層５０を形成し、下地層５０の上に、機能層１０をエピタキシャル成長させる。エピタキシャル成長の例について、以下説明する。
例えば、斜面４１が形成された上記の基板４０を、有機洗浄及び酸洗浄によって処理する。この後、基板４０をＭＯＣＶＤ装置の反応室内に導入する。トリメチルアルミニウム（ＴＭＡｌ）及びアンモニア（ＮＨ３）を用い、バッファ層６０となるＡｌＮ層を形成する。バッファ層６０の厚さは、約１００ｎｍである。
その後、窒素及び水素を含む雰囲気にて、ＴＭＧａ及びアンモニアを用い、下地層５０の一部となるアンドープのＧａＮ層を成長させる。このときの成長温度は約１０６０℃であり、成長圧力は６００ｈＰａであり、Ｖ／III比は、３３００である。このアンドープのＧａＮ層は、凹部４５の側面（側壁）である（１−１１）面（すなわち斜面４１）から成長する。
これにより、ｃ軸１６が基板４０の上面４０ｕ（主面４０ａ）に対して垂直な方向から５８．５度傾斜したＧａＮ結晶が得られる。すなわち、ＧａＮ層のｃ軸１６と、上面４０ｕと、の間の角度θ１は、３１．５度である。
アンドープＧａＮ層の成長初期では、アンドープＧａＮ層は、ストライプ状の結晶である。成長時間を長くすることで、隣り合うストライプ状の結晶が会合する。これにより、アンドープＧａＮ層の主面（表面）は、（１１−２２）面となる。
さらに結晶成長を続け、下地層５０が形成される。この上に、第１半導体層１１、活性層１３及び第２半導体層１２を形成して、機能層１０が形成される。これにより、窒化物半導体装置１１０が得られる。
以下、窒化物半導体層１５に関する実験結果の例について説明する。
この実験においては、基板４０に形成される凹部４５の延在方向（第１方向Ｄ１）を変更する。すなわち、レジスト膜６５のストライプの延在方向を変更する。レジスト膜６５のストライプの延在方向と、シリコンの＜２１−１＞方向と、の角度を変更する。第１試料においては、レジスト膜６５のストライプの延在方向は、シリコンの＜２１−１＞方向に対して平行である（傾斜角度は０度）。第２試料においては、レジスト膜６５のストライプの延在方向は、シリコンの＜２１−１＞方向から、＜１１０＞方向に１３度傾斜する（傾斜角度は１３度）。第３試料においては、レジスト膜６５のストライプの延在方向は、シリコンの＜２１−１＞方向から、＜１１０＞方向に１８度傾斜する（傾斜角度は１８度）。
第１〜第３試料においては、レジスト膜６５の幅は、約３μｍである。レジスト膜６５の開口部の幅は、約７μｍである。ストライプの周期は、約１０μｍである。
このような３種類の基板４０の上に、バッファ層６０としてＡｌＮ層を形成し、さらに、下地層５０のＧａＮ層を形成する。その際、ＧａＮ層の成長時間を変化させて、ＧａＮ層の成長の様子が観察される。成長時間が９０分間のときに、ＧａＮ層の厚さは、約２μｍである。
図４（ａ）〜図４（ｃ）は、窒化物半導体装置に関する実験結果を例示する電子顕微鏡写真像である。
図４（ａ）〜図４（ｃ）のそれぞれは、上記の第１試料ＳＰ１０、第２試料ＳＰ２０及び第３試料ＳＰ３０のそれぞれに対応する。これらの電子顕微鏡写真は、基板４０の上面４０ｕ（主面４０ａ）に対して垂直な方向（第３方向Ｄ３）から観察したＳＥＭ像である。これらの例では、ＧａＮ層の成長時間が３０分であり、ＧａＮ層の成長の途中の段階である。すなわち、凹部４５の複数の側面のそれぞれから成長した複数の結晶が合体する前の状態である。
図４（ａ）に示すように、基板４０の凹部４５と、上面４０ｕ（マスク層６４）と、下地層５０の一部となる成長初期のＧａＮ層５１と、が観察される。このＧａＮ層５１は、凹部４５に沿ったストライプ状である。
第１試料ＳＰ１０においては、凹部４５の延在方向（第１方向Ｄ１）は、＜２１−１＞方向に沿っている。この場合、ＧａＮ層５１のｃ軸をＸ−Ｙ平面（第１面１５ｆすなわち、基板４０の上面４０ｕ）に投影した方向１６ｐは、凹部４５の延在方向（第１方向Ｄ１）に対して垂直な方向（第２方向Ｄ２）に沿う。第１試料ＳＰ１０においては、ＧａＮ層５１のｃ軸は、凹部４５の延在方向に対して垂直となる。ＧａＮ層５１の表面において、稜線５２（段差）が観察される。稜線５２は、凹部４５の延在方向（第１方向Ｄ１）に対して垂直な方向（第２方向Ｄ２）に沿う。稜線５２は、結晶表面の凹凸に由来する。この稜線５２の延在方向は、方向１６ｐに沿っている。
図４（ｂ）に示すように、第２試料ＳＰ２０（傾斜角が１３度）においては、ＧａＮ層５１のｃ軸をＸ−Ｙ平面に投影した方向１６ｐは、凹部４５の延在方向（第１方向Ｄ１）に対して垂直な方向（第２方向Ｄ２）に対して傾斜する。方向１６ｐと第２方向Ｄ２との間の角度は、傾斜角と同じであり、１３度である。稜線５２の延在方向と、第２方向Ｄ２と、の間の角度は、１３度である。
図４（ｃ）に示すように、第３試料ＳＰ３０（傾斜角が１８度）においても、ＧａＮ層５１のｃ軸をＸ−Ｙ平面に投影した方向１６ｐは、凹部４５の延在方向（第１方向Ｄ１）に対して垂直な方向（第２方向Ｄ２）に対して傾斜する。方向１６ｐと第２方向Ｄ２との間の角度は、傾斜角と同じであり、１８度である。稜線５２の延在方向と、第２方向Ｄ２と、の間の角度は、１８度である。
図４（ｂ）及び図４（ｃ）に示す例と同様に、例えば、主面１５ｆに対して垂直な方向（第３方向Ｄ３）から観察したＳＥＭ像において、稜線５２の延在方向と第２方向Ｄ２との間の角度が分かる。この角度により、方向１６ｐが第２方向Ｄ２に対して傾斜していることが判断できる。
図５（ａ）及び図５（ｂ）は、窒化物半導体装置に関する実験結果を例示する電子顕微鏡写真像である。
図５（ａ）及び図５（ｂ）は、以下の第４試料ＳＰ１１及び第５試料ＳＰ３１のそれぞれに対応する。これらの試料においては、レジスト膜６５の幅は、約２．５μｍである。レジスト膜６５の開口部の幅は、約２．５μｍである。ストライプの周期は、約５μｍである。すなわち、第４試料ＳＰ１１及び第５試料ＳＰ３１においては、レジスト膜６５のストライプの周期は、第１〜第３試料ＳＰ１０〜ＳＰ３０に比べて短い。
第４試料ＳＰ１１においては、レジスト膜６５のストライプの延在方向は、シリコンの＜２１−１＞方向に対して平行である（傾斜角度は０度）。第５試料ＳＰ３１においては、レジスト膜６５のストライプの延在方向は、シリコンの＜２１−１＞方向から、＜１１０＞方向に１８度傾斜する（傾斜角度は１８度）。
第４試料ＳＰ１１及び第５試料ＳＰ３１においては、ＧａＮ層５１の成長時間は、６０分であり、第１〜第３試料ＳＰ１０〜ＳＰ３０に比べて長い。
図５（ａ）に示すように、第４試料ＳＰ１１においては、成長時間を６０分とすることで、隣り合うストライプ状のＧａＮ結晶どうしが会合し、ＧａＮ層５１（下地層５０）が得られる。会合後に成長されたＧａＮ層５１の厚さは、約２．５μｍである。ＧａＮ層５１の主面（表面）は、（１１−２２）面である。このＧａＮ層５１を成長させた後に室温にすると、クラックＣＲが発生する。クラックＣＲの延在方向は、凹部４５の延在方向（第１方向Ｄ１）に対して垂直である。クラックＣＲは、第２方向Ｄ２に沿って延在する。クラックＣＲは、複数のＧａＮ結晶が合体する境界に対して垂直な方向に延在する。第１方向Ｄ１に沿うクラックは、観察されない。複数のクラックＣＲの間隔（第１方向Ｄ１における間隔）は、約５００μｍである。
図５（ｂ）に示すように、第５試料ＳＰ３１においても、成長時間を６０分とすることで、隣り合うストライプ状のＧａＮ結晶どうしが会合し、ＧａＮ層５１（下地層５０）が得られる。ＧａＮ層５１の主面（表面）は、（１１−２２）面である。このＧａＮ層５１を成長させた後に室温にしても、クラックＣＲは観測されない。
このように、凹部４５の延在方向（第１方向Ｄ１）を、基板４０の結晶方位に対して所定の角度で傾斜させることで、クラックＣＲが抑制できる。この例では、凹部４５の延在方向を、基板４０の＜２−１１＞方向から傾斜させる。ＧａＮ層５１のｃ軸の方位を、基板４０の上面４０ｕ（主面４０ａ）に対して平行な面内（Ｘ−Ｙ面内）で回転できる。ｃ軸の方位を、凹部４５の延在方向に対して垂直な方向（第２方向Ｄ２）から回転することで、クラックＣＲが抑制できる。
図６（ａ）〜図６（ｄ）は、窒化物半導体装置の特性を例示するグラフ図である。
図６（ａ）は、基板４０の凹部４５の延在方向（第１方向Ｄ１）を変えたときの、シリコン基板とＧａＮ層との熱膨張係数の差を例示している。シリコン基板の主面は、（１１３）面である。ＧａＮ層の主面は、（１１−２２）面である。横軸は、第１方向Ｄ１と、シリコンの＜２１−１＞方向と、の間の角度（傾斜角α）である。縦軸は、熱膨張係数差ΔＣである。熱膨張係数差ΔＣは、基板４０の上面４０ｕ（主面４０ａ）に対して平行な２つの方向で異なる。差ΔＣ１は、凹部４５の延在方向（第１方向Ｄ１）における熱膨張係数の差である。差ΔＣ２は、凹部４５の延在方向に対して垂直な方向（第２方向Ｄ２）における熱膨張係数の差である。傾斜角αは、方向１６ｐと第２方向Ｄ２との間の角度に対応する。
図６（ｂ）は、基板４０の凹部４５の延在方向（第１方向Ｄ１）を変えたときの、シリコン基板とＧａＮ層との熱膨張係数の差を例示している。シリコン基板の主面は、（００１）面である。ＧａＮ層の主面は、（１０−１１）面である。この場合、ｃ軸１６とＧａＮ層の主面との間の角度θ１は、約３２度である。横軸は、第１方向Ｄ１とシリコンの＜−１１０＞方向と、の間の角度（傾斜角α）である。縦軸は、熱膨張係数差ΔＣである。
図６（ｃ）は、基板４０の凹部４５の延在方向（第１方向Ｄ１）を変えたときの、シリコン基板とＧａＮ層との熱膨張係数の差を例示している。シリコン基板の主面は、（１１０）面である。ＧａＮ層の主面は、（１１−２０）面である。この場合、ｃ軸１６とＧａＮ層の主面との間の角度θ１は、約０度である。横軸は、第１方向Ｄ１とシリコンの＜−１１２＞方向と、の間の角度（傾斜角α）である。縦軸は、熱膨張係数差ΔＣである。
図６（ｄ）は、基板４０の凹部４５の延在方向（第１方向Ｄ１）を変えたときの、シリコン基板とＧａＮ層との熱膨張係数の差を例示している。シリコン基板の主面は、（１１２）面である。ＧａＮ層の主面は（１０−１０）面である。この場合、ｃ軸１６とＧａＮ層の主面との間の角度θ１は、約０度である。横軸は、第１方向Ｄ１とシリコンの＜−１１０＞方向と、の間の角度（傾斜角α）である。縦軸は、熱膨張係数差ΔＣである。
シリコンの熱膨張係数は、例えば、３．５９×１０−６（／Ｋ）である。ＧａＮのａ軸方向の熱膨張係数は、例えば、５．５９×１０−６（／Ｋ）である。ＧａＮのｃ軸方向の熱膨張係数は、例えば、３．１７×１０−６（／Ｋ）である。傾斜角αを変えることで、第１方向Ｄ１における、ＧａＮのａ軸方向の成分及びｃ軸方向の成分の大きさが変化する。連動して、第２方向Ｄ２における、ＧａＮのａ軸方向の成分及びｃ軸方向の成分の大きさが変化する。
図６（ａ）において、傾斜角αが０度の場合は、凹部４５の延在方向（第１方向Ｄ１）が、＜２１−１＞方向に沿う場合に対応する。この場合には、熱膨張係数の差ΔＣ１は、約５６％と大きい。このため、第１方向Ｄ１に対して直交する第２方向Ｄ２に沿って、クラックＣＲが生じると考えられる。
傾斜角αが０度の場合において、熱膨張係数の差ΔＣ２の絶対値は、約２％と小さい。このため、第１方向Ｄ１に沿ったクラックは生じ難いと考えられる。
シリコンの熱膨張係数は、ＧａＮのａ軸方向の熱膨張係数と、ＧａＮのｃ軸方向の熱膨張係数と、の間である。このため、積層方向（第３方向Ｄ３）に対してｃ軸を傾斜させることで、ＧａＮのａ軸とシリコンとの間の熱膨張係数差と、ＧａＮのｃ軸とシリコンとの間の熱膨張係数差と、が互いに補償するように作用する。その結果、熱膨張係数差の総和が小さくなる。その結果、凹部４５の延在方向に対して垂直な方向には、クラックが生じ難いと考えられる。
図６（ａ）に示すように、傾斜角αが大きいと、差ΔＣ１は小さくなる。これは、ＧａＮのｃ軸を第１方向Ｄ１に投影した成分が大きくなるためである。傾斜角αが１８度の場合は、差ΔＣ１は、約４８％となる。すなわち、傾斜角αが０度の場合に比べて、差ΔＣ１は、１０％程度小さくなる。これにより、クラックの形成が抑制されると考えられる。
一方、傾斜角αが１８度の場合、差ΔＣ２は、増大し、約４％となる。すなわち、熱膨張係数差の異方性（差ΔＣ１と差ΔＣ２との間の差）が小さくなる。これにより、反りの異方性が抑制される。
図６（ｂ）〜図６（ｄ）においても、同様に、傾斜角αが大きいと、差ΔＣ１は小さくなる。一方、差ΔＣ２は増大し、熱膨張係数差の異方性（差ΔＣ１と差ΔＣ２との間の差）が小さくなる。傾斜角αを大きくすることで、第２方向Ｄ２に沿った反りやクラックＣＲを抑制できる。
傾斜角αは、５度以上８５度以下であることが好ましい。傾斜角αが５度よりも小さい、または８５度よりも大きい場合には、熱膨張係数差（差ΔＣ１及び差ΔＣ２）の、傾斜角αが０度のときの値からの変化が１％未満である。このため、反りやクラックの抑制の効果が不十分である。傾斜角αは、１３度以上がさらに好ましい。熱膨張係数差の異方性が小さくなり、クラックが抑制される。傾斜角αは、４５度以下がさらに好ましい。窒化物結晶がｃ軸配向成長しやすくなり、結晶性が高くなる。傾斜角αは、ｃ軸１６をＧａＮ層の主面に投影した方向と、第２方向Ｄ２と、の間の角度に対応する。
このように、窒化物半導体層１５のｃ軸１６のＸ−Ｙ平面に投影した方向を、第２方向Ｄ２に対して傾斜させることで、熱膨張係数差の異方性が抑制できる。これにより、基板４０の反りが抑制できる。クラックＣＲを抑制できる。
実施形態において、窒化物半導体層１５のｃ軸１６は、第３方向Ｄ３（すなわち、積層方向）に対して傾斜する。これにより、窒化物半導体層１５に生じる内部電界を抑制でき、特性が向上できる。例えば、窒化物半導体層１５を用いた発光装置において、発光効率が向上できる。特性の向上とともに、反りを抑制し、クラックを抑制し、高い生産性が得られる。
図７（ａ）〜図７（ｄ）は、窒化物半導体装置を例示する電子顕微鏡写真像及び模式図である。
図７（ｄ）は、上記の第３試料ＳＰ３０の基板４０を例示する模式的平面図である。図７（ａ）〜図７（ｃ）は、図７（ｄ）のＡ１−Ａ２線断面の電子顕微鏡写真像である。
図７（ｄ）に示すように、基板４０は、シリコンのウェーハであり、オリエンテーションフラット４７を有する。オリエンテーションフラット４７と、凹部４５の延在方向（第１方向Ｄ１）との間の角度βは、約１７度である。
図７（ａ）〜図７（ｃ）に示すように、複数の凹部４５が形成される。凹部４５は溝状である。基板４０の上面４０ｕと、側面４６ａｓの下端と、の距離ｄ１は、約２．７μｍである。基板４０の上面４０ｕと、側面４６ａｒの下端と、の距離ｄ２は、約２．２μｍである。基板４０の上面４０ｕには、マスク層６４のシリコン酸化膜が形成されている。
実施形態において、基板４０に設けられる複数の凹部４５のそれぞれの深さは、０．３μｍ以上３μｍ以下であることが好ましい。さらに好ましくは、０．５μｍ以上０．９μｍ以下である。凹部４５の深さは、距離ｄ１である。これにより底面４６ａｔからの成長が抑制され、側面４６ａｓからの成長が支配的になりやすく、窒化物結晶の成長の選択性が向上する。
複数の凹部４５のそれぞれの間の上面４０ｕの第２方向Ｄ２の長さＬ１（レジスト膜６５の幅に対応）は、約１μｍである。複数の凹部４５のそれぞれの深さ（距離ｄ２）は、上面４０ｕの第２方向Ｄ２の長さＬ１の０．３倍以上３倍以下である。これにより、側面４６ａｓからのＧａＮ層の成長が支配的になりやすく、メルトバックエッチングが抑制されやすくなる。さらに好ましくは、０．５倍以上０．９倍以下である。窒化物結晶の成長の結晶性が向上する。
図８（ａ）〜図８（ｄ）は、窒化物半導体装置を例示する電子顕微鏡写真像である。
これらの図は、第３試料ＳＰ３０の基板４０を用いて、窒化物半導体層１５（ＧａＮ層５１）を成長させた試料の電子顕微鏡写真像である。図８（ｂ）〜図８（ｄ）は、図８（ａ）に示す部分ｐ１、部分ｐ２及び部分ｐ３のそれぞれの拡大像である。
基板４０の凹部４５の内側の表面にバッファ層６０（ＡｌＮ層）が成長する。窒化物結晶の結晶成長において、凹部４５の内部に原料ガスが進入（気相拡散）する。これにより、凹部４５の側面４６ａｓ、側面４６ａｒ、及び、底面４６ａｔの上にＡｌＮ層が成長する。
凹部４５の深さが深くなりすぎると、原料ガスが侵入（気相拡散）せず、底面４６ａｔの上にＡｌＮ層が成長しにくくなる。この場合には、凹部４５の底面４６ａｔからメルトバックエッチングが生じやすくなる。そのため、凹部４５の深さは、ＡｌＮ層が成長する深さであることが好ましい。凹部４５の深さは、０．３μｍ以上３μｍ以下であることが好ましい。
そして、このＡｌＮ層の上にＧａＮ層５１が成長する。図８（ａ）において、ＡｌＮ層の被覆性は良好であり、ＡｌＮ層によりシリコンが覆われる。ＧａＮ層５１と基板４０（シリコン）との間でメルトバックエッチングは、生じていない。シリコンの基板４０に接して、ＡｌＮ層を形成することが望ましい。図８（ａ）に示すように、側面４６ａｓの下端と、の距離ｄ１は、約２．８μｍである。基板４０の上面４０ｕと、側面４６ａｒの下端と、の距離ｄ２は、約２．３μｍである。複数の凹部４５のそれぞれの深さ（距離ｄ２）は、上面４０ｕの第２方向Ｄ２の長さＬ１の約３倍である。底面４６ａｔからの成長が抑制され、側面４６ａｓからの成長が支配的となる。凹部４５の深さが浅くなりすぎると、底面４６ａｔからの成長が生じ、側面４６ａｓからの成長が阻害され、結晶品質が低下する。
図９（ａ）〜図９（ｊ）は、窒化物半導体装置を例示する電子顕微鏡写真像及び模式的斜視図である。
図９（ｂ）、図９（ｃ）、図９（ｅ）、図９（ｇ）、図９（ｉ）の例において、図中の点線は側面４６ａｓを示している。これら例においては、側面４６ａｓは、シリコンの｛１１１｝面に実質的に対応する。
図９（ａ）及び図９（ｂ）の例では、基板４０の上面４０ｕは、シリコンの（１１１）面である。この時、窒化物半導体層１５（例えばＧａＮ層５１）のｃ軸１６は、基板４０の上面４０ｕに対して実質的に垂直である。窒化物半導体層１５のｃ面は、上面４０ｕに対して実質的に平行である。
図９（ｃ）及び図９（ｄ）の例では、基板４０の上面４０ｕは、シリコンの（１１２）面である。この時、窒化物半導体層１５（例えばＧａＮ層５１）のｃ軸１６は、基板４０の上面４０ｕに対して平行である。窒化物半導体層１５のｍ面（（１０−１０）面）は、上面４０ｕに対して実質的に平行である。
図９（ｅ）及び図９（ｆ）の例では、基板４０の上面４０ｕは、シリコンの（１１３）面である。この時、窒化物半導体層１５（例えばＧａＮ層５１）のｃ軸１６は、基板４０の上面４０ｕに対して傾斜する。窒化物半導体層１５の（１１−２２）面は、上面４０ｕに対して実質的に平行である。
図９（ｇ）及び図９（ｈ）の例では、基板４０の上面４０ｕは、シリコンの（００１）面である。この時、窒化物半導体層１５（例えばＧａＮ層５１）のｃ軸１６は、基板４０の上面４０ｕに対して傾斜する。窒化物半導体層１５の（１０−１１）面は、上面４０ｕに対して実質的に平行である。
図９（ｉ）及び図９（ｊ）の例では、基板４０の上面４０ｕは、シリコンの（１１０）面である。この時、窒化物半導体層１５（例えばＧａＮ層５１）のｃ軸１６は、基板４０の上面４０ｕに対して実質的に平行である。窒化物半導体層１５のａ面（（１１−２０）面）は、上面４０ｕに対して実質的に平行である。
このように、基板４０として用いるシリコン基板の面方位を変えることで、窒化物半導体層１５の上面（第１面１５ｆ）の面方位、及び、ｃ軸１６の方向が、制御できる。
既に説明したように、例えば、（１１３）面のシリコン基板を用いる場合には、窒化物半導体層１５の（１１−２２）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕに対して垂直な軸と、の間の角度は、約５８度である。言い換えれば、ｃ軸１６と第１面１５ｆとの間の角度θ１は、約３２度である。
例えば、基板４０として、（００１）面で、＜１１０＞方向に向かって約８度傾斜させたシリコン基板を用いても良い。この場合には、窒化物半導体層１５の（１０−１１）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕに対して垂直な軸と、の間の角度は、約６２度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、約２８度である。
例えば、基板４０として、（１１２）面のシリコン基板を用いても良い。この場合には、窒化物半導体層１５の（１０−１０）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕと、の間の角度は、実質的に０度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、実質的に０度である。
例えば、基板４０として、（１１０）面のシリコン基板を用いても良い。この場合には、窒化物半導体層１５の（１１−２０）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕと、の間の角度は、実質的に０度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、実質的に０度である。
実施形態において、基板４０として、サファイア基板を用いても良い。
例えば、基板４０として、ｒ面（（１−１０２）面）のサファイア基板を用いても良い。この場合には、窒化物半導体層１５の（１１−２２）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕに対して垂直な軸と、の間の角度は、約５８度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、約３２度である。
例えば、基板４０として、ｎ面（（１１−２３）面）のサファイア基板を用いても良い。この場合には、窒化物半導体層１５の（１０−１１）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕに対して垂直な軸と、の間の角度は、約６２度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、約２８度である。
例えば、基板４０として、ａ面（（１１−２０）面））のサファイア基板を用いても良い。この場合には、窒化物半導体層１５の（１０−１０）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕと、の間の角度は、実質的に０度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、実質的に０度である。
例えば、基板４０として、ｍ面（（１０−１０）面）またはｃ面（（０００１）面）のサファイア基板を用いても良い。この場合には、窒化物半導体層１５の（１１−２０）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕと、の間の角度は、実質的に０度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、実質的に０度である。
例えば、基板４０として、ｃ面（（０００１）面）のサファイア基板を用いても良い。この場合には、窒化物半導体層１５の（１１−２０）面が、基板４０の上面４０ｕに対して平行になる。このとき、窒化物半導体層１５のｃ軸１６と、基板４０の上面４０ｕと、の間の角度は、実質的に０度である。ｃ軸１６と第１面１５ｆとの間の角度θ１は、実質的に０度である。
基板４０の面方位によって、窒化物半導体層１５の第１面１５ｆ（主面）の結晶面を変化させることができる。
例えば、実施形態において、窒化物半導体層１５の第１面１５ｆは、（１１−２２）面、（１０−１１）面、（１１−２０）面、及び、（１０−１０）面のいずれかに対して平行である。窒化物半導体層１５の表面に凹凸などが形成される場合、第１面１５ｆが、（１１−２２）面、（１０−１１）面、（１１−２０）面、及び、（１０−１０）面のいずれかに対して平行な部分を含む場合がある。
図１０（ａ）〜図１０（ｄ）は、第１の実施形態に係る窒化物半導体装置を例示する模式的断面図である。
これらの例においては、窒化物半導体装置は、発光装置（例えばＬＥＤ）である。
図１０（ａ）に示す窒化物半導体装置１２１においては、基板４０の上に下地層５０（例えばＧａＮ層）が設けられ、下地層５０の上に、機能層１０が設けられる。機能層１０は、第１半導体層１１、第２半導体層１２及び活性層１３に加えて、低不純物濃度層１１ｉをさらに含む。低不純物濃度層１１ｉは、第１半導体層１１と下地層５０との間に配置される。低不純物濃度層１１ｉにおける不純物濃度は、第１半導体層１１における不純物濃度よりも低い。低不純物濃度層１１ｉには、例えば、アンドープのＧａＮが用いられる。
この例では、第１半導体層１１は、第１部分１１ａと第２部分１１ｂとを含む。第２部分１１ｂは、第１面１５ｆに対して平行な面内で、第１部分１１ａと並ぶ。第２半導体層１２は、第３方向Ｄ３において、第１部分１１ａと離間する。第２半導体層１２と第１部分１１ａとの間に活性層１３が配置される。
第１電極１１ｅと、第２電極１２ｅと、が設けられる。第１電極１１ｅは、第１半導体層１１の第２部分１１ｂと電気的に接続される。第２電極１２ｅは、第２半導体層１２と電気的に接続される。
第１電極１１ｅと第２電極１２ｅとの間に電圧を印加することで、活性層１３に電流が供給され、活性層１３から光が放出される。
図１０（ｂ）に示す窒化物半導体装置１２２においては、窒化物半導体層１５が形成された後に、基板４０及び下地層５０が除去されている。この例では、保持部７０が設けられている。第１電極１１ｅと保持部７０との間に、第２電極１２ｅが設けられる。第１電極１１ｅと第２電極１２ｅとの間に機能層１０が設けられる。
図１０（ｃ）に示す窒化物半導体装置１２３においても、基板４０と下地層５０が除去されている。第１半導体層１１の第１部分１１ａと保持部７０との間に第２半導体層１２が配置される。第２半導体層１２と保持部７０との間に第２電極１２ｅが配置される。保持部７０は、第２電極１２ｅと電気的に接続される。第１部分１１ａと第２半導体層１２との間に活性層１３が配置される。第１半導体層１１の第２部分１１ｂと保持部７０との間に第１電極１１ｅが設けられる。第１電極１１ｅと保持部７０との間に絶縁層７５が設けられる。第１電極１１ｅは、活性層１３、第２半導体層１２、第２電極１２ｅ及び保持部７０と、電気的に絶縁される。
図１０（ｄ）に示す窒化物半導体装置１２４においても、基板４０と下地層５０が除去されている。この例では、保持部７０は、第１電極１１ｅと電気的に接続される。第２電極１２ｅと保持部７０との間に絶縁層７５が設けられる。第１電極１１ｅ及び保持部７０は、活性層１３、第２半導体層１２及び第２電極１２ｅと、電気的に絶縁される。
図１１は、第１の実施形態に係る別の窒化物半導体装置を例示する模式的断面図である。
この例の窒化物半導体装置１３１は、ＨＥＭＴ（High Electron Mobility Transistor）装置である。窒化物半導体装置１３１においては、機能層１０は、第１層８１と、第２層８２と、を含む。窒化物半導体装置１３１には、ゲート電極８５と、ソース電極８３と、ドレイン電極８４と、が設けられる。
第２層８２は、第１層８１と基板４０との間に設けられる。
第２層８２には、例えばアンドープのＡｌαＧａ１−αＮ（０≦α≦１）が用いられる。第１層８１には、例えばアンドープまたはｎ形のＡｌβＧａ１−βＮ（０≦β≦１、α＜β）が用いられる。例えば、第２層８２にはアンドープのＧａＮ層が用いられ、第１層８１にはアンドープまたはｎ形のＡｌＧａＮ層が用いられる。
ゲート電極８５、ソース電極８３及びドレイン電極８４と、基板４０と、の間に、機能層１０が配置される。これらの電極は、Ｘ−Ｙ平面内に並ぶ。ゲート電極８５は、ソース電極８３とドレイン電極８４との間に配置される。ソース電極８３及びドレイン電極８４は、第１層８１とオーミック接触する。ゲート電極８５は、例えば、第１層８１とショットキー接触する。
第１層８１の格子定数は、第２層８２の格子定数よりも小さい。これにより、第１層８１に歪みが生じる。ピエゾ効果により、第１層８１内にピエゾ分極が生じる。第２層８２のうちの第１層８１との界面付近に、２次元電子ガス８２ｇが形成される。
窒化物半導体装置１３１においては、ゲート電極８５に印加する電圧を制御することで、ゲート電極８５の下の２次元電子ガス８２ｇの濃度が変化し、ソース電極８３とドレイン電極８４との間に流れる電流が制御される。
このように、この例の窒化物半導体装置１３１は、基板４０及び窒化物半導体層１５に加え、第１電極（ソース電極８３）と、第２電極（ドレイン電極８４）と、第３電極（ゲート電極８５）と、をさらに含む。これらの電極と、基板４０と、の間に窒化物半導体層１５が配置される。窒化物半導体層１５（例えば機能層１０）は、第１層８１と、第２層８２と、を含む。第１層８１と基板４０との間に第２層８２が配置される。第１層８１の格子定数は、第２層８２の格子定数よりも小さい。
窒化物半導体装置１３１においては、実施形態に係る窒化物半導体層１５を用いることで、反りが抑制され、クラックＣＲが抑制できる。
このように、実施形態に係る窒化物半導体装置は、窒化物半導体層１５を含む。この窒化物半導体層１５は、基板４０の上に形成される。この基板４０は、主面４０ａに沿って広がる。主面４０ａは、上面４０ｕと、複数の斜面４１と、を含む（図１（ｂ）参照）。複数の斜面４１は、上面４０ｕに対して傾斜する。上面４０ｕに対して平行な第１方向Ｄ１における複数の斜面４１のそれぞれの長さは、上面４０ｕに対して平行で第１方向Ｄ１に対して垂直な第２方向Ｄ２における複数の斜面４１のそれぞれの長さよりも長い。複数の斜面４１は、第２方向に並ぶ。このような、基板４０の複数の斜面４１から、窒化物半導体層１５は成長される。窒化物半導体層１５のｃ軸１６は、第２方向Ｄ２に対して傾斜している。ｃ軸１６は、上面４０ｕに対して垂直な第３方向Ｄ３と交差する。例えば、ｃ軸１６は、第３方向Ｄ３に対して傾斜する。
ｃ軸１６と上面４０ｕとの間の角度は、０度以上８５度以下である。ｃ軸１６を上面４０ｕに投影した方向と、第２方向Ｄ２と、の間の角度は、５度以上８５度以下である。
例えば、基板４０がシリコン基板の場合、基板４０の上面４０ｕは、シリコンの（１１３）面、（００１）面、（１１２）面、及び、（１１０）面のいずれかに対して平行である。
基板４０の面方位は厳密面に限らず、指数が入れ替わった等価面でも良い。例えば、シリコンの（１１３）面の場合、（１１−３）面や（３１１）面などでも良い。すなわち、（１１３）面と等価な面を含むミラー指数の包括表現である｛１１３｝面で表される結晶面であれば良い。
図１２は、窒化物半導体装置を例示する電子顕微鏡写真像である。
図１２には、電子線回折法などを用いて測定されたｃ軸１６を示している。図１２は、第１方向Ｄ１の方向に観察した断面ＴＥＭ像である。
図１２には、転位１８が観察されている。ｃ軸１６と、転位１８の方向と、は、ほぼ平行である。転位１８の方向は、ｃ軸１６である。例示した転位１８は、斜面４１を起点に伸びている。転位１８の方向は、操作が加わらない限り、窒化物結晶内で変化しない。斜面が見られない場合でも、転位１８の方向は、ｃ軸１６である。
図１２に示すように、積層欠陥１９が観察されている。積層欠陥１９は、ｃ軸に対して垂直な方向に沿って延びる。したがって、積層欠陥１９は、窒化物結晶の主面（第１面１５ｆ）と交差する。積層欠陥１９は、境界１７の領域に、主に形成される。例えば、斜面が観察されない場合において、積層欠陥１９の方向及び転位１８の方向などから、ｃ軸１６及び境界１７が判断できる。例えば、積層欠陥１９が主面と交差することにより、ｃ軸１６が、上面４０ｕに対して垂直な第３方向Ｄ３と交差していることが判断できる。
（第２の実施形態）
本実施形態は、窒化物半導体層の製造方法に係る。
図１３は、第２の実施形態に係る窒化物半導体層の製造方法を例示するフローチャート図である。
本製造方法においては、基板４０を用意する（ステップＳ１１０）。この基板４０は、主面４０ａを有する。主面４０ａは、上面４０ｕと、複数の斜面４１と、を含む。複数の斜面４１は、上面４０ｕに対して傾斜する。上面４０ｕに対して平行な第１方向Ｄ１における複数の斜面４１のそれぞれの長さは、上面４０ｕに対して平行で第１方向Ｄ１に対して垂直な第２方向Ｄ２における複数の斜面４１のそれぞれの長さよりも長い。複数の斜面４１は、第２方向Ｄ２に並ぶ。
本製造方法においては、複数の斜面４１から、エピタキシャル成長により、窒化物半導体層１５を成長させる（ステップＳ１２０）。
窒化物半導体層１５のｃ軸１６は、第１方向Ｄ１に対して傾斜する。ｃ軸１６は、第２方向Ｄ２に対して傾斜する。ｃ軸１６は、上面４０ｕに対して垂直な第３方向Ｄ３と交差する。例えば、ｃ軸１６は、第３方向Ｄ３に対して傾斜する。
本製造方法によれば、反りが抑制でき、クラックＣＲが抑制できる。
実施形態に係る窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法において、窒化物半導体層１５の成長方法には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、及び、ハライド気相エピタキシー（Halide Vapor Phase Epitaxy：ＨＶＰＥ）法などを用いることができる。
実施形態によれば、高生産性の窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、窒化物半導体装置に含まれる窒化物半導体層、基板、バッファ層、下地層、半導体層、活性層及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…機能層、 １１…第１半導体層、 １１ａ…第１部分、 １１ｂ…第２部分、 １１ｅ…第１電極、 １１ｉ…低不純物濃度層、 １２…第２半導体層、 １２ｅ…第２電極、 １３…活性層、 １５…窒化物半導体層、 １５ａ、１５ｂ…第１、第２領域、 １５ｆ…第１面、 １６、１６ａ、１６ｂ…ｃ軸、 １６ｐ…方向、 １７…境界、 １８…転位、 １９…積層欠陥、 ４０…基板、 ４０ａ…主面、 ４０ｕ…上面、 ４１、４１ａ、４１ｂ…斜面、 ４５…凹部、 ４５ａ、４５ｂ…第１、第２凹部、 ４６ａｓ、４６ａｒ、４６ｂｓ、４６ｂｒ…側面、 ４６ａｔ、４６ｂｔ…底面、 ４７…オリエンテーションフラット、 ５０…下地層、 ５１…ＧａＮ層、 ５２…稜線、 ６０…バッファ層、 ６４…マスク層、 ６４ｆ…酸化シリコン膜、 ６５…レジスト膜、 ７０…保持部、 ７５…絶縁層、 ８１、８２…第１、第２層、 ８２ｇ…２次元電子ガス、 ８３…ソース電極（第１電極）、 ８４…ドレイン電極（第２電極）、 ８５…ゲート電極（第３電極）、 ΔＣ…熱膨張係数差、 ΔＣ１、ΔＣ２…差、 α…傾斜角、 β…角度、 θ１、θ２…角度、 １１０、１２１〜１２４、１３１…窒化物半導体装置、 ＣＲ…クラック、 Ｄ１〜Ｄ３…第１〜第３方向、 Ｌ１…長さ、 ＳＰ１０、ＳＰ２０、ＳＰ３０、ＳＰ１１、ＳＰ３１…第１〜第５試料、 ｄ１、ｄ２…距離、 ｐ１〜ｐ３…部分

Claims (20)

  1. 第１面に沿って広がる窒化物半導体層であって、
    第１領域であって、前記第１面に対して平行な第１方向における前記第１領域の長さは、前記第１面に対して平行で前記第１方向に対して垂直な第２方向における前記第１領域の長さよりも長い前記第１領域と、
    前記第２方向において前記第１領域と並ぶ第２領域であって、前記第１方向における前記第２領域の長さは、前記第２方向における前記第２領域の長さよりも長い前記第２領域と、
    を備え、
    前記第１領域及び前記第２領域のｃ軸は、前記第２方向に対して傾斜し、
    前記ｃ軸は、前記第１面に対して垂直な第３方向と交差し、
    前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜した、窒化物半導体層。
  2. 前記ｃ軸と、前記第１面と、の間の角度は、０度以上８５度以下である請求項１記載の窒化物半導体層。
  3. 前記ｃ軸を前記第１面に投影した方向と、前記第２方向と、の間の角度は、５度以上８５度以下である請求項１または２に記載の窒化物半導体層。
  4. 前記第１面は、（１１−２２）面、（１０−１１）面、（１１−２０）面、及び、（１０−１０）面のいずれかに対して平行である請求項１〜３のいずれか１つに記載の窒化物半導体層。
  5. 前記窒化物半導体層は、
    第１導電形の第１半導体層と、
    前記第３方向において前記第１半導体層と離間し第２導電形の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられた活性層と、
    を含む請求項１〜４のいずれか１つに記載の窒化物半導体層。
  6. 上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する基板であって、前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長く、前記複数の斜面は前記第２方向に並ぶ、前記基板と、
    前記複数の斜面から成長された窒化物半導体層と、
    を備え、
    前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜し、
    前記ｃ軸は、前記上面に対して垂直な第３方向と交差し、
    前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜した、窒化物半導体装置。
  7. 前記基板の少なくとも一部が除去されている請求項６記載の窒化物半導体装置。
  8. 窒化物半導体層を備え、
    上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する基板であって、前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長く、前記複数の斜面は前記第２方向に並ぶ、前記基板の前記複数の斜面から、前記窒化物半導体層は成長され、
    前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜し、
    前記ｃ軸は、前記上面に対して垂直な第３方向と交差し、
    前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜した、窒化物半導体装置。
  9. 前記ｃ軸と前記上面との間の角度は、０度以上８５度以下である請求項６〜８のいずれか１つに記載の窒化物半導体装置。
  10. 前記上面に前記ｃ軸を投影した方向と、前記第２方向と、の間の角度は、５度以上８５度以下である請求項６〜９のいずれか１つに記載の窒化物半導体装置。
  11. 前記窒化物半導体層の（１１−２２）面、（１０−１１）面、（１１−２０）面、及び、（１０−１０）面のいずれかは、前記上面に対して平行である請求項６〜１０のいずれか１つに記載の窒化物半導体装置。
  12. 前記基板は、シリコン基板である請求項６〜１１のいずれか１つに記載の窒化物半導体装置。
  13. 前記上面は、シリコンの（１１３）面、（００１）面、（１１２）面、及び、（１１０）面のいずれかに対して平行である請求項１２記載の窒化物半導体装置。
  14. 前記基板は、前記第２方向に並ぶ複数の凹部を有し、
    前記複数の斜面のそれぞれは、前記複数の凹部のそれぞれの側面の一部である請求項６〜１３のいずれか１つに記載の窒化物半導体装置。
  15. 前記基板は、前記第２方向に並ぶ複数の凹部を有し、
    前記複数の凹部のそれぞれは、互いに向かい合う第１側面及び第２側面を含み、
    前記複数の斜面のそれぞれは、前記複数の凹部のそれぞれの前記第１側面である請求項６〜１３のいずれか１つに記載の窒化物半導体装置。
  16. 前記複数の凹部のそれぞれの深さは、０．３マイクロメートル以上３マイクロメートル以下である請求項６〜１５のいずれか１つに記載の窒化物半導体装置。
  17. 前期複数の凹部のそれぞれの深さは、前記複数の凹部のそれぞれの間の前記上面の前記第２方向の長さの０．３倍以上３倍以下である請求項６〜１６のいずれか１つに記載の窒化物半導体装置。
  18. 前記窒化物半導体層は、
    第１半導体層と、
    前記第１半導体層と前記基板との間に設けられた下地層と、
    を含み、
    前記第１半導体層における不純物濃度は、前記下地層における不純物濃度よりも高い請求項６〜１７のいずれか１つに記載の窒化物半導体装置。
  19. 前記上面に対して平行な面内に並ぶ第１電極と、第２電極と、第３電極と、をさらに備え、
    前記第１電極、前記第２電極及び前記第３電極と、前記基板と、の間に前記窒化物半導体層が配置され、
    前記窒化物半導体層は、機能層を含み、
    前記機能層は、第１層と、第２層と、を含み、
    前記第１層と前記基板との間に前記第２層が配置され、
    前記第１層の格子定数は、前記第２層の格子定数よりも小さい請求項６〜１８のいずれか１つに記載の窒化物半導体装置。
  20. 上面と、前記上面に対して傾斜する複数の斜面と、を含む主面を有する基板であって、前記上面に対して平行な第１方向における前記複数の斜面のそれぞれの長さは、前記上面に対して平行で前記第１方向に対して垂直な第２方向における前記複数の斜面のそれぞれの長さよりも長く、前記複数の斜面は前記第２方向に並ぶ、前記基板を用意し、
    前記複数の斜面からエピタキシャル成長により窒化物半導体層を成長させ、
    前記窒化物半導体層のｃ軸は、前記第２方向に対して傾斜し、
    前記ｃ軸は、前記上面に対して垂直な第３方向と交差し、
    前記ｃ軸は、前記第２方向及び前記第３方向を含む平面に対して傾斜した、窒化物半導体層の製造方法。
JP2014130358A 2014-06-25 2014-06-25 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法 Active JP6211999B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014130358A JP6211999B2 (ja) 2014-06-25 2014-06-25 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
US14/701,621 US9515146B2 (en) 2014-06-25 2015-05-01 Nitride semiconductor layer, nitride semiconductor device, and method for manufacturing nitride semiconductor layer
KR1020150065290A KR20160001619A (ko) 2014-06-25 2015-05-11 질화물 반도체 층, 질화물 반도체 장치 및 질화물 반도체 층의 제조 방법
CN201510245637.1A CN105280775A (zh) 2014-06-25 2015-05-14 氮化物半导体层、氮化物半导体装置和用于制造氮化物半导体层的方法
HK16104183.1A HK1216207A1 (zh) 2014-06-25 2016-04-13 氮化物半導體層、氮化物半導體裝置和用於製造氮化物半導體層的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014130358A JP6211999B2 (ja) 2014-06-25 2014-06-25 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017165370A Division JP6374071B2 (ja) 2017-08-30 2017-08-30 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法

Publications (2)

Publication Number Publication Date
JP2016009795A JP2016009795A (ja) 2016-01-18
JP6211999B2 true JP6211999B2 (ja) 2017-10-11

Family

ID=54931403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014130358A Active JP6211999B2 (ja) 2014-06-25 2014-06-25 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法

Country Status (5)

Country Link
US (1) US9515146B2 (ja)
JP (1) JP6211999B2 (ja)
KR (1) KR20160001619A (ja)
CN (1) CN105280775A (ja)
HK (1) HK1216207A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6601257B2 (ja) * 2016-02-19 2019-11-06 東京エレクトロン株式会社 基板処理方法
CN105742180A (zh) * 2016-03-11 2016-07-06 成都海威华芯科技有限公司 GaN HEMT器件的制作方法
JP2020061510A (ja) * 2018-10-12 2020-04-16 株式会社小糸製作所 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
CN113437146B (zh) * 2021-06-22 2022-07-15 中国科学技术大学 基于斜切角衬底的晶体管及其制备方法和气体传感器
US12218202B2 (en) * 2021-09-16 2025-02-04 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0942459B1 (en) * 1997-04-11 2012-03-21 Nichia Corporation Method of growing nitride semiconductors
JP2006298752A (ja) 2001-03-23 2006-11-02 Matsushita Electric Ind Co Ltd 窒化物半導体基板の製造方法
US6562701B2 (en) 2001-03-23 2003-05-13 Matsushita Electric Industrial Co., Ltd. Method of manufacturing nitride semiconductor substrate
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
JP4307113B2 (ja) * 2002-03-19 2009-08-05 宣彦 澤木 半導体発光素子およびその製造方法
JP3843245B2 (ja) * 2002-06-26 2006-11-08 宣彦 澤木 半導体発光素子および半導体発光装置
JP2007281140A (ja) 2006-04-05 2007-10-25 Hamamatsu Photonics Kk 化合物半導体基板、その製造方法及び半導体デバイス
WO2008030574A1 (en) * 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
JP4913674B2 (ja) * 2007-06-07 2012-04-11 国立大学法人名古屋大学 窒化物半導体構造及びその製造方法
JP4924563B2 (ja) 2008-07-29 2012-04-25 住友電気工業株式会社 マクロステップを有する基板生産物を作製する方法、エピタキシャルウエハを作製する方法、及び窒化物系半導体発光素子を作製する方法
KR101116905B1 (ko) 2009-10-05 2012-03-09 시스솔루션 주식회사 질화물 반도체 결정 성장 방법
US8044422B2 (en) * 2009-11-25 2011-10-25 Huga Optotech Inc. Semiconductor light emitting devices with a substrate having a plurality of bumps
JP2011228428A (ja) * 2010-04-19 2011-11-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
WO2011145283A1 (ja) * 2010-05-20 2011-11-24 パナソニック株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP5573632B2 (ja) 2010-11-25 2014-08-20 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子
JP5095842B2 (ja) * 2011-05-24 2012-12-12 株式会社東芝 半導体発光素子、窒化物半導体層成長用基板及び窒化物半導体ウェーハ
JP5596653B2 (ja) * 2011-10-11 2014-09-24 日本電信電話株式会社 電界効果トランジスタおよびその製造方法
JP2013173641A (ja) 2012-02-24 2013-09-05 Tokuyama Corp 窒化ガリウム結晶積層基板及びその製造方法
JP2014076929A (ja) * 2012-10-12 2014-05-01 Waseda Univ 基板および基板の製造方法
JP5296255B1 (ja) * 2012-11-21 2013-09-25 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP5692283B2 (ja) 2013-05-20 2015-04-01 住友電気工業株式会社 Ｉｉｉ族窒化物基板、及びそれを用いた半導体デバイス
US9099573B2 (en) * 2013-10-31 2015-08-04 Samsung Electronics Co., Ltd. Nano-structure semiconductor light emitting device
JP6550926B2 (ja) * 2014-05-30 2019-07-31 日亜化学工業株式会社 窒化物半導体素子およびその製造方法

Also Published As

Publication number Publication date
US20150380495A1 (en) 2015-12-31
US9515146B2 (en) 2016-12-06
JP2016009795A (ja) 2016-01-18
KR20160001619A (ko) 2016-01-06
HK1216207A1 (zh) 2016-10-21
CN105280775A (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
US9472720B2 (en) Nitride semiconductor wafer, nitride semiconductor element, and method for manufacturing nitride semiconductor wafer
TWI447959B (zh) 製造氮化物半導體晶體層的方法
CN104518062B (zh) 制造半导体发光器件的方法
JP2008177586A (ja) ＧａＮ系半導体およびその製造方法
US9054036B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
CN104011885A (zh) 具有凹凸图案的基底、包括该基底的发光二极管以及制造该二极管的方法
JP6211999B2 (ja) 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
KR101246832B1 (ko) 무극성 또는 반극성 ｉｉｉ족 질화물 기반 발광 다이오드 및 이의 제조방법
WO2014021259A1 (ja) 窒化物半導体素子構造体とその製造方法
JP2019169572A (ja) 半導体装置及びその製造方法
JP2021519743A (ja) エピタキシャル横方向過成長を用いた非極性及び半極性デバイス作成方法
JP5460751B2 (ja) 半導体装置
KR101068865B1 (ko) 질화물 반도체 성장 기판 및 이를 이용한 발광 소자
JP2007281140A (ja) 化合物半導体基板、その製造方法及び半導体デバイス
JP2010168274A (ja) Ｉｉｉ族窒化物半導体の製造方法およびテンプレート基板
JP3934320B2 (ja) ＧａＮ系半導体素子とその製造方法
JP2014103377A (ja) 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP6374071B2 (ja) 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
JP5723341B2 (ja) 半導体装置の製造方法
US8779437B2 (en) Wafer, crystal growth method, and semiconductor device
JP2014156388A (ja) 窒化物半導体積層構造およびそれを製造する方法
WO2016002801A1 (ja) 半導体積層構造体及び半導体素子
JP6649693B2 (ja) 窒化物半導体発光素子及びその製造方法
JP7345286B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP2017028046A (ja) 窒化物半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170914

R151 Written notification of patent or utility model registration

Ref document number: 6211999

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250