JP6097237B2

JP6097237B2 - Ｄｃ−ｄｃコンバータおよび半導体集積回路

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Publication number: JP6097237B2
Application number: JP2014046220A
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Inventors: 亮谷藤
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Priority date: 2014-03-10
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Publication date: 2017-03-15
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Description

本発明の実施形態は、ＤＣ−ＤＣコンバータおよび半導体集積回路に関する。

ＤＣ−ＤＣコンバータは、１つもしくは複数のスイッチ素子をオン／オフし、スイッチングパルスのオン／オフ時間（パルスデューティ）を制御することで所望の電圧、電流を負荷に供給する。

特開平9-266664 特開2011-109806 特開2012-205365

軽負荷状態からの復帰を高速化し、出力電圧のドロップを小さくすることが可能なＤＣ−ＤＣコンバータを提供する。

実施形態に従ったＤＣ−ＤＣコンバータは、一端が、パルス信号が供給される第１のノードに接続され、他端が出力端子に接続されたコイルを備える。ＤＣ−ＤＣコンバータは、前記コイルの他端と固定電位との間に接続されたコンデンサを備える。ＤＣ−ＤＣコンバータは、前記出力端子の電圧を分圧し、この分圧した分圧電圧を出力する分圧回路を備える。ＤＣ−ＤＣコンバータは、前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧とを比較した結果に応じた比較結果信号を第２のノードに出力するエラーアンプを備える。ＤＣ−ＤＣコンバータは、一端が前記第２のノードに接続され、他端が前記固定電位に接続され、前記エラーアンプが出力した前記比較結果信号の位相を補償するフィルタ回路を備える。ＤＣ−ＤＣコンバータは、前記比較結果信号に基づいて、前記出力端子の電圧が目標値に近づくように、前記第１のノードに供給する前記パルス信号のデューティを制御するスイッチング制御回路を備える。ＤＣ−ＤＣコンバータは、前記比較結果信号と閾値とが入力され、前記比較結果信号と前記閾値とを比較した結果に基づいて、前記スイッチング制御回路が前記パルス信号の出力動作をする動作モードを規定するモード信号、または、前記スイッチング制御回路が前記パルス信号を出力する動作を停止させる休止モードを規定するモード信号を出力するヒステリシス特性を備えたるモードコンパレータを備える。ＤＣ−ＤＣコンバータは、前記モード信号に応じて、前記第２のノードに供給される前記比較結果信号の下限値を設定し、前記比較結果信号が前記下限値を下回らないように制御する下限値設定回路を備える。

前記下限値設定回路は、前記モード信号が前記動作モードを規定する場合には、前記下限値が第１の下限値に切り換えられ、一方、前記モード信号が前記休止モードを規定する場合には、前記下限値が前記第１の下限値よりも高い第２の下限値に切り換えられる。

図１は、本発明の一態様である第１の実施形態に係るＤＣ−ＤＣコンバータ１０００の構成の一例を示すブロック図である。図２は、図１に示すＤＣ−ＤＣコンバータ１０００の下限値設定回路ＤＣの回路構成の一例を示す回路図である。図３は、図１に示すＤＣ−ＤＣコンバータ１０００の上限値設定回路ＵＣの回路構成の一例を示す回路図である。図４は、図１に示すＤＣ−ＤＣコンバータ１０００のスイッチング制御回路ＳＷＣの回路構成の一例を示す回路図である。図５は、図１に示すＤＣ−ＤＣコンバータ１０００の各信号の波形の一例を示す波形図である。図６は、第２の実施形態に係るＤＣ−ＤＣコンバータ２０００の構成の一例を示すブロック図である。

以下、各実施形態について図面に基づいて説明する。

図１は、本発明の一態様である第１の実施形態に係るＤＣ−ＤＣコンバータ１０００の構成の一例を示すブロック図である。また、図２は、図１に示すＤＣ−ＤＣコンバータ１０００の下限値設定回路ＤＣの回路構成の一例を示す回路図である。また、図３は、図１に示すＤＣ−ＤＣコンバータ１０００の上限値設定回路ＵＣの回路構成の一例を示す回路図である。また、図４は、図１に示すＤＣ−ＤＣコンバータ１０００のスイッチング制御回路ＳＷＣの回路構成の一例を示す回路図である。

図１に示すように、ＤＣ−ＤＣコンバータ１０００は、コイルＬと、コンデンサＣと、分圧回路１と、エラーアンプＥＡと、フィルタ回路２と、スイッチング制御回路ＳＷＣと、モードコンパレータＭＣと、スイッチ素子ＭＣ１、ＭＣ２、ＤＣ１、ＤＣ２と、下限値設定回路ＤＣと、上限値設定回路ＵＣと、を備える。

コイルＬは、一端が、パルス信号が供給される第１のノードＮ１に接続され、他端が出力端子ＴＯＵＴに接続されている。

コンデンサＣは、コイルＬの他端と固定電位（ここでは、例えば、接地電位）との間に接続されている。

分圧回路１は、出力端子ＴＯＵＴの電圧ＶＯＵＴを分圧し、この分圧した分圧電圧ＶＦＢを出力する。

この分圧回路１は、例えば、第１の分圧抵抗１ａと、第２の分圧抵抗１ｂと、を含む。第１の分圧抵抗１ａは、出力端子ＴＯＵＴに一端が接続されている。第２の分圧抵抗１ｂは、第１の分圧抵抗の他端と接地との間に接続されている。

この場合、分圧回路１は、第１の分圧抵抗１ａと第２の分圧抵抗１ｂとの間の電圧を分圧電圧ＶＦＢとして出力する。

エラーアンプＥＡは、反転入力端子に、分圧電圧ＶＦＢが入力されるとともに、非反転入力端子に、基準電圧ＶＲＥＦが入力されている。このエラーアンプＥＡは、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較した結果に応じた比較結果信号Ｖｃを第２のノードＮ２に出力する。

すなわち、例えば、エラーアンプＥＡは、分圧電圧ＶＦＢが基準電圧ＶＲＥＦ未満の場合（出力電圧ＶＯＵＴが目標値未満の場合）に、比較結果信号Ｖｃの電圧を高くする。

一方、エラーアンプＥＡは、分圧電圧ＶＦＢが基準電圧ＶＲＥＦより大きい場合（出力電圧ＶＯＵＴが目標値より大きい場合）に、比較結果信号Ｖｃの電圧を低くする。

また、モードコンパレータＭＣは、比較結果信号Ｖｃと閾値Ｖｔｈとが入力され、比較結果信号Ｖｃと閾値Ｖｔｈとを比較した結果に基づいて、モード信号ＶＭＯＤＥを出力する。

すなわち、モードコンパレータＭＣは、比較結果信号Ｖｃが閾値Ｖｔｈ以上に遷移した場合には、スイッチング制御回路ＳＷＣがパルス信号の出力動作をする動作モードを規定するモード信号ＶＭＯＤＥ（例えば、“Ｌｏｗ”レベルの信号）を出力する。

一方、モードコンパレータＭＣは、比較結果信号Ｖｃが閾値Ｖｔｈ未満に遷移した場合には、スイッチング制御回路ＳＷＣがパルス信号を出力する動作を停止させる休止モードを規定するモード信号ＶＭＯＤＥ（例えば、“Ｈｉｇｈ”レベルの信号）を出力する。なお、このモード信号ＶＭＯＤＥは、図１において、信号Φに対応する。そして、信号Φｂは、信号Φを反転させた信号である。

また、このモードコンパレータＭＣは、ヒステリシス特性を有している。

例えば、モードコンパレータＭＣは、比較結果信号Ｖｃが閾値Ｖｔｈ以上に遷移した場合（モード信号ＶＭＯＤＥが動作モードを規定する場合）には、入力される閾値Ｖｔｈが第１の閾値ＶＥＮＴＲＹに切り換えられる（スイッチ素子ＭＣ１がオンし、スイッチ素子ＭＣ２がオフする）。

一方、モードコンパレータＭＣは、比較結果信号Ｖｃが閾値Ｖｔｈ未満に遷移した場合（モード信号ＶＭＯＤＥが休止モードを規定する場合）には、入力される閾値Ｖｔｈが第１の閾値ＶＥＮＴＲＹよりも高い第２の閾値ＶＥＸＩＴに切り換えられる（スイッチ素子ＭＣ１がオフし、スイッチ素子ＭＣ２がオンする）。なお、第２の閾値ＶＥＸＩＴは、上限値ＶＨよりも低く設定されている。

また、フィルタ回路２は、一端が第２のノードＮ２に接続され、他端が固定電位（例えば、既述のように接地電位）に接続されている。このフィルタ回路２は、エラーアンプＥＡが出力した比較結果信号Ｖｃの位相を補償する。これにより、ＤＣ−ＤＣ制御ループが安定動作することになる。

このフィルタ回路２は、例えば、図１に示すように、補償用抵抗２ａと、補償用キャパシタ２ｂと、を含む。

補償用抵抗２ａは、第２のノードＮ２と固定電位との間に接続されている。

補償用キャパシタ２ｂは、第２のノードＮ２と固定電位との間で、補償用抵抗２ａと直列に接続されている。

補償用抵抗２ａは、例えば、信号Φｂにより制御される可変抵抗である。この場合、補正用抵抗２ａは、抵抗素子２ａ１、２ａ２およびスイッチ素子２ＳＷで構成される。

例えば、補償用抵抗２ａは、モード信号ＶＭＯＤＥが動作モードを規定する場合（信号Φｂが“Ｈｉｇｈ”レベルである場合）には、その抵抗値が第１の抵抗値に切り換えられる（スイッチ素子２ＳＷがオン）。

一方、補償用抵抗２ａは、モード信号ＶＭＯＤＥが休止モードを規定する場合（信号Φｂが“Ｌｏｗ”レベルである場合）には、抵抗値が前記第１の抵抗値よりも大きい第２の抵抗値に切り換えられる（スイッチ素子２ＳＷがオフ）。

スイッチング制御回路ＳＷＣは、比較結果信号Ｖｃに基づいて、出力端子ＴＯＵＴの電圧が目標値に近づくように、第１のノードＮ１に供給するパルス信号のデューティを制御する。

また、下限値設定回路ＤＣは、モードコンパレータＭＣが出力するモード信号ＶＭＯＤＥに応じて、第２のノードＮ２に供給される比較結果信号Ｖｃの下限値ＶＬを設定し、比較結果信号Ｖｃが下限値ＶＬを下回らないように制御する。

この下限値設定回路ＤＣは、比較結果信号Ｖｃが閾値Ｖｔｈ以上に遷移した場合には、下限値が第１の下限値ＶＬａに切り換えられる（スイッチ素子ＤＣ１がオンし、スイッチ素子ＤＣ２がオフする）。

一方、下限値設定回路ＤＣは、比較結果信号Ｖｃが閾値Ｖｔｈ未満に遷移した場合には、下限値が第１の下限値ＶＬａよりも高い第２の下限値ＶＷＡＩＴに切り換えられる（スイッチ素子ＤＣ１がオフし、スイッチ素子ＤＣ２がオンする）。

この下限値設定回路ＤＣは、例えば、図２に示すように、第１の制限トランジスタＴ１と、第１のアンプＡＭＰ１と、を備える。

第１の制限トランジスタＴ１は、一端が電源ＶＩＮに接続され、他端が第２のノードＮ２に接続されている。

第１のアンプＡＭＰ１は、比較結果信号Ｖｃと下限値とが入力され、比較結果信号Ｖｃと下限値とに基づいて、第１の制限トランジスタＴ１のゲート電圧を制御する第１の制御信号を出力する。

例えば、第１のアンプＡＭＰ１は、比較結果信号Ｖｃが下限値より大きい場合には、第１の制限トランジスタＴ１をオフするように第１の制限トランジスタＴ１のゲート電圧を制御する。

一方、第１のアンプＡＭＰ１は、比較結果信号Ｖｃが下限値に達した場合には、第１の制限トランジスタＴ１をオンするように第１の制限トランジスタＴ１のゲート電圧を制御する。

これにより、比較結果信号Ｖｃが下限値ＶＬを下回らないように制御される。

また、図１に示すように、上限値設定回路ＵＣは、第２のノードＮ２に供給される比較結果信号Ｖｃの上限値ＶＨを設定し、比較結果信号Ｖｃが上限値ＶＨを上回らないように制御する。

この上限値設定回路ＵＣは、例えば、図３に示すように、第２の制限トランジスタＴ２と、第２のアンプＡＭＰ２と、を備える。

第２の制限トランジスタＴ２は、一端（ソース）が固定電位（例えば、既述のように、接地電位）に接続され、他端（ドレイン）が第２のノードＮ２に接続されている。

第２のアンプＡＭＰ２は、比較結果信号Ｖｃと上限値ＶＨとが入力され、比較結果信号Ｖｃと上限値ＶＨとに基づいて、第２の制限トランジスタＴ２のゲート電圧を制御する第２の制御信号を出力する。

例えば、第２のアンプＡＭＰ２は、比較結果信号Ｖｃが上限値ＶＨより小さい場合には、第２の制限トランジスタＴ２をオフするように第２の制限トランジスタＴ２のゲート電圧を制御する。

一方、第２のアンプＡＭＰ２は、比較結果信号Ｖｃが上限値ＶＨに達した場合には、第２の制限トランジスタＴ２をオンするように第２の制限トランジスタＴ２のゲート電圧を制御する。

これにより、比較結果信号Ｖｃが上限値ＶＨを上回らないように制御される。

すなわち、エラーアンプＥＡの出力をある範囲内に制限し、比較結果信号Ｖｃが制御範囲外の動作になるのを抑制することが可能である。

ここで、スイッチング制御回路ＳＷＣは、例えば、図４に示すように、第１のＭＯＳトランジスタＭ１と、第２のＭＯＳトランジスタＭ２と、電流検出抵抗Ｒ１と、電流アンプＣＡと、電流コンパレータＩＣＯＭＰと、発振器ＯＳＣと、ドライブ制御回路３と、を備える。

第１のＭＯＳトランジスタＭ１は、一端（ソース）が電源ＶＩＮに電流検出抵抗Ｒ１を介して接続され、他端（ドレイン）が第１のノードＮ１に接続されている。ここでは、この第１のＭＯＳトランジスタＭ１は、例えば、ｐＭＯＳトランジスタである。

第２のＭＯＳトランジスタＭ２は、一端（ドレイン）が第１のノードＮ１に接続され、他端（ソース）が固定電位（ここでは、既述のように接地電位）に接続されている。ここでは、この第２のＭＯＳトランジスタＭ２は、例えば、ｎＭＯＳトランジスタである。

既述のように、電流検出抵抗Ｒ１は、電源ＶＩＮと第１のＭＯＳトランジスタＭ１の一端（ソース）との間に接続されている。

電流アンプＣＡは、電流検出抵抗Ｒ１に流れる電流の電流値に応じた電流検出信号ＶＳＷを出力する。この電流アンプＣＡは、コイルＬに流れるインダクタ電流の例えばピーク値をモニタしている。すなわち、電流検出信号ＶＳＷは、該インダクタ電流に応じた値になる。

電流コンパレータＩＣＯＭＰは、比較結果信号Ｖｃと電流検出信号ＶＳＷとが入力され、比較結果信号Ｖｃと電流検出信号ＶＳＷと比較した結果に応じたリセット信号を出力する。

発振器ＯＳＣは、発振した発振信号であるセット信号（例えば“Ｈｉｇｈ”レベルの信号）を一定期間毎に出力する。

ドライブ制御回路３は、該セット信号に応じて第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２のゲートにパルス信号である制御信号を出力して、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とを相補的にオン／オフを切り換えるようになっている。さらに、ドライブ制御回路３は、該リセット信号に応じて該制御信号のパルスデューティ比を制御する。

ここで、ドライブ制御回路３は、例えば、図４に示すように、フリップフロップＦＦと、論理回路３ａと、ドライバＰＤＲ、ＮＤＲと、を含む。

該リセット信号は、フリップフロップＦＦのリセット端子Ｒに入力され、該セット信号は、フリップフロップＦＦのセット端子に入力される。フリップフロップＦＦは、該セット信号および該リセット信号に応じて、出力端子Ｑから信号を出力する。

論理回路３ａは、フリップフロップＦＦの出力信号に応じて、信号を増幅するドライバＰＤＲ、ＮＤＲを介して、第１および第２のＭＯＳトランジスタＭ１、Ｍ２のゲートに該制御信号を出力する。

また、スイッチング制御回路ＳＷＣは、既述の休止モードを規定するモード信号ＶＭＯＤＥに応じて、発振器ＯＳＣ、電流コンパレータＩＣＯＭＰ、または、電流アンプＣＡのうちの少なくとも何れかは、動作を停止する。特に、発振器ＯＳＣ、電流コンパレータＩＣＯＭＰ、および、電流アンプＣＡの全ての動作を停止させることにより、消費電力のさらなる低減を図ることができる。

以上のような構成を有するＤＣ−ＤＣコンバータ１０００では、フィードバックループにより、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとが一致するようにパルスデューティが制御される。このため、分圧抵抗１の抵抗比を変更することにより、出力電圧ＶＯＵＴを所定の値に設定することができる。

このように、ＤＣ−ＤＣコンバータ１０００は、一定期間毎に発振器ＯＳＣから供給されるセット信号と、電圧ＶＳＷと電圧Ｖｃの比較によって生成されるリセット信号とによってＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）制御を行う。

なお、エラーアンプＥＡ、フィルタ回路２、スイッチング制御回路ＳＷＣ、モードコンパレータＭＣ、スイッチ素子ＭＣ１、ＭＣ２、ＤＣ１、ＤＣ２、下限値設定回路ＤＣ、および上限値設定回路ＵＣは、１つのチップに搭載される半導体集積回路１００を構成する。この半導体集積回路１００は、既述のように、ＤＣ−ＤＣコンバータ１０００に適用される。

ここで、以上のような構成を有するＤＣ−ＤＣコンバータ１０００のモードが、軽負荷モードから通常モードに遷移する際の動作の一例について説明する。

図５は、図１に示すＤＣ−ＤＣコンバータ１０００の各信号の波形の一例を示す波形図である。
図５に示すように、第１の下限値ＶＬａは、第１の閾値ＶＥＮＴＲＹよりも低く設定されている。さらに、第１の閾値ＶＥＮＴＲＹは、第２の下限値ＶＷＡＩＴよりも低く設定されている。さらに、第２の下限値ＶＷＡＩＴは、第２の閾値ＶＥＸＩＴよりも低く設定されている。

ここで、例えば、時刻ｔ０において、比較結果信号Ｖｃが閾値Ｖｔｈ（第１の閾値ＶＥＮＴＲＹ）未満になると、モード信号ＶＭＯＤＥ（信号Φ）が“Ｈｉｇｈ”レベルになる（休止モードを規定する）。

これにより、スイッチング制御回路ＳＷＣがパルス信号を出力する動作を停止させる。これにより、出力電圧ＶＯＵＴが低下し始める。

このとき、閾値Ｖｔｈが第２の閾値ＶＥＸＩＴに切り換えられる。そして、比較結果信号Ｖｃは第２の下限値ＶＷＡＩＴに制限される。

そして、時刻ｔ２において、比較結果信号Ｖｃが閾値Ｖｔｈ（第２の閾値ＶＥＸＩＴ）以上になると、モード信号ＶＭＯＤＥ（信号Φ）が“Ｌｏｗ”レベルになる（動作モードを規定する）。

これにより、スイッチング制御回路ＳＷＣがパルス信号の出力動作を開始する。

負荷電流ＩＯＵＴがまだ少ない状態（軽負荷）であるので、出力電圧ＶＯＵＴが上昇し、比較結果信号Ｖｃが低下し始める。

そして、時刻ｔ３において、比較結果信号Ｖｃが閾値Ｖｔｈ（第１の閾値ＶＥＮＴＲＹ）未満になると、モード信号ＶＭＯＤＥ（信号Φ）が“Ｈｉｇｈ”レベルになる（休止モードを規定する）。

そして、時刻ｔ４において、負荷電流ＩＯＵＴが増加する。

そして、時刻ｔ５において、比較結果信号Ｖｃが閾値Ｖｔｈ（第２の閾値ＶＥＸＩＴ）以上になると、モード信号ＶＭＯＤＥ（信号Φ）が“Ｌｏｗ”レベルになる（軽負荷モードから通常モードに遷移する）。

既述のように、時刻t３で比較結果信号Ｖｃが第１の閾値ＶＥＮＴＲＹ以下となってモードコンパレータＭＣが反転するとすぐさま、下限値を第２の下限値ＶＷＡＩＴにする。

これにより、時刻ｔ４で負荷電流ＩＯＵＴが増加して、軽負荷モードから通常モードに復帰する際に、比較結果信号Ｖｃの上昇を高い電圧値（ＶＷＡＩＴ）から開始することができる。すなわち、ＤＣ−ＤＣコンバータ１０００のスイッチング動作開始までの時刻t４〜ｔ５の期間が短くなる。

さらに、休止モード時（時刻ｔ０〜ｔ２、ｔ３〜ｔ５）は、動作モード（時刻ｔ２〜ｔ３、）時のフィードバックループの安定性を考える必要がないので、既述のようにフィルタ回路２の抵抗値を大きくしている。

フィルタ回路２の抵抗値を大きくするとエラーアンプＥＡの駆動能力が同じでも、比較結果信号Ｖｃの応答速度が向上する。

したがって、出力電圧ＶＯＵＴの電圧ドロップΔＶｄｒｏｐがより小さくなる。これにより、出力電圧ＶＯＵＴが供給されるアプリケーションの誤動作を抑制することができる。

以上のように、本実施形態に係るＤＣ−ＤＣコンバータによれば、軽負荷状態からの復帰を高速化し、出力電圧のドロップを小さくすることができる。

なお、第１、第２の閾値及び第１、第２の下限値の関係の大小関係は前述した実施形態の関係に限らない。例えば、第２の下限値ＶＷＡＩＴは第１の閾値ＶＥＮＴＲＹ以下の値であってもよい。

第２の実施形態

図６は、第２の実施形態に係るＤＣ−ＤＣコンバータ２０００の構成の一例を示すブロック図である。なお、図６において、図１に示す符号と同じ符号は、第１の実施形態と同様の構成を示す。

図６に示すように、ＤＣ−ＤＣコンバータ２０００は、第１の実施形態と同様に、コイルＬと、コンデンサＣと、分圧回路１と、エラーアンプＥＡと、フィルタ回路２と、スイッチング制御回路ＳＷＣと、モードコンパレータＭＣと、スイッチ素子ＭＣ１、ＭＣ２、ＤＣ１、ＤＣ２と、下限値設定回路ＤＣと、上限値設定回路ＵＣと、を備える。

ここで、駆動電流源ＩＸは、モード信号ＶＭＯＤＥ（信号Φｂ）に応じて、エラーアンプＥＡの駆動電流を制御する。なお、この駆動電流源ＩＸは、図１では簡単のため、省略されている。

例えば、駆動電流源ＩＸは、モード信号ＶＭＯＤＥが動作モードを規定する場合には、駆動電流を第１の電流値に設定する。すなわち、エラーアンプＥＡは、モード信号ＶＭＯＤＥが動作モードを規定する場合には、駆動電流が第１の電流値に切り換えられる。

一方、駆動電流源ＩＸは、モード信号ＶＭＯＤＥが休止モードを規定する場合には、駆動電流を第１の電流値よりも大きい第２の電流値に設定する。すなわち、エラーアンプＥＡは、モード信号ＶＭＯＤＥが休止モードを規定する場合には、駆動電流が第１の電流値よりも大きい第２の電流値に切り換えられる。

これにより、エラーアンプＥＡは、モード信号ＶＭＯＤＥが休止モードを規定する場合には、駆動能力が増加（応答速度が向上）する。

すなわち、ＤＣ−ＤＣコンバータ２０００は、軽負荷モードから通常モードへ遷移する際に、出力電圧ＶＯＵＴのドロップを低減することができる。

なお、エラーアンプＥＡ、フィルタ回路２、スイッチング制御回路ＳＷＣ、モードコンパレータＭＣ、スイッチ素子ＭＣ１、ＭＣ２、ＤＣ１、ＤＣ２、下限値設定回路ＤＣ、および上限値設定回路ＵＣは、１つのチップに搭載される半導体集積回路２００を構成する。この半導体集積回路２００は、ＤＣ−ＤＣコンバータ２０００に適用される。

なお、ＤＣ−ＤＣコンバータ２０００のその他の構成は、実施形態１と同様である。

すなわち、本第２の実施形態に係るＤＣ−ＤＣコンバータ２０００によれば、第１の実施形態と同様に、軽負荷状態からの復帰を高速化し、出力電圧のドロップを小さくすることができる。

なお、この第２の実施形態で説明されたエラーアンプＥＡの駆動電流を変化させる構成を第１の実施形態のＤＣ−ＤＣコンバータ１０００に適用してもよい。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００半導体集積回路
１０００、２０００ＤＣ−ＤＣコンバータ
Ｌコイル
ＣコンデンサＣ
１分圧回路
ＥＡエラーアンプ
２フィルタ回路
ＳＷＣスイッチング制御回路
ＭＣモードコンパレータ
ＭＣ１、ＭＣ２、ＤＣ１、ＤＣ２スイッチ素子
ＤＣ下限値設定回路
ＵＣ上限値設定回路

Claims

一端が、パルス信号が供給される第１のノードに接続され、他端が出力端子に接続されたコイルと、
前記コイルの他端と固定電位との間に接続されたコンデンサと、
前記出力端子の電圧を分圧し、この分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧とを比較した結果に応じた比較結果信号を第２のノードに出力するエラーアンプと、
一端が前記第２のノードに接続され、他端が前記固定電位に接続され、前記エラーアンプが出力した前記比較結果信号の位相を補償するフィルタ回路と、
前記比較結果信号に基づいて、前記出力端子の電圧が目標値に近づくように、前記第１のノードに供給する前記パルス信号のデューティを制御するスイッチング制御回路と、
前記比較結果信号と閾値とが入力され、前記比較結果信号と前記閾値とを比較した結果に基づいて、前記スイッチング制御回路が前記パルス信号の出力動作をする動作モードを規定するモード信号、または、前記スイッチング制御回路が前記パルス信号を出力する動作を停止させる休止モードを規定するモード信号を出力するヒステリシス特性を備えたモードコンパレータと、
前記モード信号に応じて、前記第２のノードに供給される前記比較結果信号の下限値を設定し、前記比較結果信号が前記下限値を下回らないように制御する下限値設定回路と、を備え、
前記下限値設定回路は、
前記モード信号が前記動作モードを規定する場合には、前記下限値が第１の下限値に切り換えられ、
一方、前記モード信号が前記休止モードを規定する場合には、前記下限値が前記第１の下限値よりも高い第２の下限値に切り換えられる
ことを特徴とするＤＣ−ＤＣコンバータ。
前記モードコンパレータは、
前記比較結果信号が前記閾値以上に遷移した場合には、前記動作モードを規定するモード信号を出力し、
一方、前記比較結果信号が前記閾値未満に遷移した場合には、前記休止モードを規定するモード信号を出力する
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
前記モードコンパレータの前記閾値は、
前記モード信号が前記動作モードを規定する場合には、第１の閾値とし、
前記モード信号が前記休止モードを規定する場合には、前記第１の閾値よりも高い第２の閾値である
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
前記第１の下限値は、前記第１の閾値よりも低く、
前記第１の閾値は、前記第２の下限値よりも低く、
前記第２の下限値は、前記第２の閾値よりも低い
ことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
前記フィルタ回路は、
前記第２のノードと前記固定電位との間に接続された補償用抵抗と、
前記第２のノードと前記固定電位との間で、前記補償用抵抗と直列に接続された補償用キャパシタと、を備える
ことを特徴とする請求項１から４のいずれか一項に記載のＤＣ−ＤＣコンバータ。
前記補償用抵抗は、可変抵抗であり、
前記補償用抵抗は、
前記モード信号が前記動作モードを規定する場合には、抵抗値が第１の抵抗値に切り換えられ、
一方、前記モード信号が前記休止モードを規定する場合には、抵抗値が前記第１の抵抗値よりも大きい第２の抵抗値に切り換えられる
ことを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
前記下限値設定回路は、
一端が電源に接続され、他端が前記第２のノードに接続された第１の制限トランジスタと、
前記比較結果信号と前記下限値とが入力され、前記比較結果信号と前記下限値とに基づいて、前記第１の制限トランジスタのゲート電圧を制御する第１の制御信号を出力する第１のアンプと、を備え、
前記第１の制御信号は、
前記比較結果信号が前記下限値より大きい場合には、前記第１の制限トランジスタをオフし、
一方、前記比較結果信号が前記下限値に達した場合には、前記第１の制限トランジスタをオンする
ことを特徴とする請求項１から６のいずれか一項に記載のＤＣ−ＤＣコンバータ。
前記第２のノードに供給される前記比較結果信号の上限値を設定し、前記比較結果信号が前記上限値を上回らないように制御する上限値設定回路をさらに備える
ことを特徴とする請求項１から７のいずれか一項に記載のＤＣ−ＤＣコンバータ。
前記第２の閾値は、前記上限値よりも低く、
前記第１の下限値は、前記第１の閾値よりも低く、
前記第１の閾値は、前記第２の下限値よりも低く、
前記第２の下限値は、前記第２の閾値よりも低い
ことを特徴とする請求項８に記載のＤＣ−ＤＣコンバータ。
前記上限値設定回路は、
一端が前記固定電位に接続され、他端が前記第２のノードに接続された第２の制限トランジスタと、
前記比較結果信号と前記上限値とが入力され、前記比較結果信号と前記上限値とに基づいて、前記第２の制限トランジスタのゲート電圧を制御する第２の制御信号を出力する第２のアンプと、を備え、
前記第２の制御信号は、
前記比較結果信号が前記上限値より小さい場合には、前記第２の制限トランジスタをオフし、
一方、前記比較結果信号が前記上限値に達した場合には、前記第２の制限トランジスタをオンする
ことを特徴とする請求項８又は９に記載のＤＣ−ＤＣコンバータ。
前記スイッチング制御回路は、
電源に一端が接続され、前記第１のノードに他端が接続された第１のＭＯＳトランジスタと、
前記第１のノードに一端が接続され、前記固定電位に他端が接続された第２のＭＯＳトランジスタと、
前記電源と前記第１のＭＯＳトランジスタの前記一端との間に接続された電流検出抵抗と、
前記電流検出抵抗に流れる電流の電流値に応じた電流検出信号を出力する電流アンプと、
前記比較結果信号と前記電流検出信号とが入力され、前記比較結果信号と前記電流検出信号と比較した結果に応じたリセット信号を出力する電流コンパレータと、
発振したセット信号を出力する発振器と、
前記セット信号に応じて前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲートにパルス信号である制御信号を出力して前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを相補的にオン／オフを切り換え、さらに、前記リセット信号に応じて前記制御信号のパルスデューティ比を制御するドライブ制御回路と、を備える
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
前記エラーアンプの駆動電流は、前記モード信号が前記動作モードを規定する場合には、第１の電流値に切り換えられ、
一方、前記モード信号が前記休止モードを規定する場合には、前記第１の電流値よりも大きい第２の電流値に切り換えられる
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
前記休止モードを規定する前記モード信号に応じて、前記発振器、前記電流コンパレータ、または、前記電流アンプうちの少なくとも何れかは、動作を停止する
ことを特徴とする請求項１１に記載のＤＣ−ＤＣコンバータ。
第１のノードに一端が接続され、出力端子に他端が接続されたコイルと、前記コイルの他端と固定電位との間に接続されたコンデンサと、前記出力端子の電圧を分圧し、この分圧した分圧電圧を出力する分圧回路と、を備えたＤＣ−ＤＣコンバータに適用される半導体集積回路であって、
前記半導体集積回路は、
前記分圧電圧と基準電圧とが入力され、前記分圧電圧と前記基準電圧とを比較した結果に応じた比較結果信号を第２のノードに出力するエラーアンプと、
一端が前記第２のノードに接続され、他端が前記固定電位に接続され、前記エラーアンプが出力した前記比較結果信号の位相を補償するフィルタ回路と、
前記比較結果信号に基づいて、前記出力端子の電圧が目標値に近づくように、前記第１のノードに供給する前記パルス信号のデューティを制御するスイッチング制御回路と、
前記比較結果信号と閾値とが入力され、前記比較結果信号と前記閾値とを比較した結果に基づいて、前記スイッチング制御回路が前記パルス信号の出力動作をする動作モードを規定するモード信号、または、前記スイッチング制御回路が前記パルス信号を出力する動作を停止させる休止モードを規定するモード信号を出力するヒステリシス特性を備えたモードコンパレータと、
前記モード信号に応じて、前記第２のノードに供給される前記比較結果信号の下限値を設定し、前記比較結果信号が前記下限値を下回らないように制御する下限値設定回路と、を備え、
前記下限値設定回路は、
前記モード信号が前記動作モードを規定する場合には、前記下限値が第１の下限値に切り換えられ、
一方、前記モード信号が前記休止モードを規定する場合には、前記下限値が前記第１の下限値よりも高い第２の下限値に切り換えられる
ことを特徴とする半導体集積回路。
前記モードコンパレータの前記閾値は、
前記モード信号が前記動作モードを規定する場合には、第１の閾値とし、
前記モード信号が前記休止モードを規定する場合には、前記第１の閾値よりも高い第２の閾値である
ことを特徴とする請求項１４に記載の半導体集積回路。