JP6092604B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、それを用いた電源装置、電源アダプタおよび電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ、ＡＣ／ＤＣコンバータともいう）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。

図１は、インバータの基本構成を示すブロック図である。インバータ１００ｒは主としてヒューズ１０２、入力キャパシタＣｉ、フィルタ１０４、ダイオード整流回路１０６、平滑キャパシタＣｓおよびＤＣ／ＤＣコンバータ１１０ｒを備える。

商用交流電圧Ｖ_ＡＣは、ヒューズ１０２および入力キャパシタＣｉを介してフィルタ１０４に入力される。フィルタ１０４は、商用交流電圧Ｖ_ＡＣのノイズを除去する。ダイオード整流回路１０６は、商用交流電圧Ｖ_ＡＣを全波整流するダイオードブリッジ回路である。ダイオード整流回路１０６の出力電圧は、平滑キャパシタＣｓによって平滑化され、直流電圧Ｖ_ＩＮに変換される。

絶縁型のＤＣ／ＤＣコンバータ（フライバックコンバータ）１１０ｒは、入力端子Ｐ１に直流電圧Ｖ_ＩＮを受け、それを降圧して、目標値に安定化された出力電圧Ｖ_ＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。

ＤＣ／ＤＣコンバータ１１０ｒは、制御回路２ｒ、スイッチングトランジスタＭ１、出力回路２００、フィードバック回路２１０を備える。出力回路２００は、トランスＴ１、第１ダイオードＤ１、第１出力キャパシタＣｏ１、検出抵抗Ｒ_Ｓ、第１ダイオードＤ１、第２出力キャパシタＣｏ２を含む。出力回路２００のトポロジーは一般的なものであるため、説明を省略する。

スイッチングトランジスタＭ１がスイッチングすることにより、入力電圧Ｖ_ＩＮが降圧され、出力電圧Ｖ_ＯＵＴが生成される。そして制御回路２ｒは、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧Ｖ_ＯＵＴを目標値に安定化させるとともに、トランスＴ１の１次巻線Ｗ１に流れるコイル電流Ｉｐを制御する。

検出抵抗Ｒ_Ｓは、トランスＴ１の１次巻線Ｗ１およびスイッチングトランジスタＭ１と直列に設けられる。検出抵抗Ｒ_Ｓには、１次巻線Ｗ１およびスイッチングトランジスタＭ１に流れる電流Ｉｐに比例した電圧降下（検出電圧）Ｖ_ＣＳが発生する。制御回路２ｒは、検出電圧Ｖ_ＣＳにもとづいて、１次巻線Ｗ１に流れる電流Ｉｐを制御する。

フィードバック回路２１０は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを生成し、制御回路２ｒのフィードバック端子（ＦＢ端子）に供給する。フィードバック回路２１０は、シャントレギュレータ２１２およびフォトカプラ２１４を含む。シャントレギュレータ２１２は、出力電圧Ｖ_ＯＵＴと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ２１４の発光ダイオードに供給する。フォトカプラ２１４のフォトトランジスタ（あるいはフォトトランジスタ）は、発光ダイオードからの光信号Ｓ１２を、フィードバック信号Ｓ１１に応じたフィードバック電圧Ｖ_ＦＢに変換する。

トランスＴ１の１次側には、１次巻線Ｗ１に加えて補助巻線Ｗ３が設けられる。補助巻線Ｗ３、第２ダイオードＤ２、第２出力キャパシタＣｏ２は、第２のＤＣ／ＤＣコンバータを形成する。スイッチングトランジスタＭ１のスイッチングに応じて、第２出力キャパシタＣｏ２には、直流電圧Ｖ_ＣＣが発生する。直流電圧Ｖ_ＣＣは、制御回路２ｒの電源端子ＶＣＣ（ＶＣＣ端子）に供給される。

制御回路２ｒは、パルス変調器を含む。制御回路２ｒは、スイッチングトランジスタＭ１のオンに対応するオンレベルと、スイッチングトランジスタＭ１のオフに対応するオフレベルを、繰り返すパルス信号（スイッチング出力）Ｓ_ＯＵＴを生成する。そして制御回路２ｒは、スイッチング出力Ｓ_ＯＵＴをスイッチングトランジスタＭ１のゲートに供給する。スイッチング出力Ｓ_ＯＵＴのデューティ比が調節されることにより、出力電圧Ｖ_ＯＵＴが目標値に安定化される。

図１の制御回路２ｒは、電流モードの変調器（不図示）を含む。図２は、本発明者が検討した制御回路２ｒの構成を示す回路図である。制御回路２ｒは、パルス変調器１０、ドライバ２０、ブランキング回路４０、バースト制御回路５０、分圧回路８０を備える。分圧回路８０は、フィードバック電圧Ｖ_ＦＢを所定の分圧比（たとえば１／４倍）で分圧する。この分圧比は、重負荷状態において、負荷に十分な電力を供給できるように定められる。

ブランキング回路４０は、検出電圧Ｖ_ＣＳのノイズを除去するために設けられる。具体的には、スイッチングトランジスタＭ１がオンした直後、所定のブランク期間の間、検出信号Ｖ_ＣＳをマスクする。ブランキング回路４０は省略してもよい。

パルス変調器１０は、ブランキング回路４０を経た検出電圧Ｖ_ＣＳ’と分圧回路８０により分圧されたフィードバック電圧Ｖ_ＦＢ’にもとづき、パルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０は、オシレータ１２、コンパレータ１４、ＳＲフリップフロップ１６を含む。オシレータ１２は所定の周期でアサート（たとえばハイレベル）されるセット信号Ｓ_ＳＥＴを生成し、ＳＲフリップフロップ１６のセット端子（Ｓ）に入力する。コンパレータ１４は、スイッチングトランジスタＭ１のオン期間において、検出電圧Ｖ_ＣＳ’が、フィードバック電圧Ｖ_ＦＢ’と所定の上限電圧Ｖ_ＬＩＭ１のうち低い方に達すると、リセット信号Ｓ_{ＲＥＳＥＴ}をアサート（ハイレベル）し、フリップフロップ１６のリセット端子（Ｒ）に出力する。ＳＲフリップフロップ１６の出力であるパルス信号Ｓ_ＰＷＭは、セット信号Ｓ_ＳＥＴがアサートされるたびに、スイッチングトランジスタＭ１のオンレベル（ハイレベル）に、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされるたびに、オフレベルに遷移する。

ドライバ２０は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

軽負荷状態において、ＤＣ／ＤＣコンバータ１１０は、消費電力を低減して効率を高めるために、スイッチングトランジスタＭ１を間欠動作（バースト動作）させる。具体的には、スイッチングトランジスタＭ１がスイッチング動作するスイッチング期間と、スイッチングトランジスタＭ１がオフ状態を維持する停止期間を交互に繰り返す。

バースト制御回路５０は、ＤＣ／ＤＣコンバータ１１０の軽負荷状態を検出し、バースト動作を制御するために設けられる。出力端子Ｐ２に接続される負荷が軽い、つまり出力電流が小さい軽負荷状態では、出力電圧Ｖ_ＯＵＴが上昇し、フィードバック電圧Ｖ_ＦＢが低下する。バースト制御回路５０は、フィードバック電圧Ｖ_ＦＢを所定の第１バーストしきい値Ｖ_{ＢＵＲＳＴ１}と比較し、フィードバック電圧Ｖ_ＦＢが第１バーストしきい値Ｖ_{ＢＵＲＳＴ１}まで低下すると、軽負荷検出信号Ｓ＿ＢＵＲＳＴをアサート（たとえばハイレベル）する。またバースト制御回路５０は、フィードバック電圧Ｖ_ＦＢが軽負荷検出信号Ｓ＿ＢＵＲＳＴがアサートされた状態で、フィードバック電圧Ｖ_ＦＢが第２バーストしきい値Ｖ_{ＢＵＲＳＴ２}に達すると、軽負荷検出信号Ｓ＿ＢＵＲＳＴをネゲート（たとえばローレベル）する。軽負荷検出信号Ｓ＿ＢＵＲＳＴがアサートされる間、パルス変調器１０は、パルス信号Ｓ_ＰＷＭをオフレベルに固定し、スイッチングトランジスタＭ１のスイッチングを停止する。

図３は、制御回路２ｒにおける、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳのピーク値Ｖ_{ＣＳ＿ＰＥＡＫ}の関係を示す図である。図２の制御回路２ｒでは分圧回路８０によって１／４倍に分圧されたフィードバック電圧Ｖ_ＦＢ’と検出電圧Ｖ_ＣＳが比較される。したがって検出電圧Ｖ_ＣＳのピーク値は、フィードバック電圧Ｖ_ＦＢの１／４倍となる。検出電圧ＶＣＳのピーク値Ｖ_{ＣＳ＿ＰＥＡＫ}は、フィードバック電圧Ｖ_ＦＢのレベルにかかわらず、上限電圧Ｖ_ＬＩＭ１にてクランプされ、したがってコイル電流Ｉｐも上限電流Ｖ_ＬＩＭ１に応じた上限電流Ｉ_ＬＩＭ１に制限される。

図７（ａ）は、ＤＣ／ＤＣコンバータ１１０ｒの軽負荷状態の動作を示す波形図である。時刻Ａ〜Ｂは、スイッチングトランジスタＭ１のスイッチング期間であり、スイッチング出力Ｓ_ＯＵＴがハイレベルのとき、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、スイッチングトランジスタＭ１および１次巻線Ｗ１に電流Ｉｐが流れ始める。この電流Ｉｐは、時間とともに一定の傾きで増大し、それにともない検出電圧Ｖ_ＣＳも増大する。この期間、トランスＴ１にエネルギーが蓄えられる。そして、コイル電流Ｉｐが、フィードバック電圧Ｖ_ＦＢに応じたピーク値に達すると、スイッチングトランジスタＭ１がオフする。

スイッチングトランジスタＭ１がオフすると、トランスＴ１の２次巻線Ｗ２およびダイオードＤ１を介して充電電流が流れ、出力キャパシタＣｏ１が充電され、出力電圧Ｖ_ＯＵＴが増大する。この充電電流によってトランスＴ１に蓄えられたエネルギーが放出される。スイッチング期間Ａ−Ｂにおいてはこの動作が繰り返される。

スイッチング期間Ａ−Ｂにおいて、出力電圧Ｖ_ＯＵＴが増大すると、フィードバック電圧Ｖ_ＦＢが低下する。そしてフィードバック電圧Ｖ_ＦＢが第１バーストしきい値Ｖ_{ＢＵＲＳＴ１}に低下すると、停止期間Ｂ−Ｃとなる。時刻Ｃにフィードバック電圧Ｖ_ＦＢが第２バーストしきい値Ｖ_{ＢＵＲＳＴ２}に達すると、スイッチング期間となり、スイッチングトランジスタＭ１のスイッチングが再開する。図７（ａ）には、Ｖ_{ＢＵＲＳＴ１}＝Ｖ_{ＢＵＲＳＴ２}の場合が示される。

以上がＤＣ／ＤＣコンバータ１１０ｒの動作である。

本発明者は、ＤＣ／ＤＣコンバータ１１０ｒについて検討した結果、以下の課題を認識するに至った。軽負荷モードでは、フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_ＣＳは、図３に矢印を付した範囲を往復する。上述のように、分圧回路８０の分圧比は、重負荷状態を想定して定められる。その結果、軽負荷状態における検出電圧Ｖ_ＣＳのピーク値、つまり、スイッチングトランジスタＭ１に流れる電流Ｉｐのピーク値が過大となる。バースト動作中に停止期間からスイッチング期間に遷移した直後の電流Ｉｐが大きくなると、トランスの磁束密度の変動が大きくなり、トランスの音鳴りが発生する。

加えて、スイッチングトランジスタＭ１に流れる電流Ｉｐのピーク値が大きいと、スイッチング動作の１サイクル当りにトランスＴ１に蓄えられるエネルギーが大きくなり、バースト動作時の出力電圧Ｖ_ＯＵＴのリップル幅が大きくなるという問題もある。

なお、これら問題および問題が発生するメカニズムを当業者の一般的な認識としてとらえてはならず、本発明者が独自に認識したものである。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、トランスの音鳴りを抑制し、および／または、出力電圧のリップルを抑制可能なＤＣ／ＤＣコンバータの提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタと、スイッチングトランジスタの経路上に設けられた検出抵抗と、を有する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、検出抵抗に生ずる検出電圧を受ける電流検出端子と、フィードバック電圧および検出電圧の少なくとも一方を増幅、減衰させ、および／またはレベルシフトさせ、かつその利得および／またはシフト量が可変に構成された変換回路と、変換回路を経たフィードバック電圧と検出電圧にもとづいて、ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいてスイッチングトランジスタを駆動するドライバと、スイッチングトランジスタがスイッチングするスイッチング期間と、スイッチングトランジスタがオフに固定される停止期間を制御するバースト制御回路と、変換回路の利得および／またはシフト量を変化させるゲインコントローラと、を備える。

この態様によると、変換回路の利得および／またはシフト量を変化させることにより、軽負荷状態における、検出電圧のピーク値、すなわりスイッチングトランジスタに流れる電流のピーク値を、中、重負荷状態に比べて小さくすることができる。これにより、トランスの音鳴りを抑制し、および／または、出力電圧のリップルを小さくできる。
なお、本明細書において、「利得」とは、１より大きい場合（増幅）のみならず、１より小さい場合（減衰）も含む。

ゲインコントローラは、フィードバック電圧にもとづいて、変換回路を制御してもよい。
フィードバック電圧を参照することにより、軽負荷状態を検出することができる。

ゲインコントローラは、通常状態において変換回路を第１状態とし、フィードバック電圧が所定の第１しきい値まで低下すると、変換回路を第２状態とし、フィードバック電圧が第１しきい値より大きい第２しきい値まで増大すると、変換回路を第１状態に戻してもよい。
この場合、負荷がある程度軽くなると、第２状態に遷移させることにより、トランスの音鳴りを抑制し、および／または、出力電圧のリップルを小さくできる。そして、その後、フィードバック電圧がある程度大きくなると、すなわち負荷がある程度重くなると、第１状態に戻すことにより、トランスに十分なエネルギーを供給することができる。

バースト制御回路は、少なくともフィードバック電圧にもとづいて、スイッチング期間と停止期間を制御してもよい。
バースト制御回路は、フィードバック電圧が所定の第３しきい値より低くなると、スイッチングトランジスタのスイッチングを停止させ、スイッチングトランジスタが停止した状態で、フィードバック電圧が所定の第４しきい値より高くなると、スイッチングトランジスタのスイッチングを再開させてもよい。

ゲインコントローラは、通常状態において変換回路を第１状態とし、フィードバック電圧が所定の第１しきい値まで低下すると、変換回路を第２状態としてもよい。バースト制御回路は、フィードバック電圧が所定の第３しきい値より低くなると、スイッチングトランジスタのスイッチングを停止させてもよい。第１しきい値と第３しきい値は等しくてもよい。
この場合、軽負荷状態が検出され、バースト動作に移行すると、変換回路を第２状態に遷移させることができる。

ゲインコントローラは、フィードバック電圧が第２しきい値まで増大すると、ある期間、変換回路を第３状態とし、その後、変換回路を第１状態としてもよい。

変換回路は、検出電圧を可変の利得で増幅するアンプを含んでもよい。ゲインコントローラは、アンプの利得を制御してもよい。

変換回路は、検出電圧を可変の利得で減衰する減衰回路を含んでもよい。ゲインコントローラは、減衰回路の利得を制御してもよい。

パルス変調器は、変換回路を経た検出電圧が、変換回路を経たフィードバック電圧に達するとアサートされるリセット信号を生成するリセット信号生成部と、セット信号を生成するセット信号生成部と、セット信号がアサートされると、スイッチングトランジスタのオンに対応するオンレベルに遷移し、リセット信号がアサートされるとスイッチングトランジスタのオフに対応するオフレベルに遷移するパルス信号を生成するフリップフロップと、を含んでもよい。

セット信号生成部は、所定の周期でセット信号をアサートしてもよい。

セット信号生成部は、リセット信号がアサートされてから所定のオフ時間経過後にセット信号をアサートしてもよい。

セット信号生成部は、トランスに蓄えられたエネルギーが実質的にゼロになると、セット信号をアサートしてもよい。

トランスは、１次側に設けられた補助巻線をさらに有してもよい。制御回路は、補助巻線の一端の電圧が入力される補助端子をさらに備えてもよい。セット信号生成部は、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）ボトム検出信号のアサートされる回数が、ある設定値に達するたびにセット信号をアサートしてもよい。

トランスは、１次側に設けられた補助巻線をさらに有してもよい。制御回路は、補助巻線の一端の電圧が入力される補助端子をさらに備えてもよい。セット信号生成部は、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）ボトム検出信号がアサートされてから、所定時間経過後にセット信号をアサートしてもよい。

制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
制御回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線、２次巻線および補助巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、アノードが２次巻線と接続される第１ダイオードと、一端が接地され、他端が第１ダイオードのカソードと接続された第１出力キャパシタと、アノードが補助巻線と接続される第２ダイオードと、一端が接地され、他端が第２ダイオードのカソードと接続された第２出力キャパシタと、第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、フィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述のいずれかの制御回路と、を備えてもよい。

フィードバック回路は、出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、その１次側の発光素子がフィードバック信号によって制御されるフォトカプラと、を含み、フォトカプラの２次側の受光素子に生ずる信号が、フィードバック電圧として制御回路に供給されてもよい。

本発明の別の態様は電源装置に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

本発明の別の態様は電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

本発明の別の態様は電源アダプタに関する。電源アダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、さまざまな環境において使用できる。

インバータの基本構成を示すブロック図である。 本発明者が検討した制御回路の構成を示す回路図である。 制御回路における、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳのピーク値Ｖ_{ＣＳ＿ＰＥＡＫ}の関係を示す図である。 実施の形態に係る制御回路の構成を示す回路図である。 図４の制御回路における、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳのピーク値Ｖ_{ＣＳ＿ＰＥＡＫ}の関係を示す図である。 図４の制御回路を備えるＤＣ／ＤＣコンバータの動作を示す波形図である。 図７（ａ）は、ＤＣ／ＤＣコンバータの軽負荷状態の動作を示す波形図であり、図７（ｂ）は、図４の制御回路を備えるＤＣ／ＤＣコンバータの軽負荷状態の動作を示す波形図である。 インバータを備えるＡＣアダプタを示す図である。 図９（ａ）、（ｂ）は、インバータを備える電子機器を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係る制御回路２の構成を示す回路図である。制御回路２は図１に示すＤＣ／ＤＣコンバータ１１０に利用される。

図１に示すように、ＤＣ／ＤＣコンバータ１１０は、制御回路２、スイッチングトランジスタＭ１、検出抵抗Ｒ_Ｓ、出力回路２００、フィードバック回路２１０を備える。制御回路２の構成を除いて、図１と同様であるため、説明は省略する。

以下、制御回路２の構成を説明する。
制御回路２は、ひとつの半導体基板上に一体集積化された機能ＩＣであり、図１に示すように、補助端子（ＺＴ端子）、ＦＢ端子、ＣＳ端子、ＧＮＤ端子、ＯＵＴ端子、ＶＣＣ端子、ＶＨ端子を有する。図４には、ＦＢ端子、ＯＵＴ端子、ＣＳ端子のみが示され、残りの端子は省略される。

制御回路２は、ＣＳ端子の検出電圧Ｖ_ＣＳおよびＦＢ端子のフィードバック電圧Ｖ_ＦＢにもとづいて、ＤＣ／ＤＣコンバータ１１０のスイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、直流出力電圧Ｖ_ＯＵＴを目標レベルに安定化する。なお、スイッチングトランジスタＭ１は制御回路２に集積化されてもよい。

制御回路２は、パルス変調器１０、ドライバ２０、ブランキング回路４０、バースト制御回路５０、ゲインコントローラ６０、を備える。

ブランキング回路４０は、検出電圧Ｖ_ＣＳのノイズを除去するために設けられる。具体的には、スイッチングトランジスタＭ１がオンした直後、所定のブランク期間の間、検出信号Ｖ_ＣＳをマスクする。ブランキング回路４０は省略してもよい。

変換回路３０は、フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_ＣＳの少なくとも一方を増幅、減衰させ、および／またはレベルシフトさせる。変換回路３０は、複数の状態が切りかえ可能に構成され、状態ごとに、その利得および／またはシフト量が個別に設定となっている。つまり変換回路３０の利得および／またはシフト量は可変である。本実施の形態では、フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_ＣＳの少なくとも一方を増幅／減衰させる場合を説明する。フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_ＣＳの少なくとも一方をシフトさせる場合については、後述の変形例で説明する。

たとえば変換回路３０は、分圧回路３２およびアンプ３４を含む。分圧回路３２は、フィードバック電圧Ｖ_ＦＢを所定の分圧比Ｒ１２／（Ｒ１１＋Ｒ１２）で分圧する。つまりフィードバック電圧Ｖ_ＦＢに対する利得α_ＦＢは、Ｒ１２／（Ｒ１１＋Ｒ１２）である。本実施の形態では、α_ＦＢ＝１／４とする。

アンプ３４は、検出電圧Ｖ_ＣＳを可変の利得α_ＣＳで増幅する。アンプ３４の利得α_ＣＳは、少なくとも２値で切りかえ可能に構成される。本実施の形態では、利得α_ＣＳは第１の値α_ＣＳ１（＝１）、第２の値α_ＣＳ２（＝４）、第３の値α_ＣＳ３（＝２）の３値で切りかえ可能となっている。

以下、アンプ３４の利得α_ＣＳが第１の値α_ＣＳ１のときを第１状態φ１、第２の値α_ＣＳ２のときを第２状態φ２、第３の値α_ＣＳ３のときを第３状態φ３とする。また、フィードバック電圧Ｖ_ＦＢに対する利得α_ＦＢと、検出電圧Ｖ_ＣＳに対する利得α_ＣＳの比を、変換比α_ＦＢ／α_ＣＳと称する。

この場合、変換回路３０は、変換比α_ＦＢ／α_ＣＳが、複数の値で切りかえ可能であると把握できる。具体的には第１状態φ１においてα_ＦＢ／α_ＣＳ１＝１／４、第２状態φ２においてα_ＦＢ／α_ＣＳ２＝１／１６、第３状態φ３においてα_ＦＢ／α_ＣＳ３＝１／８である。

第１状態φ１の変換比α_ＦＢ／α_ＣＳ１は、重負荷状態において、負荷に十分な電力を供給できるように定められる。一方、第２状態φ２の変換比α_ＦＢ／α_ＣＳ２は、軽負荷状態において、トランスＴ１の音鳴りが抑制され、および／または、出力電圧Ｖ_ＯＵＴのリップルが小さくように定められる。

パルス変調器１０は、変換回路３０を経たフィードバック電圧Ｖ_ＦＢ’と検出電圧Ｖ_ＣＳ’にもとづいて、ＤＣ／ＤＣコンバータ１１０の出力電圧Ｖ_ＯＵＴが目標値に近づくようにパルス変調されるパルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０は、いわゆるピーク電流モードの変調器である。

パルス変調器１０の構成は特に限定されず、公知の技術を利用すればよい。たとえばパルス変調器１０は、セット信号生成部１２、リセット信号生成部１４、ＳＲフリップフロップ１６を含む。

リセット信号生成部１４は、変換回路３０を経た検出電圧Ｖ_ＣＳ’が、変換回路３０を経たフィードバック電圧Ｖ_ＦＢに達するとアサートされるリセット信号Ｓ_{ＲＥＳＥＴ}を生成する。たとえばリセット信号生成部１４は、検出電圧Ｖ_ＣＳ’を、フィードバック電圧ＶＦＢ’と上限電圧Ｖ_ＬＩＭ１のうち低い方と比較し、検出電圧Ｖ_ＣＳ’の方が高くなると、リセット信号Ｓ_{ＲＥＳＥＴ}をアサート（ハイレベル）する。

セット信号生成部１２は、セット信号Ｓ_ＳＥＴを生成する。たとえばセット信号生成部１２は、所定の周期ごとにセット信号Ｓ_ＳＥＴをアサート（ハイレベル）するオシレータを含んでもよい。

あるいは、セット信号生成部１２は、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされてから所定のオフ時間Ｔ_ＯＦＦ経過後にセット信号Ｓ_ＳＥＴをアサートしてもよい。

あるいはセット信号生成部１２は、トランスＴ１に蓄えられたエネルギーが実質的にゼロになると、セット信号Ｓ_ＳＥＴをアサートしてもよい（疑似共振制御という）。

疑似共振制御において、ある実施例では、セット信号生成部１２は、コンパレータとカウンタで構成してもよい。ＺＴ端子には、補助巻線Ｗ３の一端の電圧が分圧して入力される。コンパレータは、ＺＴ端子に入力される補助巻線Ｗ３の一端の電圧を、所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにコンパレータによってボトム検出信号をアサートする。カウンタは、ボトム検出信号がアサートされた回数がある設定値に達すると、セット信号Ｓ_ＳＥＴをアサートしてもよい。

疑似共振制御において、別の実施例では、セット信号生成部１２は、コンパレータとタイマー回路で構成してもよい。コンパレータは、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成する。タイマー回路は、（ii）ボトム検出信号がアサートされてから、所定時間経過後にセット信号Ｓ_ＳＥＴをアサートする。

セット信号生成部１２により生成されたセット信号Ｓ_ＳＥＴは、ＳＲフリップフロップ１６のセット端子（Ｓ）に入力される。ＳＲフリップフロップ１６の出力であるパルス信号Ｓ_ＰＷＭは、セット信号Ｓ_ＳＥＴがアサートされると、スイッチングトランジスタのオンに対応するオンレベル（ハイレベル）に遷移し、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされるとスイッチングトランジスタのオフに対応するオフレベル（ローレベル）に遷移する。

ドライバ２０は、パルス信号Ｓ_ＰＷＭにもとづいて、ＯＵＴ端子に接続されるスイッチングトランジスタＭ１を駆動する。

バースト制御回路５０は、軽負荷状態を検出する。たとえばバースト制御回路５０は、フィードバック電圧Ｖ_ＦＢを所定の第１バーストしきい値（第３しきい値ともいう）Ｖ_{ＢＵＲＳＴ１}と比較するコンパレータを含む。バースト制御回路５０は、フィードバック電圧Ｖ_ＦＢが第３しきい値Ｖ_{ＢＵＲＳＴ１}より低くなると、軽負荷検出信号Ｓ＿ＢＵＲＳＴをアサート（たとえばハイレベル）する。パルス変調器１０は、軽負荷検出信号Ｓ＿ＢＵＲＳＴがアサートされると、パルス信号Ｓ_ＰＷＭをオフレベル（ローレベル）に固定し、スイッチングトランジスタＭ１のスイッチングを停止する。

またバースト制御回路５０は、フィードバック電圧Ｖ_ＦＢを所定の第２バーストしきい値（第４しきい値ともいう）Ｖ_{ＢＵＲＳＴ２}と比較する。バースト制御回路５０は、フィードバック電圧Ｖ_ＦＢが第４しきい値Ｖ_{ＢＵＲＳＴ２}より高くなると、軽負荷検出信号Ｓ＿ＢＵＲＳＴをネゲート（たとえばローレベル）する。本実施の形態において、第４しきい値Ｖ_{ＢＵＲＳＴ２}は、第３しきい値Ｖ_{ＢＵＲＳＴ１}より高く設定される。この場合、バースト制御回路５０は、ヒステリシスコンパレータを用いて構成してもよい。

ゲインコントローラ６０は、上述した変換回路３０の利得および／またはシフト量を変化させる。すなわち、ゲインコントローラ６０は、変換回路３０の状態を制御する。

より具体的には、ゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢにもとづいて、変換回路３０を制御する。たとえばゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢを少なくともひとつの所定のしきい値と比較するコンパレータを含む。ゲインコントローラ６０は、負荷電流がある程度流れる通常状態（中負荷〜重負荷）において、変換回路３０を第１状態φ１に設定する。ゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢが所定の第１しきい値Ｖ_ＴＨ１まで低下すると、変換回路３０を第２状態φ２とする。その後、ゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢが第１しきい値Ｖ_ＴＨ１より大きい第２しきい値Ｖ_ＴＨ２まで増大すると、変換回路３０を第１状態φ１に戻す。

本実施の形態において、第１しきい値Ｖ_ＴＨ１と第３しきい値Ｖ_{ＢＵＲＳＴ１}は等しい。すなわち、軽負荷状態が検出され、バースト動作に移行すると同時に、ゲインコントローラ６０は、変換回路３０を第２状態φ２とする。

ゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢとしきい値Ｖ_ＴＨ１、Ｖ_ＴＨ２の比較結果に応じた制御信号Ｓ＿ＧＡＩＮを生成する。変換回路３０の状態は、制御信号Ｓ＿ＧＡＩＮに応じて切りかえられる。ゲインコントローラ６０は、２つのしきい値Ｖ_ＴＨ１、Ｖ_ＴＨ２を有するヒステリシスコンパレータで構成してもよい。

より好ましくは、ゲインコントローラ６０は、フィードバック電圧Ｖ_ＦＢが第２しきい値Ｖ_ＴＨ２まで増大すると、ある期間、具体的には数百μ〜数ｍｓの間（たとえば５００μｓ）、変換回路３０を第３状態φ３とし、その後、変換回路３０を第２状態φ２とする。

以上が制御回路２の構成である。続いてその動作を説明する。図５は、図４の制御回路２における、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳのピーク値Ｖ_{ＣＳ＿ＰＥＡＫ}の関係を示す図である。
第１状態φ１では、Ｖ_{ＣＳ＿ＰＥＡＫ}＝Ｖ_ＦＢ×α_ＦＢ／α_ＣＳ１＝Ｖ_ＦＢ×１／４が成り立つ。

フィードバック電圧Ｖ_ＦＢが第３しきい値Ｖ_{ＢＵＲＳＴ１}まで低下すると、軽負荷状態が検出され、バースト動作に移行する。それと同時に、変換回路３０は第２状態φ２に切りかえられる。第２状態φ２では、Ｖ_{ＣＳ＿ＰＥＡＫ}＝Ｖ_ＦＢ×α_ＦＢ／α_ＣＳ２＝Ｖ_ＦＢ×１／１６が成り立つ。第２状態φ２において、フィードバック電圧Ｖ_ＦＢが第２しきい値Ｖ_ＴＨ２まで増大すると、第１状態φ１に戻る。

図６は、図４の制御回路２を備えるＤＣ／ＤＣコンバータ１１０の動作を示す波形図である。時刻Ａ以前に、ＤＣ／ＤＣコンバータ１１０は通常状態で動作しており、変換回路３０は第１状態φ１であり、変換比α_ＦＢ／α_ＣＳは１／４である。

時刻Ａに負荷が軽くなり、フィードバック電圧Ｖ_ＦＢが低下し始める。時刻Ｂにフィードバック電圧Ｖ_ＦＢが第３しきい値Ｖ_{ＢＵＲＳＴ１}まで低下すると、スイッチングが停止する。それと同時に、変換回路３０が第２状態φ２となり、変換比α_ＦＢ／α_ＣＳが１／１６となる。

期間Ａ〜ＢのスイッチングトランジスタＭ１のスイッチングによって、出力電圧Ｖ_ＯＵＴ（不図示）が上昇し、これによりフィードバック電圧Ｖ_ＦＢは低下する。時刻Ｂ以降、スイッチングトランジスタＭ１のスイッチングが停止すると、出力電圧Ｖ_ＯＵＴが低下し、フィードバック電圧Ｖ_ＦＢが上昇する。時刻Ｄにフィードバック電圧Ｖ_ＦＢが第４しきい値Ｖ_{ＢＵＲＳＴ２}まで上昇すると、スイッチング期間となる。その後、時刻Ｌまでの間、バースト動作が持続する。この間、変換回路３０も第２状態φ２に保たれる。

時刻Ｍに、負荷が重くなる。負荷が重くなると、出力電圧Ｖ_ＯＵＴが低下し、フィードバック電圧Ｖ_ＦＢが増大し始める。時刻Ｎにフィードバック電圧Ｖ_ＦＢが第４しきい値Ｖ_{ＢＵＲＳＴ２}を超える。続く時刻ｔＯに、フィードバック電圧Ｖ_ＦＢが第２しきい値Ｖ_ＴＨ２に達すると、所定時間Ｏ〜Ｐ（５００μｓ）、変換回路３０が第３状態φ３となり、変換比α_ＦＢ／α_ＣＳが１／８となり、時刻Ｐに変換回路３０が第１状態φ１となり、変換比α_ＦＢ／α_ＣＳが１／４となる。

図７（ｂ）は、図４の制御回路２を備えるＤＣ／ＤＣコンバータ１１０の軽負荷状態の動作を示す波形図である。図４の制御回路２では、軽負荷状態において変換比α_ＦＢ／α_ＣＳの値が小さくなるため、その値が固定される図７（ａ）に比べて、検出電圧Ｖ_ＣＳのピーク値、すなわち電流Ｉｐのピーク値を低減することができる。

その結果、トランスＴ１の磁束密度の変動を抑制でき、ひいては音鳴りを抑制することができる。また、図７（ｂ）に示すように、検出電圧Ｖ_ＣＳ（コイル電流Ｉｐ）の振幅が小さくなるため、バースト動作中の１回のスイッチング期間で出力キャパシタＣｏ１に供給される電流が小さくなる。その結果、出力電圧Ｖ_ＯＵＴのリップルを小さくできる。

また、第２状態φ２から第１状態φ１に戻すときに、変換比α_ＦＢ／α_ＣＳの変動が大きすぎると、第１状態φ１と第２状態φ２の間を往復して系が不安定になるの恐れがある。この場合には、第３状態φ３を挿入することにより、系を安定化することができる。

続いて、ＤＣ／ＤＣコンバータ１１０の用途を説明する。

ＤＣ／ＤＣコンバータ１１０は、図１に示すインバータ（電源装置）１００に好適に利用できる。そして、インバータ１００は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。

図８は、インバータ１００を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１００は、筐体８０４内に実装される。インバータ１００により生成された直流出力電圧Ｖ_ＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。

図９（ａ）、（ｂ）は、インバータ１００を備える電子機器９００を示す図である。図９（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１００は、筐体８０４内に実装される。インバータ１００により生成された直流出力電圧Ｖ_ＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
実施の形態では、アンプ３４の利得を変化させる場合を説明したが本発明はそれに限定されない。たとえば、アンプ３４の利得に代えて、またはそれに加えて、分圧回路３２の分圧比を可変とし、分圧回路３２の分圧比（つまり利得α_ＦＢ）を変化させることにより、変換比α_ＦＢ／α_ＣＳを制御してもよい。たとえば、アンプ３４の利得を１倍に固定しておき（アンプは省略できる）、第１状態φ１において分圧比α_ＦＢを第１の値（１／４倍）とし、第２状態φ２において分圧比α_ＦＢを第２の値（１／１６倍）としてもよい。

（第２の変形例）
また変換回路３０は、フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_ＣＳの少なくとも一方をシフトさせるレベルシフト回路を含んでもよい。たとえば検出電圧Ｖ_ＣＳの経路上にレベルシフト回路を設け、第２状態φ２において、第１状態φ１よりも検出電圧Ｖ_ＣＳを高電位側にシフトさせてもよい。これによっても、バースト動作中に、コイル電流Ｉｐのピーク電流を低減できる。この場合、アンプ３４は省略してもよい。

あるいは、フィードバック電圧Ｖ_ＦＢの経路上にレベルシフト回路を設け、第２状態φ２において、第１状態φ１よりもフィードバック電圧Ｖ_ＦＢを低電位側にシフトさせてもよい。これによっても、バースト動作中に、コイル電流Ｉｐのピーク電流を低減できる。

あるいは、リセット信号生成部１４であるコンパレータの入力オフセット電圧を意図的に変化させることにより、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳを相対的にシフトさせてもよい。

シフトと、利得の制御は併用してもよい。

（第３の変形例）
実施の形態では、シャントレギュレータ（誤差増幅器）２１２がトランスＴ１の２次側に設けられる場合を説明したが、この誤差増幅器は、１次側に設けてもよく、さらには制御回路２に内蔵してもよい。

（第４の変形例）
バースト制御回路５０の構成は、上述のそれには限定されず、バースト動作を制御可能な公知の他の技術を用いてもよい。

（第５の変形例）
実施の形態では、第１状態φ１と第２状態φ２を切りかえる場合を説明したが本発明はそれに限定されず、より多くの状態を切りかえ可能としてもよい。この場合、負荷電流の大きさに応じて、電流のピーク値を段階的に変化させることができる。

（第６の変形例）
実施の形態で説明した回路は、各信号のアサートをハイレベル、ネゲートをローレベルに割り当てた正論理（ハイアクティブ）系で構成されるが、それらを負論理系で構成してもよいし、正論理系と負論理系を組み合わせて構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

Ｐ１…入力端子、Ｐ２…出力端子、Ｃｏ１…第１出力キャパシタ、Ｃｏ２…第２出力キャパシタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、Ｗ３…補助巻線、Ｍ１…スイッチングトランジスタ、ＲＳ…検出抵抗、１００…インバータ、１０２…ヒューズ、Ｃｉ…入力キャパシタ、１０４…フィルタ、１０６…ダイオード整流回路、Ｃｓ…平滑キャパシタ、１１０…ＤＣ／ＤＣコンバータ、２…制御回路、２００…出力回路、２１０…フィードバック回路、２１２…シャントレギュレータ、２１４…フォトカプラ、１０…パルス変調器、１２…セット信号生成部、１４…リセット信号生成部、１６…ＳＲフリップフロップ、２０…ドライバ、３０…変換回路、３２…分圧回路、３４…アンプ、４０…ブランキング回路、５０…バースト制御回路、６０…ゲインコントローラ、７０…アンプ、８０…分圧回路、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。

Claims (23)

1. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータは、
   １次巻線および２次巻線を有するトランスと、
   トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタと、
   前記スイッチングトランジスタの経路上に設けられた検出抵抗と、
   を有しており、
   前記制御回路は、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、
   前記検出抵抗に生ずる検出電圧を受ける電流検出端子と、
   前記フィードバック電圧および前記検出電圧の少なくとも一方を増幅、減衰させ、および／またはレベルシフトさせ、かつその利得および／またはシフト量が可変に構成された変換回路と、
   前記変換回路を経た前記フィードバック電圧と前記検出電圧にもとづいて、前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
   前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
   前記スイッチングトランジスタがスイッチングするスイッチング期間と、前記スイッチングトランジスタがオフに固定される停止期間を制御するバースト制御回路と、
   前記変換回路の利得および／またはシフト量を変化させるゲインコントローラと、
   を備え、
   前記ゲインコントローラは、前記フィードバック電圧にもとづいて、前記変換回路を制御することを特徴とする制御回路。
2. 前記ゲインコントローラは、通常状態において前記変換回路を第１状態とし、前記フィードバック電圧が所定の第１しきい値まで低下すると、前記変換回路を第２状態とし、前記フィードバック電圧が前記第１しきい値より大きい第２しきい値まで増大すると、前記変換回路を前記第１状態に戻すことを特徴とする請求項１に記載の制御回路。
3. 前記ゲインコントローラは、前記フィードバック電圧が前記第２しきい値まで増大すると、ある期間、前記変換回路を第３状態とし、その後、前記変換回路を前記第１状態に戻すことを特徴とする請求項２に記載の制御回路。
4. 前記バースト制御回路は、少なくとも前記フィードバック電圧にもとづいて、前記スイッチング期間と前記停止期間を制御することを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 前記バースト制御回路は、前記フィードバック電圧が所定の第３しきい値より低くなると、前記スイッチングトランジスタのスイッチングを停止させ、前記スイッチングトランジスタが停止した状態で、前記フィードバック電圧が所定の第４しきい値より高くなると、前記スイッチングトランジスタのスイッチングを再開させることを特徴とする請求項４に記載の制御回路。
6. 前記ゲインコントローラは、通常状態において前記変換回路を第１状態とし、前記フィードバック電圧が所定の第１しきい値まで低下すると、前記変換回路を第２状態とし、
   前記バースト制御回路は、前記フィードバック電圧が所定の第３しきい値より低くなると、前記スイッチングトランジスタのスイッチングを停止させ、
   前記第１しきい値と前記第３しきい値は等しいことを特徴とする請求項１から５のいずれかに記載の制御回路。
7. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータは、
   １次巻線および２次巻線を有するトランスと、
   トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタと、
   前記スイッチングトランジスタの経路上に設けられた検出抵抗と、
   を有しており、
   前記制御回路は、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、
   前記検出抵抗に生ずる検出電圧を受ける電流検出端子と、
   前記フィードバック電圧および前記検出電圧の少なくとも一方を増幅、減衰させ、および／またはレベルシフトさせ、かつその利得および／またはシフト量が可変に構成された変換回路と、
   前記変換回路を経た前記フィードバック電圧と前記検出電圧にもとづいて、前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
   前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
   前記スイッチングトランジスタがスイッチングするスイッチング期間と、前記スイッチングトランジスタがオフに固定される停止期間を制御するバースト制御回路と、
   前記変換回路の利得および／またはシフト量を変化させるゲインコントローラと、
   を備え、
   前記ゲインコントローラは、通常状態において前記変換回路を第１状態とし、前記フィードバック電圧が所定の第１しきい値まで低下すると、前記変換回路を第２状態とし、
   前記バースト制御回路は、前記フィードバック電圧が所定の第３しきい値より低くなると、前記スイッチングトランジスタのスイッチングを停止させ、
   前記第１しきい値と前記第３しきい値は等しいことを特徴とする制御回路。
8. 前記変換回路は、前記検出電圧を可変の利得で増幅するアンプを含み、
   前記ゲインコントローラは、前記アンプの利得を制御することを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 前記変換回路は、前記検出電圧を可変の利得で減衰する減衰回路を含み、
   前記ゲインコントローラは、前記減衰回路の利得を制御することを特徴とする請求項１から７のいずれかに記載の制御回路。
10. 前記パルス変調器は、
    前記変換回路を経た前記検出電圧が、前記変換回路を経た前記フィードバック電圧に達するとアサートされるリセット信号を生成するリセット信号生成部と、
    セット信号を生成するセット信号生成部と、
    前記セット信号がアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、前記リセット信号がアサートされると前記スイッチングトランジスタのオフに対応するオフレベルに遷移する前記パルス信号を生成するフリップフロップと、
    を含むことを特徴とする請求項１から９のいずれかに記載の制御回路。
11. 前記セット信号生成部は、所定の周期で前記セット信号をアサートすることを特徴とする請求項１０に記載の制御回路。
12. 前記セット信号生成部は、前記リセット信号がアサートされてから所定のオフ時間経過後に前記セット信号をアサートすることを特徴とする請求項１０に記載の制御回路。
13. 前記セット信号生成部は、前記トランスに蓄えられたエネルギーが実質的にゼロになると、前記セット信号をアサートすることを特徴とする請求項１０に記載の制御回路。
14. 前記トランスは、１次側に設けられた補助巻線をさらに有し、
    前記制御回路は、前記補助巻線の一端の電圧が入力される補助端子をさらに備え、
    前記セット信号生成部は、（i）前記補助端子の電圧を所定のしきい値電圧と比較し、前記補助端子の電圧が前記しきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）前記ボトム検出信号のアサートされる回数が、カウント設定値に達するたびに前記セット信号をアサートすることを特徴とする請求項１０に記載の制御回路。
15. 前記トランスは、１次側に設けられた補助巻線をさらに有し、
    前記制御回路は、前記補助巻線の一端の電圧が入力される補助端子をさらに備え、
    前記セット信号生成部は、（i）前記補助端子の電圧を所定のしきい値電圧と比較し、前記補助端子の電圧が前記しきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）前記ボトム検出信号がアサートされてから、所定時間経過後に前記セット信号をアサートすることを特徴とする請求項１０に記載の制御回路。
16. 前記ゲインコントローラは、通常状態において前記変換回路の利得が第１利得である第１状態とし、前記フィードバック電圧が所定の第１しきい値まで低下すると、前記変換回路の利得が前記第１利得よりも大きい第２利得である第２状態とし、前記フィードバック電圧が前記第１しきい値より大きい第２しきい値まで増大すると、ある期間、前記変換回路の利得が前記第１利得より大きく前記第２利得より小さい第３利得である第３状態とし、その後、前記変換回路を前記第１状態に戻すことを特徴とする請求項１または７に記載の制御回路。
17. 前記ゲインコントローラは、前記フィードバック端子に入力される前記フィードバック電圧を前記第１しきい値および前記第２しきい値と比較するヒステリシスコンパレータを含み、
    前記ヒステリシスコンパレータの出力に応じて、前記変換回路の利得および／またはシフト量が変化することを特徴とする請求項２または３に記載の制御回路。
18. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から１７のいずれかに記載の制御回路。
19. １次巻線、２次巻線および補助巻線を有するトランスと、
    前記トランスの１次巻線と接続されるスイッチングトランジスタと、
    アノードが前記２次巻線と接続される第１ダイオードと、
    一端が接地され、他端が前記第１ダイオードのカソードと接続された第１出力キャパシタと、
    アノードが前記補助巻線と接続される第２ダイオードと、
    一端が接地され、他端が前記第２ダイオードのカソードと接続された第２出力キャパシタと、
    前記第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、
    前記フィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項１から１８のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
20. 前記フィードバック回路は、
    前記出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、
    その１次側の発光素子が前記フィードバック信号によって制御されるフォトカプラと、
    を含み、前記フォトカプラの２次側の受光素子に生ずる信号が、前記フィードバック電圧として前記制御回路に供給されることを特徴とする請求項１９に記載のＤＣ／ＤＣコンバータ。
21. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、負荷に供給する請求項１９または２０に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源装置。
22. 負荷と、
    商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、前記負荷に供給する請求項１９または２０に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電子機器。
23. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１９または２０に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源アダプタ。

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