JP6113527B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、それを用いた電源装置、電源アダプタおよび電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ、ＡＣ／ＤＣコンバータともいう）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。

図１は、インバータの基本構成を示すブロック図である。インバータ１００ｒは主としてヒューズ１０２、入力キャパシタＣｉ、フィルタ１０４、ダイオード整流回路１０６、平滑キャパシタＣｓおよびＤＣ／ＤＣコンバータ１１０ｒを備える。

商用交流電圧Ｖ_ＡＣは、ヒューズ１０２および入力キャパシタＣｉを介してフィルタ１０４に入力される。フィルタ１０４は、商用交流電圧Ｖ_ＡＣのノイズを除去する。ダイオード整流回路１０６は、商用交流電圧Ｖ_ＡＣを全波整流するダイオードブリッジ回路である。ダイオード整流回路１０６の出力電圧は、平滑キャパシタＣｓによって平滑化され、直流電圧Ｖ_ＩＮに変換される。

絶縁型のＤＣ／ＤＣコンバータ（フライバックコンバータ）１１０ｒは、入力端子Ｐ１に直流電圧Ｖ_ＩＮを受け、それを降圧して、目標値に安定化された出力電圧Ｖ_ＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。

ＤＣ／ＤＣコンバータ１１０ｒは、制御回路２ｒ、スイッチングトランジスタＭ１、出力回路２００、フィードバック回路２１０を備える。出力回路２００は、トランスＴ１、第１ダイオードＤ１、第１出力キャパシタＣｏ１、検出抵抗Ｒ_Ｓ、第１ダイオードＤ１、第２出力キャパシタＣｏ２を含む。出力回路２００のトポロジーは一般的なものであるため、説明を省略する。

スイッチングトランジスタＭ１がスイッチングすることにより、入力電圧Ｖ_ＩＮが降圧され、出力電圧Ｖ_ＯＵＴが生成される。そして制御回路２ｒは、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧Ｖ_ＯＵＴを目標値に安定化させるとともに、トランスＴ１の１次巻線Ｗ１に流れるコイル電流Ｉｐを制御する。

検出抵抗Ｒ_Ｓは、トランスＴ１の１次巻線Ｗ１およびスイッチングトランジスタＭ１と直列に設けられる。検出抵抗Ｒ_Ｓには、１次巻線Ｗ１およびスイッチングトランジスタＭ１に流れる電流Ｉｐに比例した電圧降下（検出電圧）Ｖ_ＣＳが発生する。制御回路２ｒは、検出電圧Ｖ_ＣＳにもとづいて、１次巻線Ｗ１に流れる電流Ｉｐを制御する。

フィードバック回路２１０は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを生成し、制御回路２ｒのフィードバック端子（ＦＢ端子）に供給する。フィードバック回路２１０は、シャントレギュレータ２１２およびフォトカプラ２１４を含む。シャントレギュレータ２１２は、出力電圧Ｖ_ＯＵＴと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ２１４の発光ダイオードに供給する。フォトカプラ２１４のフォトトランジスタ（あるいはフォトトランジスタ）は、発光ダイオードからの光信号Ｓ１２を、フィードバック信号Ｓ１１に応じたフィードバック電圧Ｖ_ＦＢに変換する。

トランスＴ１の１次側には、１次巻線Ｗ１に加えて補助巻線Ｗ３が設けられる。補助巻線Ｗ３、第２ダイオードＤ２、第２出力キャパシタＣｏ２は、第２のＤＣ／ＤＣコンバータを形成する。スイッチングトランジスタＭ１のスイッチングに応じて、第２出力キャパシタＣｏ２には、直流電圧Ｖ_ＣＣが発生する。直流電圧Ｖ_ＣＣは、制御回路２ｒの電源端子ＶＣＣ（ＶＣＣ端子）に供給される。

制御回路２ｒは、パルス変調器を含む。制御回路２ｒは、スイッチングトランジスタＭ１のオンに対応するオンレベルと、スイッチングトランジスタＭ１のオフに対応するオフレベルを、繰り返すパルス信号（スイッチング出力）Ｓ_ＯＵＴを生成する。そして制御回路２ｒは、スイッチング出力Ｓ_ＯＵＴをスイッチングトランジスタＭ１のゲートに供給する。スイッチング出力Ｓ_ＯＵＴのデューティ比が調節されることにより、出力電圧Ｖ_ＯＵＴが目標値に安定化される。

図１の制御回路２ｒは、電流モードの変調器（不図示）を含む。図２は、本発明者が検討した制御回路２ｒの構成を示す回路図である。制御回路２ｒは、パルス変調器１０、ドライバ２０、ブランキング回路４０、バースト制御回路５０、分圧回路８０を備える。分圧回路８０は、フィードバック電圧Ｖ_ＦＢを所定の分圧比（たとえば１／４倍）で分圧する。この分圧比は、重負荷状態において、負荷に十分な電力を供給できるように定められる。

ブランキング回路４０は、検出電圧Ｖ_ＣＳのノイズを除去するために設けられる。具体的には、スイッチングトランジスタＭ１がオンした直後、所定のブランク期間の間、検出信号Ｖ_ＣＳをマスクする。ブランキング回路４０は省略してもよい。

パルス変調器１０は、ブランキング回路４０を経た検出電圧Ｖ_ＣＳ’と分圧回路８０により分圧されたフィードバック電圧Ｖ_ＦＢ’にもとづき、パルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０は、オシレータ１２、コンパレータ１４、ＲＳフリップフロップ１６を含む。オシレータ１２は所定の周期でアサート（たとえばハイレベル）されるセット信号Ｓ_ＳＥＴを生成し、ＲＳフリップフロップ１６のセット端子（Ｓ）に入力する。コンパレータ１４は、スイッチングトランジスタＭ１のオン期間において、検出電圧Ｖ_ＣＳ’が、フィードバック電圧Ｖ_ＦＢ’と所定の上限電圧Ｖ_ＬＩＭ１のうち低い方に達すると、リセット信号Ｓ_{ＲＥＳＥＴ}をアサート（ハイレベル）し、フリップフロップ１６のリセット端子（Ｒ）に出力する。ＲＳフリップフロップ１６の出力であるパルス信号Ｓ_ＰＷＭは、セット信号Ｓ_ＳＥＴがアサートされるたびに、スイッチングトランジスタＭ１のオンレベル（ハイレベル）に、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされるたびに、オフレベルに遷移する。

ドライバ２０は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

ＤＣ／ＤＣコンバータ１１０ｒの出力端子Ｐ２に負荷としてマイコンなどが接続される場合、マイコンが待機状態（スリープ状態）に遷移すると、ＤＣ／ＤＣコンバータ１１０ｒの出力電流は非常に小さくなる（軽負荷状態）。

軽負荷状態において、ＤＣ／ＤＣコンバータ１１０は、消費電力を低減して効率を高めるために、スイッチングトランジスタＭ１を間欠動作（バースト動作）させる。具体的には、スイッチングトランジスタＭ１がスイッチング動作するスイッチング期間と、スイッチングトランジスタＭ１がオフ状態を維持する停止期間を交互に繰り返す。

ＤＣ／ＤＣコンバータ１１０ｒは、軽負荷時において、バーストモード（間欠モード）で動作する。バースト制御回路５０は、ＤＣ／ＤＣコンバータ１１０の軽負荷状態を検出し、バースト動作を制御するために設けられる。

図３は、バーストモードの動作を説明する図である。時刻ｔ０に軽負荷状態となる。軽負荷状態では、出力電圧Ｖ_ＯＵＴが上昇し、フィードバック電圧Ｖ_ＦＢが低下する。バースト制御回路５０は、フィードバック電圧Ｖ_ＦＢを所定のバーストしきい値Ｖ_{ＢＵＲＳＴ}と比較するコンパレータを含む。

時刻ｔ１にフィードバック電圧Ｖ_ＦＢがバーストしきい値Ｖ_{ＢＵＲＳＴ}より低くなると、バースト制御回路５０は、バースト制御信号Ｓ_{ＢＵＲＳＴ}をネゲート（たとえばローレベル）する。バースト制御信号Ｓ_{ＢＵＲＳＴ}がネゲートされる間、パルス変調器１０は、パルス信号Ｓ_ＰＷＭをオフレベルに固定し、スイッチングトランジスタＭ１のスイッチングを停止する。

スイッチングの停止により、出力キャパシタＣｏ１への充電が停止すると、負荷電流による放電により出力電圧Ｖ_ＯＵＴが徐々に低下する。出力電圧Ｖ_ＯＵＴの低下にともない、フィードバック電圧Ｖ_ＦＢが時間とともに上昇する。フィードバック電圧Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴに対して遅延して変動し、その遅延量は、フィードバックループの時定数に応じている。

時刻ｔ２に、フィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}を超えると、バースト制御回路５０は、バースト制御信号Ｓ_{ＢＵＲＳＴ}をアサート（たとえばハイレベル）する。バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされると、スイッチングトランジスタＭ１のスイッチングが再開する。スイッチングにともない、出力電圧Ｖ_ＯＵＴが増大すると、フィードバック電圧Ｖ_ＦＢが低下し始める。時刻ｔ３にフィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より低くなると、スイッチングが停止する。

特開２００３−１６４１４５号公報

本発明者は、ＤＣ／ＤＣコンバータ１１０ｒについて検討した結果、以下の課題を認識するに至った。

このＤＣ／ＤＣコンバータ１１０ｒでは、バースト動作時のバースト周波数（およびその逆数のバースト周期）は、出力キャパシタＣｏ１の容量値、インダクタＬ１のインダクタンスなどに応じて定まり、さらには、負荷電流の大きさ、入力電圧Ｖ_ＩＮに応じて変動する。

バースト周波数が高くなると、スイッチングの頻度が高くなるため、軽負荷状態におけるＤＣ／ＤＣコンバータ１１０ｒのスイッチング損失が増大し、効率が悪化する。また、バースト周波数が高くなり、可聴帯域に入ると、トランスＴ１において音鳴りが発生する可能性がある。

従来のＤＣ／ＤＣコンバータ１１０ｒでは、バースト周波数の変動幅を小さくするために、出力キャパシタＣｏ１の容量値を大きくするなどの対策をとる必要があった。しかしながら大容量コンデンサは、コストが高いという問題がある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、バースト周波数の範囲を制御可能なＤＣ／ＤＣコンバータおよびその制御回路の提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタと、を有する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受け、少なくともフィードバック電圧にもとづいて、ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいてスイッチングトランジスタを駆動するドライバと、スイッチングトランジスタをスイッチングすべきスイッチング期間においてアサートされ、スイッチングトランジスタのスイッチングを停止すべき停止期間においてネゲートされるバースト制御信号を生成するバースト制御回路と、を備える。バースト制御回路は、フィードバック電圧を所定のしきい値電圧と比較し、フィードバック電圧がしきい値電圧より高くなるとアサートされ、フィードバック電圧がしきい値電圧より低くなるとネゲートされる比較信号を生成するバーストコンパレータと、比較信号のアサートを契機として時間測定を開始し、開始から所定の時間の経過までの間ネゲートされ、経過後にアサートされるマスク信号を生成する最大周波数設定回路と、（i）比較信号がネゲートされるとバースト制御信号をネゲートし、（ii）マスク信号がアサートされ、かつ比較信号がアサートされるとバースト制御信号をアサートするロジック部と、を備える。

この態様によると、マスク信号がネゲートされる間、比較信号のアサートがアサートされると、そのアサートが無効化される。そしてその後、マスク信号がアサートされると、バースト制御信号がアサートされる。その結果、バースト周期が、所定の時間より短くならないように制限されるため、バースト周波数の範囲を制御することができる。

最大周波数設定回路は、時間測定開始から所定の時間の経過後にアサートされるタイマー信号を生成するタイマー回路と、タイマー信号がアサートされると、マスク信号をアサートし、バースト制御信号がアサートされるとタイマー回路に時間測定を開始させるタイマー制御部と、を含んでもよい。

所定の時間は、設定可能であってもよい。これにより、バースト周波数の上限値を任意に設定することができる。

タイマー回路は、一端の電位が固定されたタイマー用キャパシタと、タイマー用キャパシタを充電する電流源と、タイマー用キャパシタの電圧を所定のしきい値電圧と比較し、タイマー用キャパシタの電圧がしきい値電圧より高くなると、タイマー信号をアサートするタイマー用コンパレータと、タイマー用キャパシタと並列に設けられた放電スイッチと、を含んでもよい。タイマー制御部は、タイマー信号がアサートされると、マスク信号をアサートし、バースト制御信号がアサートされると放電スイッチをオフするとともにマスク信号をネゲートしてもよい。

タイマー用キャパシタは、制御回路が集積化される半導体チップに外付けされてもよい。これにより、タイマー用キャパシタの容量値に応じて、バースト周波数の上限値を設定できる。

タイマー回路は、クロック信号をカウントし、カウント値が所定値に達するとタイマー信号をアサートするカウンタを含んでもよい。

ロジック部は、比較信号とマスク信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートの出力に応じてセットされ、比較信号の反転信号に応じてリセットされ、バースト制御信号を出力するＲＳフリップフロップと、を含んでもよい。

ＤＣ／ＤＣコンバータは、スイッチングトランジスタの経路上に設けられた検出抵抗をさらに有してもよい。パルス変調器は、検出抵抗の電圧降下に応じた検出電圧がフィードバック電圧に達するとアサートされるリセット信号を生成するリセット信号生成部と、セット信号を生成するセット信号生成部と、セット信号がアサートされると、スイッチングトランジスタのオンに対応するオンレベルに遷移し、リセット信号がアサートされるとスイッチングトランジスタのオフに対応するオフレベルに遷移するパルス信号を生成するフリップフロップと、を含んでもよい。

セット信号生成部は、所定の周期でセット信号をアサートしてもよい。

セット信号生成部は、リセット信号がアサートされてから所定のオフ時間経過後にセット信号をアサートしてもよい。

セット信号生成部は、トランスに蓄えられたエネルギーが実質的にゼロになると、セット信号をアサートしてもよい。

トランスは、１次側に設けられた補助巻線をさらに有してもよい。制御回路は、補助巻線の一端の電圧が入力される補助端子をさらに備えてもよい。セット信号生成部は、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）ボトム検出信号のアサートされる回数が、カウント設定値に達するたびにセット信号をアサートしてもよい。

トランスは、１次側に設けられた補助巻線をさらに有してもよい。制御回路は、補助巻線の一端の電圧が入力される補助端子をさらに備えてもよい。セット信号生成部は、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）ボトム検出信号がアサートされてから、所定時間経過後にセット信号をアサートしてもよい。

制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線、２次巻線および補助巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、アノードが２次巻線と接続される第１ダイオードと、一端が接地され、他端が第１ダイオードのカソードと接続された第１出力キャパシタと、アノードが補助巻線と接続される第２ダイオードと、一端が接地され、他端が第２ダイオードのカソードと接続された第２出力キャパシタと、第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、フィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述のいずれかの制御回路と、を備えてもよい。

フィードバック回路は、出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、その１次側の発光素子がフィードバック信号によって制御されるフォトカプラと、を含み、フォトカプラの２次側の受光素子に生ずる信号が、フィードバック電圧として制御回路に供給されてもよい。

本発明の別の態様は電源装置に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

本発明の別の態様は電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

本発明の別の態様は電源アダプタに関する。電源アダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のＤＣ／ＤＣコンバータと、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＤＣ／ＤＣコンバータのバースト周波数の範囲を制御できる。

インバータの基本構成を示すブロック図である。 本発明者が検討した制御回路の構成を示す回路図である。 バーストモードの動作を説明する図である。 実施の形態に係る制御回路の構成を示す回路図である。 図５（ａ）は、図４の制御回路の軽負荷状態におけるタイムチャートであり、図５（ｂ）は図２の比較技術に係る制御回路の動作を示すタイムチャートである。 インバータを備えるＡＣアダプタを示す図である。 図７（ａ）、（ｂ）は、インバータを備える電子機器を示す図である。 第２の変形例に係る制御回路の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係る制御回路２の構成を示す回路図である。制御回路２は図１に示すＤＣ／ＤＣコンバータ１１０に利用される。

図１に示すように、ＤＣ／ＤＣコンバータ１１０は、制御回路２、スイッチングトランジスタＭ１、検出抵抗Ｒ_Ｓ、出力回路２００、フィードバック回路２１０を備える。制御回路２の構成を除いて、図１と同様であるため、説明は省略する。

以下、制御回路２の構成を説明する。
制御回路２は、ひとつの半導体基板上に一体集積化された機能ＩＣであり、図１に示す補助端子（ＺＴ端子）、ＦＢ端子、ＣＳ端子、ＧＮＤ端子、ＯＵＴ端子、ＶＣＣ端子、ＶＨ端子に加えて、周波数設定端子（ＦＢＳＴ端子）を有する。図４には、ＦＢ端子、ＯＵＴ端子、ＣＳ端子、ＦＢＳＴ端子のみが示され、残りの端子は省略される。

制御回路２は、少なくともＦＢ端子のフィードバック電圧Ｖ_ＦＢにもとづいて、ＤＣ／ＤＣコンバータ１１０のスイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、直流出力電圧Ｖ_ＯＵＴを目標レベルに安定化する。なお、スイッチングトランジスタＭ１は制御回路２に集積化されてもよい。

制御回路２は、パルス変調器１０、ドライバ２０、ブランキング回路４０、バースト制御回路５０、を備える。

ブランキング回路４０は、検出電圧Ｖ_ＣＳのノイズを除去するために設けられる。具体的には、スイッチングトランジスタＭ１がオンした直後、所定のブランク期間の間、検出信号Ｖ_ＣＳをマスクする。ブランキング回路４０は省略してもよい。

パルス変調器１０は、フィードバック電圧Ｖ_ＦＢと検出電圧Ｖ_ＣＳにもとづいて、ＤＣ／ＤＣコンバータ１１０の出力電圧Ｖ_ＯＵＴが目標値に近づくようにパルス変調されるパルス信号Ｓ_ＰＷＭを生成する。この実施の形態において、パルス変調器１０は、いわゆるピーク電流モードの変調器である。

パルス変調器１０の構成は特に限定されず、公知の技術を利用すればよい。たとえばパルス変調器１０は、セット信号生成部１２、リセット信号生成部１４、ＲＳフリップフロップ１６、マスク回路１８を含む。

リセット信号生成部１４は、検出電圧Ｖ_ＣＳが、フィードバック電圧Ｖ_ＦＢに達するとアサートされるリセット信号Ｓ_{ＲＥＳＥＴ}を生成する。たとえばリセット信号生成部１４は、検出電圧Ｖ_ＣＳを、フィードバック電圧Ｖ_ＦＢと上限電圧Ｖ_ＬＩＭ１のうち低い方と比較し、検出電圧Ｖ_ＣＳの方が高くなると、リセット信号Ｓ_{ＲＥＳＥＴ}をアサート（ハイレベル）する。

セット信号生成部１２は、セット信号Ｓ_ＳＥＴを生成する。たとえばセット信号生成部１２は、所定の周期ごとにセット信号Ｓ_ＳＥＴをアサート（ハイレベル）するオシレータを含んでもよい。

あるいは、セット信号生成部１２は、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされてから所定のオフ時間Ｔ_ＯＦＦ経過後にセット信号Ｓ_ＳＥＴをアサートしてもよい。

あるいはセット信号生成部１２は、トランスＴ１に蓄えられたエネルギーが実質的にゼロになると、セット信号Ｓ_ＳＥＴをアサートしてもよい（疑似共振制御という）。

疑似共振制御において、ある実施例では、セット信号生成部１２は、コンパレータとカウンタで構成してもよい。ＺＴ端子には、補助巻線Ｗ３の一端の電圧が分圧して入力される。コンパレータは、ＺＴ端子に入力される補助巻線Ｗ３の一端の電圧を、所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにコンパレータによってボトム検出信号をアサートする。カウンタは、ボトム検出信号がアサートされた回数がある設定値に達すると、セット信号Ｓ_ＳＥＴをアサートしてもよい。

疑似共振制御において、別の実施例では、セット信号生成部１２は、コンパレータとタイマー回路で構成してもよい。コンパレータは、（i）補助端子の電圧を所定のしきい値電圧と比較し、補助端子の電圧がしきい値電圧とクロスするたびにアサートされるボトム検出信号を生成する。タイマー回路は、（ii）ボトム検出信号がアサートされてから、所定時間経過後にセット信号Ｓ_ＳＥＴをアサートする。

セット信号生成部１２により生成されたセット信号Ｓ_ＳＥＴは、ＲＳフリップフロップ１６のセット端子（Ｓ）に入力される。ＲＳフリップフロップ１６の出力であるパルス信号Ｓ_ＰＷＭは、セット信号Ｓ_ＳＥＴがアサートされると、スイッチングトランジスタのオンに対応するオンレベル（ハイレベル）に遷移し、リセット信号Ｓ_{ＲＥＳＥＴ}がアサートされるとスイッチングトランジスタのオフに対応するオフレベル（ローレベル）に遷移する。

マスク回路１８は、ＲＳフリップフロップ１６の前段に設けられ、後述のバースト制御回路５０からのバースト制御信号Ｓ_{ＢＵＲＳＴ}がアサート（ハイレベル）される間、セット信号Ｓ_ＳＥＴおよびリセット信号Ｓ_{ＲＥＳＥＴ}を通過させる。反対に、バースト制御信号Ｓ_{ＢＵＲＳＴ}がネゲートされる間、マスク回路１８は、セット信号Ｓ_ＳＥＴ、リセット信号Ｓ_{ＲＥＳＥＴ}を無効化し、ＲＳフリップフロップ１６の出力Ｓ_ＰＷＭを固定する。これにより、バースト制御信号Ｓ_{ＢＵＲＳＴ}がネゲートされる間、スイッチングトランジスタＭ１のスイッチングが停止する。マスク回路１８の構成は特に限定されない。

ドライバ２０は、パルス信号Ｓ_ＰＷＭにもとづいて、ＯＵＴ端子に接続されるスイッチングトランジスタＭ１を駆動する。

バースト制御回路５０は、軽負荷状態を検出するために設けられる。バースト制御回路５０は、スイッチングトランジスタＭ１をスイッチングすべきスイッチング期間においてバースト制御信号Ｓ_{ＢＵＲＳＴ}をアサートし、スイッチングトランジスタＭ１のスイッチングを停止すべき停止期間においてバースト制御信号Ｓ_{ＢＵＲＳＴ}をネゲートする。

バースト制御回路５０は、バーストコンパレータ５２、最大周波数設定回路５４、ロジック部５６を備える。
バーストコンパレータ５２は、フィードバック電圧Ｖ_ＦＢを所定のしきい値電圧Ｖ_{ＢＵＲＳＴ}と比較し、フィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より高くなると、比較信号Ｓ１をアサートし、フィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より低くなると比較信号Ｓ１をネゲートする。バーストコンパレータ５２は、しきい値電圧Ｖ_{ＢＵＲＳＴ}が２値で遷移するヒステリシスコンパレータであってもよい。

最大周波数設定回路５４は、比較信号Ｓ１のアサートを契機として時間測定を開始する。最大周波数設定回路５４は、測定開始から所定の時間τ_ＦＭＡＸの経過までの間、マスク信号Ｓ２をネゲート（たとえばローレベル）し、時間τ_ＦＭＡＸの経過後にマスク信号Ｓ２をアサートする。

時間τ_ＦＭＡＸは、制御回路２のＩＣの外部から設定可能とすることが好ましい。最大周波数設定回路５４は、外付けのタイマー用キャパシタ６０、電流源６２、タイマー用コンパレータ６４、放電スイッチ６６、タイマー制御部６８を含む。

タイマー用キャパシタ６０の一端は接地され、その電位が固定され、その他端は制御回路２のＦＢＳＴ端子に接続される。電流源６２は、タイマー用キャパシタ６０を電流Ｉｃで充電する。タイマー用コンパレータ６４は、タイマー用キャパシタ６０の電圧Ｖ_ＦＢＳＴを所定のしきい値電圧Ｖ_ＴＩＭＥと比較し、タイマー用キャパシタ６０の電圧Ｖ_ＦＢＳＴがしきい値電圧Ｖ_ＴＩＭＥより高くなると、タイマー信号Ｓ３をアサートする。

放電スイッチ６６は、タイマー用キャパシタ６０と並列に設けられる。タイマー制御部６８は、バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされると放電スイッチ６６をオフする。これにより、バースト制御信号Ｓ_{ＢＵＲＳＴ}のアサートを契機として、タイマー用キャパシタ６０の充電、すなわち時間測定が開始される。

またタイマー制御部６８は、タイマー信号Ｓ３がアサートされると放電スイッチ６６をオンする。これにより、時間測定が終了すると、タイマー用キャパシタ６０を放電し、経過時間をゼロリセットできる。

たとえばタイマー制御部６８は、Ｄフリップフロップ７０、インバータ７１、７２を含む。インバータ７１は、タイマー信号Ｓ３を反転し、Ｄフリップフロップ７０のリセット端子（反転論理）に反転タイマー信号Ｓ３＃を入力する。Ｄフリップフロップ７０の入力端子（Ｄ）には、ハイレベル電圧Ｖ_Ｈが入力され、そのクロック端子にはバースト制御信号Ｓ_{ＢＵＲＳＴ}が入力される。つまりＤフリップフロップ７０の出力Ｓ４は、タイマー信号Ｓ３がアサートされるたびにローレベルに、バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされるたびにハイレベルに遷移する。

インバータ７２は、Ｄフリップフロップ７０の出力Ｓ４を反転し、マスク信号Ｓ２を生成する。マスク信号Ｓ２は、タイマー信号Ｓ３がアサートされるたびにハイレベルに、バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされるたびにローレベルに遷移する。放電スイッチ６６のゲートには、マスク信号Ｓ２が入力される。なお、タイマー制御部６８の構成は特に限定されない。

最大周波数設定回路５４が測定する時間τ_ＦＭＡＸは、タイマー用キャパシタ６０の容量値をＣ_ＦＢＳＴとするとき、以下の式で与えられる。
τ_ＦＭＡＸ＝Ｃ_ＦＢＳＴ×Ｖ_ＴＩＭＥ／Ｉｃ

したがってタイマー用キャパシタ６０を制御回路２が集積化される半導体チップに外付けすることにより、その容量値に応じて、時間τ_ＦＭＡＸを設定できる。

ロジック部５６は、（i）比較信号Ｓ１がネゲートされるとバースト制御信号Ｓ_{ＢＵＲＳＴ}をネゲートする。またロジック部５６は、（ii）マスク信号Ｓ２がアサートされ、かつ比較信号Ｓ１がアサートされると、バースト制御信号Ｓ_{ＢＵＲＳＴ}をアサートする。

ロジック部５６は、たとえばＡＮＤゲート７４、インバータ７５、ワンショット回路７６、ＲＳフリップフロップ７７を含む。
ＡＮＤゲート７４は、比較信号Ｓ１とマスク信号Ｓ２の論理積に応じたセット信号Ｓ５を生成し、ＲＳフリップフロップ７７のセット端子に入力する。インバータ７５は、比較信号Ｓ１を反転する。ワンショット回路７６は、回路動作の安定化のために設けられ、インバータ７５の出力のパルス幅を引き延ばし、ＲＳフリップフロップ７７のリセット端子に出力する。ＲＳフリップフロップ７７の出力は、バースト制御信号Ｓ_{ＢＵＲＳＴ}となる。

以上が制御回路２の構成である。続いてその動作を説明する。図５（ａ）は、図４の制御回路２の軽負荷状態におけるタイムチャートである。

図５（ａ）には、２サイクルＴｃｙｃ１、Ｔｃｙｃ２の動作が示される。

１サイクル目Ｔｃｙｃ１について説明する。１サイクル目は、バースト動作の周期が長い（バースト周波数が低い）ときの動作である。

時刻ｔ０〜ｔ１の間、ＤＣ／ＤＣコンバータ１１０は停止期間であり、バースト制御信号Ｓ_{ＢＵＲＳＴ}はネゲートされ、マスク信号Ｓ２はアサートされている。

時刻ｔ１にフィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}を超え、比較信号Ｓ１がアサートされ、セット信号Ｓ５がハイレベルに遷移すると、ＲＳフリップフロップ７７の出力であるバースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされる。これによりスイッチング期間となり、出力電圧Ｖ_ＯＵＴが上昇し始める。時刻ｔ１からある遅延時間が経過すると、フィードバック電圧Ｖ_ＦＢが低下を始める。

時刻ｔ１にバースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされると、マスク信号Ｓ２がネゲートされる。そして最大周波数設定回路５４は時間測定を開始し、所定の時間τ_ＦＭＡＸが経過した時刻ｔ２に、マスク信号Ｓ２をアサートする。

時刻ｔ３に、フィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より低くなると、比較信号Ｓ１がネゲートされる。これを契機としてＲＳフリップフロップ７７がリセットされ、バースト制御信号Ｓ_{ＢＵＲＳＴ}がネゲートされ、停止期間となる。

時刻ｔ４にフィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より高くなると、再びスイッチング期間となる。

続いて２サイクル目Ｔｃｙｃ２について説明する。２サイクル目は、バースト動作の周期が短い（バースト周波数が高い）ときの動作である。

時刻ｔ４に、最大周波数設定回路５４による時間測定が開始され、時間τ_ＦＭＡＸ経過後の時刻ｔ７に、マスク信号Ｓ２がアサートされる。

時刻ｔ５にフィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より低くなると、比較信号Ｓ１がネゲートされ、ＲＳフリップフロップ７７がリセットされ、バースト制御信号ＳＢＵＲＳＴがネゲートされる。これにより停止期間となり、スイッチングトランジスタＭ１のスイッチングが停止する。

時刻ｔ６に、フィードバック電圧Ｖ_ＦＢがしきい値電圧Ｖ_{ＢＵＲＳＴ}より高くなると、比較信号Ｓ１がアサートされる。ところがこのとき、マスク信号Ｓ２はネゲートされたままであるため、比較信号Ｓ１のアサートが無効化され、ＲＳフリップフロップ７７はセットされず、バースト制御信号Ｓ_{ＢＵＲＳＴ}はネゲート状態を維持する。

時刻ｔ７に、マスク信号Ｓ２がアサートされると、ＡＮＤゲート７４の出力であるセット信号Ｓ５がアサートされ、バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされる。以上の制御により、第２サイクルＴｃｙｃ２のバースト周期は、τ_ＦＭＡＸとなる。

以上が制御回路２の動作である。
制御回路２の利点は、図２の比較技術に係る制御回路との対比によって明確となる。

図５（ｂ）は、図２の比較技術に係る制御回路２ｒの動作を示すタイムチャートである。従来の制御回路２ｒには、最大周波数設定回路５４およびロジック部５６が存在しない。したがって、時刻ｔ６に比較信号Ｓ１がアサートされると、バースト制御信号Ｓ_{ＢＵＲＳＴ}が直ちにアサートされる。バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされると、その後、フィードバック電圧Ｖ_ＦＢは低下し始め、時刻ｔ８にしきい値電圧Ｖ_{ＢＵＲＳＴ}より低くなる。

図５（ｂ）に示すように、従来の制御回路２ｒでは、バースト周期はＴｃｙｃ３、Ｔｃｙｃ４と非常に短くなり、バースト周波数は高くなる。これにより、スイッチングトランジスタＭ１のスイッチング期間が長くなり、ＤＣ／ＤＣコンバータ１１０ｒの消費電力が増大する。また、バースト周波数が高くなり可聴帯域に入ると、トランスＴ１にて音鳴りが発生する。

以上が従来の制御回路２ｒの動作である。

実施の形態に係る制御回路２の利点を説明する。制御回路２によれば、軽負荷状態におけるバースト周期を、最大周波数設定回路５４による測定時間τ_ＦＭＡＸ以上に、言い換えれば、バースト周波数を上限周波数１／τ_ＦＭＡＸ以下に制限することができる。
これにより、軽負荷状態における消費電力を低減し、あるいは、トランスＴ１の音鳴きを防止することができる。

また、最大周波数設定回路５４による測定時間τ_ＦＭＡＸを可変に構成することにより、ＤＣ／ＤＣコンバータ１１０の設計者が、バースト周波数の上限値を任意に設定できる。バースト周波数の上限を任意に設定できることにより、第１出力キャパシタＣｏ１の容量値をはじめとする回路パラメータの設計の自由度が高まるという利点もある。たとえば第１出力キャパシタＣｏ１の容量値を小さくできれば、ＤＣ／ＤＣコンバータ１１０のコストを下げることができる。

続いて、ＤＣ／ＤＣコンバータ１１０の用途を説明する。

ＤＣ／ＤＣコンバータ１１０は、図１に示すインバータ（電源装置）１００に好適に利用できる。そして、インバータ１００は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。

図６は、インバータ１００を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１００は、筐体８０４内に実装される。インバータ１００により生成された直流出力電圧Ｖ_ＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。

図７（ａ）、（ｂ）は、インバータ１００を備える電子機器９００を示す図である。図７（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２は、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１００は、筐体８０４内に実装される。インバータ１００により生成された直流出力電圧Ｖ_ＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
図４において、電流源６２が生成する電流Ｉｃを外部から設定可能としてもよいし、しきい値電圧Ｖ_ＴＩＭＥを外部から設定可能としてもよい。これらの設定は、外部のマイコンからの制御命令によって行ってもよいし、制御用のピン（端子）を制御回路２に設け、そのピンの状態によって変更可能としてもよい。

（第２の変形例）
図８は、第２の変形例に係る制御回路２ａの構成を示す回路図である。
図８の制御回路２ａは、図４の制御回路２と比べて最大周波数設定回路５４の構成が異なっている。図８の最大周波数設定回路５４ａは、リップルカウンタ９０、タイマー制御部９２を備える。

リップルカウンタ９０は、所定の周波数を有するクロック周波数ＣＫのエッジ毎にカウントアップする４ビットカウンタである。リップルカウンタ９０には、制御回路２ａの起動時にアサートされるパワーオンリセット（ＰＯＲ）信号Ｓ６と、バースト制御信号Ｓ_{ＢＵＲＳＴ}が入力される。リップルカウンタ９０は、ＰＯＲ信号Ｓ６またはバースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされるたびにリセットされ、それを契機としてカウントアップを開始し、所定の時間τ_ＦＭＡＸが経過後に、その出力であるタイマー信号Ｓ７がアサートされる。図８のリップルカウンタ９０の構成は一般的である。

タイマー制御部９２は、バースト制御信号Ｓ_{ＢＵＲＳＴ}がアサートされるとリップルカウンタ９０をリセットし、放電スイッチ６６をオフする。タイマー制御部９２は、ワンショット回路９４、Ｄフリップフロップ９６を含む。ワンショット回路９４は、バースト制御回路５０からのバースト制御信号Ｓ_{ＢＵＲＳＴ}をパルス化し、リップルカウンタ９０のリセット端子に供給する。これにより、バースト制御信号Ｓ_{ＢＵＲＳＴ}のアサートを契機として、リップルカウンタ９０の時間測定が開始される。

またタイマー制御部６８は、リップルカウンタ９０がタイマー信号Ｓ７をアサートすると、マスク信号Ｓ２をアサートする。

この変形例によっても、実施の形態と同様に、バースト周波数の上限を設定することができる。

なお、この変形例においては、リップルカウンタ９０のビット数を設定可能とし、あるいは、クロック信号ＣＫの周波数を設定可能とすることにより、バースト周波数の上限を任意に設定することができる。これらの設定は、外部のマイコンからの制御命令によって行ってもよいし、制御用のピン（端子）を制御回路２に設け、そのピンの状態によって変更可能としてもよい。

（第３の変形例）
実施の形態では、シャントレギュレータ（誤差増幅器）２１２がトランスＴ１の２次側に設けられる場合を説明したが、この誤差増幅器は、１次側に設けてもよく、さらには制御回路２に内蔵してもよい。

（第４の変形例）
実施の形態で説明した回路は、各信号のアサートをハイレベル、ネゲートをローレベルに割り当てた正論理（ハイアクティブ）系で構成されるが、それらを負論理系で構成してもよいし、正論理系と負論理系を組み合わせて構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

Ｐ１…入力端子、Ｐ２…出力端子、Ｃｏ１…第１出力キャパシタ、Ｃｏ２…第２出力キャパシタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、Ｗ３…補助巻線、Ｍ１…スイッチングトランジスタ、ＲＳ…検出抵抗、１００…インバータ、１０２…ヒューズ、Ｃｉ…入力キャパシタ、１０４…フィルタ、１０６…ダイオード整流回路、Ｃｓ…平滑キャパシタ、１１０…ＤＣ／ＤＣコンバータ、２…制御回路、２００…出力回路、２１０…フィードバック回路、２１２…シャントレギュレータ、２１４…フォトカプラ、１０…パルス変調器、１２…セット信号生成部、１４…リセット信号生成部、１６…ＲＳフリップフロップ、１８…マスク回路、２０…ドライバ、４０…ブランキング回路、５０…バースト制御回路、５２…バーストコンパレータ、５４…最大周波数設定回路、５６…ロジック部、６０…タイマー回路、６１…タイマー用キャパシタ、６２…電流源、６４…タイマー用コンパレータ、６６…放電スイッチ、６８…タイマー制御部、７０…Ｄフリップフロップ、７１，７２…インバータ、７４…ＡＮＤゲート、７５…インバータ、７６…ワンショット回路、７７…ＲＳフリップフロップ、８０…分圧回路、９０…リップルカウンタ、９２…タイマー制御部、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体、Ｓ１…比較信号、Ｓ２…マスク信号、Ｓ３…タイマー信号。

Claims (19)

1. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータは、
   １次巻線および２次巻線を有するトランスと、
   トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタと、
   を有しており、
   前記制御回路は、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受け、少なくとも前記フィードバック電圧にもとづいて、前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
   前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
   前記スイッチングトランジスタをスイッチングすべきスイッチング期間においてアサートされ、前記スイッチングトランジスタのスイッチングを停止すべき停止期間においてネゲートされるバースト制御信号を生成するバースト制御回路と、
   を備え、
   前記バースト制御回路は、
   前記フィードバック電圧を所定のしきい値電圧と比較し、前記フィードバック電圧が前記しきい値電圧より高くなるとアサートされ、前記フィードバック電圧が前記しきい値電圧より低くなるとネゲートされる比較信号を生成するバーストコンパレータと、
   前記比較信号のアサートを契機として時間測定を開始し、開始から所定の時間の経過までの間ネゲートされ、経過後にアサートされるマスク信号を生成する最大周波数設定回路と、
   （i）前記比較信号がネゲートされると前記バースト制御信号をネゲートし、（ii）前記マスク信号がアサートされ、かつ前記比較信号がアサートされると前記バースト制御信号をアサートするロジック部と、
   を備え、
   前記パルス変調器は、
   前記スイッチングトランジスタに流れる電流に応じた検出電圧が前記フィードバック電圧に達するとアサートされるリセット信号を生成するリセット信号生成部と、
   セット信号を生成するセット信号生成部と、
   前記バースト制御信号がアサートされる間、前記セット信号および前記リセット信号を通過し、前記バースト制御信号がネゲートされる間前記セット信号および前記リセット信号が無効化するマスク回路と、
   前記マスク回路を通過した前記セット信号および前記リセット信号に応じて前記パルス信号を生成するフリップフロップと、
   を含むことを特徴とする制御回路。
2. 前記最大周波数設定回路は、
   時間測定開始から前記所定の時間の経過後にアサートされるタイマー信号を生成するタイマー回路と、
   前記タイマー信号がアサートされると、前記マスク信号をアサートし、前記バースト制御信号がアサートされると前記タイマー回路に時間測定を開始させるタイマー制御部と、
   を含むことを特徴とする請求項１に記載の制御回路。
3. 前記所定の時間は、設定可能であることを特徴とする請求項２に記載の制御回路。
4. 前記タイマー回路は、
   一端の電位が固定されたタイマー用キャパシタと、
   前記タイマー用キャパシタを充電する電流源と、
   前記タイマー用キャパシタの電圧を所定のしきい値電圧と比較し、前記タイマー用キャパシタの電圧が前記しきい値電圧より高くなると、前記タイマー信号をアサートするタイマー用コンパレータと、
   前記タイマー用キャパシタと並列に設けられた放電スイッチと、
   を含み、
   前記タイマー制御部は、前記タイマー信号がアサートされると、前記マスク信号をアサートし、前記バースト制御信号がアサートされると前記放電スイッチをオフするとともに前記マスク信号をネゲートすることを特徴とする請求項３に記載の制御回路。
5. 前記タイマー用キャパシタは、前記制御回路が集積化される半導体チップに外付けされることを特徴とする請求項４に記載の制御回路。
6. 前記タイマー回路は、クロック信号をカウントし、カウント値が所定値に達すると前記タイマー信号をアサートするカウンタを含むことを特徴とする請求項３に記載の制御回路。
7. 前記ロジック部は、
   前記比較信号と前記マスク信号の論理積を生成するＡＮＤゲートと、
   前記ＡＮＤゲートの出力に応じてセットされ、前記比較信号の反転信号に応じてリセットされ、前記バースト制御信号を出力するＲＳフリップフロップと、
   を含むことを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記ＤＣ／ＤＣコンバータは、
   前記スイッチングトランジスタの経路上に設けられた検出抵抗をさらに有し、前記検出抵抗の電圧降下が、前記検出電圧であることを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 前記セット信号生成部は、所定の周期で前記セット信号をアサートすることを特徴とする請求項８に記載の制御回路。
10. 前記セット信号生成部は、前記リセット信号がアサートされてから所定のオフ時間経過後に前記セット信号をアサートすることを特徴とする請求項８に記載の制御回路。
11. 前記セット信号生成部は、前記トランスに蓄えられたエネルギーが実質的にゼロになると、前記セット信号をアサートすることを特徴とする請求項８に記載の制御回路。
12. 前記トランスは、１次側に設けられた補助巻線をさらに有し、
    前記制御回路は、前記補助巻線の一端の電圧が入力される補助端子をさらに備え、
    前記セット信号生成部は、（i）前記補助端子の電圧を所定のしきい値電圧と比較し、前記補助端子の電圧が前記しきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）前記ボトム検出信号のアサートされる回数が、カウント設定値に達するたびに前記セット信号をアサートすることを特徴とする請求項８に記載の制御回路。
13. 前記トランスは、１次側に設けられた補助巻線をさらに有し、
    前記制御回路は、前記補助巻線の一端の電圧が入力される補助端子をさらに備え、
    前記セット信号生成部は、（i）前記補助端子の電圧を所定のしきい値電圧と比較し、前記補助端子の電圧が前記しきい値電圧とクロスするたびにアサートされるボトム検出信号を生成し、（ii）前記ボトム検出信号がアサートされてから、所定時間経過後に前記セット信号をアサートすることを特徴とする請求項８に記載の制御回路。
14. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から１３のいずれかに記載の制御回路。
15. １次巻線、２次巻線および補助巻線を有するトランスと、
    前記トランスの１次巻線と接続されるスイッチングトランジスタと、
    アノードが前記２次巻線と接続される第１ダイオードと、
    一端が接地され、他端が前記第１ダイオードのカソードと接続された第１出力キャパシタと、
    アノードが前記補助巻線と接続される第２ダイオードと、
    一端が接地され、他端が前記第２ダイオードのカソードと接続された第２出力キャパシタと、
    前記第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、
    前記フィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項１から１４のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
16. 前記フィードバック回路は、
    前記出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、
    その１次側の発光素子が前記フィードバック信号によって制御されるフォトカプラと、
    を含み、前記フォトカプラの２次側の受光素子に生ずる信号が、前記フィードバック電圧として前記制御回路に供給されることを特徴とする請求項１５に記載のＤＣ／ＤＣコンバータ。
17. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、負荷に供給する請求項１５または１６に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源装置。
18. 負荷と、
    商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、前記負荷に供給する請求項１５または１６に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電子機器。
19. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１５または１６に記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源アダプタ。

Images