JP5634236B2

JP5634236B2 - レベルシフト回路及び半導体装置

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Inventors: 小川　和樹; 和樹小川
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Description

本発明は、レベルシフト回路及び半導体装置に関するものである。

多電源の半導体集積回路装置（Large Scale Integration：ＬＳＩ）では、異なる電源電圧の回路間を接続するためにレベルシフト回路が設けられている（例えば、特許文献１〜３参照）。

図１７は、従来のレベルシフト回路の一例を示す。
ＮチャネルＭＯＳトランジスタＴＮ１１のゲートには、基準電圧ＧＮＤと第１の高電位電圧ＶＬとを信号レベルとする入力信号Ｓｉがインバータ回路１２１を介して供給される。ＮチャネルＭＯＳトランジスタＴＮ１２のゲートには、入力信号Ｓｉがインバータ回路１２１，１２２を介して供給される。すなわち、これらトランジスタＴＮ１１，ＴＮ１２のゲートには、互いに反転した信号が供給される。

トランジスタＴＮ１１，ＴＮ１２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１１，ＴＰ１２のドレインにそれぞれ接続されている。これらトランジスタＴＰ１１，ＴＰ１２のソースには、第１の高電位電圧ＶＬよりも高い第２の高電位電圧ＶＨが供給される。また、これらトランジスタＴＰ１１，ＴＰ１２は、一方のゲートが他方のドレインに接続される、いわゆるクロスカップル接続（交差接続）とされている。そして、トランジスタＴＰ１２，ＴＮ１２間のノードＮ１００からインバータ回路１２３を介して出力信号Ｓｏが出力される。

このレベルシフト回路１２０では、Ｈレベル（第１の高電位電圧ＶＬレベル）の入力信号Ｓｉに応答してトランジスタＴＮ１１がオフされ、トランジスタＴＮ１２がオンされる。すると、トランジスタＴＰ１１がオンされ、トランジスタＴＰ１２がオフされる。これにより、インバータ回路１２３からＨレベル（第２の高電位電圧ＶＨレベル）の出力信号Ｓｏが出力される。

一方、Ｌレベル（基準電圧ＧＮＤレベル）の入力信号Ｓｉが入力されると、トランジスタＴＮ１１がオンされ、トランジスタＴＮ１２がオフされる。すると、トランジスタＴＰ１１がオフされ、トランジスタＴＰ１２がオンされる。これにより、インバータ回路１２３からＬレベル（基準電圧ＧＮＤレベル）の出力信号Ｓｏが出力される。

このように、レベルシフト回路１２０は、基準電圧ＧＮＤと第１の高電位電圧ＶＬとを信号レベルとする入力信号Ｓｉを、基準電圧ＧＮＤと第２の高電位電圧ＶＨとを信号レベルとする出力信号Ｓｏにレベル変換する。

特開２００５−２５２４８１号公報特開平０５−２８３９９７号公報特開平０６−２０４８５０号公報

ところで、ＮチャネルＭＯＳトランジスタＴＮ１１，ＴＮ１２のドレインには、オンしたＰチャネルＭＯＳトランジスタＴＰ１１，ＴＰ１２を介して第２の高電位電圧ＶＨがそれぞれ供給される。このため、ＮチャネルＭＯＳトランジスタＴＮ１１，ＴＮ１２は、それらの素子耐圧が第２の高電位電圧ＶＨに対応して高耐圧に設定されている。このような高耐圧のトランジスタＴＮ１１，ＴＮ１２では、閾値電圧が高くなる。近年の半導体集積回路装置の低電源電圧化に伴って、上記閾値電圧の高いトランジスタＴＮ１１，ＴＮ１２のゲートに供給される第１の高電位電圧ＶＬが低電圧化すると、以下のような問題が発生する。すなわち、第１の高電位電圧ＶＬがトランジスタＴＮ１１，ＴＮ１２の閾値電圧に近づくと、例えば第１の高電位電圧ＶＬのレベルではトランジスタＴＮ１２を十分にオンできなくなる。これにより、ノードＮ１００を基準電圧ＧＮＤレベルまで引き下げるために必要な電流を流すことができず、レベルシフト回路１２０が動作不良に陥るという問題がある。

本発明の一観点によれば、第１電圧を信号レベルとする入力信号に応じてスイッチング制御され、前記第１電圧よりも高い第２電圧が第１導電型の第１及び第２のＭＯＳトランジスタをそれぞれ介してドレインに供給される、前記第１導電型と異なる第２導電型の第３及び第４のＭＯＳトランジスタを含み、前記入力信号を前記第２電圧を信号レベルとする信号に変換するレベル変換部と、前記第１電圧の低下を検出したときに、前記第３及び第４のＭＯＳトランジスタの閾値電圧がそれぞれ低くなるように前記第３及び第４のＭＯＳトランジスタのボディバイアスを制御する制御部と、を有する。

本発明の一観点によれば、電源電圧が低電圧化したときの動作不良の発生を抑制することができるという効果を奏する。

第１実施形態のレベルシフト回路を示す回路図。第１実施形態のＮチャネルＭＯＳトランジスタの断面構造を示す説明図。第１実施形態のレベルシフト回路の動作を示すタイミングチャート。第２実施形態のレベルシフト回路を示す回路図。選択回路の内部構成例を示すブロック回路図。第２実施形態のＮチャネルＭＯＳトランジスタを示す断面図。第２実施形態のレベルシフト回路の動作を説明するためのテーブル。第２実施形態のレベルシフト回路の動作を説明するためのテーブル。第２実施形態のレベルシフト回路の動作を説明するためのタイミングチャート。第３実施形態のレベルシフト回路を示す回路図。第３実施形態の変換テーブルの一例を示すテーブル。第３実施形態のレベルシフト回路の動作を示すタイミングチャート。変形例のレベルシフト回路を示すブロック図。変形例の変換テーブルの一例を示すテーブル。変形例のレベルシフト回路を示す回路図。レベルシフト回路の適用例を示すブロック図。従来のレベルシフト回路を示す回路図。

（第１実施形態）
以下、第１実施形態を図１〜図３に従って説明する。
レベルシフト回路１は、基準電圧（低電位電圧）ＧＮＤと第１の高電位電圧ＶＬとを信号レベルとする入力信号Ｓｉを、基準電圧ＧＮＤと上記第１の高電位電圧ＶＬよりも高い第２の高電位電圧ＶＨとを信号レベルとする出力信号Ｓｏにレベル変換する。以下、説明の便宜上、第１の高電位電圧ＶＬレベルをＨ１レベル、第２の高電位電圧ＶＨレベルをＨ２レベル、基準電圧ＧＮＤレベルをＬレベル又はグランドレベルとも言う。

レベルシフト回路１は、Ｈ１レベルの入力信号ＳｉをＨ２レベルの出力信号Ｓｏに変換するレベル変換部１０と、第１の高電位電圧ＶＬの低下を検出する検出部２０と、検出部２０の検出結果に応じてレベル変換部１０内のＭＯＳトランジスタのボディバイアスＶｂｂを制御する制御部３０とを有している。

まず、レベル変換部１０の内部構成例を説明する。
インバータ回路１１には、第１の高電位電圧ＶＬが動作電圧として供給されるとともに、ＬレベルとＨ１レベルとを振幅範囲とする入力信号Ｓｉが入力される。このインバータ回路１１は、入力信号Ｓｉを論理反転した出力電圧Ｖ１を、ＮチャネルＭＯＳトランジスタＴＮ１のゲートとインバータ回路１２に出力する。インバータ回路１２には、第１の高電位電圧ＶＬが動作電圧として供給される。このインバータ回路１２は、出力電圧Ｖ１を論理反転した出力電圧Ｖ２を、ＮチャネルＭＯＳトランジスタＴＮ２のゲートに出力する。すなわち、トランジスタＴＮ１のゲートには、入力信号Ｓｉの反転レベルである出力電圧Ｖ１が供給され、トランジスタＴＮ２のゲートには、入力信号Ｓｉと同等レベルになる出力電圧Ｖ２が供給される。このため、これらトランジスタＴＮ１，ＴＮ２は、入力信号Ｓｉに応じて相補的にオンオフ制御される。

トランジスタＴＮ１は、ドレインがＰチャネルＭＯＳトランジスタＴＰ１のドレインとＰチャネルＭＯＳトランジスタＴＰ２のゲートとに接続され、ソースがグランドに接続されている。トランジスタＴＮ２は、ドレインがトランジスタＴＰ２のドレインとトランジスタＴＰ１のゲートとに接続され、ソースがグランドに接続されている。このように、トランジスタＴＮ１，ＴＰ１間のノードＮ１がトランジスタＴＰ２のゲートに接続され、トランジスタＴＮ２，ＴＰ２間のノードＮ２がトランジスタＴＰ１のゲートに接続されている。

上記トランジスタＴＰ１，ＴＰ２のソースには、第２の高電位電圧ＶＨが供給されている。また、トランジスタＴＮ２，ＴＰ２間のノードＮ２は、インバータ回路１３に接続されている。インバータ回路１３には、第２の高電位電圧ＶＨが動作電圧として供給されている。このインバータ回路１３は、ＬレベルとＨ２レベルとを振幅範囲とする出力信号Ｓｏを出力する。

また、上記トランジスタＴＮ１，ＴＮ２のバックゲートは、上記制御部３０の出力端子に接続されている。そして、これらトランジスタＴＮ１，ＴＮ２のボディバイアス（バックゲート電圧）Ｖｂｂは、検出部２０及び制御部３０によってその電圧値が制御される。ここで、ボディバイアスＶｂｂは、トランジスタＴＮ１，ＴＮ２のバックゲート、具体的にはトランジスタＴＮ１，ＴＮ２のボディ（基板やウェル等）に印加されるバイアス電圧である。

なお、トランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２は、それらの素子耐圧が第２の高電位電圧ＶＨに対応して設定された高耐圧素子である。また、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２は第１導電型の第１及び第２のＭＯＳトランジスタの一例、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２は第２導電型の第３及び第４のＭＯＳトランジスタの一例、第１の高電位電圧ＶＬは第１電圧の一例、第２の高電位電圧ＶＨは第２電圧の一例である。

次に、検出部２０の内部構成例を説明する。
抵抗Ｒ１の第１端子には第１の高電位電圧ＶＬが供給され、抵抗Ｒ１の第２端子にはコンデンサＣ１の第１端子が接続されている。このコンデンサＣ１の第２端子はグランドに接続されている。また、抵抗Ｒ１とコンデンサＣ１との接続点は、ＮチャネルＭＯＳトランジスタＴＮ３のゲートに接続されている。このように、ＮチャネルＭＯＳトランジスタＴＮ３のゲートには、抵抗Ｒ１及びコンデンサＣ１を有するローパスフィルタ２１を介して第１の高電位電圧ＶＬが供給される。なお、ローパスフィルタ２１は、トランジスタＴＮ３を保護する保護回路として機能する。

ＮチャネルＭＯＳトランジスタＴＮ３は、上記レベル変換部１０のＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２と同一の導電型のトランジスタであり、トランジスタＴＮ１，ＴＮ２と同一サイズのトランジスタである。また、トランジスタＴＮ３は、トランジスタＴＮ１，ＴＮ２と同様に高耐圧素子である。さらに、トランジスタＴＮ３の閾値電圧Ｖｔｈａ（図３参照）は、トランジスタＴＮ１，ＴＮ２のバックゲートがソースに接続された場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈ（図３参照）と同一、あるいは閾値電圧Ｖｔｈよりも高く設定されている。

このトランジスタＴＮ３は、ソース及びバックゲートがグランドに接続され、ドレインが電流源２２の第１端子に接続されている。
電流源２２は、電流Ｉ１を流す。この電流源２２の第２端子には、第２の高電位電圧ＶＨが供給される。また、電流源２２とトランジスタＴＮ３との間のノードＮ３は、インバータ回路２３の入力端子に接続されている。なお、上記電流Ｉ１の電流値は、例えばトランジスタＴＮ３の電気的特性（チャネル抵抗）やインバータ回路２３の論理閾値等に応じて設定されている。

インバータ回路２３には、第２の高電位電圧ＶＨが動作電圧として供給されている。そして、インバータ回路２３の出力端子が制御部３０の入力端子に接続され、インバータ回路２３から出力される検出信号ＤＳが制御部３０に供給される。具体的には、トランジスタＴＮ３がオンする場合には、インバータ回路２３からＨ２レベルの検出信号ＤＳが出力される一方、トランジスタＴＮ３がオフする場合には、インバータ回路２３からＬレベルの検出信号ＤＳが出力される。

なお、レベル変換部１０は変換回路の一例、検出部２０は検出回路の一例、制御部３０は電圧出力回路の一例、トランジスタＴＮ３は第５のＭＯＳトランジスタ及びレプリカトランジスタの一例である。ここで、レプリカトランジスタには、対象のトランジスタ（ここでは、トランジスタＴＮ１，ＴＮ２）と同じ特性のトランジスタ、及び対象のトランジスタよりも閾値電圧が若干高いトランジスタも含まれる。

続いて、制御部３０の内部構成例を説明する。
上記検出部２０から供給される検出信号ＤＳは、ＰチャネルＭＯＳトランジスタＴＰ４のゲートとＮチャネルＭＯＳトランジスタＴＮ４のゲートとに供給される。ＰチャネルＭＯＳトランジスタＴＰ４は、ソースに第２の高電位電圧ＶＨが供給され、ドレインに抵抗Ｒ２の第１端子が接続されている。抵抗Ｒ２の第２端子は抵抗Ｒ３の第１端子に接続され、その抵抗Ｒ３の第２端子はグランドに接続されている。

また、上記ＮチャネルＭＯＳトランジスタＴＮ４は、ソースがグランドに接続され、ドレインが抵抗Ｒ２，Ｒ３間のノードＮ４に接続されている。そして、このノードＮ４がレベル変換部１０のトランジスタＴＮ１，ＴＮ２のバックゲートに接続されている。すなわち、上記ノードＮ４の電圧がトランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂとなる。

具体的には、Ｈ２レベルの検出信号ＤＳが入力される場合には、その検出信号ＤＳに応答してトランジスタＴＰ４がオフされトランジスタＴＮ４がオンされるため、ボディバイアスＶｂｂがグランドレベルに設定される。一方、Ｌレベルの検出信号ＤＳが入力される場合には、その検出信号ＤＳに応答してトランジスタＴＰ４がオンされトランジスタＴＮ４がオフされるため、ボディバイアスＶｂｂが、第２の高電位電圧ＶＨを抵抗Ｒ２，Ｒ３で分圧した電圧レベルに設定される。すなわち、トランジスタＴＮ１，ＴＮ２と同様の電気的特性（素子特性）を有するトランジスタＴＮ３が第１の高電位電圧ＶＬに応答してオンできない場合（第１の高電位電圧ＶＬの低下を検出した場合）には、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂがソース電位（グランドレベル）よりも高い電圧に設定される。なお、この第２の高電位電圧ＶＨと抵抗Ｒ２，Ｒ３によって設定されるボディバイアスＶｂｂの電圧値は、０．６Ｖ以下となるように設定されている。

次に、ボディバイアスＶｂｂが供給されるＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２の断面構造を説明する。
図２に示すように、ｐ⁻型半導体基板４０の表面にｎ⁻型ウェル４１が形成され、そのｎ⁻型ウェル４１の表面にｐ⁻型ウェル４２が形成されている。このｐ⁻型ウェル４２の表面にｐ^＋型ウェル４３とｎ^＋型拡散層４４とｎ^＋拡散層４５とが形成されている。また、ｎ^＋型拡散層４４とｎ^＋型拡散層４５との間においてｐ⁻型ウェル４２の表面にゲート酸化膜４６及びゲート電極４７が形成されている。これらｎ^＋型拡散層４４、ｎ^＋型拡散層４５、ゲート電極４７及びｐ^＋型ウェル４３がそれぞれ、ＮチャネルＭＯＳトランジスタＴＮ１のソース、ドレイン、ゲート及びバックゲートになる。

このため、ｎ^＋型拡散層４４はグランドと接続され、ｎ^＋型拡散層４５はノードＮ１に接続され、ゲート電極４７にはインバータ回路１１の出力電圧Ｖ１が供給される。そして、ｐ^＋型ウェル４３には制御部３０からのボディバイアスＶｂｂが供給される。ここで、上述したように、ボディバイアスＶｂｂは０．６Ｖ以下に設定されているため、ｐ^＋型ウェル４３とｎ^＋型拡散層４４との間が寄生ダイオードＤ１を通じて導通状態になることを抑制することができる。これにより、ｐ^＋型ウェル４３とｎ^＋型拡散層４４との間に順方向電流が流れることを防止でき、その順方向電流に起因して所望の電圧を出力できなくなるという問題の発生を防止することができる。

なお、トランジスタＴＮ２の断面構造はトランジスタＴＮ１の断面構造と同様であるため、ここでは説明を省略する。
次に、このように構成されたレベルシフト回路１の動作を図３に従って説明する。なお、図３において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

まず、第１の高電位電圧ＶＬが検出部２０のトランジスタＴＮ３の閾値電圧Ｖｔｈａ（トランジスタＴＮ１，ＴＮ２のバックゲートがソースに接続された場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈ）よりも十分に高い場合について説明する。この場合には、トランジスタＴＮ３のゲート・ソース間電圧が当該トランジスタＴＮ３の閾値電圧Ｖｔｈａよりも高くなるため、トランジスタＴＮ３がオンする。すると、ノードＮ３の電圧がグランドレベルとなるため、インバータ回路２３からＨ２レベルの検出信号ＤＳが出力される。なお、このときのレベル変換部１０のトランジスタＴＮ１，ＴＮ２は、ボディバイアスＶｂｂがグランドレベルであっても、トランジスタＴＮ３と同様に、第１の高電位電圧ＶＬに応答してオンすることができる。

上記Ｈレベルの検出信号ＤＳに応答して、制御部３０のトランジスタＴＰ４がオフされ、トランジスタＴＮ４がオンされる。このため、ノードＮ４がグランドレベルとなる。したがって、このときのレベル変換部１０のトランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂは、グランドレベルとなる。このように、バックゲートがソースに接続された場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈよりも第１の高電位電圧ＶＬが十分に高い場合には、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂがグランドレベルに設定される。

このとき、レベル変換部１０では、Ｈ１レベルの入力信号Ｓｉに応答して、インバータ回路１１からＬレベルの出力電圧Ｖ１が出力され、インバータ回路１２からＨ１レベルの出力電圧Ｖ２が出力される。このＬレベルの出力電圧Ｖ１に応答してトランジスタＴＮ１がオフされ、Ｈ１レベルの出力電圧Ｖ２に応答してトランジスタＴＮ２がオンされる。ここで、上述したように、トランジスタＴＮ２は、ボディバイアスＶｂｂがグランドレベルであっても、第１の高電位電圧ＶＬレベルの出力電圧Ｖ２に応答して確実にオンすることができる。

トランジスタＴＮ２がオンされると、トランジスタＴＰ１のゲート電圧がグランドレベルとなるため、トランジスタＴＰ１がオンされる。すると、ノードＮ１、すなわちトランジスタＴＰ２のゲート電圧が第２の高電位電圧ＶＨレベルとなるため、トランジスタＴＰ２がオフされる。これにより、ノードＮ２の電圧がグランドレベルとなるため、インバータ回路１３からＨ２レベルの出力信号Ｓｏが出力される。

また、入力信号ＳｉがＨ１レベルからＬレベルに遷移すると、トランジスタＴＮ１がオンされ、トランジスタＴＮ２がオフされる。すると、トランジスタＴＰ２がオンされ、トランジスタＴＰ１がオフされる。これにより、ノードＮ２の電圧が第２の高電位電圧ＶＨレベルとなるため、インバータ回路１３からＬレベルの出力信号Ｓｏが出力される。

次に、第１の高電位電圧ＶＬがトランジスタＴＮ３の閾値電圧Ｖｔｈａ（バックゲートがソースに接続された場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈ）よりも低くなった場合について説明する。この場合には、トランジスタＴＮ３のゲート・ソース間電圧が当該トランジスタＴＮ３の閾値電圧Ｖｔｈａよりも低くなるため、トランジスタＴＮ３がオフする。すると、電流Ｉ１およびトランジスタＴＮ３のチャネル抵抗によりノードＮ３の電圧が第２の高電位電圧ＶＨレベルとなる。このため、インバータ回路２３からはＬレベルの検出信号ＤＳが出力される。なお、このときのトランジスタＴＮ１，ＴＮ２は、ボディバイアスＶｂｂがグランドレベルであると、トランジスタＴＮ３と同様に第１の高電位電圧ＶＬに応答してオンすることができない、又は駆動能力が著しく低下した状態となる。このように、検出部２０は、第１の高電位電圧ＶＬレベルの信号に対してトランジスタＴＮ１，ＴＮ２が正常にオンできないレベルまで第１の高電位電圧ＶＬが低下したときに、その低下を検出したことを示すＬレベルの検出信号ＤＳを出力する。

このＬレベルの検出信号ＤＳに応答して、制御部３０のトランジスタＴＰ４がオンされ、トランジスタＴＮ４がオフされる。このため、ノードＮ４の電圧、すなわちトランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂは、第２の高電位電圧ＶＨが抵抗Ｒ２，Ｒ３によって分圧された電圧となる。このように、制御部３０は、第１の高電位電圧ＶＬレベルの信号に対してトランジスタＴＮ１，ＴＮ２が正常にオンできないレベルまで第１の高電位電圧ＶＬが低くなったときに、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂをグランドレベルよりも高い電圧に設定する。

このようにバックゲートにソース電位（グランドレベル）よりも高いボディバイアスＶｂｂが印加されると、つまりボディバイアスＶｂｂがフォワードバイアスになると、基板バイアス効果により、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈがフォワードバイアスをかける前よりも低くなる。これにより、第１の高電位電圧ＶＬの電圧レベルが低下した場合であっても、その第１の高電位電圧ＶＬレベルの信号に応答してトランジスタＴＮ１，ＴＮ２を十分にオンさせることができるようになる。換言すると、制御部３０は、第１の高電位電圧ＶＬの低下を検出したときに、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが低くなるようにトランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂを制御している。より具体的には、使用する高電位電圧ＶＨ，ＶＬ、低電位電圧ＧＮＤやトランジスタＴＮ１，ＴＮ２の電気的特性等に基づいて、電圧レベルの低下した第１の高電位電圧ＶＬに対してトランジスタＴＮ１，ＴＮ２がスイッチ動作可能な閾値電圧Ｖｔｈとなるように、上述した第２の高電位電圧ＶＨの分圧電圧の電圧値が設定されている。また、その第２の高電位電圧ＶＨの分圧電圧は、トランジスタＴＮ３が上記電圧レベルの低下した第１の高電位電圧ＶＬに対して導通となるボディバイアスに設定されているとも言える。

このとき、レベル変換部１０では、Ｈ１レベルの入力信号Ｓｉに応答して、インバータ回路１１からＬレベルの出力電圧Ｖ１が出力され、インバータ回路１２からＨ１レベルの出力電圧Ｖ２が出力される。このＬレベルの出力電圧Ｖ１に応答してトランジスタＴＮ１がオフされ、Ｈ１レベルの出力電圧Ｖ２に応答してトランジスタＴＮ２がオンされる。ここで、トランジスタＴＮ２は、フォワードバイアス状態に設定されたボディバイアスＶｂｂによる基板バイアス効果によって、その閾値電圧Ｖｔｈが低くなっている。このため、トランジスタＴＮ２は、電圧レベルの低下した第１の高電位電圧ＶＬレベルの出力電圧Ｖ２に応答して十分にオンし、ノードＮ２の電位を下げるために必要な電流を流すことができる。これにより、ノードＮ２の電圧が第２の高電位電圧ＶＨレベルからグランドレベルまで迅速に引き下げられるため、トランジスタＴＰ１が迅速にオンされトランジスタＴＰ２がオフされる。したがって、インバータ回路１３の出力信号ＳｏがＨ２レベルからＬレベルに迅速に反転される。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）第１の高電位電圧ＶＬの低下を検出したときに、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが低くなるようにトランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂを制御するようにした。具体的には、第１の高電位電圧ＶＬレベルの低下を検出したときに、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂをフォワードバイアス状態に設定するようにした。このボディバイアスＶｂｂによる基板バイアス効果により、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが低下する。このため、トランジスタＴＮ１，ＴＮ２を、電圧レベルの低下した第１の高電位電圧ＶＬレベルの信号に応答して十分にオンさせることができる。したがって、電源電圧（つまり第１の高電位電圧ＶＬ）が低電圧化しても、レベルシフト回路１が動作不良に陥ることを好適に抑制することができる。

（２）さらに、第１の高電位電圧ＶＬの低下を検出したときにのみ、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂをフォワードバイアス状態に設定するようにした。すなわち、フォワードバイアスをかけない状態でも、第１の高電位電圧ＶＬレベルの信号に応答してトランジスタＴＮ１，ＴＮ２が十分にオン可能な場合には、トランジスタＴＮ１，ＴＮ２のボディバイアスＶｂｂがソース電位に設定される。これにより、第１の高電位電圧ＶＬが高い場合において、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが不要に低くなることが抑制されるため、トランジスタＴＮ１，ＴＮ２がオフしているときのリーク電流の増大を抑制することができる。

（３）トランジスタＴＮ１，ＴＮ２と同様の電気的特性を有するトランジスタＴＮ３が第１の高電位電圧ＶＬに応答してオフしたときに、第１の高電位電圧ＶＬの低下を検出したことを示すＬレベルの検出信号ＤＳを生成するようにした。これにより、フォワードバイアスをかけていない場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈ付近まで第１の高電位電圧ＶＬが低下したか否かを精度良く検出することができる。

（第２実施形態）
以下、第２実施形態について、図４〜図９に従って説明する。この実施形態のレベルシフト回路２は、複数のレベル変換部１０を備える点、及び制御部５０の内部構成が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。

図４に示すように、制御部５０の電圧生成回路５１は、検出部２０から出力されるＬレベルの検出信号ＤＳに応じて活性化され、所定電圧値のボディバイアスＶｂｂを生成する。この電圧生成回路５１の内部構成例を以下に説明する。

検出部２０の検出信号ＤＳは、ＰチャネルＭＯＳトランジスタＴＰ５のゲートとＮチャネルＭＯＳトランジスタＴＮ５のゲートに供給される。トランジスタＴＰ５は、ソースに第２の高電位電圧ＶＨが供給され、ドレインが直列に接続された複数（ここでは、９個）の抵抗Ｒ１０〜Ｒ１８を介してグランドに接続されている。すなわち、これら抵抗Ｒ１０〜Ｒ１８は、第２の高電位電圧ＶＨが供給されるトランジスタＴＰ５とグランドとの間に直列に接続されている。なお、本実施形態では、８個の抵抗Ｒ１０〜Ｒ１７は、同じ抵抗値に設定され、抵抗Ｒ１８は抵抗Ｒ１０〜Ｒ１７よりも高抵抗に設定されている。

電圧生成回路５１は、Ｌレベルの検出信号ＤＳに応答してトランジスタＴＰ５がオンされたときに、第２の高電位電圧ＶＨとグランドとの間の電位差を９個の抵抗Ｒ１０〜Ｒ１８により分圧した分圧電圧を生成する。具体的には、トランジスタＴＰ５がオンされたときに、抵抗Ｒ１０とグランドとの間の接続点及び各抵抗Ｒ１０〜Ｒ１７間の接続点、つまりノードＮ１０〜Ｎ１７には、第２の高電位電圧ＶＨとグランドとの間の電圧を所定の分圧比で分圧した電圧がそれぞれ生じる。

これらノードＮ１０〜Ｎ１７には、スイッチＳＷ０〜ＳＷ７の第１端子がそれぞれ接続されている。各スイッチＳＷ０〜ＳＷ７の第２端子は共通に出力端子Ｔｏに接続されている。これらスイッチＳＷ０〜ＳＷ７は、選択回路６０から供給される選択信号ＳＳによりオンオフ制御される。具体的には、上記選択信号ＳＳに応じて、スイッチＳＷ０〜ＳＷ７のうちのいずれか１つがオンされる。これにより、出力端子Ｔｏには、オンしたスイッチを介して、上記ノードＮ１０〜Ｎ１７のいずれか１つが接続される。すなわち、出力端子Ｔｏの電位は、接続されたノードＮ１０〜Ｎ１７の電位に応じて変化する。このように、電圧生成回路５１は、Ｌレベルの検出信号ＤＳに応答して、選択回路６０から供給される選択信号ＳＳに対応する出力端子Ｔｏの電位をボディバイアスＶｂｂとして複数のレベル変換部１０と、上限検出器５２と、下限検出器５５とに供給する。

また、上記出力端子Ｔｏは、ＮチャネルＭＯＳトランジスタＴＮ５のドレインに接続されている。このトランジスタＴＮ５は、ソースにグランドが接続され、ゲートに上記検出信号ＤＳが供給される。このため、Ｈ２レベルの検出信号ＤＳに応答してトランジスタＴＮ５がオンされると、上記出力端子Ｔｏはグランドレベルになる。すなわち、電圧生成回路５１は、Ｈ２レベルの検出信号ＤＳに応答して、グランドレベルであるボディバイアスＶｂｂを複数のレベル変換部１０のトランジスタＴＮ１，ＴＮ２に供給する。

上限検出器５２は、電圧生成回路５１にて生成されるボディバイアスＶｂｂの上限値を設定するための回路である。具体的には、上限検出器５２は、ボディバイアスＶｂｂの印加によってトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが０Ｖよりも低くなることを抑制するために、ボディバイアスＶｂｂの上限値を検出する。この上限検出器５２の内部構成例を以下に説明する。

電流源５３は、電流Ｉ２を流す。この電流源５３は、第１端子に第２の高電位電圧ＶＨが供給され、第２端子がＮチャネルＭＯＳトランジスタＴＮ６のドレインに接続されている。なお、上記電流Ｉ２の電流値は、例えばトランジスタＴＮ６の電気的特性（チャネル抵抗）やインバータ回路５４の論理閾値等に応じて設定されている。

トランジスタＴＮ６は、ソースとゲートがグランドに接続され、バックゲートに上記ボディバイアスＶｂｂが供給される。このトランジスタＴＮ６は、レベル変換部１０のＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２と同一の導電型のトランジスタであって、トランジスタＴＮ１，ＴＮ２と同一の電気的特性を有するトランジスタである。

電流源５３とトランジスタＴＮ６との間のノードＮ５は、インバータ回路５４の入力端子に接続されている。このインバータ回路５４は、検出デコーダ５８に上限検出信号ＦＡを出力する。具体的には、トランジスタＴＮ６がオフしている場合、電流源５３が流す電流Ｉ２とトランジスタＴＮ６のチャネル抵抗とによってノードＮ５の電圧が第２の高電位電圧ＶＨレベルとなるため、インバータ回路５４からＬレベルの上限検出信号ＦＡが出力される。一方、トランジスタＴＮ６のバックゲートに供給されるボディバイアスＶｂｂが高くなって、トランジスタＴＮ６の閾値電圧が０Ｖよりも低くなると、トランジスタＴＮ６のゲート・ソース間電圧が０Ｖであっても、トランジスタＴＮ６がオンされる。すると、ノードＮ５の電圧がグランドレベルとなるため、インバータ回路５４からＨレベルの上限検出信号ＦＡが出力される。

このように、上限検出器５２では、トランジスタＴＮ１，ＴＮ２と同一の電気的特性を有し、ゲート・ソース間電圧が０ＶであるトランジスタＴＮ６がオンしたときに、Ｈレベルの上限検出信号ＦＡを出力する。

下限検出器５５は、電圧生成回路５１にて生成されるボディバイアスＶｂｂの下限値を設定するための回路である。具体的には、下限検出器５５は、第１の高電位電圧ＶＬレベルの信号に対してトランジスタＴＮ１，ＴＮ２を十分にオンさせることのできるボディバイアスＶｂｂの下限値を検出する。この下限検出器５５の内部構成例を以下に説明する。

電流源５６は、電流Ｉ３を流す。この電流源５６は、第１端子に第２の高電位電圧ＶＨが供給され、第２端子がＮチャネルＭＯＳトランジスタＴＮ７のドレインに接続されている。なお、上記電流Ｉ３は、上記電流Ｉ２と同一の電流値、あるいは上記電流Ｉ２よりも小さい電流値に設定されている。

トランジスタＴＮ７は、ソースがグランドに接続され、ゲートに第１の高電位電圧ＶＬが供給される。また、トランジスタＴＮ７のバックゲートには上記ボディバイアスＶｂｂが供給される。このトランジスタＴＮ７は、レベル変換部１０のトランジスタＴＮ１，ＴＮ２と同一の導電型のトランジスタであって、トランジスタＴＮ１，ＴＮ２と同一の電気的特性を有するトランジスタである。

電流源５６とトランジスタＴＮ７との間のノードＮ６は、インバータ回路５７の入力端子に接続されている。このインバータ回路５７は、検出デコーダ５８に下限検出信号ＦＢを出力する。具体的には、トランジスタＴＮ７がオフしている場合、電流源５６が流す電流Ｉ３とトランジスタＴＮ７のチャネル抵抗とによってノードＮ６の電圧が第２の高電位電圧ＶＨレベルとなるため、インバータ回路５７からＬレベルの下限検出信号ＦＢが出力される。一方、トランジスタＴＮ７のバックゲートにボディバイアスＶｂｂが印加されることによって（フォワードバイアスによって）、トランジスタＴＮ７の閾値電圧が第１の高電位電圧ＶＬよりも低くなると、トランジスタＴＮ７がオンされる。すると、ノードＮ６の電圧がグランドレベルとなるため、インバータ回路５７からＨレベルの下限検出信号ＦＢが出力される。

このように、下限検出器５５は、トランジスタＴＮ１，ＴＮ２と同一の電気的特性を有し、ゲートに第１の高電位電圧ＶＬが供給され、バックゲートにボディバイアスＶｂｂが供給されるトランジスタＴＮ７がオンしたときに、Ｈレベルの下限検出信号ＦＢを出力する。

検出デコーダ５８は、上限検出信号ＦＡと下限検出信号ＦＢとに基づいてマスク信号ＭＳを生成し、そのマスク信号ＭＳを選択回路６０に出力する。具体的には、検出デコーダ５８は、Ｌレベルの上限検出信号ＦＡとＨレベルの下限検出信号ＦＢとに基づいてＨレベルのマスク信号ＭＳを生成し、それ以外の場合にはＬレベルのマスク信号ＭＳを生成する。ここで、図７に示されるように、Ｌレベルの上限検出信号ＦＡとＨレベルの下限検出信号ＦＢとが出力されている場合には、その時の第１の高電位電圧ＶＬレベルの信号に対してトランジスタＴＮ１，ＴＮ２を十分にオンさせることのできる適切なボディバイアスＶｂｂが電圧生成回路５１で生成されている。一方、それ以外の場合には、電圧生成回路５１で生成されるボディバイアスＶｂｂが適切な値ではない。例えばＨレベルの上限検出信号ＦＡが出力されている場合には、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを０Ｖよりも低くするボディバイアスＶｂｂが電圧生成回路５１から出力されている。このとき、トランジスタＴＮ１，ＴＮ２はゲート・ソース間電圧が０Ｖであってもオンされてしまうため、つまりトランジスタＴＮ１，ＴＮ２がディプリーション化してしまうため、これらトランジスタＴＮ１，ＴＮ２を論理回路として機能させることが困難になる。また、Ｌレベルの下限検出信号ＦＢが出力されている場合には、ボディバイアスＶｂｂが低いため、そのボディバイアスＶｂｂをトランジスタＴＮ１，ＴＮ２に供給しても、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを第１の高電位電圧ＶＬよりも低くすることができない。すなわち、この場合には、ボディバイアスＶｂｂ（フォワードバイアス）の効果が足りない。

図４に示す選択回路６０は、検出部２０からのＬレベルの検出信号ＤＳに応答して活性化し、電圧生成回路５１のスイッチＳＷ０〜ＳＷ７をスイッチＳＷ０から順に１つずつオンさせるための選択信号ＳＳを生成する。また、選択回路６０は、検出デコーダ５８からのマスク信号ＭＳに基づいて、下限検出器５５で検出される下限値以上、且つ上限検出器５２で検出される上限値よりも低いボディバイアスＶｂｂを生成させるための選択信号ＳＳを生成する。

なお、上限検出器５２は第１検出器の一例、下限検出器５５は第２検出器の一例、上限検出信号ＦＡは第１検出信号の一例、下限検出信号ＦＢは第２検出信号の一例、トランジスタＴＮ６は第６のＭＯＳトランジスタの一例、トランジスタＴＮ７は第７のＭＯＳトランジスタの一例である。また、選択回路６０は制御回路の一例、検出デコーダ５８及び選択回路６０は設定回路の一例、選択信号ＳＳは制御信号及び設定信号の一例、制御部５０は電圧出力回路の一例である。

次に、検出デコーダ５８及び選択回路６０の内部構成例を図５に従って説明する。
検出部２０からの検出信号ＤＳは、インバータ回路６１を介してリングオシレータ６２に供給される。このリングオシレータ６２は、リング状に接続されたナンド回路６３及び複数個（図５では６個）のインバータ回路６４を有している。具体的には、ナンド回路６３には、検出信号ＤＳがインバータ回路６１を介して供給される。このナンド回路６３の出力端子は、初段のインバータ回路６４に接続されている。複数のインバータ回路６４は直列に接続され、最終段のインバータ回路６４の出力端子がナンド回路６３の入力端子に接続されている。このように構成されたリングオシレータ６２は、Ｌレベルの検出信号ＤＳに応答して発振動作し、最終段のインバータ回路６４から所定の周波数を持つクロック信号ＣＫを出力する。そして、このクロック信号ＣＫは、カウンタ６５とナンド回路６８に供給される。

カウンタ６５は、３ビットのカウンタである。このカウンタ６５は、直列に接続された、ビット数に応じた数（ここでは、３つ）の分周器６５ａ〜６５ｃを有している。クロック信号ＣＫが入力される分周器６５ａは、クロック信号ＣＫを２分周して分周信号Ｑ０を生成し、その分周信号Ｑ０を分周器６５ｂに出力する。分周器６５ｂは、分周信号Ｑ０を２分周して分周信号Ｑ１を生成し、その分周信号Ｑ１を分周器６５ｃに出力する。すなわち、分周信号Ｑ１は、クロック信号ＣＫを４分周した信号となる。分周器６５ｃは、分周信号Ｑ１を２分周して分周信号Ｑ２を生成する。すなわち、分周信号Ｑ２は、クロック信号ＣＫを８分周した信号になる。そして、カウンタ６５は、分周器６５ａ〜６５ｃで生成された分周信号Ｑ０〜Ｑ２をカウント信号Ｑ［２：０］としてレジスタ６６及びデコーダ６７に出力する。

レジスタ６６は、上記ナンド回路６８からインバータ回路６９を介して入力されるクロックマスク信号ＣＫＭに基づいて、カウンタ６５から入力されるカウント信号Ｑ［２：０］を記憶する。具体的には、レジスタ６６は、Ｈレベルのクロックマスク信号ＣＫＭに基づいて、カウンタ６５から入力されるカウント信号Ｑ［２：０］を記憶する。このレジスタ６６は、記憶したカウント信号Ｑ［２：０］をデコーダ６７に出力する。

デコーダ６７は、カウンタ６５又はレジスタ６６から入力されるカウント信号Ｑ［２：０］を、図８に示すテーブルに従ってデコードして上記選択信号ＳＳを生成する。例えばカウント信号Ｑ［２：０］が“０００”である場合には、デコーダ６７は、スイッチＳＷ０をオンさせるための選択信号ＳＳを生成する。また、カウント信号Ｑ［２：０］が“００１”である場合には、デコーダ６７は、スイッチＳＷ１をオンさせるための選択信号ＳＳを生成する。

一方、検出デコーダ５８のナンド回路５８ａには、上限検出信号ＦＡが供給されるとともに、下限検出信号ＦＢがインバータ回路５８ｂを介して供給される。ナンド回路５８ａは、上限検出信号ＦＡと下限検出信号ＦＢの反転信号とを否定論理積演算した結果を持つマスク信号ＭＳをナンド回路６８に出力する。

ナンド回路６８は、クロック信号ＣＫとマスク信号ＭＳとを否定論理積演算した結果を持つ信号をインバータ回路６９に出力する。そして、インバータ回路６９からクロックマスク信号ＣＫＭが出力される。このため、マスク信号ＭＳがＨレベルのときには、クロック信号ＣＫがクロックマスク信号ＣＫＭとしてインバータ回路６９から出力される。また、マスク信号ＭＳがＬレベルのときには、クロック信号ＣＫの信号レベルに関わらずＬレベル固定のクロックマスク信号ＣＫＭがインバータ回路６９から出力される。

なお、リングオシレータ６２は発振回路の一例、レジスタ６６は記憶回路の一例であり、デコーダ６７は、制御信号を生成する回路及び設定信号を生成する回路の一例である。
次に、ボディバイアスＶｂｂが供給される、複数のレベル変換部１０のトランジスタＴＮ１，ＴＮ２の断面構造を説明する。

図６に示すように、ｐ⁻型半導体基板７０の表面にｎ⁻型ウェル７１が形成され、そのｎ⁻型ウェル７１の表面にｐ⁻型ウェル７２が形成されている。このｐ⁻型ウェル７２に、複数のレベル変換部１０内のＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２が形成されている。具体的には、レベル変換部１０がｍ個である場合には、ｍ個のＮチャネルＭＯＳトランジスタＴＮ１とｍ個のＮチャネルＭＯＳトランジスタＴＮ２とが上記ｐ⁻ウェル７２に形成されている。図６では、ｐ⁻型ウェル７２に形成される、１つのＮチャネルＭＯＳトランジスタＴＮ１のみを示している。すなわち、ｐ⁻型ウェル７２には、ｎ^＋型拡散層７３とｎ^＋拡散層７４とが形成されている。また、ｎ^＋型拡散層７３とｎ^＋型拡散層７４との間においてｐ⁻型ウェル７２の表面にゲート酸化膜７５及びゲート電極７６が形成されている。これらｎ^＋型拡散層７３、ｎ^＋型拡散層７４、ゲート電極７６及びｐ⁻型ウェル７２がそれぞれ、ＮチャネルＭＯＳトランジスタＴＮ１のソース、ドレイン、ゲート及びバックゲートになる。

このため、ｎ^＋型拡散層７３はグランドと接続され、ｎ^＋型拡散層７４はノードＮ１に接続され、ゲート電極７６にはインバータ回路１１の出力電圧Ｖ１が供給される。そして、ｐ⁻型ウェル７２には制御部５０からのボディバイアスＶｂｂが供給される。これにより、ｐ⁻型ウェル７２に形成された全てのＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２のバックゲートにボディバイアスＶｂｂが供給される。

次に、このように構成されたレベルシフト回路２の動作を図９に従って説明する。なお、図９において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

第１の高電位電圧ＶＬの低下が検出され、検出部２０からＬレベルの検出信号ＤＳが出力されると、電圧生成回路５１及び選択回路６０が活性化される。すなわち、選択回路６０では、Ｌレベルの検出信号ＤＳに応答して、リングオシレータ６２が発振を開始してクロック信号ＣＫを生成する。カウンタ６５は、そのクロック信号ＣＫのカウントを開始する。このカウンタ６５から出力されるカウント信号Ｑ［２：０］が“０００”になると、デコーダ６７はそのカウント信号Ｑ［２：０］を図８に従ってデコードし、スイッチＳＷ０をオンさせるための選択信号ＳＳを出力する。この選択信号ＳＳに応答して、電圧生成回路５１内のスイッチＳＷ０がオンされる。このとき、電圧生成回路５１では、上記Ｌレベルの検出信号ＤＳに応答してトランジスタＴＰ５がオンされ、ノードＮ１０〜Ｎ１７に分圧電圧がそれぞれ生成されている。このため、スイッチＳＷ０がオンされると、ノードＮ１０の電圧がボディバイアスＶｂｂとして上限検出器５２及び下限検出器５５に供給される。このとき、本例では、上限検出器５２からＬレベルの上限検出信号ＦＡが出力されるとともに、下限検出器５５からＬレベルの下限検出信号ＦＢが出力される。すると、検出デコーダ５８（ナンド回路５８ａ）からＬレベルのマスク信号ＭＳが出力されるため、クロック信号ＣＫの信号レベルに関わらずＬレベルのクロックマスク信号ＣＫＭが出力される。このため、この時のカウント信号Ｑは、レジスタ６６に記憶されない。

続いて、カウント信号Ｑ［２：０］が“００１”になると、デコーダ６７からスイッチＳＷ１をオンさせるための選択信号ＳＳが出力される。そして、この選択信号ＳＳに応答して、スイッチＳＷ１がオンされ、ノードＮ１１の電圧がボディバイアスＶｂｂとなる。このように、スイッチＳＷ０〜ＳＷ７がスイッチＳＷ０から順に１つずつオンされる、つまりノードＮ１０〜Ｎ１７の電圧がノードＮ１０の電圧（最も低い電圧）から順にボディバイアスＶｂｂに設定される。すなわち、電圧生成回路５１は、上記Ｌレベルの検出信号ＤＳに応答して活性化され、上記選択信号ＳＳに応じて、電圧値が徐々に高くなるようにボディバイアスＶｂｂを生成する。

やがて、スイッチＳＷ０〜ＳＷ７の選択動作が進み、カウント信号Ｑ［２：０］が“０１１”になると、スイッチＳＷ３がオンされ、ボディバイアスＶｂｂがノードＮ１３の電圧に設定される。本例では、このときのボディバイアスＶｂｂが下限検出器５５のトランジスタＴＮ７のバックゲートに印加されると、そのトランジスタＴＮ７がオンされる。すると、下限検出器５５は、ノードＮ１３の電圧を適切なボディバイアスＶｂｂの下限値として検出し、Ｈレベルの下限検出信号ＦＢを出力する。このとき、上限検出器５２からはＬレベルの上限検出信号ＦＡが出力されたままである。なお、上述したように、下限検出器５５内の電流Ｉ３の電流値が上限検出器５２内の電流Ｉ２の電流値と同一値、又は小さく設定されているため、下限検出器５５から先にＨレベルの下限検出信号ＦＢが出力される。

Ｌレベルの上限検出信号ＦＡとＨレベルの下限検出信号ＦＢが出力されると、検出デコーダ５８からＨレベルのマスク信号ＭＳが出力され、クロック信号ＣＫの立ち上がりに同期してＨレベルとなるクロックマスク信号ＣＫＭがレジスタ６６に供給される。このＨレベルのクロックマスク信号ＣＫＭに応答して、この時のカウント信号Ｑ［２：０］（分周信号Ｑ２，Ｑ１，Ｑ０＝０１１）がレジスタ６６に記憶される。

続いて、カウント信号Ｑ［２：０］が“１００”になると、スイッチＳＷ４がオンされ、ボディバイアスＶｂｂがノードＮ１４の電圧に設定される。このとき、Ｌレベルの上限検出信号ＦＡとＨレベルの下限検出信号ＦＢとが出力され、Ｈレベルのマスク信号ＭＳが出力されるため、クロック信号ＣＫがクロックマスク信号ＣＫＭとしてレジスタ６６に供給される。すなわち、Ｌレベルのマスク信号ＭＳが出力されるまでは、クロック信号ＣＫがクロックマスク信号ＣＫＭとしてレジスタ６６に供給される。したがって、Ｈレベルのクロックマスク信号ＣＫＭに応答して、この時のカウント信号Ｑ［２：０］（分周信号Ｑ２，Ｑ１，Ｑ０＝１００）がレジスタ６６に上書きされる。

次いで、カウント信号Ｑ［２：０］が“１０１”になると、スイッチＳＷ５がオンされ、ボディバイアスＶｂｂがノードＮ１５の電圧に設定される。本例では、このときのボディバイアスＶｂｂが上限検出器５２のトランジスタＴＮ６のバックゲートに印加されると、そのトランジスタＴＮ６がオンされる。すると、上限検出器５２は、その時のボディバイアスＶｂｂがトランジスタＴＮ１，ＴＮ２に印加されると、トランジスタＴＮ１，ＴＮ２がディプリーション化されることを検出し、Ｈレベルの上限検出信号ＦＡを出力する。これにより、検出デコーダ５８から出力されるマスク信号ＭＳがＬレベルとなり、クロックマスク信号ＣＫＭがＬレベル固定となるため、この時のカウント信号Ｑ［２：０］（分周信号Ｑ２，Ｑ１，Ｑ０＝１０１）のレジスタ６６への記憶は行われない。したがって、レジスタ６６には、１つ前の選択動作で生成されたカウント信号Ｑ［２：０］（分周信号Ｑ２，Ｑ１，Ｑ０＝１００）が記憶されたままとなる。すなわち、上記Ｈレベルの上限検出信号ＦＡは、１つ前の選択動作で生成されたノードＮ１４の電圧が適切なボディバイアスＶｂｂの上限値であることを検出した信号とも言える。

なお、その後もスイッチＳＷ６，ＳＷ７の選択動作が行われるが、当然、上限検出信号ＦＡはＨレベルのままであるため、クロックマスク信号ＣＫＭがＬレベル固定のままであり、レジスタ６６の記憶内容は変更されない。このため、例えばマスク信号ＭＳがＬレベルに立ち下がった時点で上述のスイッチＳＷ０〜ＳＷ７の選択動作を停止するようにしてもよい。

以上の選択動作（設定動作）によって、ボディバイアスＶｂｂを下限値と上限値との間の適切な値に設定することができ、その設定をレジスタ６６に記憶することができる。
このような選択動作が終了すると、上記レジスタ６６に記憶されたカウント信号Ｑ［２：０］がデコーダ６７に出力され、デコーダ６７からスイッチＳＷ４をオンさせるための選択信号ＳＳが出力される。これにより、トランジスタＴＮ１，ＴＮ２がディプリーション化せず、且つトランジスタＴＮ１，ＴＮ２が第１の高電位電圧ＶＬレベルの信号に応答してスイッチ動作可能なボディバイアスＶｂｂを、トランジスタＴＮ１，ＴＮ２に供給することができる。したがって、第１の高電位電圧ＶＬが低電圧化した場合であっても、レベル変換部１０が動作不良に陥ることを好適に抑制することができる。なお、例えば第１の高電位電圧ＶＬが時々刻々と変化する場合には、第１の高電位電圧ＶＬが変動するたびに上述した選択動作（設定動作）を繰り返し実行するようにしてもよい。

以上説明した実施形態によれば、第１実施形態の（１）〜（３）の効果に加えて以下の効果を奏する。
（４）ボディバイアスＶｂｂの電圧値を徐々に高くし、そのボディバイアスＶｂｂの下限値と上限値とを検出し、さらにボディバイアスＶｂｂを下限値と上限値との間の電圧値に設定するようにした。これにより、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが０Ｖよりも高くなるように、且つトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが、第１の高電位電圧ＶＬレベルの信号に応答してオン可能な閾値電圧となるようにボディバイアスＶｂｂの電圧値を自動的に設定することができる。

（５）さらに、第１の高電位電圧ＶＬが変動するたびに上記ボディバイアスＶｂｂの設定動作を繰り返し実行することにより、その時々で変動する第１の高電位電圧ＶＬに応じた適切なボディバイアスＶｂｂを自動的に設定することができる。

（第３実施形態）
以下、第３実施形態を図１０〜図１２に従って説明する。先の図１〜図９に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

ところで、図１７に示したレベルシフト回路１２０では、トランジスタＴＮ１２，ＴＰ１２間のノードＮ１００の電圧が第２の高電位電圧ＶＨレベルからグランドレベルに変化するときに、インバータ回路１２３の出力を反転できないという問題が最も発生しやすくなる。すなわち、Ｌレベルの入力信号Ｓｉに応答してトランジスタＴＮ１１がオン、トランジスタＴＮ１２がオフされ、トランジスタＴＰ１２がオンされトランジスタＴＰ１１がオフされている状態から、入力信号ＳｉがＨ１レベルに切り替わる時に、上記問題が発生しやすくなる。具体的には、入力信号ＳｉがＬレベルからＨ１レベルに遷移するとき、トランジスタＴＰ１２のゲート電圧が未だＬレベルであるため、トランジスタＴＰ１２が十分にオンしている。すなわち、ノードＮ１００の電圧が第２の高電位電圧ＶＨレベルとなる。ここで、インバータ回路１２３の出力を反転させるためには、ノードＮ１００の電圧を第２の高電位電圧ＶＨの約１／５の電位まで下げる必要がある。しかし、第１の高電位電圧ＶＬの低電圧化によって、その第１の高電位電圧ＶＬがトランジスタＴＮ１２の閾値電圧に近づくと、トランジスタＴＮ１２を十分にオンさせることができず、ノードＮ１００の電圧を下げるための十分な電流が得られない。このため、ノードＮ１００の電圧を所望の電圧値まで下げることができず、インバータ回路１２３の出力を反転させることができないという問題が発生する。

本発明者は以上の問題を鑑みて鋭意研究した結果、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈ、具体的には第１の高電位電圧ＶＬレベルの信号に対してスイッチ動作が可能となるトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを以下のように算出できることを見出した。詳述すると、図１０に示すレベル変換部１０ａにおいて、入力信号ＳｉがＬレベルからＨ１レベルに遷移するとき、その入力信号Ｓｉに応答してトランジスタＴＮ２が十分にオンする場合には、入力信号Ｓｉの遷移直後ではトランジスタＴＰ２とトランジスタＴＮ２とが略飽和領域で動作する。このとき、トランジスタＴＰ２のドレイン電流Ｉｄ１とトランジスタＴＮ２のドレイン電流Ｉｄ２とが等しくなるため、下記式が成り立つ。

なお、上記式（１）において、μ１はトランジスタＴＰ２の移動度、Ｌ１はトランジスタＴＰ２のチャネル長、Ｗ１はトランジスタＴＰ２のチャネル幅、μ２はトランジスタＴＮ２の移動度、Ｌ２はトランジスタＴＮ２のチャネル長、Ｗ２はトランジスタＴＮ２のチャネル幅である。また、Ｖｇｓ１はトランジスタＴＰ２のゲート・ソース間電圧、Ｖｇｓ２はトランジスタＴＮ２のゲート・ソース間電圧、Ｖｔｈ１はトランジスタＴＰ２の閾値電圧、ＣｏｘはＭＯＳトランジスタの単位面積当りのゲート容量である。

上記式（１）は、

と表わすこともできる。このとき、ワーストケースにおけるトランジスタＴＰ２のゲート・ソース間電圧Ｖｇｓ１は、その時のトランジスタＴＰ２のゲート電圧が０Ｖであるため、第２の高電位電圧ＶＨと等しくなる（Ｖｇｓ１＝ＶＨ）。ここで、第２の高電位電圧ＶＨは、

という関係式が成り立つため、

と近似することができる。一方、トランジスタＴＮ２のゲート・ソース間電圧Ｖｇｓ２は、第１の高電位電圧ＶＬと等しくなる（Ｖｇｓ２＝ＶＬ）。以上のことから、上記式（１）は、

と表わすことができる。この式（５）を、トランジスタＴＮ２の閾値電圧Ｖｔｈについて整理すると、

と表わすことができる。さらに、

とすれば、上記式（６）を、

と表わすことができる。そして、この式（８）に基づいてトランジスタＴＮ２の閾値電圧Ｖｔｈを求めることができる。さらに言えば、上記式（１）は第１の高電位電圧ＶＬレベルの信号に応答してトランジスタＴＮ２が略飽和領域で動作する場合に成り立つ式である。このため、上記式（８）で求められるトランジスタＴＮ２の閾値電圧Ｖｔｈは第１の高電位電圧ＶＬレベルの信号に対してスイッチ動作が可能となるトランジスタＴＮ２の閾値電圧Ｖｔｈになる。すなわち、上記式（８）に基づいて、第１の高電位電圧ＶＬレベルの信号に対してスイッチ動作が可能となるトランジスタＴＮ２の閾値電圧Ｖｔｈを求めることができる。なお、上記説明では、トランジスタＴＮ２の閾値電圧Ｖｔｈのみについて説明したが、トランジスタＴＮ１の閾値電圧Ｖｔｈも同様に、上記式（８）から算出することができる。

ここで、上記式（８）における値β１，β２は、トランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２等のプロセス条件などから予め求めておくことができる。したがって、第１の高電位電圧ＶＬの電圧値と、第１の高電位電圧ＶＬと第２の高電位電圧ＶＨとの比（ＶＨ／ＶＬ）の値とを求めることができれば、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを求めることができる。さらに、このトランジスタＴＮ１，ＴＮ２の閾値電圧ＶｔｈとなるようにボディバイアスＶｂｂの電圧値を設定することにより、第１の高電位電圧ＶＬレベルの信号に対してトランジスタＴＮ１，ＴＮ２を確実にオンさせることができるようになる。そこで、本実施形態では、このような新たな着眼点に基づき以下に説明する構成を採用している。

図１０に示すように、レベルシフト回路３は、レベル変換部１０ａと、第１及び第２の高電位電圧ＶＬ，ＶＨに基づいて、第１の高電位電圧ＶＬの低下を検出したときにボディバイアスＶｂｂを制御する制御部８０とを備えている。

レベル変換部１０ａでは、入力信号Ｓｉがインバータ回路１４，１５，１６を介して出力電圧Ｖ１としてトランジスタＴＮ１のゲートに供給される。また、インバータ回路１６の出力電圧Ｖ１は、インバータ回路１７を介して出力電圧Ｖ２としてトランジスタＴＮ２のゲートに供給される。なお、インバータ回路１４〜１７には、第１の高電位電圧ＶＬが動作電圧として供給される。

また、インバータ回路１５の出力電圧ＶＴ（入力信号Ｓｉと同等レベルの信号）は、インバータ回路１８に供給される。インバータ回路１８の出力端子は、トランジスタＴＮ１のバックゲートに接続されている。このインバータ回路１８には、制御部８０にて生成されるボディバイアスＶｂｂが動作電圧として供給される。このため、インバータ回路１５の出力電圧ＶＴがＨ１レベルであるとき、つまりトランジスタＴＮ１がオフ状態のとき、インバータ回路１８はＬレベル（グランドレベル）のボディバイアスＶｂｂ１をトランジスタＴＮ１のバックゲートに印加する。一方、インバータ回路１５の出力電圧ＶＴがＬレベルであるとき、つまりトランジスタＴＮ１がオン状態のとき、インバータ回路１８はＨレベル（ボディバイアスＶｂｂレベル）のボディバイアスＶｂｂ１をトランジスタＴＮ１のバックゲートに印加する。

また、インバータ回路１６の出力電圧Ｖ１は、インバータ回路１９に供給される。インバータ回路１９の出力端子は、トランジスタＴＮ２のバックゲートに接続されている。このインバータ回路１９には、制御部８０にて生成されるボディバイアスＶｂｂが動作電圧として供給される。このため、インバータ回路１９は、上記インバータ回路１８と同様に、トランジスタＴＮ２がオフ状態のときにＬレベルのボディバイアスＶｂｂ２をトランジスタＴＮ２に印加する。また、インバータ回路１９は、トランジスタＴＮ２がオン状態のときにＨレベルのボディバイアスＶｂｂ２をトランジスタＴＮ２に印加する。

次に、制御部８０の内部構成例を説明する。
サンプルホールド回路（Ｓ／Ｈ回路）８１には第１の高電位電圧ＶＬが供給される。このＳ／Ｈ回路８１は、第１の高電位電圧ＶＬを所定のタイミングでサンプルホールドし、ホールドしたホールド電圧ＶＬｈをアナログ／デジタル変換器（ＡＤＣ）８２に出力する。

ＡＤＣ８２は、アナログ信号であるホールド電圧ＶＬｈをデジタル値（デジタル信号）に変換し、そのデジタル値を第１の高電位電圧値ＤＶＬとしてデジタル除算器（除算器）８５とデコーダ８６と判定器８７とに出力する。すなわち、ＡＤＣ８２は、第１の高電位電圧ＶＬの電圧値をデジタル値に変換した第１の高電位電圧値ＤＶＬを生成する。

Ｓ／Ｈ回路８３には第２の高電位電圧ＶＨが供給される。このＳ／Ｈ回路８３は、第２の高電位電圧ＶＨを所定のタイミングでサンプルホールドし、ホールドしたホールド電圧ＶＨｈをＡＤＣ８４に出力する。このようなＳ／Ｈ回路８１，８３によって、第１の高電位電圧ＶＬ及び第２の高電位電圧ＶＨの時間的な変化が取り除かれる。

ＡＤＣ８４は、アナログ信号であるホールド電圧ＶＨｈをデジタル値に変換し、そのデジタル値を第２の高電位電圧値ＤＶＨとして除算器８５に出力する。すなわち、ＡＤＣ８４は、第２の高電位電圧ＶＨの電圧値をデジタル値に変換した第２の高電位電圧値ＤＶＨを生成する。

除算器８５は、第２の高電位電圧値ＤＶＨを第１の高電位電圧値ＤＶＬにより除算し、その演算値ＤＶＲ（＝ＤＶＨ／ＤＶＬ）をデコーダ８６に出力する。すなわち、除算器８５は、第１の高電位電圧ＶＬと第２の高電位電圧ＶＨとの比（ＶＨ／ＶＬ）の値に対応する演算値ＤＶＲを生成する。

デコーダ８６は、入力した信号と出力信号とを予め対応付けた変換テーブル８６ａを有する。このデコーダ８６は、ＡＤＣ８２から入力される第１の高電位電圧値ＤＶＬと除算器８５から入力される演算値ＤＶＲとを、図１１に示す変換テーブル８６ａに従ってボディバイアスＶｂｂの電圧値を設定する設定信号ＥＳに変換する。

詳述すると、上記変換テーブル８６ａでは、図１１に示すように、第１の高電位電圧値ＤＶＬ及び演算値ＤＶＲと、トランジスタＴＮ１，ＴＮ２に印加ボディバイアスＶｂｂの電圧値とが対応付けられている。このボディバイアスＶｂｂの電圧値は、対応する第１の高電位電圧値ＤＶＬ（第１の高電位電圧ＶＬの電圧値）と演算値ＤＶＲ（ＶＨ／ＶＬの値）とから上記式（８）に基づき算出されたトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈに応じて、予め設定された値である。なお、上記式（８）に基づきトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを算出する際には、トランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２等のプロセス条件などから予め算出した値β１，β２を利用している。さらに、上記変換テーブル８６ａでは、ボディバイアスＶｂｂの電圧値と、電圧生成回路８８内のスイッチＳＷ１０〜ＳＷ１７のうちいずれか１つのスイッチをオンさせるための設定信号ＥＳとが対応付けられている。なお、本実施形態では、設定信号ＥＳが“０００”、“００１”、“０１０”、・・・、“１１１”の場合には、電圧生成回路８８内のスイッチＳＷ１０、ＳＷ１１、ＳＷ１２、・・・、ＳＷ１７がそれぞれオンされる。

この変換テーブル８６ａを有するデコーダ８６は、第１の高電位電圧値ＤＶＬと演算値ＤＶＲとを、ボディバイアスＶｂｂの電圧値に変換し、さらにそのボディバイアスＶｂｂの電圧値を設定信号ＥＳに変換する。そして、この設定信号ＥＳは、図１０に示すように、判定器８７と電圧生成回路８８とに供給される。

このように構成されたデコーダ８６は、電圧レベルの低下した第１の高電位電圧ＶＬに応答してトランジスタＴＮ１，ＴＮ２がオンできなくなる場合に、ボディバイアスＶｂｂをフォワードバイアス状態にするための設定信号ＥＳを生成する。換言すると、デコーダ８６は、第１の高電位電圧ＶＬの低下を検出したときに、ボディバイアスＶｂｂの電圧値を制御している。

判定器８７は、第１の高電位電圧値ＤＶＬと設定信号ＥＳとに基づいて、ボディバイアスＶｂｂの電圧値が第１の高電位電圧ＶＬの電圧値よりも高くなる場合に（Ｖｂｂ＞ＶＬ）、アラーム信号ＡＳを出力する。例えば図１１に示すように、第１の高電位電圧値ＤＶＬが“０００”、演算値ＤＶＲが“０１０”である場合には、設定信号ＥＳが“１００”となる。このとき、ボディバイアスＶｂｂの電圧値（０．４Ｖ）が第１の高電位電圧ＶＬの電圧値（０．２Ｖ）よりも高くなるため、判定器８７からアラーム信号ＡＳが出力される。このような場合には、ボディバイアスＶｂｂが動作電圧として供給され、且つ第１の高電位電圧ＶＬが入力端子に供給されるインバータ回路１８，１９の動作が不安定になる。そこで、判定器８７からアラーム信号ＡＳを出力することにより、例えばユーザ等にその時の第１の高電位電圧ＶＬの使用を停止するように警告している。換言すると、アラーム信号ＡＳは、その時の第１の高電位電圧ＶＬが、レベルシフト回路３が動作可能な第１の高電位電圧ＶＬの下限値（ボディバイアスＶｂｂの上限値）を下回っていることを示す信号として機能する。

図１０に示すように、電圧生成回路８８は、第２の高電位電圧ＶＨが供給される端子とグランドとの間に直列に接続された複数（ここでは、９個）の抵抗Ｒ２０〜Ｒ２８を有している。なお、本実施形態では、８個の抵抗Ｒ２０〜Ｒ２７は、同じ抵抗値に設定され、抵抗Ｒ２８は抵抗Ｒ２０〜Ｒ２７よりも高抵抗に設定されている。

電圧生成回路８８は、第２の高電位電圧ＶＨとグランドとの間の電位差を９個の抵抗Ｒ２０〜Ｒ２８により分圧した分圧電圧を生成する。具体的には、抵抗Ｒ２０とグランドとの間の接続点及び各抵抗Ｒ２０〜Ｒ２７間の接続点、つまりノードＮ２０〜Ｎ２７には、第２の高電位電圧ＶＨとグランドとの間の電圧を所定の分圧比で分圧した電圧がそれぞれ生じる。本実施形態では、ノードＮ２０〜Ｎ２７の電圧はそれぞれ、０Ｖ、０．１Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖ、０．５Ｖ、０．６Ｖ、０．７Ｖとなるように設定されている。

これらノードＮ２０〜Ｎ２７には、スイッチＳＷ１０〜ＳＷ１７の第１端子がそれぞれ接続されている。各スイッチＳＷ２０〜ＳＷ２７の第２端子は共通に出力端子Ｐｏに接続されている。これらスイッチＳＷ２０〜ＳＷ２７は、デコーダ８６から供給される設定信号ＥＳによりオンオフ制御される。具体的には、上記選択信号ＳＳに応じて、スイッチＳＷ２０〜ＳＷ２７のうちのいずれか１つがオンされる。これにより、出力端子Ｐｏには、オンしたスイッチを介して、上記ノードＮ２０〜Ｎ２７のいずれか１つが接続される。すなわち、出力端子Ｐｏの電位は、接続されたノードＮ２０〜Ｎ２７の電位に応じて変化する。なお、スイッチＳＷ１０と接続されるノードＮ２０の電位はグランドレベルであり、そのスイッチＳＷ１０はフォワードバイアスが不要である場合にオンされるスイッチである。

そして、上記出力端子Ｐｏは、ボルテージフォロワ接続されたオペアンプ８９を介してインバータ回路１８，１９の高電位側電源端子に接続されている。このように、電圧生成回路８８は、設定信号ＥＳに対応する出力端子Ｐｏの電位、すなわちデコーダ８６で変換された電圧値のボディバイアスＶｂｂを動作電圧としてインバータ回路１８，１９に供給する。

なお、デジタル除算器８５は除算器の一例、デコーダ８６は設定信号を生成する回路の一例、インバータ回路１８は第１スイッチの一例、インバータ回路１９は第２スイッチの一例である。

次に、このように構成されたレベルシフト回路３の動作を図１１及び図１２に従って説明する。ここでは、フォワードバイアスをかけない場合のトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈよりも第１の高電位電圧ＶＬが低くなる場合のレベルシフト回路３の動作について説明する。なお、図１２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

今、第１の高電位電圧ＶＬが０．５Ｖ、第２の高電位電圧ＶＨが２Ｖであり、第２の高電位電圧ＶＨを第１の高電位電圧ＶＬで除算した値（ＶＨ／ＶＬ）が４である。このとき、図１１に示すように、ＡＤＣ８２から出力される第１の高電位電圧値ＤＶＬは“０１１”となり、除算器８５から出力される演算値ＤＶＲは“１１０”となる。すると、デコーダ８６は、“０１１”である第１の高電位電圧値ＤＶＬと“１１０”である演算値ＤＶＲとを、０．４ＶのボディバイアスＶｂｂの電圧値に変換し、さらに０．４Ｖの電圧値を“１００”である設定信号ＥＳに変換する。このとき、判定器８７では、“０１１”である第１の高電位電圧値ＤＶＬと“１００”である設定信号ＥＳとが比較される。この場合には、ボディバイアスＶｂｂの電圧値（０．４Ｖ）が第１の高電位電圧ＶＬの電圧値（０．５Ｖ）よりも小さいため、判定器８７からアラーム信号ＡＳは出力されない。

一方、デコーダ８６から“１００”である設定信号ＥＳが電圧生成回路８８に供給されると、スイッチＳＷ１４がオンされる。これにより、スイッチＳＷ１４に接続されたノードＮ２４の電圧（＝０．４Ｖ）がインバータ回路１８，１９の動作電圧として供給される。

このとき、図１２に示すように、入力信号ＳｉがＬレベルからＨ１レベルに遷移すると、インバータ回路１５の出力電圧ＶＴがＨ１レベル、インバータ回路１６の出力電圧Ｖ１がＬレベル、インバータ回路１７の出力電圧Ｖ２がＨ１レベルとなる。すると、上記出力電圧ＶＴに応答してインバータ回路１８からＬレベルのボディバイアスＶｂｂ１がトランジスタＴＮ１のバックゲートに供給される。また、上記出力電圧Ｖ１に応答してトランジスタＴＮ１がオフされる。すなわち、トランジスタＴＮ１がオフするとき、インバータ回路１８によって、そのトランジスタＴＮ１の閾値電圧Ｖｔｈが高くなるように低いボディバイアスＶｂｂ１に制御される。

一方、上記出力電圧Ｖ１に応答してインバータ回路１９からＨレベル（ノードＮ２４の電圧（＝０．４Ｖ）レベル）のボディバイアスＶｂｂ２がトランジスタＴＮ２のバックゲートに供給される。このボディバイアスＶｂｂ２の印加（フォワードバイアス）により、トランジスタＴＮ２の閾値電圧Ｖｔｈが上記式（８）で算出される閾値電圧まで下がる。このため、第１の高電位電圧ＶＬが低電圧化していても、第１の高電位電圧ＶＬレベルの出力電圧Ｖ２に応答してトランジスタＴＮ２が十分にオンされる。これにより、ノードＮ２の電圧が第２の高電位電圧ＶＨレベルからグランドレベルまで迅速に引き下げられるため、トランジスタＴＰ１がオンされ、トランジスタＴＰ２がオフされる。そして、インバータ回路１３からＨ２レベルの出力信号Ｓｏが出力される。上述のように、トランジスタＴＮ２がオンするとき、インバータ回路１９によって、そのトランジスタＴＮ２の閾値電圧Ｖｔｈが低くなるようにボディバイアスＶｂｂ２が制御される。

なお、入力信号ＳｉがＨ１レベルからＬレベルに遷移する場合には、オン状態に変化するトランジスタＴＮ１の閾値電圧Ｖｔｈが低くなるようにボディバイアスＶｂｂ１がインバータ回路１８により制御され、オフ状態に変化するトランジスタＴＮ２の閾値電圧Ｖｔｈが高くなるようにボディバイアスＶｂｂがインバータ回路１９により制御される。

以上説明した実施形態によれば、第１実施形態の（１）、（２）の効果に加えて以下の効果を奏する。
（６）第１の高電位電圧ＶＬと、第１の高電位電圧ＶＬと第２の高電位電圧ＶＨとの比の値とに応じて、ボディバイアスＶｂｂを制御するようにした。具体的には、第１の高電位電圧ＶＬと、第１の高電位電圧ＶＬと第２の高電位電圧ＶＨとの比の値とに基づき式（８）で算出されるトランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈになるように、ボディバイアスＶｂｂの電圧値を設定するようにした。これにより、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈが、第１の高電位電圧ＶＬレベルの信号に応答してオン可能な閾値電圧となるように、ボディバイアスＶｂｂの電圧値を精度良く設定することができる。

（７）また、このようにボディバイアスＶｂｂを制御することで、トランジスタＴＮ１，ＴＮ２の閾値電圧Ｖｔｈを制御することにより、レイアウトの無駄を抑えることができる。詳述すると、例えばトランジスタＴＮ２の素子サイズの設定によりトランジスタＴＮ２の閾値電圧Ｖｔｈを制御する場合には、トランジスタＴＮ２のＷ２／Ｌ２比をトランジスタＴＰ２のＷ１／Ｌ１比よりも大きくする必要がある。具体的には、第１の高電位電圧ＶＬと第２の高電位電圧ＶＨとの関係からトランジスタＴＰ２，ＴＮ２のおおよその素子サイズ比を見積もる場合には、上記式（５）は、

と近似することができる。さらに、

とすると、上記式（９）は、

と表わすことができる。ここで、例えば第１の高電位電圧ＶＬを０．８Ｖ、第２の高電位電圧ＶＨを３．６Ｖとすると、

となる。このとき、Ｌ１＝Ｌ２とすると、上記式（１１）から、Ｗ１＝１に対して、Ｗ２＝２０．２５となる。すなわち、ＮチャネルＭＯＳトランジスタＴＮ２のＷ２／Ｌ２比をＰチャネルＭＯＳトランジスタＴＰ２のＷ１／Ｌ１比よりも非常に大きくする必要がある。このような素子サイズのトランジスタＴＰ２，ＴＮ２をレイアウトすると、歪な形となるため、面積増加を招くことになる。

これに対し、本実施形態の制御部８０では、ボディバイアスＶｂｂの電圧値を制御することにより、トランジスタＴＮ２の閾値電圧Ｖｔｈを制御するようにしたため、トランジスタＴＰ２，ＴＮ２をレイアウトする際に、上述したような歪な形の発生を抑制することができる。極端に言えば、トランジスタＴＰ２とトランジスタＴＮ２とを同一の素子サイズとした場合であっても、ボディバイアスＶｂｂの制御によって、トランジスタＴＮ２の閾値電圧Ｖｔｈを、第１の高電位電圧ＶＬレベルの信号に応答してオン可能な閾値電圧に設定することができる。したがって、レイアウトの無駄を効果的に抑えることができる。

（８）さらに、第１の高電位電圧ＶＬが変動するたびに新たな設定信号ＥＳが生成されるため、その時々で変動する第１の高電位電圧ＶＬに応じた適切なボディバイアスＶｂｂを自動的に設定することができる。

（９）印加ボディバイアスＶｂｂの電圧値が第１の高電位電圧ＶＬの電圧値よりも高くなる場合に（Ｖｂｂ＞ＶＬ）、その時の第１の高電位電圧ＶＬが、レベルシフト回路３が動作可能な第１の高電位電圧ＶＬの下限値（適正値）を下回っていることを示すアラーム信号ＡＳを出力する。これにより、レベルシフト回路３が動作不良に陥ることを好適に抑制することができる。

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第３実施形態における制御部８０の内部構成を適宜変更してもよい。例えば上記第３実施形態では、第１の高電位電圧ＶＬの電圧値と、第２の高電位電圧ＶＨの電圧値とをデジタル値に変換した後に、その変換後の第２の高電位電圧値ＤＶＨを第１の高電位電圧値ＤＶＬで除算するようにした。これに限らず、例えば図１３に示されるように、Ｓ／Ｈ回路１０１でホールドされた第２の高電位電圧ＶＨの電圧値ＶＨｈ（アナログ値）を、Ｓ／Ｈ回路１０２でホールドされた第１の高電位電圧ＶＬの電圧値ＶＬｈ（アナログ値）で除算するアナログ除算器１０３を設けるようにしてもよい。この場合のレベルシフト回路４では、Ｓ／Ｈ回路１０２から出力されるホールド電圧ＶＨｈを第１の高電位電圧値ＤＶＬ（デジタル値）に変換するＡＤＣ１０４と、除算器１０３から出力される演算値ＶＲを演算値ＤＶＲ（デジタル値）に変換するＡＤＣ１０５とを設ける。

また、上記第３実施形態では、ボディバイアスＶｂｂの電圧値が第１の高電位電圧ＶＬの電圧値よりも高くなるか否かを判定器８７で判定し、その判定器８７からアラーム信号ＡＳを出力するようにした。これに限らず、例えば図１３に示されるように、ボディバイアスＶｂｂの電圧値が第１の高電位電圧ＶＬの電圧値よりも高くなる場合にアラーム信号ＡＳに相当する設定信号ＥＳをデコーダ１０６が出力するようにしてもよい。この場合、例えばデコーダ１０６の有する変換テーブル１０６ａにおいて、図１４に示すように、ボディバイアスＶｂｂの電圧値が第１の高電位電圧ＶＬの電圧値よりも高くなる場合の入力信号とアラーム信号ＡＳに相当する値（図１４の「ＮＧ」参照）とを対応付ける。さらに、変換テーブル１０６ａでは、そのアラーム信号ＡＳに相当する値と特定の値（図１４では“１１１”）の設定信号ＥＳとが対応付けられている。これにより、デコーダ１０６から“１１１”の設定信号ＥＳが出力されると、アラーム信号ＡＳが出力される場合と同様に、例えばユーザ等にその時の第１の高電位電圧ＶＬの使用を停止するように警告することができる。

・上記第３実施形態のデコーダ８６（変換テーブル８６ａ）は、第１の高電位電圧値ＤＶＬと演算値ＤＶＲとを、印加ボディバイアスＶｂｂの電圧値に一旦変換した後に、そのボディバイアスＶｂｂの電圧値を設定信号ＥＳに変換するようにしている。これに限らず、例えばデコーダ８６（変換テーブル８６ａ）において、第１の高電位電圧値ＤＶＬと演算値ＤＶＲとを、設定信号ＥＳに直接変換するようにしてもよい。

・上記第３実施形態のレベルシフト回路３からＳ／Ｈ回路８１，８３を省略するようにしてもよい。
・上記第３実施形態において、電圧生成回路８８に設定信号ＥＳに相当する信号が外部から供給されるのであれば、レベルシフト回路３からＳ／Ｈ回路８１，８３、ＡＤＣ８２，８４、除算器８５、デコーダ８６、判定器８７を省略するようにしてもよい。

・上記第２実施形態におけるレジスタ６６は、カウンタ６５からのカウント信号Ｑ［２：０］を記憶する記憶回路であれば、特に制限されない。例えばレジスタ６６をラッチ回路に置換してもよい。

・上記第２実施形態の選択回路６０は、ボディバイアスＶｂｂの電圧値が徐々に高くなるように電圧生成回路５１を制御するようにしたが、例えばボディバイアスＶｂｂの電圧値が徐々に低くなるように電圧生成回路５１を制御するようにしてもよい。

・上記第２実施形態の上限検出器５２内のトランジスタＴＮ６のゲートをグランドに接続する代わりに、そのトランジスタＴＮ６のゲートに所定のバイアス電圧を供給するようにしてもよい。

・上記第２実施形態の下限検出器５５内のトランジスタＴＮ７のゲートに、第１の高電位電圧ＶＬの代わりに所定のバイアス電圧を供給するようにしてもよい。
・上記第１及び第２実施形態において、制御部３０，５０に検出信号ＤＳに相当する信号が外部から供給されるのであれば、レベルシフト回路１，２から検出部２０を省略するようにしてもよい。

・上記各実施形態において、検出部２０や制御部３０，５０，８０に供給される第２の高電位電圧ＶＨを、バンドギャップリファレンス電圧により生成するようにしてもよい。これにより、検出部２０や制御部３０，５０，８０に温度変化の少ない電圧を供給することができるため、所望のボディバイアスＶｂｂを精度良く生成することができるようになる。

・上記各実施形態のレベル変換部１０，１０ａにおいて、トランジスタＴＮ２，ＴＰ２間のノードＮ２からインバータ回路１３を介して出力信号Ｓｏを出力するようにしたが、トランジスタＴＮ１，ＴＰ１間のノードＮ１から出力信号Ｓｏを出力するようにしてもよい。

・上記各実施形態を適宜組み合わせるようにしてもよい。例えば図１５に示すレベルシフト回路５のように、上記第１実施形態のレベル変換部１０を上記第３実施形態のレベル変換部１０ａに置換するようにしてもよい。また、上記第１及び第３実施形態において、制御部３０，８０で生成されたボディバイアスＶｂｂを、複数のレベル変換部１０，１０ａに供給するようにしてもよい。あるいは、上記第３実施形態の電圧生成回路８８を、上記第２実施形態の検出部２０及び電圧生成回路５１に置換するようにしてもよい。

・図１６に、上記各実施形態のレベルシフト回路１〜５が適用される半導体集積回路（ＬＳＩ）１１０の一例を示す。
ＬＳＩ１１０は、第１の高電位電圧ＶＬにより動作するロジック回路１１１（電源ドメイン）と、第２の高電位電圧ＶＨにより動作するアナログ回路１１２（電源ドメイン）とを有している。

ロジック回路１１１は、例えばデジタル信号である画像データや動画データ等を扱う回路であり、アナログ信号をデジタル信号に変換するアナログ／デジタル変換器を含む回路である。また、アナログ回路１１２は、例えばアナログ信号である音声データ等を扱う回路であり、デジタル信号をアナログ信号に変換するデジタル／アナログ変換器を含む回路である。なお、第１の高電位電圧ＶＬにより動作する回路であれば、ロジック回路１１１に特に制限されない。また、第２の高電位電圧ＶＨにより動作する回路であれば、アナログ回路１１２に特に制限されない。

ロジック回路１１１には、レベルシフト回路１１３とレベルシフト回路１１４が接続されている。レベルシフト回路１１３は、ロジック回路１１１から出力される第１の高電位電圧ＶＬレベルの信号を第２の高電位電圧ＶＨレベルの信号にレベル変換し、その変換後の信号をアナログ回路１１２に供給する。このレベルシフト回路１１３は、例えば上記各実施形態のレベルシフト回路１〜５である。

レベルシフト回路１１４は、アナログ回路１１２から出力される第２の高電位電圧ＶＨレベルの信号を第１の高電位電圧ＶＬレベルの信号にレベル変換し、その変換後の信号をロジック回路１１１に供給する。

上記アナログ回路１１２には、ＬＳＩ１１０の外部からアナログ回路１１２に入力される入力信号を受け取る入力端子１１５と、アナログ回路１１２からＬＳＩ１１０の外部に出力信号を出力する出力端子１１６とが接続されている。

・また、上記各実施形態のレベルシフト回路１〜５を、例えば外部回路とのインタフェース回路として利用してもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
第１電圧を信号レベルとする入力信号に応じてスイッチング制御され、前記第１電圧よりも高い第２電圧が第１導電型の第１及び第２のＭＯＳトランジスタをそれぞれ介してドレインに供給される、前記第１導電型と異なる第２導電型の第３及び第４のＭＯＳトランジスタを含み、前記入力信号を前記第２電圧を信号レベルとする信号に変換するレベル変換部と、
前記第１電圧の低下を検出したときに、前記第３及び第４のＭＯＳトランジスタの閾値電圧がそれぞれ低くなるように前記第３及び第４のＭＯＳトランジスタのボディバイアスを制御する制御部と、
を有することを特徴とするレベルシフト回路。
（付記２）
前記第３及び第４のＭＯＳトランジスタのバックゲートがソースに接続された場合の該第３及び第４のＭＯＳトランジスタの閾値電圧と同一、又は前記閾値電圧よりも高い閾値電圧を有する、前記第２導電型の第５のＭＯＳトランジスタを含み、前記第５のＭＯＳトランジスタが前記第１電圧に応答してオフするときに検出信号を生成する検出部を有し、
前記制御部は、前記検出信号に応じて前記ボディバイアスを制御することを特徴とする付記１に記載のレベルシフト回路。
（付記３）
前記第１導電型はＰ型、前記第２導電型はＮ型であり、
前記制御部は、前記検出信号に応じて、前記第３及び第４のＭＯＳトランジスタの閾値電圧が０Ｖよりも高くなるように、且つ前記第３及び第４のＭＯＳトランジスタの閾値電圧が、前記入力信号に応答してスイッチング可能な閾値電圧となるように前記ボディバイアスを制御することを特徴とする付記２に記載のレベルシフト回路。
（付記４）
前記制御部は、
前記検出信号に応じて、前記ボディバイアスを生成する電圧生成回路と、
前記検出信号に応じて、前記ボディバイアスの電圧値が徐々に可変されるように前記電圧生成回路を制御する制御回路と、
前記第３及び第４のＭＯＳトランジスタの閾値電圧が０Ｖよりも低くなることを検出して第１検出信号を生成する第１検出器と、
前記入力信号に応答して前記第３及び第４のＭＯＳトランジスタがスイッチングされることを検出して第２検出信号を生成する第２検出器と、
前記第１検出信号及び前記第２検出信号に応じて、前記ボディバイアスの電圧値を設定する設定回路と、
を有する付記３に記載のレベルシフト回路。
（付記５）
前記制御部は、前記第１電圧の変動に応じて、前記ボディバイアスの電圧値を可変させることを特徴とする付記１〜４のいずれか１つに記載のレベルシフト回路。
（付記６）
前記第１検出器は、前記第３及び第４のＭＯＳトランジスタと同一の電気的特性を有し、ゲートがソースに接続された前記第２導電型の第６のＭＯＳトランジスタを含み、前記第６のＭＯＳトランジスタのバックゲートへの前記ボディバイアスの印加によって、前記第６のＭＯＳトランジスタがオンするときに前記第１検出信号を生成し、
前記第２検出器は、前記第３及び第４のＭＯＳトランジスタと同一の電気的特性を有し、バックゲートに前記ボディバイアスが印加される前記第２導電型の第７のＭＯＳトランジスタを含み、前記第７のＭＯＳトランジスタが前記第１電圧に応答してオンするときに前記第２検出信号を生成することを特徴とする付記４に記載のレベルシフト回路。
（付記７）
前記制御回路は、
前記検出信号に応答して一定周波数のクロック信号を生成する発振回路と、
前記クロック信号をカウントするカウンタと、
前記カウンタのカウント値に基づいて、前記ボディバイアスの電圧値が徐々に高くなるように前記電圧生成回路を制御する制御信号を生成する回路と、を有し、
前記設定回路は、
前記第１検出信号及び前記第２検出信号に基づくタイミングで前記カウンタのカウント値を記憶する記憶回路と、
前記記憶回路に記憶されたカウント値に基づいて、前記ボディバイアスの電圧値を設定する設定信号を生成する回路と、を有することを特徴とする付記４又は６に記載のレベルシフト回路。
（付記８）
前記制御部は、前記第１電圧の電圧値と、前記第２電圧の電圧値を前記第１電圧の電圧値で除算した値とに応じて、前記ボディバイアスを制御することを特徴とする付記１又は２に記載のレベルシフト回路。
（付記９）
前記制御部は、
前記第２電圧の電圧値を前記第１電圧の電圧値で除算する除算器と、
前記第１電圧の電圧値及び前記除算器の演算値と、所定のボディバイアスの電圧値とが予め対応付けられた変換テーブルを有し、前記変換テーブルに従って前記ボディバイアスの電圧値を設定するための設定信号に生成する回路と、
前記設定信号に応じた電圧値のボディバイアスを生成する電圧生成回路と、
を有することを特徴とする付記８に記載のレベルシフト回路。
（付記１０）
前記制御部は、前記所定のボディバイアスの電圧値が前記第１電圧の電圧値よりも高い場合に、前記第１電圧が適正値でないことを示すアラーム信号を出力することを特徴とする付記９に記載のレベルシフト回路。
（付記１１）
前記第１及び第２のＭＯＳトランジスタは、一方のＭＯＳトランジスタのゲートが他方のＭＯＳトランジスタのドレインに接続されるとともに、前記ドレインが前記第３及び第４のＭＯＳトランジスタのドレインにそれぞれ接続され、
前記制御部は、前記第１電圧の電圧値をＶＬ、前記第２電圧の電圧値をＶＨ、前記第１及び第２のＭＯＳトランジスタの移動度をμ１、前記第１及び第２のＭＯＳトランジスタのチャネル長をＬ１、前記第１及び第２のＭＯＳトランジスタのチャネル幅をＷ１、前記第３及び第４のＭＯＳトランジスタの移動度をμ２、前記第３及び第４のＭＯＳトランジスタのチャネル長をＬ２、前記第３及び第４のＭＯＳトランジスタのチャネル幅をＷ２、ＭＯＳトランジスタの単位面積当りのゲート容量をＣｏｘとしたときに、下記式１により算出される前記第３及び第４のＭＯＳトランジスタの閾値電圧Ｖｔｈに応じて、前記ボディバイアスを生成することを特徴とする付記８又は９に記載のレベルシフト回路。

式１：

（付記１２）
前記第３のＭＯＳトランジスタのボディバイアスを、前記第３のＭＯＳトランジスタがオンするときには当該第３のＭＯＳトランジスタの閾値電圧が低くなるように、且つ前記第３のＭＯＳトランジスタがオフするときには当該第３のＭＯＳトランジスタの閾値電圧が高くなるように制御する第１スイッチと、
前記第４のＭＯＳトランジスタのボディバイアスを、前記第４のＭＯＳトランジスタがオンするときには当該第４のＭＯＳトランジスタの閾値電圧が低くなるように、且つ前記第４のＭＯＳトランジスタがオフときには当該第４のＭＯＳトランジスタの閾値電圧が高くなるように制御する第２スイッチと、
を有することを特徴とする付記１〜１１のいずれか１つに記載のレベルシフト回路。
（付記１３）
入力信号を受けるトランジスタを含み、前記入力信号の振幅を変換する変換回路と、
前記トランジスタのレプリカトランジスタを含み、前記レプリカトランジスタが前記入力信号の電圧レベルに応答して導通となるか非導通となるかを検出する検出回路と、
前記レプリカトランジスタが前記電圧レベルに対して非道通となる検出結果に応答して、前記レプリカトランジスタが前記電圧レベルに対して導通となるボディバイアスを前記トランジスタに印加する電圧出力回路と
を有することを特徴とするレベルシフト回路。
（付記１４）
前記変換回路は、前記トランジスタがゲートに印加される前記電圧レベルに応答してソース・ドレイン間に前記電圧レベルより高い電源電圧が印加されることで、前記入力信号の前記振幅を変換することを特徴とする付記１３に記載のレベルシフト回路。
（付記１５）
第１電圧により動作する第１回路と、前記第１電圧よりも高い第２電圧により動作する第２回路と、前記第１電圧を信号レベルとする入力信号を前記第２電圧を信号レベルとする信号に変換するレベルシフト回路とを有する半導体装置であって、
前記レベルシフト回路は、
前記入力信号に応じて相補的にスイッチング制御され、前記第２電圧が第１導電型の第１及び第２のＭＯＳトランジスタをそれぞれ介してドレインに供給される、前記第１導電型と異なる第２導電型の第３及び第４のＭＯＳトランジスタを含むレベル変換部と、
前記第１電圧の低下を検出したときに、前記第３及び第４のＭＯＳトランジスタの閾値電圧がそれぞれ低くなるように前記第３及び第４のＭＯＳトランジスタのボディバイアスを制御する制御部と、
を有することを特徴とする半導体装置。

１〜５レベルシフト回路
１０，１０ａレベル変換部
２０検出部
３０，５０，８０制御部
５１電圧生成回路
５２上限検出器
５５下限検出器
５８検出デコーダ
６０選択回路
８５除算器
８６デコーダ
８６ａ変換テーブル
１１０半導体集積回路装置（半導体装置）
１１１ロジック回路（第１回路）
１１２アナログ回路（第２回路）
１１３レベルシフト回路
ＴＰ１，ＴＰ２ＰチャネルＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）
ＴＮ１，ＴＮ２ＮチャネルＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）
ＴＮ３ＮチャネルＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）

Claims

第１電圧を信号レベルとする入力信号に応じて相補的にスイッチング制御され、前記第１電圧よりも高い第２電圧が第１導電型の第１及び第２のＭＯＳトランジスタをそれぞれ介してドレインに供給される、前記第１導電型と異なる第２導電型の第３及び第４のＭＯＳトランジスタを含み、前記入力信号を前記第２電圧を信号レベルとする信号に変換するレベル変換部と、
前記第１電圧の低下を検出したときに、前記第３及び第４のＭＯＳトランジスタの閾値電圧がそれぞれ低くなるように前記第３及び第４のＭＯＳトランジスタのボディバイアスを制御する制御部と、を有し、
前記制御部は、前記第１電圧の電圧値と、前記第２電圧の電圧値を前記第１電圧の電圧値で除算した値とに応じて、前記ボディバイアスを制御することを特徴とするレベルシフト回路。
前記第３及び第４のＭＯＳトランジスタのバックゲートがソースに接続された場合の該第３及び第４のＭＯＳトランジスタの閾値電圧と同一、又は前記閾値電圧よりも高い閾値電圧を有する、前記第２導電型の第５のＭＯＳトランジスタを含み、前記第５のＭＯＳトランジスタが前記第１電圧に応答してオフするときに検出信号を生成する検出部を有し、
前記制御部は、前記検出信号に応じて前記ボディバイアスを制御することを特徴とする請求項１に記載のレベルシフト回路。
前記第１導電型はＰ型、前記第２導電型はＮ型であり、
前記制御部は、前記検出信号に応じて、前記第３及び第４のＭＯＳトランジスタの閾値電圧が０Ｖよりも高くなるように、且つ前記第３及び第４のＭＯＳトランジスタの閾値電圧が、前記入力信号に応答してスイッチング可能な閾値電圧となるように前記ボディバイアスを制御することを特徴とする請求項２に記載のレベルシフト回路。
前記制御部は、
前記検出信号に応じて、前記ボディバイアスを生成する電圧生成回路と、
前記検出信号に応じて、前記ボディバイアスの電圧値が徐々に可変されるように前記電圧生成回路を制御する制御回路と、
前記第３及び第４のＭＯＳトランジスタの閾値電圧が０Ｖよりも低くなることを検出して第１検出信号を生成する第１検出器と、
前記入力信号に応答して前記第３及び第４のＭＯＳトランジスタがスイッチングされることを検出して第２検出信号を生成する第２検出器と、
前記第１検出信号及び前記第２検出信号に応じて、前記ボディバイアスの電圧値を設定する設定回路と、
を有する請求項１乃至請求項３の何れか１項に記載のレベルシフト回路。
前記制御部は、
前記第２電圧の電圧値を前記第１電圧の電圧値で除算する除算器と、
前記第１電圧の電圧値及び前記除算器の演算値と、所定のボディバイアスの電圧値とが予め対応付けられた変換テーブルを有し、前記変換テーブルに従って前記ボディバイアスの電圧値を設定するための設定信号を生成する回路と、
前記設定信号に応じた電圧値のボディバイアスを生成する電圧生成回路と、
を有することを特徴とする請求項１乃至請求項４の何れか１項に記載のレベルシフト回路。
前記第１及び第２のＭＯＳトランジスタは、一方のＭＯＳトランジスタのゲートが他方のＭＯＳトランジスタのドレインに接続されるとともに、前記ドレインが前記第３及び第４のＭＯＳトランジスタのドレインにそれぞれ接続され、
前記制御部は、前記第１電圧の電圧値をＶＬ、前記第２電圧の電圧値をＶＨ、前記第１及び第２のＭＯＳトランジスタの移動度をμ１、前記第１及び第２のＭＯＳトランジスタのチャネル長をＬ１、前記第１及び第２のＭＯＳトランジスタのチャネル幅をＷ１、前記第３及び第４のＭＯＳトランジスタの移動度をμ２、前記第３及び第４のＭＯＳトランジスタのチャネル長をＬ２、前記第３及び第４のＭＯＳトランジスタのチャネル幅をＷ２、ＭＯＳトランジスタの単位面積当りのゲート容量をＣｏｘとしたときに、下記式１により算出される前記第３及び第４のＭＯＳトランジスタの閾値電圧Ｖｔｈに応じて、前記ボディバイアスを生成することを特徴とする請求項１乃至請求項５の何れか１項に記載のレベルシフト回路。
式１：
レベルシフト回路は、
入力信号を受けるトランジスタを含み、前記入力信号の振幅を変換する変換回路と、
前記トランジスタのレプリカトランジスタを含み、前記レプリカトランジスタが前記入力信号の電圧レベルに応答して導通となるか非導通となるかを検出する検出回路と、
前記レプリカトランジスタが前記電圧レベルに対して非道通となる検出結果に応答して、前記レプリカトランジスタが前記電圧レベルに対して導通となるボディバイアスを前記トランジスタに印加する電圧出力回路と、を有し、
前記レベルシフト回路は、第１電圧の電圧値と、前記第１電圧よりも高い第２電圧の電圧値を前記第１電圧の電圧値で除算した値とに応じて、前記ボディバイアスを制御することを特徴とするレベルシフト回路。
前記変換回路は、前記トランジスタのゲートに印加される前記電圧レベルに応答してソース・ドレイン間に前記電圧レベルより高い電源電圧が印加されることで、前記入力信号の前記振幅を変換することを特徴とする請求項７に記載のレベルシフト回路。
第１電圧により動作する第１回路と、前記第１電圧よりも高い第２電圧により動作する第２回路と、前記第１電圧を信号レベルとする入力信号を前記第２電圧を信号レベルとする信号に変換するレベルシフト回路とを有する半導体装置であって、
前記レベルシフト回路は、
前記入力信号に応じて相補的にスイッチング制御され、前記第２電圧が第１導電型の第１及び第２のＭＯＳトランジスタをそれぞれ介してドレインに供給される、前記第１導電型と異なる第２導電型の第３及び第４のＭＯＳトランジスタを含むレベル変換部と、
前記第１電圧の低下を検出したときに、前記第３及び第４のＭＯＳトランジスタの閾値電圧がそれぞれ低くなるように前記第３及び第４のＭＯＳトランジスタのボディバイアスを制御する制御部と、を有し、
前記制御部は、前記第１電圧の電圧値と、前記第２電圧の電圧値を前記第１電圧の電圧値で除算した値とに応じて、前記ボディバイアスを制御することを特徴とする半導体装置。