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JP5599145B2 - マルチビットフラッシュメモリ装置及びそれのプログラム及び読み出し方法 - Google Patents

マルチビットフラッシュメモリ装置及びそれのプログラム及び読み出し方法 Download PDF

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Description

本発明は、半導体メモリ装置に係り、さらに具体的には、一つのメモリセルにマルチビットデータを格納できるマルチビットフラッシュメモリ装置及びそれのプログラム及び読み出し方法に関する。
半導体メモリ装置は、揮発性半導体メモリ装置（ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに大別される。
揮発性半導体メモリ装置は、読み出し及び書き込み速度が早いが、外部電源の供給が中断されると、格納された内容が消滅する短所を有する。一方、不揮発性半導体メモリ装置は、外部電源の供給が中断されてもその内容が保存される。従って、不揮発性半導体メモリ装置は、電源の供給有無にかかわらず保存すべき内容を記憶させるために使用される。不揮発性半導体メモリ装置としては、ＭＲＯＭ（ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＰＲＯＭ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ） 、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）などがある。
通常、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステムそのもので自由に消去及び書き込みができないため、一般のユーザが記憶内容を更新するのが容易でない。反面、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので、継続的な更新を要するシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特に、フラッシュ（ｆｌａｓｈ）ＥＥＰＲＯＭは既存のＥＥＰＲＯＭに比べて集積度が高いので、大容量補助記憶装置への応用に非常に有利である。フラッシュＥＥＰＲＯＭの中でもＮＡＮＤ型フラッシュＥＥＰＲＯＭ（以下、「ＮＡＮＤ型フラッシュメモリ」と称する）は、他のフラッシュＥＥＰＲＯＭに比べて集積度が非常に高いという長所を有する。
フラッシュメモリ装置は、それぞれのメモリセルに格納されるビット数によって、それぞれのメモリセルに格納可能なデータ状態が決定される。一つのメモリセルに１ビットデータを格納するメモリセルを単一ビットセル（ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）または単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）という。そして、一つのメモリセルにマルチビットデータ（例えば、２ビット以上）を格納するメモリセルをマルチビットセル（ｍｕｌｔｉ−ｂｉｔ ｃｅｌｌ）、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）、またはマルチステートセル（ｍｕｌｔｉ−ｓｔａｔｅ ｃｅｌｌ）という。近年、メモリ装置に対する高集積の要求が高まって、一つのメモリセルにマルチビットデータを格納するマルチレベルフラッシュメモリに対する研究が活発に行われている。
本発明の目的は、マルチレベルセル（ＭＬＣ）にマルチビットデータ（例えば、２ビット以上）を正確にプログラムすることができるプログラム方法を提供することにある。
本発明の他の目的は、プログラムが行われた状態によってマルチレベルセル（ＭＬＣ）にプログラムされたデータを正確に読み出すことができる読み出し方法を提供することにある。
上記目的を達成すべく、本発明によるフラッシュメモリ装置のプログラム方法は、セル当たり複数のビットをプログラムし、前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定することを特徴とする。
本実施の形態において、前記プログラム条件は、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）の各プログラムループに適用されるプログラム電圧（Ｖｐｇｍ）のレベル、プログラム電圧（Ｖｐｇｍ）の印加回数、電圧増加分（△Ｖ）、プログラム電圧印加時間のうち少なくとも一つを含むことを特徴とする。
本実施の形態において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ番目ビットに所定のデータを一律的にプログラムした後、前記ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、を含むことを特徴とする。
本実施の形態において、前記プログラムされたｉ＋１番目ビットには、ｉ＋１番目ビットの正常読み出し電圧が適用されることを特徴とする。
本実施の形態において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、を含むことを特徴とする。
本実施の形態において、前記ｉ番目ビットのプログラムが省略されなかった場合、前記ｉ＋１番目ビットはｉ＋１番目ページプログラムアルゴリズムを介してプログラムされ、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットはｉ番目ページプログラムアルゴリズムを介してプログラムされることを特徴とする。
本実施の形態において、前記プログラムされたｉ＋１番目ビットは、ｉ＋１番目ビットに対する正常読み出し電圧を利用して読み出されることを特徴とする。
本実施の形態において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、を含むことを特徴とする。
本実施の形態において、セル当たり複数のビットをプログラムし、前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ番目ビットは前記ｉ＋１番目ビットと等しい値にプログラムされることを特徴とする。
本実施の形態において、セル当たり複数のビットをプログラムし、前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、
前記ｉ番目ビットのプログラムが省略された場合、前記プログラムされたｉ＋１番目ビットはｉ番目ビットに対する正常読み出し電圧を利用して読み出されることを特徴とする。
本実施の形態において、セル当たり複数のビットをプログラムし、前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、前記セルのｉ番目ビットのプログラム省略有無と関係なく、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して、前記セルのｉ＋１番目ビットをプログラムするステップを含み、前記セルでは、ｉ＋１番目ページプログラムアルゴリズムが行われ、前記ｉ番目ビットのプログラムが省略されなかった場合、前記プログラムされたｉ＋１番目ビットはｉ＋１番目ビットに対する正常読み出し電圧を利用して読み出され、前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットのプログラム状態に対応するように定義された読み出し電圧を利用して読み出されることを特徴とする。
上記目的を達成すべく、本発明によるフラッシュメモリ装置の読み出し方法は、セル当たり複数のビットがプログラムされ、前記複数のビットのうち読み出すために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットの読み出し電圧を設定することを特徴とする。
本実施の形態において、前記セルのｉ＋１番目（ｉは正の整数）ビットを読み出す時、前記読み出し電圧を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、前記ｉ番目ビットのプログラムが省略された場合、ｉ番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、を含むことを特徴とする。
本実施の形態において、前記セルのｉ＋１番目（ｉは正の整数）ビットを読み出す時、前記読み出し電圧を設定する方法は、フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、前記ｉ番目ビットのプログラムが省略された場合、ｉ＋１番目ビットのプログラム状態に対応するように定義された読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、を含むことを特徴とする。
上記目的を達成すべく、本発明によるフラッシュメモリ装置は、セル当たり複数のビットがプログラムされるメモリセルのアレイと、前記セルにプログラムされるビットの直前のビットのプログラム省略有無によって、前記プログラムされるビットに対するプログラム条件を設定する制御回路と、を含むことを特徴とする。
本実施の形態において、前記プログラム条件は、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）の各プログラムループに適用されるプログラム電圧（Ｖｐｇｍ）のレベル、プログラム電圧（Ｖｐｇｍ）の印加回数、電圧増加分（△Ｖ）、プログラム電圧印加時間のうち少なくとも一つを含むことを特徴とする。
本実施の形態において、前記制御回路は、前記セルから読み出すビットの直前のビットのプログラム省略有無によって、前記読み出すビットの読み出し電圧を設定することを特徴とする。
本発明によれば、マルチレベルセル（ＭＬＣ）にプログラムされるマルチビットデータのうち少なくとも一つのビットに対するプログラム動作が省略されても、これに影響を受けず、次のビットに対するプログラムを正確に行うことができる。
尚、マルチレベルセル（ＭＬＣ）にプログラムされるマルチビットデータそれぞれに対するプログラム有無を考慮して読み出し動作が制御されるので、マルチレベルセル（ＭＬＣ）にプログラムされるマルチビットデータのうち少なくとも一つのビットに対するプログラム動作が省略されても、これに影響を受けず、次のビットに対する読み出し動作を正確に行うことができる。
以下、本発明の実施の形態を、添付図面に基づき詳細に説明する。
本発明の新たなプログラム方法及び読み出し方法によれば、それぞれのメモリセルに格納される複数のビットそれぞれに対するプログラム有無を考慮してプログラム及び読み出し動作を制御する。従って、選択されたメモリセルにプログラムされる複数のビットのうち少なくとも一つのビットに対するプログラム動作が省略されても、これに影響を受けず、次のビットに対するプログラム動作及び読み出し動作を正確に行なうことができるようになる。
下記で説明される本発明によるフラッシュメモリ装置の回路構成と、それによって行われるプログラム動作及び読み出し動作は例に取り上げて説明したに過ぎず、本発明の技術的思想を逸脱しない範囲で、様々に変化及び変更が可能であるのは自明である。
図１は、本発明によるフラッシュメモリ装置１００の概略的な構成を示す図である。そして、図２及び図３は、図１に図示されたセルアレイ１１０の構成例を示す図である。
図１乃至図３を参照すると、本発明のフラッシュメモリ装置１００は、Ｎビットデータ情報（Ｎは１またはそれより大きい整数）を格納するメモリセルアレイ１１０を含む。セル当たりＮビットデータ情報を格納するメモリセルをマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）と称する。メモリセルアレイ１１０は、一般データを格納するためのメイン領域と、メイン領域及び一般データに関する付加情報（例えば、フラッグ情報、エラー訂正コード、デバイスコード、メーカーコード、ページ情報など）を格納するためのスペア領域とに区分できる。メイン領域にはＮビットデータを格納でき、スペア領域には１ビットデータまたはＮビットデータを格納できる。
セルアレイ１１０は、複数の行（またはワードライン）と複数の列（またはビットライン）が配列されたメモリセルを含む。セルアレイ１１０に含まれる複数のメモリセルは複数のメモリブロック（Ｍｅｍｏｒｙ Ｂｌｏｃｋｓ；ＭＢｓ）を構成する。それぞれのメモリブロックＭＢに含まれるメモリセルは、図２に示すように、ＮＡＮＤストリング構造を有することができ、図３に示すように、ＮＯＲ構造を有することができる。下記で詳しく説明されるが、本発明のフラッシュメモリ装置１００の動作特性は、図２及び図３に示すＮＡＮＤ型メモリセル及びＮＯＲ型メモリセルの両方に適用できる。更に、本発明のフラッシュメモリ装置１００の動作特性は、電荷保存層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷保存層が絶縁膜で構成された電荷トラップ型フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、「ＣＴＦ」と称する）の両方に適用可能である。
本発明では、本発明が適用される一例としてＮＡＮＤストリング構造を有するマルチレベルセル（ＭＬＣ）フラッシュメモリが例示的に説明される。しかし、下記で説明されるフラッシュメモリは、特定の形態に限定されず、下記で説明される本発明のフラッシュメモリのプログラムまたは読み出し特性も、図２に図示されたフラッシュメモリセルに限定されないことは、当分野の通常の知識を有する者にとっては自明である。
図２を参照すると、一つのメモリブロックＭＢには、複数の列またはビットラインＢＬ０〜ＢＬｎ−１にそれぞれ対応する複数のストリング１１１が含まれる。各ストリング１１１には、ストリング選択トランジスタＳＳＴ、複数のメモリセルＭ０〜Ｍｍ−１及び接地選択トランジスタＧＳＴが含まれる。各ストリング１１１において、ストリング選択トランジスタＳＳＴのドレインは対応するビットラインに連結され、接地選択トランジスタＧＳＴのソースは共通ソースラインＣＳＬに連結される。そして、ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインの間には、複数のメモリセルＭ０〜Ｍｍ−１が直列連結される。同一の行に配列されたメモリセルの制御ゲートは、対応するワードラインＷＬ０〜ＷＬｍ−１と共通に連結される。ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬを介して印加される電圧によって制御され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬを介して印加される電圧によって制御される。そして、メモリセルＭ０〜Ｍｍ−１は対応するワードラインＷＬ０〜ＷＬｍ−１を介して印加される電圧によって制御される。それぞれのワードラインＷＬ０〜ＷＬｍ−１に接続されたメモリセルは、一ページまたは複数のページ分量に該当するデータを格納する。
ＮＡＮＤ型フラッシュメモリのプログラムまたは読み出し動作はページ単位で行われ、プログラムされたデータの消去動作は、複数のページからなるブロック単位で行われる。それぞれのページに対するプログラム動作または消去動作に関する情報は、スペア領域（またはメイン領域の一部領域）に割り当てられたフラッグセルに格納される。これをフラッグ情報（ＦＬ）と称する。セル当たりＮビットのデータが格納されるマルチレベルセルの場合、それぞれのビットに対するプログラム動作を最大Ｎ回までそれぞれ独立的に行なうことができる。マルチレベルセルの各ビットに対するプログラム動作は、同一のワードラインＷＬ０〜ＷＬｍ−１に接続されたセルでページ単位で行われる。それぞれのビットに対応するページプログラム情報（以下、フラッグ情報（ＦＬ）と称する）は、対応するフラッグセルにそれぞれ独立的に格納される。このフラッグセルは、図２に示すＮＡＮＤストリングの構造と同じ構造を有するマルチレベルセル（ＭＬＣ）及び／または単一レベルセル（ＳＬＣ）で構成することができる。そして、フラッグセルは、セルアレイ１１０のスペア領域内に形成することもでき、セルアレイ１１０のメイン領域内に形成することもできる。フラッグセルの形態及び個数は、セルアレイ１１０の構造によって様々に変形され得る。
再び図１を参照すると、制御回路１５０はフラッシュメモリ装置１００のプログラム、消去及び読み出し動作に関する諸般動作を制御する。プログラムされるデータは制御回路１５０の制御によってバッファ（図示せず）を介して書き込み読み出し回路１３０にローディングされる。プログラムが実行される区間の間、制御回路１５０はデコーダ回路１２０、電圧発生回路１６０及び書き込み読み出し回路１３０を制御して、選択されたワードラインにプログラム電圧Ｖｐｇｍが、非選択されたワードラインにパス電圧Ｖｐａｓｓが、そしてメモリセルが形成されたバルクに０Ｖの電圧が印加されるようにする。プログラム電圧Ｖｐｇｍは増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によって発生する。
プログラム電圧Ｖｐｇｍのレベルは、プログラムループが繰り返されるにつれ、所定の電圧増加分△Ｖだけ段階的に増加する。それぞれのプログラムループで使用されるプログラム電圧Ｖｐｇｍの印加回数、電圧レベル及び電圧印加時間などは、外部（例えば、メモリコントローラ）または内部（例えば、制御回路１５０）の制御によって様々な形態に変更及び変形することができる。特に、本発明では、以前ビットに対するプログラム進行状態に基づいて、現在ビットに対するプログラム電圧とこのプログラム電圧に対応する読み出し電圧のレベルを調節する。各ビットに対するプログラム進行状態は、フラッグ情報（ＦＬ）を利用して確認することができる。フラッグ情報は、選択されたメモリセルで何番目ビットに対するプログラムが行われたのか、または何番目ビットのプログラム動作が省略（ｓｋｉｐ）されたのかに対する情報を提供するために使用される。
図１において、電圧発生回路１６０は、動作モードによって、それぞれのワードラインに供給されるワードライン電圧（例えば、プログラム電圧Ｖｐｇｍ、読み出し電圧Ｖｒｅａｄ、パス電圧Ｖｐａｓｓなど）と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧を発生させる。電圧発生回路１６０の電圧発生動作は制御回路１５０の制御によって行われる。デコーダ回路１２０は、制御回路１５０の制御に応じてメモリセルアレイ１１０のメモリブロック（またはセクタ）のうち一つを選択し、選択されたメモリブロックのワードラインのうち一つを選択する。デコーダ回路１２０は、制御回路１５０の制御に応じて電圧発生回路１６０から発生したワードライン電圧を選択されたワードライン及び非選択されたワードラインにそれぞれ提供する。
書き込み読み出し回路１３０は制御回路１５０によって制御され、動作モードによって感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）としてまたは書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作する。例えば、検証／正常読み出し動作の場合、書き込み読み出し回路１３０はメモリセルアレイ１１０からデータを読み出すための感知増幅器として動作する。正常な読み出し動作時に、書き込み読み出し回路１３０から読み出されたデータはバッファを介して外部（例えば、メモリコントローラまたはホスト）に出力される一方、検証読み出し動作時に読み出されたデータはパス／フェイル検証回路（図示せず）に提供される。
プログラム動作の場合、書き込み読み出し回路１３０は、メモリセルアレイ１１０に格納されるデータによってビットラインを駆動する書き込みドライバとして動作する。書き込み読み出し回路１３０は、プログラム動作時にメモリセルアレイ１１０に書き込まれるデータをバッファから受信し、入力されたデータによってビットラインを駆動する。そのために、書き込み読み出し回路１３０は列（またはビットライン）または列対（またはビットライン対）にそれぞれ対応する複数のページバッファ（図示せず）で構成することができる。書き込み読み出し回路１３０によって行われるプログラム動作及び読み出し動作は、制御回路１５０の制御に応じてマルチレベルセル（ＭＬＣ）を構成するそれぞれのビットに対してそれぞれ独立的に行われる。この場合、プログラム／読み出し動作に使用されるプログラム／読み出し電圧は、現在プログラムされる／読み出されるビットの直前のビットに対するプログラム遂行有無によって変わる。
図４は、図２に図示されたフラッシュメモリセルのプログラム状態分布を示す図であり、図４には、３ビットマルチレベルセルのプログラム状態分布が例示的に図示されている。ところが、これは本発明が適用される一例に過ぎず、図４に図示されたプログラム状態の分布は様々な形態に変更可能である。
図４を参照すると、一つのメモリセルにはＮビット（例えば、３ビット）が格納可能であり、それぞれのビットは独立的に行われるページプログラム動作によりそれぞれ独立的にプログラムすることができる。ここで、それぞれのビットに対応するページプログラム動作にはそれぞれ独立的なページプログラムアルゴリズムを適用することができる。それぞれのページプログラムアルゴリズムは、ＩＳＰＰプログラムアルゴリズムでそれぞれのプログラムループに適用されるプログラムアルゴリズムを意味する。
例えば、第１ページプログラムアルゴリズムを介して１番目ビット（１ｓｔ ｂｉｔ、即ち、最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ））に対するプログラムが行われる。第１ページプログラムアルゴリズムでは、ページバッファにローディングされたデータ値によって、最下位ビットの値だけ「１」または「０」の値にプログラムされる。この時、上位２個のビットは消去された状態（即ち、「１１」）を維持する。その結果、第１ページプログラムアルゴリズムによってメモリセルは「１１１」のデータ状態と「１１０」のデータ状態のうち何れか一つを有するようになる。「１１１」状態を有するメモリセルは消去された状態のメモリセルであり、「１１０」状態を有するメモリセルのしきい値電圧は「１１１」状態のメモリセルのしきい値電圧より高くプログラムされたセルを意味する。
続いて、第２ページプログラムアルゴリズムを介して２番目ビット（２ｎｄ ｂｉｔ）に対するプログラムが行われる。第２ページプログラムアルゴリズムでは、ページバッファにローディングされたデータ値によって、選択されたメモリセルの２番目ビットの値だけ「１」または「０」の値にプログラムされる。この時、１番目ビット値と３番目ビット値は以前の状態をそのまま維持する。即ち、「１１１」状態を有するメモリセルは、プログラムアルゴリズムによって２番目ビットの値だけ「１」または「０」の値にプログラムされて、プログラム状態が「１１１」及び「１０１」のうち何れか一つを有するように遷移する。そして、「１１０」状態を有するメモリセルは、２番目ビットの値だけ「１」または「０」の値にプログラムされて、プログラム状態が「１００」及び「１１０」のうち何れか一つを有するように遷移する。
続いて、第３ページプログラムアルゴリズムを介して３番目ビット（３ｒｄ ｂｉｔ、即ち、最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ））に対するプログラムが行われる。３番目ビットに対するプログラムアルゴリズムでは、ページバッファにローディングされたデータ値によって、選択されたメモリセルの３番目ビットの値だけ「１」または「０」の値にプログラムされる。この時、１番目ビット値と２番目ビット値とは以前の状態をそのまま維持する。その結果、メモリセルは「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」及び「１１０」のうち何れか一つを有するようにプログラムされる。
プログラム動作時に割り当てられるページアドレスはワードライン方向に連続的に割り当てることもでき、非連続的に割り当てることもできる。内部的に割り当てられるページアドレスは、選択されたメモリセルの使用頻度などを考慮して内部的に決定される。このようなページアドレッシング方式は、単一レベルフラッシュメモリ装置はもちろんマルチレベルフラッシュメモリ装置にも適用される。セル当り複数のデータビットが格納されるマルチレベルセルの場合、それぞれのデータビットに対応されるページアドレスは、それぞれのデータビットに対してそれぞれ独立的に割り当てられる。
図５は、図２に図示されたフラッシュメモリセルの各ビットに対するページアドレス割り当て結果を例示的に示す図である。
図５を参照すると、プログラム動作時にそれぞれのフラッシュメモリセルには、最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）から最上位ビット（ＭＳＢ）に至るまでプログラムに使用されるページアドレスがそれぞれ順次に割り当てられる。この場合、隣接メモリセルにｉまたはｉより小さなビットがプログラムされていると、選択されたメモリセルにｉ＋１番目ビットをプログラムするためのページアドレスを指定することができる。しかし、このようなページアドレス割り当て条件によれば、図５に示すように、一部メモリセルで中間ビットに対してページアドレスの割り当てが省略（ｓｋｉｐ）される場合がある。アドレス割り当てが省略されたということは、該当のメモリセルで該当のビットに対するプログラム動作が省略されることを意味する。
図５を参照すると、メモリセルＭ０とＭ３には、それぞれ１番目ビットをプログラムするためのアドレスから３番目ビットをプログラムするためのアドレスまで合計３個のアドレスが全て割り当てられている。従って、メモリセルＭ０とＭ３では、１番目ビットから３番目ビットまで３個のビットに対するプログラムが順次に行なわれる。この場合、プログラム状態分布は、図４に図示された１番目乃至３番目ページプログラムアルゴリズムのプログラム状態遷移結果のようになる。そして、メモリセルＭ２には、３番目ビットをプログラムするためのアドレスは割り当てられず、１番目及び２番目ビットをプログラムするためのアドレスだけ割り当てられている。従って、メモリセルＭ２では、１番目ビットと２番目ビットに対するプログラムだけが順次に行われる。この場合、プログラム状態分布は、図４に図示された１番目及び２番目プログラムアルゴリズムのプログラム状態遷移結果のようになる。即ち、マルチレベルセルを構成する複数のビットのうち直前のビットに対するプログラムが省略されない場合（例えば、メモリセルＭ０、Ｍ３及びＭ２の場合）、プログラム状態分布は図４に図示されたプログラム状態遷移結果のようになる。
一方、メモリセルＭ１には２番目ビットをプログラムするためのアドレスが割り当てられず、１番目及び３番目ビットをプログラムするためのアドレスだけ割り当てられることもある。この場合、メモリセルＭ１では２番目ビットに対するプログラムが省略され、１番目ビットに対するプログラムが行なわれた後、３番目ビットに対するプログラムが行われる。それぞれのビットに対するプログラム動作は、直前のビットに対するプログラム状態と密接な関係を有している。もし、３番目ビットに対するプログラム動作を行なう時、２番目ビットのプログラムが省略されたことが考慮されないと、これは図４に図示されたプログラム状態分布を所望ではない他の形態に変化させる要因として作用するようになる。これは、３番目ビットに対するプログラム動作を行なう時、２番目ビットのプログラムが省略されたことが考慮されないと、幾つかの問題が発生することを意味する。
具体的に、もし、ｉ＋１番目（例えば、３番目）ビットに対するプログラム動作を行なう時、ｉ番目（例えば、２番目）ビットのプログラムが省略されたことが考慮されないと、ｉ＋１番目（例えば、３番目）ビットに対するプログラムが行なわれる間、そのメモリセルの一つ又はそれ以上の下位ＬＳＢビット値（例えば、１番目又は２番目ビット値）が“１”から“０”に、又は“０”から“１”に変化することができる。これは、しきい値電圧分布及び/又は対応されるプログラム状態を所望ではない状態に変更させることを意味する。従って、ｉ＋１番目（例えば、３番目）ビットに対するプログラム動作を行なう時、ｉ番目（例えば、２番目）ビットのプログラムが省略されたことが考慮されないと、ｉ＋１番目（例えば、３番目）ビットに対するプログラム動作の際、エラーが発生する。
このような問題を防止するために、本発明では、中間ビットに対するプログラム動作が省略されても、プログラム状態分布に変化が発生しないようにする（またはプログラム状態に変化が発生しても、これを読み出し動作に正確に反映することができる）新たな方式のプログラム方法及び／または読み出し方法を提供する。本発明の実施の形態によるプログラム方法と読み出し方法は次の通りである。
図６は、本発明の第１実施の形態によるプログラム方法を示すフローチャートである。図６には、マルチレベルセルでｉ番目ビットのプログラム有無を考慮してｉ＋１番目ビットをプログラムする方法が例示的に図示されている。そして、図７は、図６に図示されたプログラム方法によるプログラム状態変化を示す図である。図７には、３ビットマルチレベルセルで２番目ビットのプログラムが省略された場合、本発明の第１実施の形態による３番目ビットに対するプログラム状態変化が例示的に図示されている。しかし、下記で説明される本発明のプログラム及び読み出し特性は３ビットマルチレベルセルに限定されず、様々な形態のマルチレベルセルにも適用可能である。
図６を参照すると、本発明によるフラッシュメモリ装置のプログラム方法は、ｉ＋１番目ビットに対するプログラムを行う時、先ず選択されたメモリセルのｉ番目（例えば、２番目）ビットに対応するフラッグセルの状態をチェックする（ステップＳ１０００）。フラッグセルには、ｉ番目ビットがプログラムされたか可否かを示す（即ち、ｉ番目ページプログラムアルゴリズムの遂行有無を示す）フラッグ情報（ＦＬ）が格納されている。例えば、選択されたメモリセルのｉ番目ビットがプログラムされた場合、対応するフラッグセルにはフラッグ情報（ＦＬ）が所定の値（例えば、「１」または「０」）に設定されている。もし選択されたメモリセルのｉ番目ビットがプログラムされなかったら、対応するフラッグセルにはフラッグ情報（ＦＬ）が設定されていない。
ステップＳ１０００での判別結果、選択されたメモリセルのｉ番目ビットに対応するフラッグ情報（ＦＬ）が所定の値に設定されていると、ｉ＋１番目（例えば３番目）ページプログラムアルゴリズムが行われる（ステップＳ１１００）。ステップＳ１１００では、正常なｉ＋１番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件（例えば、プログラム電圧Ｖｐｇｍのレベル、プログラム電圧Ｖｐｇｍの印加回数、電圧増加分△Ｖ、プログラム電圧印加時間など）が適用される。この場合、中間ビットに対するプログラム動作は省略されていない。従って、プログラム状態は図４のように段階的に遷移する。
一方、Ｓ１０００での判別結果、選択されたメモリセルのｉ番目（例えば２番目ビット）に対応するフラッグ情報（ＦＬ）が所定の値に設定されていないと、選択されたメモリセルのｉ番目ビットを「１」の値にプログラムするｉ番目ページプログラムアルゴリズムが行われる（ステップＳ１２００）。即ち、ステップＳ１２００では、プログラムされるデータ値にかかわらず、選択されたメモリセルのｉ番目ビットに対して一律的に「１」のデータ値をプログラムする。ステップＳ１２００では、ｉ番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件が適用される。このＩＳＰＰプログラム条件は、外部（例えば、メモリコントローラ）または内部（例えば、制御回路１５０）の制御によって様々な形態に変更及び変形することができる。
ステップＳ１２００で行われたプログラム動作によって得られたｉ番目ビットのプログラム状態変化は、図７の１２０１及び１２０２の通りである。続いて、ステップＳ１１００に進んで、正常なｉ＋１番目（例えば、３番目）ページプログラムアルゴリズムを行う。ｉ＋１番目ページプログラムアルゴリズムでは、ページバッファにローディングされたプログラムデータ値によって選択されたメモリセルのｉ＋１番目ビット値が「０」または「１」の値にプログラムされる。ステップＳ１１００で行われたプログラムアルゴリズムによるｉ＋１番目ビットのプログラム状態変化は、図７の１１０１及び１１０２の通りである。図７の１１０１及び１１０２のプログラム状態は、図４に示しされたｉ＋１番目ビットのプログラム状態と一致する。
前述したように、本発明によるプログラム方法では、ｉ＋１番目ページプログラムアルゴリズムを行う前に、ｉ番目ビットに対するプログラム有無を先に確認する。そして、確認された結果によってｉ＋１番目ページプログラムアルゴリズムを正常に行うか、またはｉ番目ビットを「１」の値にプログラムした後ｉ＋１番目ページプログラムアルゴリズムを行うようになる。このようなプログラム方法によれば、中間ビットに対するプログラムが省略されても、プログラム状態遷移が段階的に進行することができるようになる。ｉ番目ビットのプログラムが省略されたことが考慮されなくて発生される急速なプログラム状態の変化は、隣接するメモリセル同士の間に発生するチャージカップリングの影響をさらに増加させる。
このような問題を防止するため、本発明によるプログラム方法では、中間ビットに対するプログラムが省略されても、中間ビットに人為的なデータ（即ち、１）を記入する。その結果、プログラム状態遷移を段階的に行うことができるようになる。このようなプログラム方法によれば、たとえ中間ビットに対するプログラムが省略されても、チャージカップリングの影響を減らすことができ、後で行われるビットに対して正確なプログラムを行うことができるようになる。図７に図示されたプログラム状態変化を参照すると、中間ビット（例えば、ｉ番目ビット）に対するプログラムが省略されても、ｉ＋１番目ビットのプログラム状態は図４に図示されたプログラム状態にそのまま対応することが判る。従って、本発明の第１実施の形態によるプログラム方法によってプログラムされたデータ値は、正常読み出し（ｎｏｒｍａｌ ｒｅａｄ）動作時に別途の電圧調整なしで読み出すことができるようになる。
図８は、本発明の第２実施の形態によるプログラム方法を示すフローチャートである。図８には、マルチレベルセルでｉ番目ビットのプログラム有無を考慮してｉ＋１番目ビットをプログラムする方法が例示的に図示されている。そして、図９は、図８に図示されたプログラム方法によるプログラム状態変化を示す図である。図９には、３ビットマルチレベルセルで２番目ビットのプログラムが省略された場合、本発明の第２実施の形態による３番目ビットに対するプログラム状態変化が例示的に図示されている。しかし、下記で説明される本発明のプログラム及び読み出し特性は３ビットマルチレベルセルに限定されず、様々な形態のマルチレベルセルにも適用可能である。
図８を参照すると、本発明によるフラッシュメモリ装置のプログラム方法では、ｉ＋１番目ビットに対するプログラムを行う時、先ず選択されたメモリセルのｉ番目（例えば、２番目）ビットに対応するフラッグセルの状態をチェックする（ステップＳ２０００）。ステップＳ２０００での判別結果、選択されたメモリセルのｉ番目ビットに対応するフラッグ情報（ＦＬ）が所定の値に設定されていると、ｉ＋１番目（例えば、３番目）ページプログラムアルゴリズムが行われる（ステップＳ２１００）。Ｓ２１００では、正常なｉ＋１番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件が適用される。この場合、中間ビットに対するプログラム動作は省略されていないので、プログラム状態は図４のような形態に遷移する。
一方、Ｓ２０００での判別結果、選択されたメモリセルのｉ番目（例えば、２番目）ビットに対応するフラッグ情報（ＦＬ）が所定の値に設定されていないと、プログラム条件がｉ＋１番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件に設定される（ステップＳ２２００）。続いて、ステップＳ２２００で設定されたプログラム条件を利用してｉ番目（例えば、２番目）ページプログラムアルゴリズムが行われる（ステップＳ２３００）。ステップＳ２３００で実質的にプログラムされるデータは選択されたメモリセルのｉ＋１番目ビットであって（図９の２３０１、２３０２参照）、ｉ番目以下のビット値は以前の状態をそのまま維持する（図９の２００１、２００２参照）。
当分野の通常の知識を有する者によく知られているように、ｉ＋１番目ページプログラムアルゴリズムのためのプログラム電圧Ｖｐｇｍのレベルは、ｉ番目ページプログラムアルゴリズムのためのプログラム電圧Ｖｐｇｍのレベルより高い。従って、本発明のステップＳ２３００で行われるｉ番目ページプログラムアルゴリズムのプログラム状態変化は正常なｉ番目ページプログラムアルゴリズムで得られるプログラム状態変化より大きいという特徴を有する。即ち、本発明によるプログラム方法によれば、高くなったＩＳＰＰプログラム条件によってｉ−１番目（例えば、１番目）プログラム状態値がｉ＋１番目（例えば、３番目）プログラム状態値に直接遷移するようになる。この時、得られたｉ＋１番目（例えば、３番目）プログラム状態値は、図４のプログラム状態にそのまま対応する。従って、本発明の第２実施の形態によるプログラム動作によってプログラムされたデータ値は、正常読み出し（ｎｏｒｍａｌ ｒｅａｄ）動作時に別途の電圧調整なしで読み出すことができる。
図１０は、本発明の第３実施の形態によるプログラム方法を示すフローチャートである。図１０には、マルチレベルセルでｉ番目ビットのプログラム有無を考慮してｉ＋１番目ビットをプログラムする方法が例示的に図示されている。そして、図１１は、図１０に図示されたプログラム方法によるプログラム状態変化を示す図である。図１１には、３ビットマルチレベルセルで２番目ビットのプログラムが省略された場合、本発明の第３実施の形態による３番目ビットに対するプログラム状態変化が例示的に図示されている。しかし、下記で説明される本発明のプログラム及び読み出し特性は、３ビットマルチレベルセルに限定されず、様々な形態のマルチレベルセルにも適用可能である。
図１０を参照すると、本発明によるフラッシュメモリ装置のプログラム方法では、ｉ＋１番目ビットに対するプログラムを行う時、先ず選択されたメモリセルのｉ番目（例えば、２番目）ビットに対応するフラッグセルの状態をチェックする（ステップＳ３０００）。ステップＳ３０００での判別結果、選択されたメモリセルのｉ番目ビットに対応するフラッグ情報（ＦＬ）が所定の値に設定されていると、ｉ＋１番目（例えば、３番目）ページプログラムアルゴリズムが行われる（ステップＳ３１００）。ステップＳ３１００では、正常なｉ＋１番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件が適用される。この場合、中間ビットに対するプログラム動作は省略されていないので、プログラム状態は図４のような形態に遷移する。
一方、Ｓ３０００での判別結果、選択されたメモリセルのｉ番目（例えば、２番目）ビットに対応するフラッグ情報（ＦＬ）が所定の値に設定されていないと、プログラム条件がｉ番目ページプログラムアルゴリズムのためのＩＳＰＰプログラム条件に設定される（ステップＳ３２００）。このＩＳＰＰプログラム条件は、外部（例えば、メモリコントローラ）または内部（例えば、制御回路１５０）の制御によって設定され、外部または内部の制御によって様々な形態に変更及び変形可能である。続いて、ステップＳ３２００で設定されたプログラム条件を利用してｉ番目（例えば、２番目）ページプログラムアルゴリズムが行われる（ステップＳ３３００）。ステップＳ３３００でプログラムに使用されるデータは、ｉ＋１番目ビットにプログラムされるためにページバッファにローディングされたデータである。このようなプログラム方法によれば、ｉ＋１番目ビットにプログラムされるためにローディングされたデータが選択されたメモリセルのｉ＋１番目ビットとｉ番目ビットの両方にプログラムされる（図１１の３２０１、３２０２参照）。その結果、ｉ＋１番目ビットとｉ番目ビットは、互いに等しい値を有するようになり、ｉ−１番目のビット値は以前のプログラム状態をそのまま維持するようになる（図１１の３００１、３００２参照）。
以上のような本発明のプログラム方法によれば、選択されたメモリセルのｉ＋１番目のビットは、ｉ番目ページプログラムアルゴリズムのためのＩＳＰＰ条件を利用してプログラムされる。この場合、プログラムしようとするｉ＋１番目ビットは所望の値にプログラムされるが、それのプログラム状態はｉ番目ページプログラムアルゴリズムのプログラム状態に対応するように遷移する。従って、本発明でプログラムされたｉ＋１番目ビットのデータ値は、正常読み出し（ｎｏｒｍａｌ ｒｅａｄ）動作時にｉ番目ビットを読み出す時使用する電圧を利用して読み出す。読み出し電圧の調整は外部（例えば、メモリコントローラ）または内部（例えば、制御回路１５０）の制御によって様々な形態に変更及び変形することができる。
図１２は、図１０に図示された方法によってプログラムされたｉ＋１番目ビットの値を読み出す方法を示すフローチャートである。図１２には、プログラムされたマルチレベルセルのｉ＋１番目ビットに対する正常読み出し（ｎｏｒｍａｌ−ｒｅａｌ）方法が図示されている。
図１２を参照すると、選択されたメモリセルでｉ＋１ビットの値を読み出すためには、先ず読み出そうとするビット（即ち、ｉ＋１番目）ビットと直前のビット（即ち、ｉ番目）ビットに対応するフラッグセルの状態（ＦＬｉ＋１、ＦＬｉ）をチェックする（ステップＳ４０００）。Ｓ４０００での判別の結果、ｉ＋１番目ビットとｉ番目ビットとに対応するフラッグセルの状態ＦＬｉ＋１、ＦＬｉが両方とも所定の値に設定されていると、読み出し電圧の変動なしでｉ＋１番目ビットに対する正常読み出し動作を行う（ステップＳ４１００）。
一方、ステップＳ４０００での判別の結果、ｉ＋１番目ビットに対応するフラッグセルの状態ＦＬｉ＋１だけ所定の値に設定されていると（即ち、直前ビットであるｉ番目ビットに対応するフラッグセルの状態ＦＬｉが設定されていないと、読み出し電圧をｉ番目ビットに対する正常読み出し電圧に再設定した後、これを利用してｉ＋１番目ビットに対する読み出し動作を行う（ステップＳ４２００）。このようなデータ読み出し動作によれば、正確なデータ読み出し動作が可能になる。
図１３は、本発明の第４実施の形態によるプログラム方法を示すフローチャートである。図１３には、ｉ＋１番目ビットに対するプログラム方法が例示的に図示されている。図１４は、図１３に図示されたプログラム方法によるメモリセルのプログラム状態変化を示す図である。図１４には、３ビットマルチレベルセルで２番目ビットのプログラムが省略された場合、本発明の第４実施の形態による３番目ビットに対するプログラム状態変化が例示的に図示されている。
図１３及び図１４を参照すると、本発明によるフラッシュメモリ装置のプログラム方法では、ｉ＋１番目ビット（例えば、３番目ビット）に対するプログラムを行う時、選択されたメモリセルの以前のビット（例えば、２番目ビット）に対するプログラム有無を考慮せず、直接ｉ＋１番目ビットに対するプログラムを行う（ステップＳ５０００）。この場合、追加的なプログラム電圧調整は行われず、現在行われるプログラムアルゴリズム（即ち、ｉ＋１番目ページプログラムアルゴリズム）で要するＩＳＰＰプログラム条件がそのまま使用される。この時のプログラム状態遷移は、図１４の５１０１〜５１０３の通りである。
ｉ＋１番目ページプログラムアルゴリズムが行われると、対応するフラッグセルにはフラッグ情報（ＦＬ）が設定される。このようなフラッグ情報（ＦＬ）の設定動作は、以前に行われたページプログラムアルゴリズムでも同じく行われる。例えば、選択されたメモリセルのｉ番目ビットがプログラムされた場合、対応するフラッグセルにはフラッグ情報（ＦＬ）が所定の値（例えば、「１」または「０」）に設定される。もし選択されたメモリセルのｉ番目ビットがプログラムされなかったら、対応するフラッグセルにはフラッグ情報（ＦＬ）が設定されない。
本発明によるプログラム方法によれば、２番目ビットに対するプログラムが省略された場合、３番目ビットに対するプログラム状態の分布は図４のプログラム状態の分布とは異なるようになる。しかし、プログラム状態の分布が変わったとしても、以前のビットに対するプログラム遂行有無によって読み出し電圧さえ調整すれば、ｉ＋１番目ビットにプログラムされた値を正確に読み出すことができる。従って、本発明ではこのような特性を利用してプログラムされたビットに対する読み出し動作をする時、以前のビットに対するプログラム遂行有無によって現在読み出そうとするビットの読み出し電圧を調節する。この読み出し電圧は外部（例えば、メモリコントローラ）または内部（例えば、制御回路１５０）の制御によって様々な形態に変更及び変形することができる。
図１５は、図１３に図示された方法によってプログラムされたｉ＋１番目ビットの値を読み出す方法を示すフローチャートである。図１５には、プログラムされたマルチレベルセルのｉ＋１番目ビットに対する正常読み出し（ｎｏｒｍａｌ−ｒｅａｄ）方法が図示されている。
図１５を参照すると、選択されたメモリセルでｉ＋１番目ビットの値を読み出すためには、先ず読み出そうとするビット（即ち、ｉ＋１番目ビット）と直前のビット（即ち、ｉ番目ビット）に対応するフラッグセルの状態ＦＬｉ＋１、ＦＬｉをチェックする（ステップＳ６０００）。ステップＳ６０００での判別の結果、ｉ＋１番目ビットとｉ番目ビットとに対応するフラッグセルの状態ＦＬｉ＋１、ＦＬｉが両方とも所定の値に設定されていると、ｉ＋１番目ビットに対する正常読み出し動作を行う（ステップＳ６１００）。この場合、読み出し電圧はｉ＋１番目ビットを読み出すために定義された正常な読み出し電圧をそのまま利用する。
一方、ステップＳ６０００での判別結果、ｉ＋１番目ビットに対応するフラッグセルの状態ＦＬｉ＋１だけ所定の値に設定されていると（即ち、直前のビットであるｉ番目ビットに対応するフラッグセルの状態ＦＬｉが設定されていないと）、図１４に図示されたプログラム状態に対応するように設定された読み出し電圧を利用してｉ＋１番目ビットに対する読み出し動作を行う（ステップＳ６２００）。この読み出し電圧のレベルは、図１４に図示されたプログラム状態によって定義される。図１３乃至図１５に図示されたプログラム方法及び読み出し方法によれば、プログラム動作時に中間ビットに対するプログラムが省略されたか否かにかかわらず一律的な制御方式によってプログラムを行うことができるため、プログラム動作を制御する構成が簡単になるという長所がある。尚、以前のビットに対するプログラム遂行有無によって現在読み出そうとするビットの読み出し電圧を調節するため、正確なデータ読み出し動作が可能になる。
図１６は、図１に図示された本発明のフラッシュメモリ装置１００を含むメモリシステム１０００の概略的な構成を示す図である。
図１６を参照すると、本発明によるメモリシステム１０００は、フラッシュメモリ装置１００とメモリコントローラ２００を含む。フラッシュメモリ装置１００の構成は、図１に図示されたものと実質的に同一である。従って、それに対する重複説明は以下では省略される。メモリコントローラ２００は、フラッシュメモリ装置１００を制御するように構成される。フラッシュメモリ装置１００は、前述されたプログラム方法のうち一つと、読み出し方法のうち何れか一つによってプログラム及び読み出し動作を行うように構成される。プログラム及び読み出しに使用されるプログラム電圧及び読み出し電圧は、メモリコントローラ２００またはフラッシュメモリ装置１００内部の制御回路１５０の制御によって選択される。プログラム及び読み出しに使用されるプログラム電圧及び読み出し電圧は、選択されたメモリセルで行われた各ビットのプログラム遂行有無を考慮してメモリコントローラ２００または内部の制御回路１５０によって決定される。選択されたメモリセルの各ビットのプログラム遂行有無は、フラッグセルに格納されているフラッグ情報（ＦＬ）を利用して判別される。
図１６に図示されたフラッシュメモリシステム１０００は、メモリカード及び／またはメモリカードシステムを構成することができる。このような場合、メモリコントローラ２００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ−ＡＴＡ、Ｐａｒａｌｌｅｌ−ＡＴＡ、ＳＣＳＩ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＥＳＤＩ、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような様々なインタフェースプロトコルのうち一つを介して外部（例えば、ホスト）と通信するように構成することができる。周知のように、フラッシュメモリ装置は電力が遮断されても格納されたデータを維持することができる不揮発性メモリ装置である。このような特性のため、フラッシュメモリ装置は、データ記憶装置としてだけでなく、電源供給にかかわらず保存しなければならないコードを記憶させるコード記憶装置としてより広く使用される。このような特性を有するフラッシュメモリ装置は、セルラーホン、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置に使用することができ、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションにも使用することができる。
図１７は、本発明によるフラッシュメモリ装置１００を含むコンピュータシステム２０００の概略的な構成を示す図である。
図１７を参照すると、本発明によるコンピュータシステム２０００は、バス４００に電気的に連結されたフラッシュメモリ装置１００、メモリコントローラ２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム３００、マイクロプロセッサ５００及びユーザインタフェース６００を含む。図１７に図示されたフラッシュメモリ装置１００は、図１に図示されたものと実質的に同一に構成される。フラッシュメモリ装置１００には、マイクロプロセッサ５００によって処理された／処理されるＮビットデータ（Ｎは１またはそれより大きい整数）がメモリコントローラ２００を介して格納される。
フラッシュメモリ装置１００は、前述されたプログラム方法のうち一つと、読み出し方法のうち何れか一つによってプログラム及び読み出し動作を行うように構成される。プログラム及び読み出しに使用されるプログラム電圧及び読み出し電圧は、メモリコントローラ２００またはフラッシュメモリ装置１００内部の制御回路１５０の制御によって選択される。プログラム及び読み出しに使用されるプログラム電圧及び読み出し電圧は、選択されたメモリセルで行われた各ビットのプログラム遂行有無を考慮してメモリコントローラ２００または内部の制御回路１５０によって決定される。選択されたメモリセルの各ビットのプログラム遂行有無はフラッグセルに格納されているフラッグ情報（ＦＬ）を利用して判別される。
本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ７００が追加的に提供される。図には図示されていないが、本発明によるコンピュータシステムには、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供され得ることは、当分野における通常の知識を有する者には自明である。メモリコントローラ２００とフラッシュメモリ装置１００とは、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。
本発明によるフラッシュメモリ装置そして／またはメモリコントローラは、様々な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ装置そして／またはメモリコントローラは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。
本発明の例示的な実施の形態において、メモリセルは電荷保存層を有する様々なセル構造のうち一つを利用して具現することができる。電荷保存層を有するセル構造は、電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース‐ドレインのないフラッシュ構造、ピンタイプフラッシュ構造などが適用できることは、当分野における通常の知識を有する者には自明である。
以上のように図面及び明細書に最良の実施の形態が開示された。ここで特定の用語が使用されたが、これはただ本発明を説明するための目的で使用されただけであって、意味の限定や特許請求の範囲に記載された本発明の範囲を限定するために使用されたものではない。従って、当技術分野における通常の知識を有する者であれば、これにより様々な変形及び均等な他の実施の形態が可能だということを理解するであろう。従って、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想によって定まるべきである。
本発明によるフラッシュメモリ装置の概略的な構成を示す図である。 図１に図示されたセルアレイの構成例を示す図である。 図１に図示されたセルアレイの構成例を示す図である。 図２に図示されたフラッシュメモリセルのプログラム状態分布を示す図である。 図２に図示されたフラッシュメモリセルの各ビットに対するページアドレス割り当て結果を例示的に示す図である。 本発明の第１実施の形態によるプログラム方法を示すフローチャートである。 図６に図示されたプログラム方法によるプログラム状態変化を示す図である。 本発明の第２実施の形態によるプログラム方法を示すフローチャートである。 図８に図示されたプログラム方法によるプログラム状態変化を示す図である。 本発明の第３実施の形態によるプログラム方法を示すフローチャートである。 図１０に図示されたプログラム方法によるプログラム状態変化を示す図である。 図１０に図示された方法によってプログラムされたｉ＋１番目ビットの値を読み出す方法を示すフローチャートである。 本発明の第４実施の形態によるプログラム方法を示すフローチャートである。 図１３に図示されたプログラム方法によるメモリセルのプログラム状態変化を示す図である。 図１３に図示された方法によってプログラムされたｉ＋１番目ビットの値を読み出す方法を示すフローチャートである。 図１に図示された本発明のフラッシュメモリ装置を含むメモリシステムの概略的な構成を示す図である。 本発明によるフラッシュメモリ装置を含むコンピュータシステムの概略的な構成を示す図である。
符号の説明
１００ フラッシュメモリ
１１０ セルアレイ
１２０ デコーダ回路
１３０ 書き込み読み出し回路
１５０ 制御回路
１６０ 電圧発生回路
２００ メモリコントローラ
１０００ メモリシステム
２０００ コンピュータシステム

Claims (18)

  1. セル当たり複数のビットをプログラムし、
    前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定することを特徴とするフラッシュメモリ装置のプログラム方法。
  2. 前記プログラム条件は、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）の各プログラムループに適用されるプログラム電圧（Ｖｐｇｍ）のレベル、プログラム電圧（Ｖｐｇｍ）の印加回数、電圧増加分（△Ｖ）、プログラム電圧印加時間のうち少なくとも一つを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
  3. 前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、
    前記ｉ番目ビットのプログラムが省略された場合、前記ｉ番目ビットに所定のデータを一律的にプログラムした後、前記ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
  4. 前記プログラムされたｉ＋１番目ビットには、ｉ＋１番目ビットの正常読み出し電圧が適用されることを特徴とする請求項３に記載のフラッシュメモリ装置のプログラム方法。
  5. 前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、
    前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
  6. 前記ｉ番目ビットのプログラムが省略されなかった場合、前記ｉ＋１番目ビットはｉ＋１番目ページプログラムアルゴリズムを介してプログラムされ、
    前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットはｉ番目ページプログラムアルゴリズムを介してプログラムされることを特徴とする請求項５に記載のフラッシュメモリ装置のプログラム方法。
  7. 前記プログラムされたｉ＋１番目ビットは、ｉ＋１番目ビットに対する正常読み出し電圧を利用して読み出されることを特徴とする請求項５に記載のフラッシュメモリ装置のプログラム方法。
  8. セル当たり複数のビットをプログラムし、
    前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、
    前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、
    前記ｉ番目ビットのプログラムが省略された場合、前記ｉ番目ビットは前記ｉ＋１番目ビットと等しい値にプログラムされることを特徴とするフラッシュメモリ装置のプログラム方法。
  9. セル当たり複数のビットをプログラムし、
    前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、
    前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して前記セルのｉ＋１番目ビットをプログラムするステップと、
    前記ｉ番目ビットのプログラムが省略された場合、前記プログラムされたｉ＋１番目ビットはｉ番目ビットに対する正常読み出し電圧を利用して読み出されることを特徴とするフラッシュメモリ装置のプログラム方法。
  10. セル当たり複数のビットをプログラムし、
    前記複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットのプログラム条件を設定する方法において、
    前記セルのｉ＋１番目（ｉは正の整数）ビットをプログラムする時、前記プログラム条件を設定する方法は、
    前記セルのｉ番目ビットのプログラム省略有無と関係なく、ｉ＋１番目ビットプログラムアルゴリズムのプログラム条件を適用して、前記セルのｉ＋１番目ビットをプログラムするステップを含み、前記セルでは、ｉ＋１番目ページプログラムアルゴリズムが行われ、
    前記ｉ番目ビットのプログラムが省略されなかった場合、前記プログラムされたｉ＋１番目ビットはｉ＋１番目ビットに対する正常読み出し電圧を利用して読み出され、
    前記ｉ番目ビットのプログラムが省略された場合、前記ｉ＋１番目ビットのプログラム状態に対応するように定義された読み出し電圧を利用して読み出されることを特徴とするフラッシュメモリ装置のプログラム方法。
  11. セル当たり複数のビットがプログラムされ、
    前記複数のビットのうち読み出すために選択されたビットの直前のビットのプログラム省略有無によって、前記選択されたビットの読み出し電圧を設定することを特徴とするフラッシュメモリ装置の読み出し方法。
  12. 前記セルのｉ＋１番目（ｉは正の整数）ビットを読み出す時、前記読み出し電圧を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、
    前記ｉ番目ビットのプログラムが省略された場合、ｉ番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、を含むことを特徴とする請求項１１に記載のフラッシュメモリ装置の読み出し方法。
  13. 前記セルのｉ＋１番目（ｉは正の整数）ビットを読み出す時、前記読み出し電圧を設定する方法は、
    フラッグ情報を確認して前記セルのｉ番目ビットのプログラム省略有無を判別するステップと、
    前記ｉ番目ビットのプログラムが省略されなかった場合、ｉ＋１番目ビットの正常読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、
    前記ｉ番目ビットのプログラムが省略された場合、ｉ＋１番目ビットのプログラム状態に対応するように定義された読み出し電圧を前記セルのｉ＋１番目ビットの読み出し電圧に設定するステップと、を含むことを特徴とする請求項１１に記載のフラッシュメモリ装置の読み出し方法。
  14. セル当たり複数のビットがプログラムされるメモリセルのアレイと、
    前記セルにプログラムされるビットの直前のビットのプログラム省略有無によって、前記プログラムされるビットに対するプログラム条件を設定する制御回路と、を含むことを特徴とするフラッシュメモリ装置。
  15. 前記プログラム条件は、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）の各プログラムループに適用されるプログラム電圧（Ｖｐｇｍ）のレベル、プログラム電圧（Ｖｐｇｍ）の印加回数、電圧増加分（△Ｖ）、プログラム電圧印加時間のうち少なくとも一つを含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
  16. 前記制御回路は、前記セルから読み出すビットの直前のビットのプログラム省略有無によって、前記読み出すビットの読み出し電圧を設定することを特徴とする請求項１４に記載のフラッシュメモリ装置。
  17. フラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するメモリコントローラと、を含み、
    前記フラッシュメモリ装置は、
    セル当たり複数のビットがプログラムされるメモリセルのアレイと、
    前記セルにプログラムされるビットの直前のビットのプログラム省略有無によって、前記プログラムされるビットに対するプログラム条件を設定する制御回路と、を含むことを特徴とするメモリシステム。
  18. ホストと、
    フラッシュメモリ装置と、
    前記ホストの要請によって前記フラッシュメモリ装置を制御するメモリコントローラと、を含み、
    前記フラッシュメモリ装置は、
    セル当たり複数のビットがプログラムされるメモリセルのアレイと、
    前記セルにプログラムされるビットの直前のビットのプログラム省略有無によって、前記プログラムされるビットに対するプログラム条件を設定する制御回路と、を含むことを特徴とするコンピュータシステム。
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