KR100729359B1

KR100729359B1 - 낸드 플래시 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR100729359B1
Application number: KR1020050088848A
Authority: KR
Inventors: 김무성; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2005-09-23
Filing date: 2005-09-23
Publication date: 2007-06-15
Anticipated expiration: 2025-09-23
Also published as: KR20070034305A; US20070070701A1; JP2007087569A; US7697327B2; US20080253182A1; US7403422B2; JP5085079B2

Abstract

본 발명은 MLC 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 증가형 스텝 펄스 프로그램 (ISPP) 방법을 사용하여 프로그램 동작을 수행한다. 본 발명에 따른 낸드 플래시 메모리 장치는 멀티 비트 데이터를 저장하는 메모리 셀, 상기 메모리 셀에 제공할 프로그램 전압을 발생하는 프로그램 전압 발생회로, 그리고 상기 프로그램 전압의 시작 레벨을 제어하는 프로그램 전압 컨트롤러를 포함한다. 본 발명에 따른 낸드 플래시 메모리 장치는 LSB 프로그램 동작 시에 선택된 워드 라인에 LSB 시작 전압을 제공하고, MSB 프로그램 동작 시에 상기 선택된 워드 라인에 상기 LSB 시작 전압보다 높은 MSB 시작 전압을 제공한다. 본 발명에 의하면 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있다.

Description

낸드 플래시 메모리 장치 및 그것의 프로그램 방법 {NAND FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}

도 1은 낸드 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다.

도 2는 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 낸드 플래시 메모리 장치의 프로그램 방법을 보여주는 다이어그램이다.

도 3은 도 2에 도시된 전압 분배 회로를 예로서 보여주는 회로도이다.

도 4는 도 2에 도시된 클록 드라이버를 예시적으로 보여주는 회로도이다.

도 5는 도 2에 도시된 시작 전압 컨트롤러의 제 1 실시예를 보여주는 블록도이다.

도 6은 도 2에 도시된 시작 전압 컨트롤러의 제 2 실시예를 보여주는 블록도이다.

도 7은 도 2에 도시된 프로그램 전압(Vpgm)의 파형도이다.

*도면의 주요부분에 대한 부호의 설명*

100: 낸드 플래시 메모리 장치 110: 메모리 셀 어레이

120: 행 디코더 130: 프로그램 전압 발생회로

140: 프로그램 전압 컨트롤러 150: 페이지 버퍼

160: 패스 폐일 체크회로

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 MLC 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 일반적으로 낸드형과 노어형으로 나누어진다.

낸드 플래시 메모리 장치는 하나의 메모리 셀에 멀티 비트 데이터(multi_bit data)를 저장할 수 있다. 멀티 비트 데이터를 저장할 수 있는 메모리 셀은 보통 멀티 레벨 셀(Multi_Level Cell; MLC)이라고 한다. 멀티 레벨 셀은 멀티_상태(multi_state) 중에서 어느 하나의 상태를 가진다. 예를 들면, 2_비트 데이터를 저 장하는 메모리 셀은 문턱 전압에 따라 '11', '10', '00', '01'과 같은 4개의 멀티_상태(multi_state)를 갖는다. 메모리 셀이 '10' 상태에 있는 경우에, '0'은 하위 비트 데이터(LSB data)라 하고, '1'는 상위 비트 데이터(MSB 데이터)라 한다.

낸드 플래시 메모리 장치는 프로그램 동작 시에 메모리 셀의 문턱 전압(threshold voltage) 분포의 폭을 좁게 만들기 위해서 "증가형 스텝 펄스 프로그램" (Incremental Step Pulse Program; ISPP) 방법을 사용한다. 증가형 스텝 펄스 프로그램 방법은 프로그램 동작 시에 선택된 워드 라인에 프로그램 전압을 한번에 인가하지 않고, 프로그램 루프에 따라 프로그램 전압을 단계적으로 상승해가며 인가하는 방법이다.

메모리 셀에 멀티 비트 데이터를 프로그램하는 방법은 보통 MLC 프로그램 방법이라고 일컫는다. MLC 프로그램 동작은 하위 비트 데이터를 프로그램하는 LSB 프로그램 동작과 상위 비트 데이터를 프로그램하는 MSB 프로그램 동작으로 나누어진다. LSB 프로그램 동작 시에는 LSB 프로그램 전압이 선택된 워드 라인에 인가되고, MSB 프로그램 동작 시에는 MSB 프로그램 전압이 선택된 워드 라인에 인가된다.

종래 기술에 따른 증가형 스텝 펄스 프로그램 방법을 사용하여 MLC 프로그램 동작을 수행하는 낸드 플래시 메모리 장치는 LSB 프로그램 동작 및 MSB 프로그램 동작 시에 동일한 시작 전압을 사용한다. 즉, 종래의 낸드 플래시 메모리 장치는 동일한 레벨의 LSB 시작 전압과 MSB 시작 전압을 갖는다. 여기에서, LSB 시작 전압은 LSB 프로그램 동작 시에 처음으로 인가하는 프로그램 전압이며, MSB 시작 전압은 MSB 프로그램 동작 시에 처음으로 인가하는 프로그램 전압이다.

LSB 프로그램 동작을 수행하면, 메모리 셀은 '11' 상태 또는 '10' 상태를 갖는다. 여기에서 '10' 상태의 메모리 셀은 '11' 상태의 메모리 셀보다 더 높은 문턱 전압을 갖는다. 그리고 MSB 프로그램 동작을 수행하면, '11' 상태의 메모리 셀은 '01' 상태로 되고, '10' 상태의 메모리 셀은 '00' 상태로 된다.

이와 같이 LSB 프로그램 동작에 의해 메모리 셀의 문턱 전압은 높아지기 때문에, LSB 시작 전압과 MSB 시작 전압을 동일하게 하는 종래의 방법은 불필요하게 프로그램 속도를 느리게 하는 요인이 되고 있다.

본 발명은 증가형 스텝 펄스 프로그램 방법을 사용하여 MLC 프로그램 동작을 수행하는 낸드 플래시 메모리 장치의 프로그램 속도를 빠르게 하는 것을 목적으로 한다.

또한, 본 발명은 증가형 스텝 펄스 프로그램 방법을 사용하여 MLC 프로그램 동작을 수행하는 낸드 플래시 메모리 장치에서 프로그램 속도를 빠르게 하는 프로그램 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 낸드 플래시 메모리 장치는 증가형 스텝 펄스 프로그램 (ISPP) 방법을 사용하여 프로그램 동작을 수행하며; 멀티 비트 데이터를 저장하는 메모리 셀; 상기 메모리 셀에 제공할 프로그램 전압을 발생하는 프로그램 전압 발생회로; 및 상기 프로그램 전압의 시작 레벨을 제어하는 프로그램 전압 컨트롤러를 포함한다. 상기 프로그램 전압 발생회로는 상기 프로그램 전압 컨트롤러에서 제공 된 스텝 신호에 응답하여 상기 프로그램 전압을 순차적으로 증가한다.

상기 프로그램 전압 컨트롤러는, 상기 프로그램 전압의 시작 레벨에 대한 정보를 저장하며, 프로그램 동작 시에 상기 시작 레벨 정보에 따른 시작 신호를 발생하는 시작 전압 컨트롤러; 상기 시작 신호에 응답하여 시작 카운트 값을 결정하고, 패스 폐일 체크회로에서 제공된 카운트_업 신호에 응답하여 상기 시작 카운트 값을 순차적으로 증가하는 루프 카운터; 및 상기 루트 카운터에서 제공된 카운트 값을 디코딩하고, 상기 스텝 신호를 발생하는 디코더를 포함한다.

상기 시작 전압 컨트롤러는 상기 메모리 셀에 하위 비트 데이터를 프로그램(이하, LSB 프로그램이라 함)하기 위한 프로그램 전압의 시작 레벨(이하, LSB 시작 전압이라 함)과 상위 비트 데이터를 프로그램(이하, MSB 프로그램이라 함)하기 위한 프로그램 전압의 시작 레벨(이하, MSB 시작 전압)에 대한 정보를 저장한다.

상기 시작 전압 컨트롤러는, 상기 LSB 시작 전압에 대한 정보를 저장하는 LSB 시작 전압 저장장치; 상기 MSB 시작 전압에 대한 정보를 저장하는 MSB 시작 전압 저장장치; 및 행 어드레스에 응답하여 상기 LSB 시작 전압에 대한 정보 또는 상기 MSB 시작 전압에 대한 정보를 상기 시작 신호로 발생하는 선택회로를 포함한다.

본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 방법은 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 낸드 플래시 메모리 장치의 증가형 스텝 펄스 프로그램 방법에 관한 것으로서, LSB 프로그램 동작 시에 선택된 워드 라인에 LSB 시작 전압을 제공하고; MSB 프로그램 동작 시에 상기 선택된 워드 라인에 상기 LSB 시작 전압보다 높은 MSB 시작 전압을 제공한다. 상기 LSB 시작 전압을 제공한 다음 에 상기 LSB 시작 전압을 순차적으로 증가하고; 상기 MSB 시작 전압을 제공한 다음에 상기 MSB 시작 전압을 순차적으로 증가한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

도 1은 낸드 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다. 도 1을 참조하면, 메모리 셀 어레이(1)는 복수의 셀 스트링(cell string; 10~1n)으로 구성된다. 각각의 셀 스트링(10~1n)은 동일한 구성을 가지며, 비트 라인(BL0~BLn)과 공통 소스 라인(CSL) 사이에 연결되어 있다.

셀 스트링(10)은 비트 라인(BL0)에 연결되어 있다. 셀 스트링(10)에는 접지 선택 트랜지스터(Ground Selection Transistor; GST), 복수의 메모리 셀(MC0~MC31), 그리고 스트링 선택 트랜지스터(String Selection Transistor; SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line; CSL)에 연결되어 있고, 스트링 선택 트랜지스터(SST)는 비트 라인(BL0)에 연결되어 있다. 복수의 메모리 셀(MC0~MC31)은 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 연결되어 있다. 여기에서, 메모리 셀의 수는 16개, 32개, 64개 등과 같이 다양하게 변할 수 있다.

복수의 메모리 셀(MC0~MC31)의 게이트에는 복수의 워드 라인(WL0~WL31)이 연결되어 있고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(String Selection Line; SSL)이 연결되어 있고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(Ground Selection Line; GSL)이 연결되어 있다. 프로그램 동작 시에, 선택된 워드 라인(selected WL)에는 프로그램 전압(Vpgm; 예를 들면, 약 18V)이 인가되고, 비선택된 워드 라인(non_selected WL)에는 패스 전압(Vpass; 예를 들면, 약 8V)이 인가된다.

도 2는 본 발명의 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 낸드 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 프로그램 전압 발생회로(130), 프로그램 전압 컨트롤러(140), 페이지 버퍼(150), 그리고 패스 폐일 체크회로(160)를 포함한다.

메모리 셀 어레이(110)는 접지 선택 라인(GSL), 복수의 워드 라인(WL0~WL31), 그리고 스트링 선택 라인(SSL)에 연결되어 있다. 메모리 셀 어레이(110)는 비트 라인(BL)을 통해 페이지 버퍼(150)에 연결되어 있다.

행 디코더(120)는 프로그램 동작 시에 행 어드레스(Row Address; RA)에 응답하여 선택된 워드 라인에 프로그램 전압(Vpgm)을 제공하고, 비선택된 워드 라인에 패스 전압(Vpass)을 제공한다. 여기에서, 프로그램 전압(Vpgm)은 프로그램 전압 발생회로(130)로부터 제공되고, 패스 전압(Vpass)은 패스 전압 발생회로(도시되지 않음)로부터 제공된다.

프로그램 전압 발생회로(130)는 프로그램 동작 시에 선택된 워드 라인에 제공될 프로그램 전압(Vpgm)을 발생한다. 여기에서, 프로그램 전압(Vpgm)은 시작 전압(start voltage)부터 일정한 전압 차를 두고 단계적으로 증가하는 증가형 스텝 전압이다. 프로그램 전압(Vpgm)은 LSB 프로그램 동작 및 MSB 프로그램 동작 동안에 제공된다. LSB 프로그램 동작 시에, LSB 프로그램 전압은 LSB 시작 전압부터 일정한 전압 차를 두고 단계적으로 증가한다. MSB 프로그램 동작 시에, MSB 프로그램 전압은 MSB 시작 전압부터 일정한 전압 차를 두고 단계적으로 증가한다.

도 2를 참조하면, 프로그램 전압 발생회로(130)는 전하펌프(131), 전압 분배 회로(132), 비교기(133), 오실레이터(134), 그리고 클록 드라이버(135)를 포함한다. 프로그램 전압 발생회로(130)는 프로그램 전압 컨트롤러(140)에서 제공된 스텝 신호(STEP_i)에 응답하여 프로그램 전압을 순차적으로 증가한다.

전하펌프(131)는 클록 신호(CLK)에 응답하여 프로그램 전압(Vpgm)을 발생한다. 전압 분배 회로(132)는 프로그램 전압(Vpgm)을 분배하여 분배전압(Vdvd)을 출력한다. 전압 분배 회로(132)는 순차적으로 인에이블 하는 스텝 신호(STEP_i; i=0~15)에 응답하여 프로그램 전압(Vpgm)을 단계적으로 증가한다. 전압 분배 회로(132)는 도 4를 참조하여 상세히 설명된다.

비교기(133)는 전압 분배 회로(132)로부터 분배전압(Vdvd)을 입력받고, 기준전압 발생기(도시되지 않음)로부터 기준전압(Vref)을 입력받는다. 비교기(133)는 분배전압(Vdvd)과 기준전압(Vref)을 비교하고, 결과로서 비교 신호(COM)를 발생한다. 비교기(133)는 분배전압(Vdvd)이 기준전압(Vref)보다 낮을 때 비교신호(COM)를 발생한다.

오실레이터(134)는 발진신호(OSC)를 발생한다. 클록 드라이버(135)는 비교신호(COM) 및 발진신호(OSC)에 응답하여 클록 신호(CLK)를 발생한다. 클록 드라이버(135)는 도 5를 참조하여 상세히 설명된다.

프로그램 전압(Vpgm)이 원하는 전압보다 낮을 경우, 클록 드라이버(135)는 클록신호(CLK)를 발생한다. 이때 전하펌프(131)는 클록 신호(CLK)에 응답하여 동작한다. 프로그램 전압(Vpgm)이 원하는 전압에 도달하면, 클록 드라이버(135)는 클록신호(CLK)를 발생하지 않는다. 이때 전하펌프(131)는 동작하지 않는다. 이러한 과정을 통해 프로그램 전압 발생회로(130)는 원하는 프로그램 전압(Vpgm)을 생성한다.

계속해서 도 2를 참조하면, 프로그램 전압 컨트롤러(140)는 시작 전압 컨트롤러(141), 루프 카운터(142), 디코더(143)를 포함한다. 프로그램 전압 컨트롤러(140)는 프로그램 전압의 시작 레벨, 즉 LSB 시작 전압과 MSB 시작 전압을 제어한다.

시작 전압 컨트롤러(141)는 프로그램 전압의 시작 레벨에 대한 정보를 저장하고, 프로그램 동작 시에 시작 레벨 정보에 따른 시작 신호(START)를 발생한다. 시작 전압 컨트롤러(141)의 구성 및 동작은 도 5 및 도 6을 참조하여 상세히 설명된다.

루프 카운터(142)는 시작 전압 컨트롤러(141)에서 제공되는 시작 신호(START)에 응답하여 시작 카운트 값을 정한다. 그리고 루프 카운터(142)는 패스 폐일 체크 회로(160)로부터 인가되는 카운트 업 신호(CNT_UP)에 응답하여 n(예를 들면, n=4)비트의 카운트 값을 순차적으로 증가한다.

디코더(143)는 루프 카운터(142)의 카운트 값을 디코딩하여 스텝 신호(STEP_i; i=0~15)를 순차적으로 발생한다. 예를 들면, 루프 카운터(142)로부터 제 공된 4_비트의 카운트 값이 0000, 0001, 0010, …, 1111과 같이 증가함에 따라, 스텝 신호는 STEP_0, STEP_1, STEP_2, …, STEP_15와 같이 순차적으로 활성화된다.

이와 같이 프로그램 전압 컨트롤러(140)는 패스 폐일 체크회로(160)로부터 제공된 카운트 업 신호(CNT_UP)에 의해 카운트 값을 순차적으로 증가한다. 그리고 프로그램 전압 컨트롤러(140)는 시작 카운트 값을 정할 수 있다. 프로그램 전압 컨트롤러(140)는 시작 카운트 값을 조절할 수 있기 때문에 LSB 시작 전압과 MSB 시작 전압을 달리할 수 있다.

계속해서 도 2를 참조하면, 패스 폐일 체크회로(160)는 프로그램 루프가 반복될 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검사한다. 이러한 동작을 프로그램 검증 동작이라 한다. 메모리 셀이 원하는 문턱 전압을 가지면 프로그램 동작은 종료한다. 그러나 메모리 셀이 원하는 문턱 전압에 도달하지 못하면, 패스 폐일 체크회로(160)는 카운트 업 신호(CNT_UP)를 발생한다. 이때 워드 라인에 인가되는 프로그램 전압은 한 단계 증가하며, 프로그램 동작 및 프로그램 검증 동작은 다시 수행된다.

도 3은 도 2에 도시된 전압 분배 회로를 예로서 보여주는 회로도이다. 도 3을 참조하면, 전압 분배 회로(132)는 제 1 저항 회로(310), 제 2 저항 회로(320), 그리고 스위치 회로(330)를 포함한다.

제 1 저항 회로(310)는 출력 노드(No)와 분배 노드(Nd) 사이에 연결된다. 제 1 저항 회로(310)는 도 3에서 보는 바와 같이 하나의 저항(Ra)으로 구성될 수 있다. 제 2 저항 회로(320)는 분배 노드(Nd)와 스위치 회로(330) 사이에 병렬 연결된 복수의 저항(R0~R15)으로 구성된다. 스위치 회로(330)는 복수의 저항(R0~R15)과 접지 사이에 연결된 복수의 스위치로 구성된다. 도 3을 참조하면, 복수의 스위치는 복수의 NMOS 트랜지스터(MN0~MN15)로 구성된다. 복수의 NMOS 트랜지스터(NM0~NM15)는 스텝 신호(STEP_i; i=0~15)에 응답하여 온(on) 또는 오프(off) 된다. 스텝 신호가 순차적으로 온 됨에 따라 프로그램 전압(Vpgm)은 단계적으로 증가한다.

도 4는 도 2에 도시된 클록 드라이버를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 클록 드라이버(135)는 NAND 게이트(NG1)와 인버터(INV1)로 구성된다. 클록 드라이버(135)는 비교 신호(COM)가 하이 레벨 상태에 있을 때, 발진신호(OSC)를 클록 신호(CLK)로서 출력된다. 이때 전하펌프(131)는 동작한다. 클록 드라이버(135)는 비교 신호(COM)가 로우 레벨 상태에 있을 때, 발진신호(OSC)를 클록 신호(CLK)로 출력하지 않는다. 이때 전하펌프(131)는 동작하지 않는다.

도 5는 도 2에 도시된 시작 전압 컨트롤러의 제 1 실시예를 보여주는 블록도이다. 도 5를 참조하면, 시작 전압 컨트롤러(141a)는 LSB 시작 전압 저장장치(510), MSB 시작 전압 저장장치(520), 그리고 선택 회로(530)를 포함한다.

LSB 시작 전압 저장장치(510)는 LSB 시작 전압에 대한 정보를 저장한다. LSB 시작 전압 저장장치(510)는 LSB 프로그램 동작 시에 선택된 워드 라인에 LSB 시작 전압을 제공하기 위한 LSB 시작 신호(LSB_ST)를 발생한다. MSB 시작 전압 저장장치(520)는 MSB 시작 전압에 대한 정보를 저장한다. MSB 시작 전압 저장장치(520)는 MSB 프로그램 동작 시에 선택된 워드 라인에 MSB 시작 전압을 제공하기 위한 MSB 시작 신호(MSB_ST)를 발생한다. 선택회로(530)는 행 어드레스(RA[0])에 응답하여 LSB 시작 신호(LSB_ST) 또는 MSB 시작 신호(MSB_ST)를 선택한다. 즉, 선택회로(530)는 LSB 프로그램 동작 시에는 LSB 시작 신호(LSB_ST)를 선택하고 MSB 프로그램 동작 시에는 MSB 시작 신호(MSB_ST)를 선택한다. 선택회로(530)에 의해 선택된 신호는 시작 신호(START)로서 루프 카운터(도 2 참조, 142)에 제공한다.

낸드 플래시 메모리 장치는 외부에서 행 어드레스를 입력받는다. 행 어드레스는 복수의 블록 중에서 어느 하나의 블록을 선택하기 위한 블록 어드레스, 복수의 워드 라인 중에서 어느 하나의 워드 라인을 선택하기 위한 페이지 어드레스, 그리고 LSB 프로그램 동작인지 MSB 프로그램 동작인지를 알리는 어드레스를 포함한다. 여기에서, 행 어드레스(RA[0])는 LSB 프로그램 동작 또는 MSB 프로그램 동작 중 어느 하나를 알리는 어드레스이다.

도 6은 도 2에 도시된 시작 전압 컨트롤러의 제 2 실시예를 보여주는 블록도이다. 도 6을 참조하면, 시작 전압 컨트롤러(141b)는 LSB 시작 전압 저장장치(610), 전압 차이 저장장치(620), 덧셈기(630), 그리고 선택 회로(640)를 포함한다.

전압 차이 저장장치(620)는 MSB 시작 전압과 LSB 시작 전압 사이의 차이에 대한 정보를 저장한다. 덧셈기(630)는 LSB 시작 전압 저장장치(610)와 전압 차이 저장장치(620)의 출력신호를 합하여 선택된 워드 라인에 MSB 시작 전압을 제공하기 위한 MSB 시작 신호(MSB_ST)를 발생한다. 선택회로(640)는 행 어드레스(RA[0])에 응답하여 LSB 시작 신호(LSB_ST) 또는 MSB 시작 신호(MSB_ST)를 선택하고, 선택된 신호를 시작 신호(START)로서 루프 카운터(도 2 참조, 142)에 제공한다.

도 7은 도 2에 도시된 프로그램 전압(Vpgm)의 파형을 보여준다. 도 7(a)는 LSB 프로그램 동작 시에 발생하는 프로그램 전압(Vpgm)이고, 도 7(b)는 MSB 프로그램 동작 시에 발생하는 프로그램 전압(Vpgm)이다. 도 7을 참조하면, MSB 시작 전압(V0+α)이 LSB 시작 전압(V0)보다 높은 것을 알 수 있다. MSB 시작 전압이 LSB 시작 전압보다 높으면, MSB 프로그램 동작 시에 메모리 셀은 원하는 문턱 전압에 더 빨리 도달할 수 있다. 그러나 MSB 시작 전압이 너무 높으면 오버 프로그램(over program)된 메모리 셀이 발생할 수 있기 때문에 소정의 전압 이상으로 높일 수는 없다. LSB 시작 전압과 MSB 시작 전압의 차이를 LSB 검증 전압과 MSB 검증 전압의 차이와 동일하게 하는 것이 바람직하다.

본 발명에 따른 낸드 플래시 메모리 장치는 행 어드레스에 따라 프로그램 시작 전압을 조절할 수 있다. 본 발명에 따른 낸드 플래시 메모리 장치는 LSB 프로그램 동작 시에 LSB 시작 전압과 MSB 프로그램 동작 시에 MSB 시작 전압을 달리할 수 있다. 즉, 본 발명에 따른 낸드 플래시 메모리 장치는 MSB 시작 전압을 LSB 시작 전압보다 높게 할 수 있다. 본 발명에 의하면, MSB 프로그램 속도가 빨라지기 때문에 전체적으로 프로그램 속도가 빨라진다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치 및 그것의 프로그램 방법은 프로그램 동작 시에 프로그램 전압의 시작 레벨을 조절할 수 있기 때문에 프로그램 속도를 빠르게 할 수 있다. 특히, 증가형 스텝 펄스 프로그램 방법을 사용하여 MLC 프로그램 동작을 수행하는 낸드 플래시 메모리 장치에 있어서 MSB 시작 전압을 LSB 시작 전압보다 높게 할 수 있기 때문에 프로그램 속도를 빠르게 할 수 있다.

Claims

증가형 스텝 펄스 프로그램(ISPP) 방법을 사용하여 프로그램 동작을 수행하는 낸드 플래시 메모리 장치에 있어서:

멀티 비트 데이터를 저장하는 메모리 셀;

스텝 신호에 응답하여 상기 메모리 셀에 제공할 프로그램 전압을 순차적으로 증가하여 발생시키는 프로그램 전압 발생회로; 및

상기 프로그램 전압의 시작 레벨을 대한 정보를 저장하며, 프로그램 동작 시 상기 시작 레벨 정보에 따라 상기 스텝 신호를 발생하도록 제어하는 프로그램 전압 컨트롤러를 포함하는 낸드 플래시 메모리 장치.
삭제
제 1 항에 있어서,

상기 프로그램 전압 컨트롤러는,

상기 프로그램 전압의 시작 레벨에 대한 정보를 저장하며, 프로그램 동작 시에 상기 시작 레벨 정보에 따른 시작 신호를 발생하는 시작 전압 컨트롤러;

상기 시작 신호에 응답하여 시작 카운트 값을 결정하고, 패스 폐일 체크회로에서 제공된 카운트_업 신호에 응답하여 상기 시작 카운트 값을 순차적으로 증가하는 루프 카운터; 및

상기 루트 카운터에서 제공된 카운트 값을 디코딩하고, 상기 스텝 신호를 발생하는 디코더를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 3 항에 있어서,

상기 시작 전압 컨트롤러는 상기 메모리 셀에 하위 비트 데이터를 프로그램(이하, LSB 프로그램이라 함)하기 위한 프로그램 전압의 시작 레벨(이하, LSB 시작 전압이라 함)과 상위 비트 데이터를 프로그램(이하, MSB 프로그램이라 함)하기 위한 프로그램 전압의 시작 레벨(이하, MSB 시작 전압)에 대한 정보를 저장하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 4 항에 있어서,

상기 시작 전압 컨트롤러는,

상기 LSB 시작 전압에 대한 정보를 저장하는 LSB 시작 전압 저장장치;

상기 MSB 시작 전압에 대한 정보를 저장하는 MSB 시작 전압 저장장치; 및

행 어드레스에 응답하여 상기 LSB 시작 전압에 대한 정보 또는 상기 MSB 시작 전압에 대한 정보를 상기 시작 신호로 발생하는 선택회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 5 항에 있어서,

상기 행 어드레스는 LSB 프로그램 동작 또는 MSB 프로그램 동작 중 어느 하나를 알리는 어드레스인 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 4 항에 있어서,

상기 MSB 시작 전압은 상기 LSB 시작 전압보다 높은 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 3 항에 있어서,

상기 시작 전압 컨트롤러는 LSB 시작 전압, 그리고 MSB 시작 전압과 상기 LSB 시작 전압의 차이 전압을 저장하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
하나의 메모리 셀에 멀티 비트 데이터를 저장하는 낸드 플래시 메모리 장치의 증가형 스텝 펄스 프로그램 방법에 있어서:

LSB 프로그램 동작 시에 선택된 워드 라인에 LSB 시작 전압을 제공하고;

MSB 프로그램 동작 시에 상기 선택된 워드 라인에 상기 LSB 시작 전압보다 높은 MSB 시작 전압을 제공하는 프로그램 방법.
제 9 항에 있어서,

상기 LSB 시작 전압을 제공한 다음에 상기 LSB 시작 전압을 순차적으로 증가하고; 상기 MSB 시작 전압을 제공한 다음에 상기 MSB 시작 전압을 순차적으로 증가하는 것을 특징으로 하는 프로그램 방법.
제 9 항에 있어서,

상기 낸드 플래시 메모리 장치는 상기 LSB 시작 전압과 상기 MSB 시작 전압에 대한 정보를 저장하고 있는 것을 특징으로 하는 프로그램 방법.