KR100257868B1

KR100257868B1 - 노어형 플래시 메모리 장치의 소거 방법

Info

Publication number: KR100257868B1
Application number: KR1019970077267A
Authority: KR
Inventors: 최기환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2000-06-01
Anticipated expiration: 2017-12-29
Also published as: TW416154B; KR19990057219A; US6137729A; JPH11250674A

Abstract

본 발명에 따른 반도체 메모리 장치는 복수 개의 행들 및 열들의 매트릭스로 배열된 전기적으로 소거 및 프로그램 가능한 복수 개의 메모리 셀들로 이루어진 복수 개의 섹터들을 가지며, 상기 메모리 셀들의 소거 동작이 일련의 동작들 (전 프로그램, 주 소거 및 후 프로그램)을 통해서 수행되고 그리고 상기 일련의 동작들 중에 중지 및 재개 동작이 가능하다. 그리고, 상기 반도체 메모리 장치의 소거 방법은 상기 섹터들 중 어느 하나에 대한 소거 동작이 수행되는 동안에, 상기 일련의 동작들 중 어느 하나의 동작이 수행되는 것을 중지시키기 위한 중지 명령이 인가될 때, 상기 수행 중인 동작을 나타내는 플래그 신호를 일시적으로 저장하는 단계와; 상기 중지 명령이 인가되는 동안에, 상기 소거 동작이 수행되는 섹터를 제외한 나머지 섹터들 중 어느 하나에 대한 프로그램 및 독출 동작을 수행하는 단계 및; 상기 중지되었던 동작의 재개를 알리는 재개 명령이 인가될 때, 상기 중지 명령에 의해서 중지되었던 상기 동작에 대응하는 플래그 신호를 독출하여서 상기 중지되었던 동작을 재개하는 단계를 포함한다.

Description

노어형 플래시 메모리 장치의 소거 방법(ERASE METHOD FOR NOR TYPE FLASH MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 노어형 플래스 메모리 장치의 소거 방법에 관한 것이다.

도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)와, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)과, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)를 사이에 두고 형성된 제어 게이트 (control gate) (8)을 갖는다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 제어 게이트 (8), 그리고 상기 반도체 기판 (2)는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)에 연결되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)와 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)를 접지시키고, 상기 제어 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)를 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)를 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된 (또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)를 높이는 역할을 한다.

통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)를 인가하고, 그것의 제어 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)를 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 제어 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)를 상기 제어 게이트 (8)에 인가하고, 상기 벌크 영역 (2)와 상기 제어 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)를 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)는 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)로 인가하면, 상기 제어 게이트 (8)과 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)과 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)으로부터 벌크 영역 (2)로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)가 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 제어 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 "온" (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V∼+6V	0V	0V
소 거	-10V	Floating	Floating	+5V
독 출	+4.5V	+1V	0V	0V
소거 리페어	+3V	+5V ~ +6V	0V	0V

하지만, 메모리 셀의 드레솔드 전압을 낮추는 상기의 F-N 터널링에 의한 복수 개의 메모리 셀의 드레솔드 전압에 대한 균일성 (uniformity) 때문에 특정 메모리 셀의 드레솔드 전압은 0V의 접지 전압 이하가 되게 된다. 상기와 같이 0V 이하의 드레솔드 전압을 가지는 메모리 셀을 일반적으로 과 소거된 셀 (over erased cell)이라 하며, 상기의 셀에 대해서는 일련의 치료 동작 (이하, 소거 리페어라 칭한다)에 의한 0V 이상의 드레솔드 전압을 가지게 하지 않으면 안된다.

일반적인 상기의 소거 리페어 동작은 과 소거된 메모리 셀의 소오스 영역과 P형 기판을 접지시키고, 상기 제어 게이트 전극에는 프로그램 동작시 인가되는 전압 (예컨대, +12V)에 비해서 낮은 적당한 양의 전압 (즉, 2-5V)를 인가하고, 상기의 드레인 영역에는 적당한 양의 전압 (즉, 6-9V)를 인가함으로써 이루어진다.

상기의 소거 리페어 방법에 의해 상기의 프로그램 방법보다는 적은 양의 음의 전하가 부유 게이트 전극에 축적되게 되어, 상기 게이트 전극의 (-) 전위는 상기 메모리 셀의 드레솔드 전압을 0V의 접지 전압 이상으로 높이는 역할을 한다. 도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 메모리 셀의 변화를 보여주는 도면이다.

앞서 설명된 노어형 플래시 메모리 장치의 소거 동작은 전 프로그램 동작 (pre program operation), 주 소거 동작 (main erase operation) 및 후 프로그램 (post program)에 따라서 순차적으로 수행된다. 상기 후 프로그램 동작은 상기한 소거 리페어 동작을 의미한다. 도 3은 노어형 플래시 메모리 장치의 소거 동작을 보여주는 흐름도이다.

도 3을 참조하면, 전 프로그램 동작은 주 소거 동작 전에 행해지며, 일반적인 프로그램 동작과 바이어스 조건이 동일하다. 즉, 워드 라인은 10V로 바이어스되고 그리고 비트 라인은 5V로 바이어스된다. 전 프로그램 동작을 수행함으로서 주 소거 동작시 발생되는 과소거 현상을 방지할 수 있다. 예컨대, 모든 메모리 셀들의 드레솔드 전압을, 도 3에 도시된 바와 같이, 오프-셀의 드레솔드 전압(예컨대, > 6V)을 갖도록 한다. 전 프로그램 동작은 선택된 메모리 셀에 대하여 검증 동작을 수행하여 프로그램 동작의 수행 유무를 판단하고 그후 프로그램 동작 후 다시 검증 동작을 행하여 프로그램 동작의 패스, 페일 (pass, fail) 여부를 판단하는 절차를 반복하게 된다.

전 프로그램 동작이 완료된 후 수행하는 주 소거 동작 역시 전 프로그램 동작과 마찬가지로 검증 동작 후 소거 동작 그리고, 소거 동작 후 다시 검증 동작을 행하여 소거 동작의 재수행 여부를 판단하게 된다. 소거 동작의 마지막 단계인 후 프로그램 동작 즉, 소거 리페어 동작 역시 검증 동작, 프로그램 동작, 그리고 검증 동작의 순으로 반복하며 후 프로그램 동작이 끝남으로 해서 전체적인 소거 동작은 종료된다.

일반적인 노어형 플래시 메모리 장치의 경우, 중지 및 재개 동작 (suspend and resume operation)을 지원하고 있다. 상기 중지 동작은 임의의 섹터에 대한 소거 동작이 수행되는 동안에 외부로부터 중지 명령이 인가되면 현재 소거되고 있는 섹터의 소거 동작이 중지되고 나머지 섹터들에 대한 독출 및 프로그램 동작이 가능한 것을 의미한다. 상기 재개 동작은 중지 명령에 의해서 중지되었던 소거 동작이 계속되도록 하는 것을 의미한다.

도 4는 종래 기술에 따른 동작 타이밍도이다. 도 4에 도시된 타이밍도에 관련된 종래 기술은 USP, NO. 5,355,464 "CIRCUITRY & METHOD FOR SUSPENDING THE AUTOMATED ERASURE OF NON-VOLATILE SEMICONDUCTOR MEMORY"에 게재되었다. 도 4를 참조하면, 신호들 (F_program), (F_mainera) 및 (F_postpgm)은 소거 동작 중 일련의 과정인 전 프로그램 동작, 주 소거 동작 및 후 프로그램 동작의 구간을 각각 나타낸다. 도 4는 주 소거 동작 중 중지 명령이 인가될 때의 일예이다. 중지 명령이 인가되면 중지 명령을 나타내는 신호 (F_suspend)가 활성화되어서 현재 진행중인 소거 동작을 끝낸 후 차후의 재개 명령이 인가되기 전에 상기한 타 섹터의 읽기 및 프로그램 동작이 수행되게 된다.

즉, 중지 명령이 인가된 시점부터 주 소거 동작이 끝날 때까지 타 섹터의 읽기 및 프로그램 동작이 수행될 수 없으며, 주 소거 동작의 완료 후 신호 (Busy)가 비활성화되는 시점부터 타 섹터의 읽기 및 프로그램 동작이 가능하게 된다. 그후, 재개 명령이 수행되면 중지 명령 인가 전에 수행 중이던 주 소거 동작 다음부터 즉, 후 프로그램 동작부터 시작하게 되는 알고리즘을 가지게 되는 데 상기한 방법을 사용할 경우, 중지 명령이 인가된 후 해당 소거 동작이 끝날 때까지 일체의 다른 동작을 수행할 수 없는 문제점이 발생하게 된다. 특히, 중지 명령 이후 타 섹터의 빠른 읽기 동작이 요구되는 응용에 있어서 상당한 제약이 존재하게 된다.

따라서 본 발명의 목적은 중지 명령 이후 재개 명령이 인가되었을 때 소거 동작의 재시작 위치를 중지 명령이 인가된 동작의 위치로 지정하여서 중지 명령이 인가된 후 타 섹터에 대한 신속한 읽기 동작 및 프로그램 동작이 가능한 소거 방법을 제공하는 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 드레솔드 전압의 변화를 보여주는 도면;

도 3은 노어형 플래시 메모리 장치의 소거 동작을 보여주는 흐름도;

도 4는 종래 기술에 따른 동작 타이밍도;

도 5는 본 발명에 따른 동작 타이밍도,

*도면의 주요 부분에 대한 부호 설명

2 : 반도체 기판 3 : 소오스 영역

4 : 드레인 영역 6 : 플로팅 게이트

8 : 제어 게이트

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 행들 및 열들의 매트릭스로 배열된 전기적으로 소거 및 프로그램 가능한 복수 개의 메모리 셀들로 이루어진 복수 개의 섹터들을 가지며; 상기 메모리 셀들의 소거 동작이 일련의 동작들 (전 프로그램, 주 소거 및 후 프로그램)을 통해서 수행되고 그리고 상기 일련의 동작들 중에 중지 및 재개 동작이 가능한 반도체 메모리 장치의 소거 방법에 있어서: 상기 섹터들 중 어느 하나에 대한 소거 동작이 수행되는 동안에, 상기 일련의 동작들 중 어느 하나의 동작이 수행되는 것을 중지시키기 위한 중지 명령이 인가될 때, 상기 수행 중인 동작을 나타내는 플래그 신호를 일시적으로 저장하는 단계와; 상기 중지 명령이 인가되는 동안에, 상기 소거 동작이 수행되는 섹터를 제외한 나머지 섹터들 중 어느 하나에 대한 프로그램 및 독출 동작을 수행하는 단계 및; 상기 중지되었던 동작의 재개를 알리는 재개 명령이 인가될 때, 상기 중지 명령에 의해서 중지되었던 상기 동작에 대응하는 플래그 신호를 독출하여서 상기 중지되었던 동작을 재개하는 단계를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 중지 명령은 상기 일련의 동작들 중 어느 동작 구간에도 인가되는 것을 특징으로 한다.

(작용)

이와같은 방법에 의해서, 소거 동작 중 중지 명령 및 재개 명령이 인가될 때 일련의 동작들로 이루어진 소거 동작을 다시 시작하는 위치를 지정할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 5에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.

도 5는 본 발명의 바람직한 실시예에 따른 일련의 소거 동작을 보여주는 동작 타이밍도이다.

도 5를 참조하면, 소거 동작 중 중지 명령 (suspend command)가 인가되고 그 후 소거 동작이 행해지고 있던 섹터 (일정 소거 단위)를 제외한 섹터의 읽기 동작 및 프로그램 동작을 수행하고 그 후 재개 명령 (resume command)가 인가되었을 때 이전에 수행되던 소거 동작을 재개하는 위치를 나타내고 있다. 도 5에서 알 수 있듯이, 전 프로그램, 주 소거 및 후 프로그램 동작들로 구성되어 있는 소거 동작의 절차 중에 어느 한 동작 구간에 중지 명령이 인가되면 그때 행하고 있던 소거 동작 과정을 나타내는 신호 (예컨대, 전 프로그램 동작 중일 경우 F_postpgm)를 일정 기억 장치에 저장시켜 놓은 다음 중지 명령 후 행해지는 타 섹터에 대한 읽기 동작 및 프로그램 동작을 행하게 된다.

그후 정지되었던 소거 동작을 재개시키기 위하여 재개 명령이 인가되었을 경우 저장시켜 놓은 신호를 독출하여 이전에 수행하던 소거 동작 중의 절차를 인식한 후 재개되는 소거 동작은 중지 명령이 인가되었던 동작 절차부터 다시 소거 동작을 수행하게 하는 것이다. 예컨대, 소거 동작 절차 중 주 소거 동작에서 중지 명령이 인가되면 기억 장치에 주 소거 동작에 주 소거 동작 구간을 나타내는 신호 (F_mainera)를 저장시켜 놓은 후 재개 명령이 인가되어서 소거 동작을 재개할 경우, 기억 장치에 저장되었던 주 소거 동작 구간의 신호 (F_mainera)을 독출한 뒤, 소거 동작을 계속하게 된다.

앞서 설명된 바와 같이, 중지 명령은 소거 동작 중 상기한 3 가지 동작들 중 어느 동작이 수행되는 있는 기간이라도 인가될 수 있으며, 중지 명령이 인가되면 그때 수행되고 있던 소거 동작 절차를 끝내고 그에 해당하는 신호를 저장하고 있다가 소거 동작을 계속하게 하는 재개 명령이 인가될 경우 저장된 신호를 독출하여 중지 명령이 인가되었던 그 동작 이후의 동작부터 소거 동작을 계속하게 된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와같이, 종래와 같이 중지 명령이 인가된 후 상당한 시간 동안 타 섹터에 대한 읽기 및 프로그램 동작을 하기 못하는 문제점을 해결하고 중지 명령 인가 이후 신속한 타 섹터에 대한 읽기 동작 및 프로그램 동작이 가능하게 된다.

Claims

복수 개의 행들 및 열들의 매트릭스로 배열된 전기적으로 소거 및 프로그램 가능한 복수 개의 메모리 셀들로 이루어진 복수 개의 섹터들을 가지며; 상기 메모리 셀들의 소거 동작이 일련의 동작들 (전 프로그램, 주 소거 및 후 프로그램)을 통해서 수행되고 그리고 상기 일련의 동작들 중에 중지 및 재개 동작이 가능한 반도체 메모리 장치의 소거 방법에 있어서:

상기 섹터들 중 어느 하나에 대한 소거 동작이 수행되는 동안에, 상기 일련의 동작들 중 어느 하나의 동작이 수행되는 것을 중지시키기 위한 중지 명령이 인가될 때, 상기 수행 중인 동작을 나타내는 플래그 신호를 일시적으로 저장하는 단계와;

상기 중지 명령이 인가되는 동안에, 상기 소거 동작이 수행되는 섹터를 제외한 나머지 섹터들 중 어느 하나에 대한 프로그램 및 독출 동작을 수행하는 단계 및;

상기 중지되었던 동작의 재개를 알리는 재개 명령이 인가될 때, 상기 중지 명령에 의해서 중지되었던 상기 동작에 대응하는 플래그 신호를 독출하여서 상기 중지되었던 동작을 재개하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
제 1 항에 있어서,

상기 중지 명령은 상기 일련의 동작들 중 어느 동작 구간에도 인가되는 것을 특징으로 하는 소거 방법.