[go: up one dir, main page]

JP5554024B2 - 窒化物系半導体電界効果トランジスタ - Google Patents

窒化物系半導体電界効果トランジスタ Download PDF

Info

Publication number
JP5554024B2
JP5554024B2 JP2009158951A JP2009158951A JP5554024B2 JP 5554024 B2 JP5554024 B2 JP 5554024B2 JP 2009158951 A JP2009158951 A JP 2009158951A JP 2009158951 A JP2009158951 A JP 2009158951A JP 5554024 B2 JP5554024 B2 JP 5554024B2
Authority
JP
Japan
Prior art keywords
layer
algan
gan
negative ions
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009158951A
Other languages
English (en)
Other versions
JP2011014789A (ja
Inventor
宏 神林
江 李
文夫 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THE FURUKAW ELECTRIC CO., LTD.
Original Assignee
THE FURUKAW ELECTRIC CO., LTD.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THE FURUKAW ELECTRIC CO., LTD. filed Critical THE FURUKAW ELECTRIC CO., LTD.
Priority to JP2009158951A priority Critical patent/JP5554024B2/ja
Publication of JP2011014789A publication Critical patent/JP2011014789A/ja
Application granted granted Critical
Publication of JP5554024B2 publication Critical patent/JP5554024B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、窒化物系半導体デバイスに関し、さらに詳しくは、ゲート電圧が印加されていない時にドレイン電流が流れない、いわゆるノーマリオフ型の窒化物系半導体ヘテロ接合電界効果トランジスタ(Hetero−junction Field Effect Transistor:HFET)に関する。
GaN、AlGaN、InGaNなどのIII族窒化物半導体は、エネルギーバンドギャップが大きい等の材料の本質的特性から、従来のSi、GaAs等の半導体に比べ耐圧が高く、高電流密度が得られ、高温動作が可能であり、パワーデバイスへの適用が期待されている。
特に、GaN系半導体は、AlGaN/GaN等のヘテロ接合の形成が可能であり、窒化物系半導体ヘテロ接合電界効果トランジスタ(HFET)、別名、高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)が開発されている。
AlGaN/GaNヘテロ接合FETは、窒化物半導体の結晶構造による自発分極と、界面の歪によるピエゾ分極によりAlGaN中で分極が起こり、その結果、AlGaN/GaN界面のGaN側にマイナスの電荷(電子)が蓄積し、高濃度の二次元電子ガスを形成する。この二次元電子ガスの形成により、AlGaN/GaNヘテロ接合FETは、AlGaNにドーピングを行わなくてもチャネル抵抗(HFETのオン抵抗)を低く抑えることが可能で、高出力動作を達成できるという利点がある。
しかしながら、AlGaN/GaN系HFETは、ゲート電圧がゼロの場合でも二次元電子ガスを無くすことは難しいため、ゲート信号が入っていない時にもFETに電流が流れるノーマリオンのデバイスであり、ゲート信号が入っていない時にFETに電流が流れない、いわゆるノーマリオフ状態(エンハンスメント・モード)を達成しにくい。
電源回路、モータ制御等のパワーデバイスに適用する場合には、ノーマリオフ動作が必須であり、AlGaN/GaN系HFETのノーマリオフ動作を達成するための方法が提案されている(例えば、非特許文献1、非特許文献2、特許文献1)。
非特許文献1は、AlGaN層を薄くし、分極の効果を減少させる方法を提案している。また、非特許文献2は、サンプルをCFプラズマに曝すことによりAlGaN層にフッ素イオン(Fイオン)を注入し、AlGaN層を負に帯電させる方法を提案している。さらに、特許文献1は、制御ゲート電極とAlGaN層の間のゲート絶縁膜中に、AlGaN層中の正の電荷を相殺して余りある電子あるいはイオンを注入した負の電荷を有する浮遊ゲート等の層を設けることにより、AlGaN/GaN系HFETのしきい値電圧(Vth)を正の値に制御し、ノーマリオフを実現する方法を提案している。
特開2008−130672号公報
M.A.Kahn他著、Applied Physics Letter、68巻、4号、1996年1月、514〜516頁 Di Song他著、IEEE Electron Device Letters、28巻、3号、2007年3月、189〜191頁
しかしながら、非特許文献1の方法では、完全にノーマリオフにすることが難しく、また、ゲートに正のバイアスを加えても、ゲートに順方向電流が流れてしまうため、十分な二次元電子ガス濃度、すなわち、十分なチャネル電流を得ることは困難という問題がある。AlGaN上にAl等の薄い絶縁膜を付けてゲート順方向電流を抑える方法も検討されているが、Al/AlGaN界面の界面準位を減らすことが難しく、電子がトラップされてチャネル電荷を増やすことができない。
非特許文献2の方法では、CFプラズマによりAlGaN層がエッチングされたり、AlGaN層にダメージが入ったりして制御性が悪く、しきい値電圧をノーマリオフになるように精密に制御することが難しいという問題がある。
さらに、特許文献1の方法は、ゲート電極とAlGaN層の間の浮遊ゲート等の負に電荷を持つ層に付加する負の電荷量によってノーマリオフを実現することが可能であるが、相当量の電子あるいは負のイオンを付与する必要があるとい
う問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノーマリオフ動作を達成でき、十分なチャネル電流を得られ、かつ、しきい値電圧の制御が容易な窒化物系半導体ヘテロ接合電界効果トランジスタを提供することである。
前述した課題を解決するための本発明は、ヘテロ接合界面をチャネルとする窒化物系半導体電界効果トランジスタにおいて、制御ゲート電極と窒化物系半導体以外の負のイオンを添加した絶縁体層からなる第三の層を制御ゲート電極と窒化物系半導体の間に有し、かつ、前記ヘテロ接合を形成する窒化物半導体中に負のイオンを含むことを特徴とする窒化物系半導体電界効果トランジスタである。
ここで、負のイオンを添加した絶縁体層からなる第三の層とは、制御ゲート電極と窒化物系半導体の間に有する制御ゲート電極と窒化物系半導体以外の層である。
これにより、負の電荷を有する第三の層が制御ゲート電極と窒化物系半導体の間に設けられ、かつ、前記ヘテロ接合を形成する窒化物半導体中の負のイオンにより、窒化物系半導体の電子に対するポテンシャルが実質的に高くなり、チャネルが空乏化される。これにより、ノーマリオフ動作を達成し、また、動作しきい値電圧を必要な正の電圧に制御することが可能になる。
また、前記第三の層は、電子により負に帯電した導電体層よりなり、前記導電体層が絶縁体層により覆われていてもよい
これにより、第三層としての導電体層に電子を閉じ込めることにより、実質的にその導電体層に隣接する窒化物系半導体の電子に対するポテンシャルを高くし、チャネルを空乏化する。これにより、ゲート電圧がゼロの時、チャネルに電流を流れないようにするノーマリオフ動作が達成される。
また、前記第三の層は、不純物の導入により、ボロンBやリンPなどのイオンを注入して低抵抗化したポリシリコンが用いられてもよい。ここで、ポリシリコンに導入する不純物量を多くすればより低抵抗なポリシリコンが得られる。
これにより、Si−MOSFETを用いた不揮発性メモリと同様に、温度への信頼性が高くなるとともに、ポリシリコンに蓄積された電荷がリーク電流により失われる確率が減少する。
前記第三の層は、Mo、Ta、W、Ti、Cr、Nb等から選択された高融点金属又はこれらの金属を主成分とする合金材料もしくはこれらの化合物材料で形成してもよい。
これにより、高温のアニール温度、動作温度への耐性が高まり、信頼性が向上する。また、化学エッチング等による加工が容易になる。
また、好ましくは、前記第三の層を覆う絶縁体層が誘電体層からなる。また、誘電体層は窒化Si膜やAl膜、または酸化Si(SiO)膜の2種類の異なる誘電体層より成るようにしてもよい。
例えば、AlGaN/GaN系HFETの場合、AlGaNに接する絶縁体層には窒化Si膜、Al膜等のAlGaNと原子を共有する絶縁体層を用いることによりAlGaNとの界面準位が少なくなり、電流コラプスを抑制することが可能になり、また、負の電荷を有する第三の層と制御ゲート電極との間の絶縁体層には酸化Si(SiO)膜等のバンドギャップが広く、絶縁性の高い絶縁体層を用い、第三の層に蓄積される電荷の減衰を抑制することが可能である。
また、前記第三の層が、負のイオンを含んだ絶縁体層であってもよい。
これにより、第三層としての絶縁体層に負のイオンを閉じ込めることにより、実質的に、絶縁体層に隣接する窒化物系半導体の電子に対するポテンシャルを高くし、チャネルを空乏化し、ノーマリオフ動作を達成することを可能にする。負のイオンの量を調節することにより、制御ゲート電極に多少の正の電荷が加わっても、チャネルに電流が流れないようにしきい値を制御し、ノーマリオフの窒化物系半導体ヘテロ接合電界効果トランジスタを得ることが可能になる。
前記負のイオンが塩素イオンClまたはフッ素イオンFであることが望ましい。
塩素イオンCl、フッ素イオンFは、臭素イオンBrとともにVII族に属する最もイオン化しやすい元素である。塩素イオンClは、その中で、Siと同じ周期に属し、Siよりわずかに大きな原子半径を有するので、窒化Si膜、酸化Si膜中でより安定に、かつ、適度な量存在することができる。
本発明によれば、ノーマリオフ動作を達成でき、十分なチャネル電流を得られ、かつ、しきい値電圧の制御が容易な窒化物系半導体ヘテロ接合電界効果トランジスタを提供することが可能になる。
本発明の第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aの概略構成を示す断面図 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aの概略構成を示す断面図(a)、エネルギーバンド図(b)、および、空間電荷を説明する図(c) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aのゲート絶縁膜へのマイナスイオンの注入量に応じたエネルギーバンドとキャリア濃度の説明図(モデルa) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aのゲート絶縁膜へのマイナスイオンの注入量に応じたエネルギーバンドとキャリア濃度の説明図(モデルb) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aのゲート絶縁膜へのマイナスイオンの注入量に応じたエネルギーバンドとキャリア濃度の説明図(モデルc) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aのゲート絶縁膜およびAlGaN層11中へのマイナスイオンを注入した場合のエネルギーバンドとキャリア濃度の説明図(モデルd) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1AのAlGaN層11中へのマイナスイオンを注入した場合のエネルギーバンドとキャリア濃度の説明図(モデルe) 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aのゲート電圧−ドレイン電流の関係を示す図 第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aの二次元電子ガス濃度を示す図 本発明の第2の実施形態に係る窒化物系半導体電界効果トランジスタ1Bの概略構成を示す断面図(a)、エネルギーバンド図(b)、および、空間電荷を示す図(c)
以下、図面に基づいて本発明の好適な実施形態について詳細に説明する。
図1は、本発明の第1の実施形態に係る窒化物系半導体電界効果トランジスタ1Aの概略構成を示す断面図である。
図1に示すように、第1の実施形態に係る窒化物系半導体電界効果トランジスタ1A(以下AlGaN/GaN系HFETと呼ぶ)は、サファイア基板9と、サファイア基板9上に形成されたGaN層10と、GaN層10上に形成されたAlGaN層11と、ソース電極(S)21と、ドレイン電極(D)22と、ソース電極21およびドレイン電極22との間の動作領域上に化学気相堆積法(Chemical Vapor Deposition:CVD)により堆積された酸化Si(SiO)からなるゲート酸化膜31と、ゲート電極(G)34で構成される。
このAlGaN/GaN系HFET(1A)では、バンドギャップの広いAlGaN層11と、AlGaN層11よりもバンドギャップの狭いGaN層10とのヘテロ接合界面が形成される。
本発明のAlGaN/GaN系HFET(1A)では、ゲート酸化膜31のゲート電極34直下の領域中40には、イオンの注入により、例えばフッ素イオンF等の負のイオンが添加され、また、AlGaN層11にも、例えばフッ素イオンF等の負のイオンが添加される。
図2は、第1の実施形態に係るAlGaN/GaN系HFET(1A)の概略構造を示す断面図(a)と、エネルギーバンド図(b)、空間電荷を示す図(c)である。同図は、ゲート酸化膜31のみに負のイオンが添加されている場合を示している。
図2(a)に示すAlGaN/GaN系HFET(1A)の概略構造を示す断面図は、図1の図と同様である。
図2(b)および図2(c)に示すように、GaN層10とAlGaN層11のヘテロ接合により、AlGaN層11中には、自発分極とピエゾ分極により、ゲート絶縁膜31側には負の電荷51が、GaN層10側には正の電荷52ができる。
ゲート絶縁膜31には負の電荷40が付与されており、AlGaN層11中の正の電荷52からの電気力線は全てゲート絶縁膜31中の負の電荷40に向かい、GaN層10側に負の電荷が誘起されることはない。
ゲート絶縁膜31の負の電荷40がAlGaN層11中の正の電荷52を補償して余りある十分な量ある場合には、GaN層10中にも正の電荷53が誘起される。この正の電荷53は、イオン化した残留ドナーあるいはGaN層10中に誘起される正孔によってもたらされ、AlGaN/GaN系HFET(1A)のしきい値電圧Vthを正の方向に移動させることが可能である。
図3、図4、図5、図6、図7は、ゲート絶縁膜31およびAlGaN層11に添加する負のイオンの量により変化するエネルギーバンドおよびキャリア濃度のシミュレーション結果である。
このシミュレーションでは、図1に示すように、2μm厚のGaN層10上に25nm厚のAlGaN層11を形成し、ゲート絶縁膜31は、ゲート電極34下では10nm厚、ソース電極21およびドレイン電極22を覆う部分では50nm厚のAlGaN/GaN系HFET(1A)を使用した。
図3は、ゲート絶縁膜31およびAlGaN層11への負のイオンの添加がない場合(以下、モデルaと呼ぶ)、図4は、ゲート絶縁膜31にのみ負のイオンを−3×1013cm−2注入した場合(以下、モデルbと呼ぶ)、図5は、ゲート絶縁膜31にのみ負のイオンを−5×1013cm−2注入した場合(以下、モデルcと呼ぶ)のエネルギーバンドおよびキャリア濃度のシミュレーション結果である。
以上のモデルa、モデルb、モデルcは、ゲート絶縁膜31にのみ負のイオンを注入するものであり、本発明の第1の実施形態に係るAlGaN/GaN系HFET(1A)のゲート絶縁膜31およびAlGaN層11の両方に負のイオンを注入する場合(図6)との比較のために説明する。
図3に示すように、モデルaの場合、ゲート絶縁膜31への負のイオンの注入はされず、AlGaN層11の電子に対するゲート絶縁膜31のポテンシャルが低く、AlGaN層11/GaN層10界面に多くの二次元電子ガスが生成される。AlGaN層11/GaN層10界面付近のキャリア濃度はほぼ1×1020cm−3である。
これに対して、図4に示すモデルbの場合のように、ゲート絶縁膜31に負のイオン(例えばフッ素イオンF)を−3×1013cm−2注入した場合、AlGaN層11の電子に対するゲート絶縁膜31のポテンシャルが高くなり、GaN層10中のチャネルに空乏層を生じ、AlGaN層11/GaN層10の界面付近のキャリア濃度は5×1019cm−3に減少する。これにより、しきい値電圧Vthが上昇すると考えられる。
さらに、図5に示すモデルcの場合のように、ゲート絶縁膜31に負のイオン(例えばF)を−5×1013cm−2注入した場合、AlGaN層11の電子に対するゲート絶縁膜31のポテンシャルがさらに高くなり、GaN層10中のチャネルに空乏層を生じ、AlGaN層11/GaN層10の界面付近のキャリア濃度は1×1019cm−3程度である。
図6は、本発明の第1の実施形態として、ゲート絶縁膜31に負のイオン(例えばフッ素イオンF)を−3×1013cm−2注入し、さらに、AlGaN層11のゲート電極34直下に負のイオン(例えばフッ素イオンF)を−1×1013cm−2注入した場合(モデルd)のエネルギーバンドおよびキャリア濃度のシミュレーション結果である。
同図に示すように、ゲート絶縁膜31のポテンシャルは図4に示したモデルbの場合と同程度に高くなり、さらに、AlGaN層11の負のイオンを注入した部分のポテンシャルも高くなる。
この場合、ゲート絶縁膜31およびAlGaN層11中に負のイオン(負の電荷)が相当量注入されるために、AlGaN層11中の正の電荷52を補償したうえ、GaN層10中にも正の電荷が誘起され、二次元電子ガスの量が大幅に減少する。GaN層10中のキャリア濃度は、1×108cm−3程度で、AlGaN層11/GaN層10の界面付近への集中はない。
図7は、本発明の第1の実施形態との比較のために、AlGaN層11中にのみ負のイオン(例えばフッ素イオンF)を−1×1013cm−2注入した場合(モデルe)のエネルギーバンドおよびキャリア濃度のシミュレーション結果を示している。
同図に示すように、ゲート絶縁膜31のポテンシャルは図3に示したモデルaの場合と同様であり、AlGaN層11の負のイオンを注入した部分のポテンシャルが高くなる。
この場合、モデルdの場合よりも負のイオン(負の電荷)は少なく、二次元電子ガスの減少量はモデルdよりも小さい。AlGaN層11/GaN層10の界面付近のキャリア濃度は1×1019cm−3程度である。
図8は、ゲート絶縁膜31にもAlGaN層11にも負のイオンを注入しない場合(モデルa)、ゲート絶縁膜31にのみ負のイオンを−3×1013cm−2注入した場合(モデルb)、ゲート絶縁膜31にのみ負のイオンを−5×1013cm−2注入した場合(モデルc)、ゲート絶縁膜31に−3×1013cm−2、AlGaN層11のゲート電極34直下に−1×1013cm−2の負のイオンを注入した場合(モデルd)、AlGaN層11のゲート電極34直下にのみ−1×1013cm−2の負のイオンを注入した場合(モデルe)のAlGaN/GaN系HFET(1A)のゲート電圧Vとドレイン電流Iの関係のシミュレーション結果である。ドレイン電圧Vdsは10Vとした。
図8に示すように、ゲート絶縁膜31にもAlGaN層11にも負のイオンを注入しない場合(モデルa)と比較して、ゲート絶縁膜31にのみ負のイオンを−3×1013cm−2注入した場合(モデルb)はしきい値電圧Vthが約7.5V正の方向にシフトする。しかし、しきい値電圧Vthは負の値であり、ノーマリオフ動作は実現できない。
また、ゲート絶縁膜31にのみ負のイオンを−5×1013cm−2注入した場合(モデルc)は、さらにしきい値電圧Vthは正の方向にシフトし、ほぼノーマリオフ動作が実現可能である。
以上のシミュレーション結果から、ゲート絶縁膜31に注入する負のイオン量1×1013cm−2ごとにしきい値電圧Vthが約2.5V大きくなることが分かる。
一方、ゲート絶縁膜31に−3×1013cm−2、AlGaN層11のゲート電極34直下に−1×1013cm−2の負のイオンを注入した場合(モデルd)、ゲート絶縁膜31に−3×1013cm−2の負のイオンを注入した場合(b)と比較して、しきい値電圧Vthが約7.5V正の方向に移動し、約5Vのしきい値電圧Vthが得られ、ノーマリオフ動作が実現できることが分かる。
また、AlGaN層11のゲート電極34直下にのみ−1×1013cm−2の負のイオンを注入した場合(モデルe)も、全く負のイオンを注入しない場合(モデルa)と比較してしきい値電圧Vthが約7.5V正の方向にシフトすることから、AlGaN層11のゲート電極34直下に−1×1013cm−2の負のイオンを注入することでしきい値電圧Vthが約7.5V増加することが分かる。
また、AlGaN層11のゲート電極34直下に負のイオンを添加しても、ゲート電圧V対ドレイン電流Iの傾きは変わらず、大きなドレイン電流Iが得られる。
以上のように、ゲート絶縁膜31およびAlGaN層11のゲート電極34直下に適切な量の負のイオンを注入することにより、AlGaN/GaN系HFET(1A)のしきい値電圧Vを十分に正の値に取ることが可能になり、ノーマリオフ動作を確実に実現でき、また、十分なチャネル電流を得ることが可能になる。
図9は、上述のモデルa、モデルb、モデルc、モデルd、モデルeの場合について、GaN層中に形成される二次元電子ガス濃度値のシミュレーション結果である。AlGaN層11のゲート電極34直下10nmの厚さの範囲に負のイオンを注入する場合の値である。
同図に示すように、ゲート絶縁膜31中とAlGaN層11中の両方に負のイオンを注入するモデルdの場合、GaN層10中に形成される二次元電子ガス濃度が7桁近く少ない。
これによって、ゲート絶縁膜31中とAlGaN層11中の両方に負のイオンを注入することで、二次元電子ガスが抑制されノーマリオフ動作が達成される。
以上に説明したモデルdおよびモデルeでは、AlGaN層11中のゲート電極34直下に負のイオンを注入するようにしたが、ゲート電極34直下に限らず、AlGaN層11中に注入するようにしてもよい。
図10は、本発明の第2の実施形態に係るAlGaN/GaN系HFET(1B)の概略構成を示す断面図(a)と、エネルギーバンド図(b)および空間電荷の説明図(c)である。
AlGaN/GaN系HFET(1B)は、サファイア基板9と、サファイア基板9上に形成されたGaN層10と、GaN層10上に形成されたAlGaN層11と、ソース電極(S)21と、ドレイン電極(D)22と、ゲート電極(G)34と、ソース電極21およびドレイン電極22との間の動作領域上に化学気相堆積法(Chemical Vapor Deposition:CVD)により堆積された酸化Si(SiO)からなるゲート酸化膜31と、ゲート酸化膜31上のゲート電極(G)34の下方領域に設けられた浮遊ゲート層33、浮遊ゲート層33上にCVDにより堆積された酸化Si(SiO)からなるゲート酸化膜32で構成される。
浮遊ゲート層33は、例えば、低抵抗のポリシリコンで形成される。また、浮遊ゲート層33をMoの他、Ta、W、Ti、Cr、Nb等から選択された高融点金属またはこれらの金属を主成分とする合金材料もしくはこれらの化合物材料で形成してもよい。
浮遊ゲート層33は、ゲート電極34と窒化物系半導体であるAlGaN層11との間に設けられた、負の電荷を有する第三の層である。浮遊ゲート層33をゲート絶縁膜31および32で覆うことにより、浮遊ゲート層32に電子が閉じ込められる。
浮遊ゲート層33に予め電子ビーム等により適量の電子による負の電荷を付与し、さらに、AlGaN層11に負のイオンを注入することにより、AlGaN/GaN系HFET(1B)のしきい値電圧Vthを必要な値に制御することが可能になる。ゲート電極34は、ゲート絶縁膜32上の浮遊ゲート層33の上方領域に設けられる。
図10(b)のエネルギーバンド図、および、図10(c)の空間電荷の説明図に示すように、GaN層10とAlGaN層11のヘテロ接合により、AlGaN層11中には、自発分極とピエゾ分極により、ゲート絶縁膜31側には負の電荷51が、GaN層10側には正の電荷52ができる。
浮遊ゲート33には負の電荷40が付与されており、AlGaN層11中の正の電荷52からの電気力線は全てゲート絶縁膜31中の負の電荷40に向かい、GaN層10側に負の電荷が誘起されることはない。
浮遊ゲート33の負の電荷40がAlGaN層11中の正の電荷52を補償して余りある十分な量ある場合には、GaN層10中にも正の電荷53が誘起される。この正の電荷53は、イオン化した残留ドナーあるいはGaN層10中に誘起される正孔によってもたらされ、AlGaN/GaN系HFET(1B)のしきい値電圧Vthを正の方向に移動させることが可能である。
第2の実施形態に係るAlGaN/GaN系HFET(1B)も、浮遊ゲート層33およびAlGaN層11に負の電荷を付与することにより、第1の実施形態に係るAlGaN/GaN系HFET(1A)の場合と同様に、しきい値電圧Vthを正の方向に移動させることが可能で、ノーマリオフ動作を可能にする。また、十分なチャネル電流を得ることが可能である。
尚、本発明は、前述した実施の形態に限定されるものではなく、種々の改変が可能であり、それらも、本発明の技術範囲に含まれる。
上記の各実施形態では、窒化物系半導体ヘテロ接合電界効果トランジスタの一例としてAlGaN/GaN系HFETについて説明したが、本発明はこの構成に限定されない。たとえば、GaN、AlGaN、InGaN等の窒化物系半導体のヘテロ接合界面をチャネルとし、ゲート電極34側にバンドギャップの広い第1の窒化物系半導体を、サファイア基板9側に第1の窒化物系半導体よりもバンドギャップの狭い第2の窒化物系半導体をそれぞれ配した窒化物系半導体HFETに広く適用可能である。
また、AlGaN層11上のゲート絶縁膜31はSiOに限ることなく、AlGaN層11との界面準位密度がヘテロ界面に誘起されるべき二次元電子ガス密度(通常約1013cm−2程度)より十分少なくなるよう(例えば1011cm−2以下)に制御されていれば、窒化Si膜(SiNx)やAl膜等でもよい。
また、上記の各実施形態では、基板にサファイア基板9を使用したが、SiN、GaN、Si等の基板を用いてもよい。
また、上記の各実施形態において、サファイア基板9とGaN層10との間にAlN等のバッファ層を設けた構成の窒化物系半導体ヘテロ接合電界効果トランジスタにも本発明は適用可能である。
1A、1B………AlGaN/GaN系ヘテロ接合電界効果トランジスタ(HFET)
9………サファイア基板
10………GaN層
11………AlGaN層
21………ソース電極(S)
22………ドレイン電極(D)
31………ゲート絶縁膜
32………ゲート絶縁膜
33………浮遊ゲート
34………ゲート電極(G)
40………絶縁膜中の負のイオン
41………AlGaN層11中の負のイオン

Claims (3)

  1. ヘテロ接合界面をチャネルとする窒化物系半導体電界効果トランジスタにおいて、
    制御ゲート電極と窒化物系半導体の間に負のイオンを添加した絶縁体層からなる第三の層を有し、
    前記ヘテロ接合を形成する前記窒化物半導体中に負のイオンを含むことを特徴とする窒化物系半導体電界効果トランジスタ。
  2. 前記負のイオンが塩素イオンClまたはフッ素イオンFであることを特徴とする請求項記載の窒化物系半導体電界効果トランジスタ。
  3. 前記絶縁体層が窒化Si膜であることを特徴とする請求項記載の窒化物系半導体電界効果トランジスタ。
JP2009158951A 2009-07-03 2009-07-03 窒化物系半導体電界効果トランジスタ Expired - Fee Related JP5554024B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009158951A JP5554024B2 (ja) 2009-07-03 2009-07-03 窒化物系半導体電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009158951A JP5554024B2 (ja) 2009-07-03 2009-07-03 窒化物系半導体電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JP2011014789A JP2011014789A (ja) 2011-01-20
JP5554024B2 true JP5554024B2 (ja) 2014-07-23

Family

ID=43593386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009158951A Expired - Fee Related JP5554024B2 (ja) 2009-07-03 2009-07-03 窒化物系半導体電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JP5554024B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2360728B1 (en) * 2010-02-12 2020-04-29 Infineon Technologies Americas Corp. Enhancement mode III-nitride transistors with single gate dielectric structure
JP5709630B2 (ja) * 2011-04-22 2015-04-30 株式会社豊田中央研究所 半導体装置とその製造方法
JP2012234926A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置
JP5653326B2 (ja) * 2011-09-12 2015-01-14 株式会社東芝 窒化物半導体装置
JP5990976B2 (ja) 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
KR101395374B1 (ko) 2012-09-25 2014-05-14 홍익대학교 산학협력단 비휘발성 메모리 소자 및 이의 제조방법
JP6136573B2 (ja) 2013-05-27 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
DE102013211374A1 (de) * 2013-06-18 2014-12-18 Robert Bosch Gmbh Transistor und Verfahren zur Herstellung eines Transistors
JP2017092083A (ja) * 2015-11-02 2017-05-25 富士通株式会社 化合物半導体装置及びその製造方法
CN107240560B (zh) * 2017-05-27 2019-08-13 西安电子科技大学 氟注入增强型hemt器件中离化氟离子位置的测量方法
JP6762977B2 (ja) 2018-03-06 2020-09-30 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP6767411B2 (ja) 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
KR20210158252A (ko) 2020-06-23 2021-12-30 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
CN112736140B (zh) * 2021-02-08 2023-06-16 金陵科技学院 一种基于正离子注入的增强型AlGaN/GaN高电子迁移率晶体管

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176065A (ja) * 2000-12-08 2002-06-21 Fujitsu Ltd 半導体装置の製造方法
JP4745652B2 (ja) * 2004-11-30 2011-08-10 シャープ株式会社 半導体装置
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
JP5192683B2 (ja) * 2006-11-17 2013-05-08 古河電気工業株式会社 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP2008172055A (ja) * 2007-01-12 2008-07-24 Sharp Corp 窒化物半導体装置及びそれを用いた電力変換装置
US7851825B2 (en) * 2007-12-10 2010-12-14 Transphorm Inc. Insulated gate e-mode transistors

Also Published As

Publication number Publication date
JP2011014789A (ja) 2011-01-20

Similar Documents

Publication Publication Date Title
JP5554024B2 (ja) 窒化物系半導体電界効果トランジスタ
JP5192683B2 (ja) 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP5785153B2 (ja) 補償型ゲートmisfet及びその製造方法
JP2025504928A (ja) 改善された伝導性を有する空乏層を含むn極性デバイス
CN104009075B (zh) 半导体装置
JP5805830B2 (ja) 半導体装置
US7655962B2 (en) Enhancement mode insulated gate heterostructure field-effect transistor with electrically isolated RF-enhanced source contact
CN108028273B (zh) 半导体装置和制造半导体装置的方法
US8586993B2 (en) Normally-off compound semiconductor tunnel transistor
JP5697456B2 (ja) 電界効果トランジスタ及び電力制御装置
JP5534661B2 (ja) 半導体装置
JP5087240B2 (ja) 窒化物半導体装置の製造方法
WO2009116283A1 (ja) 半導体装置および半導体装置の製造方法
KR20100015747A (ko) 공핍형 GaN 기반 FET를 이용하는 캐스코드 회로
JP2017073499A (ja) 窒化物半導体装置およびその製造方法
CN104241350A (zh) 用于常关化合物半导体晶体管的栅极堆叠
JP2010206125A (ja) 窒化ガリウム系高電子移動度トランジスタ
JP2020524399A (ja) 高電子移動度トランジスタ
JP2007173426A (ja) 半導体装置
JP2010153748A (ja) 電界効果半導体装置の製造方法
JP2011171422A (ja) 電界効果型トランジスタ
JP5732228B2 (ja) 窒化物半導体装置の製造方法
Hasegawa et al. Proposal and simulated results of a normally off AlGaN/GaN HFET structure with a charged floating gate
WO2022172588A1 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
JP5329151B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120402

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140528

LAPS Cancellation because of no payment of annual fees