JP5126963B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路におけるウェル電位の変動を低減するための技術に関する。

ＭＯＳ（Metal Oxide Semiconductor）トランジスタのしきい値を制御するために基板又はウェル領域の電位（「ウェル電位」という）を、電源電位又はそれとは異なる電位に設定する技術が知られている。ウェル領域に電位を供給することを「ウェル給電」という。ウェル給電は専用のタップを介して行われる。このようなウェル給電について記載された文献として、特許文献１及び特許文献２を挙げることができる。

特許文献１には、電源電位と異なる基板又はウェル電位を給電するための不純物拡散領域を有するセルを複数個直列に配置してレイアウトする際に、セル同士の間に、補強給電を行うための補強給電用セルを配置する技術が記載されている。このとき、補強給電用セルは、隣接するセルが有する不純物拡散領域を電気的に接続する不純物拡散領域と、不純物拡散領域の上層に形成された配線層に設けられ、不純物拡散領域と電気的に接続された給電用配線を含む。ソース拡散領域は電源配線層の配線とコンタクトを介して接続される。

また、特許文献２には、ウェル給電のためのタップ数の適正数を決定し、タップ数を削減することで高密度集積を可能とするレイアウト方法が記載されている。

特開２００３−３０９１７８号公報 特開２００４−３１９８５５号公報

半導体集積回路における従来のレイアウト技術について本願発明者が検討したところ、以下の課題が見いだされた。

ウェル領域への給電のためのタップをセル毎に設けると、それに伴って、半導体集積回路のチップ面積が増大する。半導体集積回路のチップ面積の低減を図るには、タップ数が少ないほうが有利である。しかし、タップの数を減らすと、必然的にタップ間隔が広がって、そこでのウェル抵抗が高くなり、ウェルノイズ（ウェル電位の変動）が大きくなる傾向にある。ウェルノイズは、回路の誤動作を招き、さらにはラッチアップによるチップ破壊を招来する。従って、タップ数を減らす場合、ウェルノイズが許容範囲を越えないようにすることが必要とされる。

本発明の目的は、ウェルノイズの低減を図ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、第１トランジスタと、Ｙ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタと、Ｘ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタと、Ｙ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｘ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタとを含む。上記第１乃至第４トランジスタは、互いにウェルが共通化され、上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされ、上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされ、上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる。上記トランジスタの出力は、ウェルの電位変動を互いに打ち消すように作用する。このことが、ウェルノイズの低減を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ウェルノイズを低減することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路（１０）は、互いに直交する２軸をそれぞれＸ軸、Ｙ軸とするとき、第１トランジスタ（Ｔｒ２）と、Ｙ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタ（Ｔｒ３）と、Ｘ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタ（Ｔｒ６）と、Ｙ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｘ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタ（Ｔｒ７）とを含む。上記第１乃至第４トランジスタは、互いにウェルが共通化され、上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされ、上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされ、上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる。

上記の構成によれば、ウェルが共通化され、且つ、互いに隣接配置されたトランジスタ間で出力信号が逆相とされる場合に、当該トランジスタの出力は、ウェルの電位変動を互いに打ち消すように作用するため、ウェルノイズの低減を図ることができる。

〔２〕また、本発明の代表的な実施の形態に係る別の半導体集積回路（１０）は、互いに直交する２軸をそれぞれＸ軸、Ｙ軸とするとき、第１トランジスタ（Ｔｒ２）と、Ｘ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタ（Ｔｒ７）と、Ｙ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタ（Ｔｒ６）と、Ｘ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｙ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタ（Ｔｒ３）とを含む。上記第１乃至第４トランジスタは、互いにウェルが共通化され、上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされ、上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされ、上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる。

上記の構成によれば、ウェルが共通化され、且つ、互いに隣接配置されたトランジスタ間で出力信号が逆相とされる場合に、当該トランジスタの出力は、ウェルの電位変動を互いに打ち消すように作用するため、ウェルノイズの低減を図ることができる。

〔３〕上記第１トランジスタを含んで第１論理回路が形成され、上記第２トランジスタを含んで第２論理回路が形成され、上記第３トランジスタを含んで第３論理回路が形成され、上記第４トランジスタを含んで第４論理回路が形成される。このとき、上記第１論理回路の出力信号が上記第２論理回路に伝達され、上記第２論理回路の出力信号が上記第３論理回路に伝達され、上記第３論理回路の出力信号が上記第４論理回路に伝達されるように構成することができる。

〔４〕上記ウェルと同じ導電型のウェル表面の活性領域によって形成され、上記ウェルに給電するための給電タップ（ＰＴ，ＮＴ）を設ける。上記給電タップは、複数のトランジスタ毎に、当該複数のトランジスタを挟み込むように配置することができる。

〔５〕上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路を含む論理回路群を上記Ｘ軸に沿って複数配置することができる。

〔６〕上記給電タップは、上記複数の論理回路群の境界に配置することができる。

〔７〕上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路は、それぞれｐチャンネル型ＭＯＳトランジスタと、それに直列接続されたｎチャンネル型ＭＯＳトランジスタとを含んで成るインバータ（Ｃ０１〜Ｃ０４，Ｃ１１〜Ｃ１４）とすることができる。

〔８〕それぞれ異なる論理回路群に属する論理回路（Ｃ０１〜Ｃ０４，Ｃ１１〜Ｃ１４）を、Ｘ軸又はＹ軸に沿って互いに隣接配置することができる。

〔９〕上記第１論理回路、上記第３論理回路、上記第４論理回路は、入力信号を論理反転して出力するインバータ（Ｃ０１，Ｃ０３，Ｃ０４）とし、上記第２論理回路は入力信号のノア論理を得るためのノアゲート（ＮＲ０１）とすることができる。

〔１０〕上記第１論理回路、上記第３論理回路、上記第４論理回路は、入力信号を論理反転して出力するインバータ（Ｃ０１，Ｃ０３，Ｃ０４）とし、上記第２論理回路はナンド論理を得るためのナンドゲート（ＮＤ０１）とすることができる。

〔１１〕上記第４論理回路の出力信号と相補レベルの関係にある信号出力を行う論理回路を上記第４論理回路に隣接配置することができることで、ウェルノイズの低減を図ることができる。

〔１２〕上記第１論理回路及び上記第２論理回路は、入力信号を論理反転して出力するインバータ（Ｉ１１，Ｉ１２）とされ、上記第３論理回路は、入力信号のナンド論理を得るためのナンドゲート（ＮＤ０１）とされ、上記第４論理回路は、入力信号のノア論理を得るためのノアゲート（ＮＲ０１）とされる。このとき、上記第４論理回路には、Ｙ軸に沿って上記第５論理回路及び上記第６論理回路が隣接配置され、上記第６論理回路は、Ｘ軸に沿って第５論理回路に隣接配置され、上記第５論理回路の出力信号と、上記第６論理回路の出力信号とが、互いに逆相とされることで、ウェルノイズの低減を図ることができる。

〔１３〕上記第１トランジスタを含んで成る第１論理回路と、上記第２トランジスタを含んで成る第２論理回路と、上記第３トランジスタを含んで成る第３論理回路と、上記第４トランジスタを含んで成る第４論理回路とを含むとき、上記第１論理回路及び上記第３論理回路に入力される信号と、上記第２論理回路及び上記第４論理回路に入力される信号とは、相補レベルとすることで、ウェルノイズの低減を図ることができる。

〔１４〕上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路を含む複数の論理回路がループ状に結合されることでリングオシレータを形成することができる。

２．実施の形態の説明
＜実施形態１＞
次に、実施の形態について更に詳述する。

尚、実施の形態を説明するための全図において同一の部材には原則として同一の符号を付すことにする。

図１には、本発明にかかる半導体集積回路のレイアウト例が示される。図２には、図１におけるＡ−Ａ'線切断断面が示され、図３には、図１におけるＢ−Ｂ'線切断断面が示される。図４には、図１に示される半導体集積回路のＭＯＳトランジスタレベルの等価回路が示され、図５には、図１に示される半導体集積回路におけるセルのレイアウト状態が模式的に示される。

図１に示される半導体集積回路１０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成され、レイアウトの単位とされるセルが複数配置され、それらが組み合わされることにより、所定の機能を有するブロックが形成される。上記セルは、特に制限されないが、図４に示されるように、ｐチャネル型ＭＯＳトランジスタＰＭＯＳとｎチャネル型ＭＯＳトランジスタＮＭＯＳとが直列接続され、入力信号の論理反転を可能とするインバータとされ、このインバータがカスケード接続されることで二つのインバータチェーンが形成される。第１インバータチェーンは、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４がカスケード接続されて成り、第２インバータチェーンは、インバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４がカスケード接続されて成る。図１において、上記セルの区切れは破線によって示される。第１インバータチェーン及び第２インバータチェーンは、後段になるほど駆動能力が高くなる。つまり、第１インバータチェーンでは、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４の順に駆動能力が高くなり、個々のインバータを形成するためのＭＯＳトランジスタのゲートサイズが大きくなる。第２インバータチェーンでは、インバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４の順に駆動能力が高くなり、個々のインバータを形成するためのＭＯＳトランジスタのゲートサイズ若しくは並列接続されるＭＯＳトランジスタの個数が大きくなる。ＭＯＳトランジスタのゲートサイズが大きくなるほど、チップ占有面積も大きくなるため、本例では、図５から明らかなように、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４（Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４）の順にセルのチップ占有面積が大きくなる。また、本例では、上記二つのインバータチェーンがブロックのＰウェルＷＰ１，ＷＰ２で背合わせに隣接配置することで、複数のｎチャネル型ＭＯＳトランジスタ間でＰウェルが共通化されている。

図１では、上から順に、インバータＣ１１からＣ１４のｐチャネル型ＭＯＳトランジスタが形成されたＮウェルＷＮ１、インバータＣ１１からＣ１４のｎチャネル型ＭＯＳトランジスタが形成されたＰウェルＷＰ１、インバータＣ０１からＣ０４のｎチャネル型ＭＯＳトランジスタが形成されたＰウェルＷＰ２、インバータＣ０１からＣ０４のｐチャネル型ＭＯＳトランジスタが形成されたＮウェルＷＮ２が配置されている。ＰウェルＷＰ１とＰウェルＷＰ２は一体的に設けられており、それらをＰウェルＷＰと総称する。

各インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４、及びインバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４は、図１において破線で示される区切れ位置で区切られる。上記各インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４、及びインバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４の基本的な構成は互いに同様とされるため、ここではインバータＣ０１の構成について詳述する。

上記インバータＣ０１は、ｐチャネル型ＭＯＳトランジスタＰＭＯＳとｎチャネル型ＭＯＳトランジスタＮＭＯＳを含む。上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳは、Ｐ型の半導体基板（ｐ−ｓｕｂ）上のＮウェルＷＮ２に形成され、上記ｎチャネル型ＭＯＳトランジスタＮＭＯＳは、Ｐ型の半導体基板（ｐ−ｓｕｂ）上のＰウェルＷＰ２に形成される。上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳとｎチャネル型ＭＯＳトランジスタＮＭＯＳは、ドレイン電極Ｄ、ゲート電極Ｇ、ソース電極Ｓを有する。ｎチャネル型ＭＯＳトランジスタＮＭＯＳの場合、ドレイン電極Ｄ及びソース電極Ｓは、図２に示されるように、Ｎウェルよりも不純物濃度が高いｎ^＋領域によって形成される。ｐチャネル型ＭＯＳトランジスタＰＭＯＳの場合、ドレイン電極Ｄ及びソース電極Ｓは、Ｐウェルよりも不純物濃度が高いｐ^＋領域によって形成される。上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳのソース電極Ｓには、半導体集積回路１０の縁辺部に設けられた第１層メタル配線Ｍ１により形成されたＶＤＤ配線Ｌ１を介して高電位側電源ＶＤＤが供給される。上記ｎチャネル型ＭＯＳトランジスタＮＭＯＳのソース電極Ｓには、半導体集積回路１０の中央部に設けられた第１層メタル配線Ｍ１により形成されたＶＳＳ配線Ｌ２を介して低電位側電源ＶＳＳが供給される。上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳのゲート電極Ｇと上記ｎチャネル型ＭＯＳトランジスタＮＭＯＳのゲート電極Ｇとは、１２で示されるようにＹ軸方向に延在され、第２層メタル配線Ｍ２により形成された入力部配線Ｌ３を介して互いに結合される。上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳのドレイン電極Ｄと上記ｎチャネル型ＭＯＳトランジスタＮＭＯＳのドレイン電極Ｄとは、第１層メタル配線Ｍ１により形成された出力部配線Ｌ４を介して互いに結合され、そこから当該インバータＣ０１の出力端子が引き出される。上記インバータＣ０１の入力端子（ゲート１２）と、上記インバータＣ１１の入力端子（ゲート１２）には、第２層メタル配線Ｍ２による配線Ｌ３を介して、インバータＣ０１，Ｃ１１で共通の入力信号ＩＮが伝達される。

尚、図２，３におけるＷＰ０１，ＷＰ０２，ＷＰ０３，ＷＰ０４は、それぞれＰウェルＷＰ２内の各トランジスタに対応するウェル部分を示している。同様に、ＷＮ０１，ＷＰ１１，ＷＮ１１は、それぞれ対応するウェルＷＮ２，ＷＰ１，ＷＮ１内の該当トランジスタに対応するウェル部分を示している。これらは、後述のノイズ解析の説明を容易にするために示したものであり、ウェル領域が電気的に区切られているものではない。本例において、ウェル領域への給電は、ブロック内に形成されたタップを介して行われる。ここでタップとは、ウェルと同じ導電型の不純物活性層であり、基板の表面に形成され、不純物の濃度がウェル領域の不純物濃度より高い。

また、タップ内のウェルと同じ導電型の不純物濃度について別の言い方をすれば、以下のようになる。

基板表面に形成されたウェルと逆導電型のソースドレイン領域内１１内には、ウェルと同じ導電型の不純物も濃度が薄いものの含まれている。この逆導電型のソースドレイン領域１１内のウェルと同じ導電型の不純物の不純物濃度よりも、タップは、ウェルと同じ導電型の不純物濃度が高いと言える。

具体的には、ＰウェルＷＰ１，ＷＰ２の場合、Ｐウェルに形成されたＮ型ソースドレイン領域１１内のＰ型不純物の濃度に比べ、Ｐ型タップＰＴ（ＰＴ１，ＰＴ２，ＰＴ３）のＰ型不純物濃度の方が高いことを意味する。また、タップは、メタル配線に接続され、ウェルに電圧を与えることができることから、給電タップとも呼ぶ。

図１では、Ｙ方向にトランジスタのゲート１２が伸び、Ｘ方向の左から右にトランジスタが順次配列されている。

本例では給電タップの間隔がＭＯＳトランジスタのゲート８本以内とされ、給電タップがブロック内の中央付近とブロックの両端に配置される。例えば図２に示される例では、ブロック内の中央付近にＰウェル給電タップＰＴ２が配置され、上記ブロックの両端にＰウェル給電タップＰＴ１，ＰＴ３が配置されている。

ここでは、図１に示されたレイアウトをＸ方向で領域に区切り、タップＰＴ１からＰＴ２までをａ領域、タップＰＴ２からＰＴ３までをｂ領域と呼ぶ。換言すれば、本例において上記タップは、複数のトランジスタ毎に、当該複数のトランジスタを挟み込むように配置される。

インバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４におけるｎチャネル型ＭＯＳトランジスタに対応するＰウェル領域ＷＰ１と、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４におけるｎチャネル型ＭＯＳトランジスタに対応するＰウェル領域ＷＰ２とは、一体化されてＰウェル領域ＷＰとされる。例えば図３から明かなように、インバータＣ０１のＰウェル領域ＷＰ２と，インバータＣ１１のＰウェル領域ＷＰ１が接続されており、一体化されることでＰウェル領域ＷＰが構成される。同様にｂ領域では、インバータＣ０４，Ｃ１４間でＰウェル領域が共有化される。図２から明らかなように、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４や、タップＰＴ１〜ＰＴ２は、分離領域１３によって分離される。

尚、第１層メタル配線Ｍ１を利用して、高電位側電源ＶＤＤを供給するためのＶＤＤ配線、及び低電位側電源ＶＳＳを供給するためのＶＳＳ配線が形成され、このＶＤＤ配線及びＶＳＳ配線を介して上記インバータの動作用電源の供給が行われる。また、これらの配線から、ＰウェルＷＰ１，ＷＰ２には低電位側電源ＶＳＳ、ＮウェルＷＮ１，ＷＮ２には高電位側電源ＶＤＤが供給される。

ここで、図１に示される半導体集積回路１０の比較対象について説明する。

図７には、図１に示される半導体集積回路１０の比較対象とされる半導体集積回路７０のレイアウト例が示される。図８には、図７に示される半導体集積回路７０の等価回路が示される。図９には、図７におけるＣ−Ｃ'線切断断面が示され、図１０Ａには、図７におけるＤ−Ｄ'線切断断面が示され、図１０Ｂには、図７におけるＫ−Ｋ’線切断断面が示される。

図７に示される半導体集積回路７０においても、図８に示されるようにそれぞれ複数のインバータがカスケード接続されて成る二つのインバータチェーンが形成される。

図７に示される回路レイアウトでは、半導体集積回路７０の縁辺部にはＮウェル領域ＷＮ１，ＷＮ２への給電のためのタップＮＴが設けられ、半導体集積回路７０の中央部にはＰウェル領域ＷＰへの給電のためのタップＰＴが設けられる。タップＮＴ，ＰＴのＹ軸方向の幅はそれぞれＹｎ，Ｙｐで示される。このように各セルの縁にＮウェル給電タップＮＴや、Ｐウェル給電タップＰＴが配置されているため、ウェル抵抗の最大値は、給電タップからＰウェルとＮウェルの境界までの長さで決まる。また、各セルにおけるウェル抵抗値はゲート本数に依存せず一定である。しかし、このレイアウト構成では各セルに必ず給電タップ領域（ＮＴ，ＰＴ）が存在し、それが、ＮウェルやＰウェルの一部となっているため、半導体集積回路７０のチップ面積が大きくなってしまう。つまり、図７に示される構成では、セル毎に給電タップ（ＮＴ，ＰＴ）が設けられているため、その給電タップ（ＮＴ，ＰＴ）の存在によってチップ面積が大きくなっている。

図１１には、図７に示される半導体集積回路７０における入出力信号とウェル電位変動との関係が示される。

各インバータＣ０１〜Ｃ０４,Ｃ１１〜Ｃ１４で発生するウェルノイズは、各ウェル領域内で合成されたノイズとなるが、二つのインバータチェーン(Ｃ０１〜Ｃ０４)と（Ｃ１１〜Ｃ１４）間の境界部に給電タップが配置されているため、各インバータチェーンで生じたノイズの干渉はない。しかしながら、上記のようにセル毎に給電タップが必ず配置されているため、チップ面積はその領域分だけ大きくならざるを得ない。

これに対して、図１に示される半導体集積回路１０によれば、ブロック内の任意の箇所に給電タップが配置され、各セルの縁には給電タップが配置されていない。このため、図７に示されるように、セル毎に給電タップを配置する構成に比べて、給電タップ数を減少させることができ、その分、チップ面積を低減できる。

すなわち、図７においてセル毎に配置されていた給電タップが削除されたことにより、ブロックのＹ方向の長さＹｉ（図１参照）は、図７に示される場合の長さＹｅより短くなる。Ｘ方向の長さは、ブロック内に給電タップを設け、タップ領域（Ｘ方向の大きさ）が増加した分だけ長くなるが、Ｙ方向の長さが短くなる効果と比較してチップ面積は小さくなる。そして、ウェルノイズが許容される範囲で上記給電タップの間隔を広げてタップ数を減少させることで、チップ面積を更に低減することができる。

図６には、図１に示される半導体集積回路１０におけるウェル電位の変動が示される。ここで破線で示されるウェル電位変動は、各インバータ単独のものであり、実線で示されるウェル電位変動は、各ウェル電位変動が合成されたものである。

図６（Ａ）には、図１におけるａ領域でのウェル電位変動が示され、図６（Ｂ）には、図１におけるｂ領域でのウェル電位変動が示される。

本例では、二つのインバータチェーンが隣接配置されているため、インバータＣ０１〜Ｃ０４の出力信号は順次異なる相（立ち上がり信号、立ち下がり信号が一段ごとに異なる）であり、ウェルノイズもウェル供給電位を境に正負の電位変動を一段ごとに生じる。インバータチェーン間ではウェルノイズはインバータの前後で相殺される。これに対して、隣接したインバータチェーンでも同様な動作であるため、図６（Ａ），（Ｂ）に示されるように、例えばＰウェルＷＰ内で発生するウェルノイズは、ＰウェルＷＰ０１，ＷＰ１１のウェルノイズが合成され、単独で発生するウェルノイズの２倍（２Ｖｎｐ）になる。

本例によれば、以下の作用効果を得ることができる。

（１）複数のトランジスタ毎に、当該複数のトランジスタを挟み込むようにし、ゲートの長手方向と向かい合うように給電タップが配置されているため、ブロックのＹ方向の長さＹｉは、図７に示される場合の長さＹｅより短くなる。Ｘ方向の長さは、ブロック内に給電タップを設け、タップ領域（Ｘ方向の大きさ）が増加した分だけ長くなるが、Ｙ方向の長さが短くなる効果と比較してチップ面積は小さくなる。

（２）ウェルノイズが許容される範囲で上記給電タップの間隔を広げてタップ数を減少させることができ、それによってチップ面積を更に低減することができる。

＜実施の形態２＞
実施の形態２について説明する。

図１２Ａには、半導体集積回路１０のレイアウト例が示される。

この半導体集積回路１０は、図１２Ａ（Ｂ）に示されるように、上から順に、ｐチャネル型ＭＯＳトランジスタＴｒ４，Ｔｒ５が形成されたＮウェルＷＮ１、nチャネル型ＭＯＳトランジスタＴｒ３，Ｔｒ６，Ｔｒ２，Ｔｒ７が形成されたＰウェルＷＰ、ｐチャネル型ＭＯＳトランジスタＴｒ１，Ｔｒ８が形成されたＮウェルＷＮ２が配置されている。ｎチャネル型ＭＯＳトランジスタＴｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７は、Ｐウェルが共通化されている。ｐチャネル型ＭＯＳトランジスタＴｒ１とｎチャネル型ＭＯＳトランジスタＴｒ２とが直列接続されてインバータが形成され、ｐチャネル型ＭＯＳトランジスタＴｒ８とｎチャネル型ＭＯＳトランジスタＴｒ７とが直列接続されてインバータが形成され、ｐチャネル型ＭＯＳトランジスタＴｒ４とｎチャネル型ＭＯＳトランジスタＴｒ３とが直列接続されてインバータが形成され、ｐチャネル型ＭＯＳトランジスタＴｒ５とｎチャネル型ＭＯＳトランジスタＴｒ６とが直列接続されてインバータが形成される。上記インバータは、互いに結合されることで所定方向に信号の伝達が可能とされる。

ここで図１２Ａ（Ａ）に示されるように、Ｐウェルが共通化されたＭＯＳトランジスタＴｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７に着目して説明する。Ｘ軸、Ｙ軸を互いに直交する２軸とすると、ＭＯＳトランジスタＴｒ３は、Ｙ軸に沿ってＭＯＳトランジスタＴｒ２に隣接配置され、ＭＯＳトランジスタＴｒ６は、Ｘ軸に沿ってＭＯＳトランジスタＴｒ３に隣接配置され、ＭＯＳトランジスタＴｒ７は、Ｘ軸に沿ってＭＯＳトランジスタＴｒ２に隣接配置されるとともに、Ｙ軸に沿ってＭＯＳトランジスタＴｒ６に隣接配置される。そして、Ｔｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７の順に信号伝達が行われるものとすると、ＭＯＳトランジスタＴｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７では、それぞれ信号の論理反転が行われるため、ＭＯＳトランジスタＴｒ２の出力信号と、ＭＯＳトランジスタＴｒ３の出力信号とは互いに逆相とされ、ＭＯＳトランジスタＴｒ３の出力信号と、ＭＯＳトランジスタＴｒ６の出力信号とは互いに逆相とされ、ＭＯＳトランジスタＴｒ６の出力信号と、ＭＯＳトランジスタＴｒ７の出力信号とは互いに逆相とされる。ＭＯＳトランジスタの出力信号の論理変化は、ウェルの電位変動（ウェルノイズ）を生ずる。しかし、上記のようにＰウェルが共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる場合、当該ＭＯＳトランジスタの出力は、Ｐウェルの電位変動を互いに打ち消すように作用し、それによって、ウェルノイズの低減を図ることができる。

尚、ＭＯＳトランジスタＴｒ２の出力信号と、ＭＯＳトランジスタＴｒ６の出力信号とは、互いに同相となるため、ＰウェルＷＰの電位変動を互いに打ち消すことはできない。しかし、ＭＯＳトランジスタＴｒ２，Ｔｒ６間の距離は、Ｘ軸又はＹ軸に沿って互いに隣接配置されたＭＯＳトランジスタ間に比べて長いため、ウェルノイズへの影響は少ない。また、ＭＯＳトランジスタＴｒ２からＴｒ６への信号伝播にはＭＯＳトランジスタＴｒ３を介するため、Ｔｒ２とＴｒ６で生じるウェルノイズに時間差がある。このため、互いのノイズが重なる部分が少なく、ウェルノイズへの影響は少なくなる。

図１２Ｂには、半導体集積回路１０の別のレイアウト例が示される。尚、図１２Ｂでは、図１２Ａ（Ａ）に示される場合と同様に、Ｐウェルが共通化されたＭＯＳトランジスタＴｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７について示される。

図１２Ｂに示される半導体集積回路１０が、図１２Ａに示されるのと大きく相違するのは、信号の伝達方向である。すなわち、図１２Ｂに示される構成では、Ｘ軸、Ｙ軸を互いに直交する２軸とすると、ＭＯＳトランジスタＴｒ７は、Ｘ軸に沿ってＭＯＳトランジスタＴｒ２に隣接配置され、ＭＯＳトランジスタＴｒ６は、Ｙ軸に沿ってＭＯＳトランジスタＴｒ７に隣接配置され、ＭＯＳトランジスタＴｒ３は、Ｘ軸に沿ってＭＯＳトランジスタＴｒ６に隣接配置されるとともに、Ｙ軸に沿ってＭＯＳトランジスタＴｒ２に隣接配置される。そして、ｎチャネル型ＭＯＳトランジスタＴｒ２の出力信号がｎチャネル型ＭＯＳトランジスタＴｒ７に伝達され、このｎチャネル型ＭＯＳトランジスタＴｒ７の出力信号がｎチャネル型ＭＯＳトランジスタＴｒ６に伝達され、このｎチャネル型ＭＯＳトランジスタＴｒ６の出力信号がｎチャンネル型ＭＯＳトランジスタＴｒ３に伝達される。

ＭＯＳトランジスタＴｒ２，Ｔｒ７，Ｔｒ６，Ｔｒ３では、それぞれ信号の論理反転が行われるため、ＭＯＳトランジスタＴｒ２の出力信号と、ＭＯＳトランジスタＴｒ７の出力信号とは互いに逆相とされ、ＭＯＳトランジスタＴｒ７の出力信号と、ＭＯＳトランジスタＴｒ６の出力信号とは互いに逆相とされ、ＭＯＳトランジスタＴｒ６の出力信号と、ＭＯＳトランジスタＴｒ３の出力信号とは互いに逆相とされる。従って、図１２Ｂに示される構成においても、図１２Ａに示される場合と同様に、Ｐウェルが共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる場合には、当該ＭＯＳトランジスタの出力は、Ｐウェルの電位変動を互いに打ち消すように作用し、それによって、ウェルノイズの低減を図ることができる。

上記の例によれば、以下の作用効果を得ることができる。

（１）ＰウェルＷＰが共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる場合、当該ＭＯＳトランジスタの出力は、ＰウェルＷＰの電位変動を互いに打ち消すように作用するため、ウェルノイズの低減を図ることができる。

（２）上記（１）の作用効果によりウェルノイズの低減を図ることができるので、図１２Ａ，１２Ｂに示される構成に実施の形態１の図１に示された、複数のトランジスタ毎に、当該複数のトランジスタを挟み込むようにし、ゲートの長手方向と向かい合うように給電タップを配置する構成を適用しても良い。

実施の形態２では、ウェルノイズが低減される構成なので、図７に示されるような、ＰウェルＷＰ０１とＷＰ１１（ＷＰ１）との間にタップを連続して設ける構成の必要性は下がると考えられる。

複数のトランジスタ毎に、当該複数のトランジスタを挟み込むようにし、ゲートの長手方向と向かい合うように給電タップを配置する構成に変更しても、ウェルノイズの影響を抑制できる。この効果によりタップ間隔を広げることで給電タップ面積が減少するため、チップ面積をさらに低減することができる。

尚、図１２Ａ（Ｂ）において、ＭＯＳトランジスタＴｒ１，Ｔｒ８，Ｔｒ４，Ｔｒ５をＰウェルに形成されたｎチャネル型ＭＯＳトランジスタとし、ＭＯＳトランジスタＴｒ２，Ｔｒ７，Ｔｒ３，Ｔｒ６をＮウェルに形成されたｐチャネル型ＭＯＳトランジスタとしても良い。この場合、ＮウェルＷＮが共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる場合、当該ＭＯＳトランジスタの出力は、Ｎウェルの電位変動を互いに打ち消すように作用する。

＜実施の形態３＞
実施の形態３について説明する。

図１２Ｃには、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図１３には、図１２ＣにおけるＥ−Ｅ'線切断断面が示され、図１４には、図１２ＣにおけるＦ−Ｆ'線切断断面が示される。図１５には、図１２Ｃに示される半導体集積回路１０のＭＯＳトランジスタレベルの等価回路が示され、図１６には、図１２Ｃに示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図１２Ｃに示される半導体集積回路１０は、図１５に示されるように複数のインバータＣ０１〜Ｃ０４、Ｃ１１〜Ｃ１４を含む。複数のインバータＣ０１〜Ｃ０４、Ｃ１１〜Ｃ１４は、それぞれｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが互いに直列接続されて成る。このうち、インバータＣ０１，Ｃ０２，Ｃ０３，Ｃ０４及びインバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４は、それぞれ図１２Ａに示されるのと同様に、ＰウェルＷＰ（ＷＰ１，ＷＰ２）が共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる場合、当該ＭＯＳトランジスタの出力は、ＰウェルＷＰの電位変動を互いに打ち消すように作用する。すなわち、図１２Ｃに示されるように、インバータＣ０１と、その出力信号が入力されるインバータＣ０２とがＰウェルＷＰで背合わせに配置され、インバータＣ０２の次段インバータＣ０３が横並びに配置され、インバータＣ０３の次段インバータＣ０４とインバータＣ０３とがＰウェルＷＰで背合わせに配置される。同様に、インバータＣ１１と、その出力信号が入力されるインバータＣ１２とをＰウェルで背合わせに配置し、インバータＣ１２の次段インバータＣ１３を横並びに配置し、インバータＣ１３の次段インバータＣ１４をインバータＣ１３とＰウェルで背合わせに配置する。これにより、複数のセルは、互いに隣接するセル間で出力論理レベルが互いに異なる関係となるように配置される。上記複数のインバータＣ１１，Ｃ１２，Ｃ１３，Ｃ１４におけるｎチャンネル型ＭＯＳトランジスタは、図１２Ａに示される場合と同様に、ＰウェルＷＰ（ＷＰ１，ＷＰ２）が共通化され、且つ、互いに隣接配置されたＭＯＳトランジスタ間で出力信号が逆相とされる。つまり、図１３に示されるように、Ｐウェル給電タップＰＴ１とＰＴ２に挟まれた領域内にあるＰウェルＷＰ０１で発生するノイズは、ＰウェルＷＰ０４で発生するノイズとウェル給電電位を境にして正負の異なる電位変動となる。同様に図１４に示されるように、ＰウェルＷＰ０１，ＷＰ０２で発生するノイズも正負の異なる電位変動となる。

尚、図１３，１４におけるＷＰ０１，ＷＰ０４，ＷＰ１１，ＷＰ１４は、それぞれＰウェルＷＰ２内の各トランジスタに対応するウェル部分を示し、ＷＰ０２はＰウェルＷＰ１内のトランジスタに対応するウェル部分を示している。同様に、ＷＮ０１，ＷＮ０２は、それぞれ対応するウェルＷＮ２，ＷＮ１内の該当トランジスタに対応するウェル部分を示している。これらは、後述のノイズ解析の説明を容易にするために示したものであり、ウェル領域が電気的に区切られているものではない。

図１７には、図１２Ｃに示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。インバータチェーン（Ｃ０１〜０４）で発生するウェルノイズは同じウェル領域内で発生して合成される。このとき、インバータＣ０１とＣ０２のウェルノイズは正負が異なっているため、相殺される。ただし、インバータＣ０２のゲートサイズがインバータＣ０１の２倍であり、ノイズの発生に遅延もあるため相殺電位は０Ｖとならない。インバータＣ０２とＣ０３との間でも上記の場合と同様にノイズが相殺されるし、インバータＣ０３とＣ０４との間でも上記の場合と同様にノイズが相殺される。このため、この領域で発生するウェルノイズは、各セルが単独で発生するウェルノイズよりも小さくなる。

図１７に示されるように、セルＣ０１とＣ０３で発生するノイズはウェル供給電位を境にして正負の電位が同じあり合成されると増大するが、ノイズの発生時刻にインバータ１段分の遅延があるため、ノイズが重なる部分は殆どない。

インバータチェーン（Ｃ１１〜Ｃ１４）は、ウェル給電タップＰＴ２とＰＴ３を挟んで横並びに配置される。インバータチェーン（Ｃ０１〜０４）と同様に配置されるため、インバータチェーン（Ｃ１１〜Ｃ１４）でのウェルノイズの相殺効果は、上記インバータチェーン（Ｃ０１〜０４）の場合と同様とされる。また、インバータチェーン (Ｃ０１〜Ｃ０４とＣ１１〜Ｃ１４) 間では、給電タップＰＴが介在されるため、ウェルノイズの影響は殆どない。

本例では、図１に示される半導体集積回路１０と同様に、タップ領域を低減し面積を縮小する効果がある。

特に、本例では、互いに隣接配置されたセル間で出力論理レベルが互いに異なる関係となるように複数のセルが配置されるため、同一ウェル領域において、ウェルノイズが相殺されることにより、ウェルノイズを低減することができる。このようにウェルノイズが低減される場合には、ウェルノイズが許容される範囲で給電タップの間隔を決定する場合において、給電タップの間隔を更に広げることができるので、その分、給電タップの数を低減することができ、チップ面積を更に低減することができる。

本例では、図１２Ａに示されるのと同様に、ｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャネル型ＭＯＳトランジスタにも着目することにより、上記Ｎウェルノイズの低減と同様の効果を得ることができる。

ブロックを列方向に複数個並べたとき、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの両方同時に、本例のレイアウトを適用できない場合は、ウェル抵抗値が高い方に本例のレイアウトを適用しても良い。

また、ウェル内で発生するウェルノイズにより、ウェルごとにタップ間隔(タップ間のゲート数)を規制してもよい。

尚、本例ではインバータを例にしているが、インバータ以外の論理回路で出力信号が相補となる場合にも同様の効果を得ることができる。また、本例はインバータチェーンのみではなく、隣接配置される回路の入力が独自であり相補信号となる回路でもウェルノイズを低減する効果がある。

＜実施の形態４＞
実施の形態４について説明する。

図１８には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図２１には、図１８に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。図１８に示される半導体集積回路１０は、複数のインバータＣ０１〜Ｃ０４、Ｃ１１〜Ｃ１４を含む。図１８に示される半導体集積回路１０が、図１２Ｃに示されるのと大きく相違するのは、上記インバータのレイアウトにある。すなわち、図１６と図２１とを比べて明らかなように、インバータC11からC14が図１６から１８０度回転して配置したものが図２１である。 図１９には、図１８におけるＧ−Ｇ'線切断断面が示され、図２０には、図１８におけるＨ−Ｈ'線切断断面が示される。

図１９に示されるように、Ｐウェル給電タップＰＴ１とＰＴ２に挟まれた領域内にはＰウェルＷＰ０１，ＷＰ０４が配置される。ＰウェルＷＰ０１とＷＰ０４で発生するウェルノイズは、ウェル給電電位を境にして正負の異なる電位変動となる。図２０に示されるＰウェルＷＰ０１とＷＰ０２で発生するウェルノイズは、図１４に示される場合と同じである。

図２２には、図１８に示される半導体集積回路１０における入出力信号とウェル電位変動との関係が示される。図２２に示されるように、インバータＣ０１〜Ｃ０４で発生するノイズを合成したノイズが、Ｃ１４で発生したウェルノイズの一部と干渉する。つまり、図１８に示されるように、インバータＣ０４とＣ１４の３ゲートが対面しているため、半導体集積回路１０のＸ軸に沿う方向のレイアウトは、実施の形態３の場合に比べて短くなるが、インバータＣ１４で発生したウェルノイズの一部と干渉する。例えば図２２に示されるように、インバータＣ１４を含めた合成ノイズの最大値は、インバータＣ０４単独で発生するノイズの最大値とほぼ等しい値になる。

尚、本例はｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャネル型ＭＯＳトランジスタに本方式を適用すればウェルノイズの低減に同様の効果が得られる。

ブロックを列方向に複数個並べたとき、ｎチャネル型ＭＯＳトランジスタと、ｐチャネル型ＭＯＳトランジスタの両方同時に本回路構成が適用できない場合は、ウェル抵抗値が高い方に本方式のレイアウト構成を適用しても良い。

本例ではインバータを例にしているが、インバータ以外の出力信号が相補となる回路にも同様の効果があり、本例が適用できる。

尚、インバータチェーンのみではなく、互いに隣接配置される回路の入力が独自であって相補レベルの関係になる場合においてもウェルノイズを低減することができる。

また、本実施の形態では、ＰウェルＷＰ１とＷＰ２に配置されるゲート数の差が小さくなるように、２つのインバータチェーンを点対象に配置した。

実施の形態３の図１２Ｃ、図１６のように、２つのインバータチェーンを並進に配置するものでは、PウェルＷＰ１とＷＰ２に配置されるゲート数の差が、図１８より大きい。別の言い方をすれば、ゲートが配置されない余剰部分が多く存在する。

以上のように、本実施の形態では、ゲートが配置されない余剰部分を減らすことで、レイアウト面積を小さくできる。

尚、同じインバータチェーンを２つ用いた例を示したが、同じ回路を２つ並べるものに限定されるものではなく、異なる回路でも、並進に２つを並べる場合より、ＰウェルＷＰ１とＷＰ２に配置されるゲート数の差が小さくなれば良い。なお、Ｎウェルに適用しても良い。

＜実施の形態５＞
実施の形態５について説明する。

図２３には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図２４には、図２３におけるＩ−Ｉ'線切断断面が示され、図２５には、図２３におけるＪ−Ｊ'線切断断面が示される。図２６には、図２３に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。図２３に示される半導体集積回路１０は、複数のインバータＣ０１〜Ｃ０４、Ｃ１１〜Ｃ１４を含む。図２３に示される半導体集積回路１０が、図１８に示されるのと大きく相違するのは、上記インバータのレイアウトにある。すなわち、図２１と図２６とを比べて明らかなように、インバータＣ１２とＣ１３とのレイアウト位置が入れ替えられ、インバータＣ１１とＣ１４とのレイアウト位置が入れ替えられている。図２３に示される構成では、インバータＣ０４の一部が、インバータＣ１１とＣ１４のゲート１本に対面する。

図２７には、図２３に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。

インバータＣ１１で発生するウェルノイズは、インバータＣ０４のウェルノイズに干渉するが、ウェルノイズの発生タイミングがＣ０１のウェルノイズと同時期であり、しかも同相であるため、インバータＣ０１のウェルノイズを増大させる。インバータＣ０４のウェルノイズに干渉するインバータＣ１４で発生したウェルノイズはゲート１本分であり、さらに給電タップに近いためウェルノイズの干渉は殆どない。このため、ウェル内で合成されたウェルノイズの最大値は、インバータＣ０４単独で発生するウェルノイズよりも小さい。また、本例におけるチップ面積は、図１８に示される回路のチップ面積に等しく、図１に示される回路のチップ面積より小さい。ウェルノイズの最大値は、セルの単独ノイズで最大となるインバータＣ０４のウェルノイズよりも小さい。

尚、本例はｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャネル型ＭＯＳトランジスタに本方式を適用すればウェルノイズの低減に同様の効果が得られる。ブロックを列方向に複数個並べたとき、ｎチャネル型ＭＯＳトランジスタと、ｐチャネル型ＭＯＳトランジスタの両方同時に本方式の構成が適用できない場合は、ウェル抵抗値が高い方に本方式のレイアウト構成を適用しても良い。

本例では、図１２Ａに示されるのと同様に、インバータを例にしているが、インバータ以外の出力信号が相補となる回路にも同様の効果がある。本例はインバータチェーンのみではなく、互いに隣接配置される回路の入力が独自であり相補信号となる回路でもウェルノイズを低減する効果がある。

また、本実施の形態では、PウェルＷＰ１とＷＰ２に配置されるゲート数の差が小さくなるように、１つのインバータチェーンに対し、並進とX軸に対し線対称に配置したものである。

本実施の形態でも実施の形態３に比べ、PウェルＷＰ１とＷＰ２に配置されるゲート数の差が小さくなることで、レイアウト面積を縮小できる。

＜実施の形態６＞
実施の形態６について説明する。

図２８には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図２９には、図２８に示される半導体集積回路１０の等価回路が示され、図３０には、図２８に示される半導体集積回路１０のＭＯＳトランジスタレベルの等価回路が示される。また、図３１には、図２８に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図２８に示される半導体集積回路１０が図７などに示されるのと大きく相違するのは、論理回路群にノア（ＮＯＲ）ゲートが含まれる点である。すなわち、入力信号ＩＮ１がインバータＣ０１で論理反転され、このインバータＣ０１の出力信号ｎ０１と、入力信号ＩＮ２とのノア論理がノアゲートＮＲ０１で求められ、このノアゲートＮＲ０１の出力信号が後段のインバータＣ０３に伝達されるようになっている。上記ノアゲートＮＲ０１には、図３０に示されるように、２個のｐチャンネル型ＭＯＳトランジスタ３０１，３０２と２個のｎチャネル型ＭＯＳトランジスタ３０３，３０４とが結合されて成る、それ自体公知の回路を適用することができる。

図３２には、図２８に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。

ノアゲートＮＲ０１の入力信号ＩＮ２がハイレベルになることにより、出力信号ｎ０２以降の電位は、ＤＣ（直流）電位レベルに固定される。本例ではウェル領域で発生するノイズ電位が最大になる場合を想定し、入力信号ＩＮ２がロー（Ｌｏｗ）レベルの場合を条件にして説明する。

入力信号ＩＮ２がローレベルに固定され、もうひとつの入力信号ＩＮ１がクロックで同期する信号とされる。出力信号ｎ０１〜ｎ０４では、反転が繰り返される。これに伴い、ウェルＷＰで発生するノイズ成分にも、Ｐウェル供給電位を基準にして正負の電位が含まれる。これにより、インバータＣＯ１とノアゲートＮＲ０１のウェルノイズが相殺され、以降同様にノアゲートＮＲ０１とインバータＣ０３のウェルノイズが相殺され、インバータＣ０３とインバータＣ０４のウェルノイズが相殺される。ただし、各回路のゲートサイズは、後段になるほど大きくなるため、ウェルノイズの大きさは後段ほど大きくなる。合成されたウェルノイズは、インバータＣ０４単独で発生するウェルノイズよりも小さい。本例では、給電タップで挟まれた回路のレイアウト構成にノアゲートが介在しても、互いに隣接配置される回路の出力信号が相補レベルとされることで、ウェルノイズを抑制できる。また、図１などに示される半導体集積回路の場合と同様に給電タップ数の削減が図れるため、図１などに示される半導体集積回路の場合と同様の作用効果を得ることができる。

本例は、図１２Ａに示されるのと同様に、ｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャネル型ＭＯＳトランジスタに本方式を適用すれば同様の効果が得られる。

ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの両方同時に本方式が適用できない場合はウェル抵抗値が高い方に本方式を適用しても良い。

本例でインバータを例にしている回路を、インバータ以外の出力が相補となる回路に置き換えても上記で示した効果がある。

本例ではノアゲートＮＲ０１をインバータチェーンの２段目に入れているが、それに限定されずに、どの段に入れても良い。また、ノアゲートを複数個配置しても上記と同様の作用効果を得ることができる。

本例では２段のインバータチェーンを例にしているが、それ以上の個数でも同様な効果が得られる。

本例では回路段数を４段にしているがそれ以外の段数でも上記で述べた効果がある。

本例では、後段になるほど、論理回路を形成するＭＯＳトランジスタのゲートサイズを大きくしているが、ゲートサイズの大きさに関わらず、互いに隣接配置される回路の出力信号が相補レベルの関係にあれば、ウェルノイズの低減に効果がある。

＜実施の形態７＞
実施の形態７について説明する。

図３３には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図３４には、図３３に示される半導体集積回路１０の等価回路が示され、図３５には、図３３に示される半導体集積回路１０のＭＯＳトランジスタレベルの等価回路図が示される。図３６には、図３３に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図３３に示される半導体集積回路１０が図２８に示されるのと大きく相違するのは、ノアゲートに代えてナンド（ＮＡＮＤ）ゲートが含まれる点である。すなわち、入力信号ＩＮ１がインバータＣ０１で論理反転され、このインバータＣ０１の出力信号ｎ０１と、入力信号ＩＮ２とのナンド論理がナンドゲートＮＤ０１で求められ、このナンドゲートＮＤ０１の出力信号が後段のインバータＣ０３に伝達されるようになっている。上記ナンドゲートＮＤ０１には、図３５に示されるように、２個のｐチャンネル型ＭＯＳトランジスタ３５１，３５２と２個のｎチャネル型ＭＯＳトランジスタ３５３，３５４とが結合されて成る、それ自体公知の回路を適用することができる。

図３７には、図３３に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。

本例ではウェル領域で発生するノイズ電位が最大になる場合を想定し、入力信号ＩＮ２がハイ（Ｈｉｇｈ）レベルの場合が示される。ナンドゲートＮＤ０１でナンド論理が得られる点を除いて、本例の作用効果は、図２８に示される半導体集積回路の場合と同様とされ、ウェルノイズの低減及び給電タップ数の削減が図れる。

本例は、図１２Ａに示されるのと同様に、ｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャンネル型ＭＯＳトランジスタに本方式を適用すれば同様の効果が得られる。

ｎチャンネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの両方同時に本方式が適用できない場合はウェル抵抗値が高い方に本方式を適用しても良い。

本例でインバータを例にしている回路を、インバータ以外の出力が相補となる回路に置き換えても上記で示した効果がある。

本例ではナンドゲートＮＤ０１をインバータチェーンの２段目に入れているが、特に規定せず、どの段に入れても良い。また、ナンドゲートを複数個配置しても上記で述べた効果がある。

本例では２段のインバータチェーンを例にしているが、それ以上の個数でも同様な効果が得られる。

本例では回路段数を４段にしているがそれ以外の段数でも上記で述べた効果がある。

本例ではナンドゲートとインバータを組み合わせて配置しているが、ノアゲートや他の論理回路と組み合わせて配置しても、互いに隣接配置される回路の出力信号が相補であればウェルノイズを低減することができる。

本例では、後段に向かってゲートサイズを大きくしているがゲートサイズの大きさに関わらず、互いに隣接配置された回路の出力信号が相補であればウェルノイズの低減に効果がある。

＜実施の形態８＞
実施の形態８について説明する。

図３８には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図３９には、図３８に示される半導体集積回路１０に含まれる論理回路が示される。図４０には、図３８に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図３８に示される半導体集積回路１０が図３３に示されるのと大きく相違するのは、インバータＣ０５，Ｃ０６，Ｃ０７が追加されることで、アドレス信号ＡＤ１，ＡＤ２をデコードして相補レベルの信号を出力可能なアドレスデコードバッファが形成される点である。インバータＣ０４からデコード出力信号Ａ１２Ｔが得られ、インバータＣ０７からデコード出力信号Ａ１２Ｔとは相補レベルのデコード出力信号Ａ１２Ｂが得られるようになっている。

本例でも着目回路の出力信号と相補となる出力信号を発生する回路を、着目回路に隣接して配置することにより、ウェルノイズを抑制することができる。尚、着目回路に隣接配置される回路が次段回路でなくても、隣接回路の出力信号が着目回路の出力と相補であればウェルノイズを抑制できる。

セルは、出力信号が相補となるように隣接配置される。インバータＣ０３とＣ０５のみが、出力信号が同相（同一の時期に立ち上がり、立下り信号が同じ）となる関係で、互いに隣接配置される。

図４１には、図３８に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。

インバータＣ０３とＣ０５のゲートサイズが比較的小さいため、合成されたウェルノイズも比較的小さくなる。また、インバータＣ０３とＣ０５には、ノードｎ０２の信号が分岐されて伝達される。後段のインバータＣ０６とＣ０３、インバータＣ０７とＣ０４の出力信号は、互いに相補レベルの関係にあり、互いに隣接配置されている。インバータＣ０６とＣ０３とでウェルが共通化されることで、
上記の例の場合と同様に、ウェルノイズが抑制される。

本例は、図１２Ａに示されるのと同様に、ｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャネル型ＭＯＳトランジスタに本方式を適用すれば同様の効果が得られる。

ｎチャンネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの両方同時に本方式が適用できない場合は、ウェル抵抗値が高い方に本方式を適用しても良い。

本例ではインバータを例にしているが、出力が相補となるインバータ以外の回路を用いてもウェルノイズを低減する効果がある。

本例ではアドレスデコードバッファを例にしているが、それ以外の相補となる信号を入力する回路を本例のように隣接配置しても上記で述べた効果がある。

＜実施の形態９＞
実施の形態９について説明する。

図４２には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図４３には、図４２に示される半導体集積回路１０の等価回路が示される。図４４には、図４２に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図４２に示される半導体集積回路１０が図３８に示されるのと大きく相違するのは、入力されたアドレス信号をデコードするためのデコーダが形成されている点である。

図４２に示される半導体集積回路１０によれば、着目回路の出力信号と相補となる出力信号を発生する回路を、着目回路に隣接して配置することにより、ウェル領域で発生するノイズが抑制されるようになっている。図４２に示されるように、インバータＩ１１,Ｉ１２、ナンドゲートＮＤ０１、ノアゲートＮＲ０１は、互いに隣接配置され、隣接する回路の出力は互いに相補レベルとされる。同様に、インバータＩ２１,Ｉ２２,Ｉ３１,Ｉ３２が互いに隣接配置され、ナンドゲートＮＤ０２，ＮＲ０１が互いに隣接配置される。このように隣接配置されているセル間の出力信号は相補レベルとされるため、ウェル領域で発生するノイズが抑制される。尚、インバータＩ２２の出力信号とノアゲートＮＲ０１の出力信号とは同相であるが、ウェルノイズが発生する時期に遅延時間差があるため、お互いのノイズは合成されない。同様にインバータＩ３１の出力信号とナンドゲートＮＤ０２の出力信号とは同相であるが、ウェルノイズが発生する時期に遅延時間差があるため、お互いのノイズは合成されない。

上記各セルは、給電タップに挟まれた領域にあり、ａ領域に属する。インバータＩ０１,Ｉ０２は互いに相補レベルの信号を出力し、隣接配置した領域であり、ｂ領域に属する。尚、インバータＩ０１,Ｉ０２は、出力段とされるため、（１），（２）で区別されるように論理的に同一の回路が並列接続されることにより駆動能力が高められている。

図４５には、図４２に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。図４５（Ａ）には、図４２に示される半導体集積回路におけるａ領域のＰウェルのノイズが示され、図４５（Ｂ）には、図４２に示される半導体集積回路におけるｂ領域のＰウェルのノイズが示される。

各ＭＯＳトランジスタで発生するウェルノイズは、正負の電位が隣接する回路で発生し、ウェルノイズが相殺されるため回路単体で発生するウェルノイズよりも合成されたノイズは小さくなる。ｂ領域で発生するノイズは、給電タップ間のゲート本数が５本であり、タップ間のウェル抵抗値は、ゲートを８本配置した場合に比べて５／８になる。ｂ領域の回路は出力バッファ部であり、インバータのゲートサイズが大きいため、ウェル抵抗を小さくすることでウェルノイズを抑制している。また、インバータＩ０１とＩ０２の出力信号が相補レベルとされることから、インバータＩ０１とＩ０２で発生するウェルノイズは相殺される。

本例はｎチャネル型ＭＯＳトランジスタのみに着目しているが、インバータを構成するｐチャンネル型ＭＯＳトランジスタに本方式を適用すれば同様の効果が得られる。

ｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタの両方同時に本方式を適用できない場合は、ウェル抵抗値が高い方に本方式を適用しても良い。

本例で用いたインバータの例を、インバータ以外の出力が相補となる回路を用いてもウェルノイズを低減する効果がある。

本例ではインバータチェーンを４段としているがそれ以外の複数段でも同様な効果が得られる。

＜実施の形態１０＞
実施の形態１０について説明する。

図４６には、本発明にかかる半導体集積回路の別のレイアウト例が示される。図４７には、図４６に示される半導体集積回路の等価回路が示される。図４８には、図４６に示される半導体集積回路におけるセルのレイアウト状態が模式的に示される。

図４６に示される半導体集積回路が図４２に示されるのと大きく相違するのは、図４２に示されるデコーダが二つ設けられている点である。この二つのデコーダは、Ｙ軸に沿って隣接配置されている。本例では、Ｐウェルに配置されたセルのウェルノイズについては、図４２に示される場合と同様であるため、それについての説明を省略し、Ｎウェルで発生するウェルノイズについてのみ説明する。

図４９は、図４６に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。図４９（Ａ）には、図４６に示される半導体集積回路におけるａ領域のＮウェルのノイズが示され、図４９（Ｂ）には、図４６に示される半導体集積回路におけるｂ領域のＮウェルのノイズが示される。

本例では、アドレス信号ＡＤ１，ＡＤ２，ＡＤ３をデコードして出力信号ＯＵＴ０を得るデコーダ４７０と、アドレス信号ＡＤ４，ＡＤ５，ＡＤ６をデコードして出力信号ＯＵＴ１を得るデコーダ４７１とが隣接配置され、Ｎウェルに配置される回路のウェルノイズはそれぞれの回路動作で発生する。例えばアドレス信号ＡＤ６がローレベル固定である場合、出力信号ＯＵＴ１が非選択動作とされる。また、ＡＤ１〜ＡＤ５が信号遷移している場合、図４６に示される２個のブロックが共通配置されているＮウェルでは、インバータＩ１１１でウェルノイズが発生される。インバータＩ１１１、Ｉ０２１,Ｉ０３１は、互いに同一タイミングのハイレベルの信号を受け、その結果、ウェルノイズは３倍に合成されるが、入力初段のゲートサイズは小さいためウェルノイズの許容値を満たす。他の回路では、相補レベルの関係となる信号が出力されるため、ウェルノイズが相殺される。尚、ｂ領域では、デコーダ４７１は、出力バッファがＤＣ（直流）レベル出力であるため、ウェルノイズは発生しない。ｂ領域でＮウェルノイズが発生するのはデコーダ４７０側のみとなる。

本例でインバータや論理回路を例にしている回路は、出力が相補となる他の回路に置き換えても同様な効果がある。

本例ではデコーダを例にしているが、それ以外の機能を有する回路でも、本例の構成法を用いればタップ数を低減することによってチップ面積の低減を図ることができる。

＜実施の形態１１＞
実施の形態１１について説明する。

図５０には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図５１には、図５０に示される半導体集積回路１０の等価回路が示される。図５２には、図５０に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図５０に示される半導体集積回路１０が図１に示されるのと大きく相違するのは、入力信号ＩＮＴが伝達される複数のインバータＣ０１〜Ｃ０４と、相補レベルの入力信号ＩＮＴ，ＩＮＢが伝達される複数のインバータＣ１１〜Ｃ１４が設けられる点である。

図５３には、図５０に示される半導体集積回路１０における入出力信号とウェル電位変動との関係が示される。

図５３においてＩＮＴとＩＮＢが相補レベルの入力信号、ＯＵＴ０１〜ＯＵＴ０４,ＯＵＴ１１〜ＯＵＴ１４が出力信号である。本例では、インバータＣ０１〜Ｃ０４,Ｃ１１〜Ｃ１４で発生するウェルノイズが互いに相補となるため、合成されたノイズも相補となり相殺される。本例のように、各インバータのゲートサイズと配線付加がほぼ同じである場合、ウェルノイズがほぼ０Ｖとなる。

尚、インバータを他の論理回路に置き換えても同様の作用効果を得ることができる。

＜実施の形態１２＞
実施の形態１２について説明する。

図５４には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図５５には、図５４に示される半導体集積回路１０の等価回路が示される。図５６には、図５４に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図５４に示される半導体集積回路１０が図１に示されるのと大きく相違するのは、複数のインバータによりリングオシレータが形成されている点である。

本例では、７個のインバータＣ０１〜Ｃ０７がカスケード接続され、インバータＣ０７の出力信号がインバータＣ０１に帰還されるようになっている。また、インバータＣ０７の出力信号は、インバータＣ０８〜Ｃ１０がカスケード接続されて成るバッファを介して出力される。

図５７には、図５４に示される半導体集積回路における入出力信号とウェル電位変動との関係が示される。

図５７に示されるように、リング状のインバータチェーンでは、信号が帰還されることにより、発振する。リングオシレータを構成する各インバータには、前後段のインバータが隣接配置される。各インバータを構成するＭＯＳトランジスタのサイズは互いに等しくされる。これにより、ウェルノイズは互いに相殺され、ウェルノイズが低減される。

インバータＣ０８〜Ｃ１０で構成する出力バッファにおいては、インバータＣ０９のＭＯＳトランジスタのサイズが２倍、インバータＣ１０のＭＯＳトランジスタのサイズが４倍とされ、それに伴ってウェルノイズもそれぞれ２倍、４倍となる。しかし、隣接配置されたセル間でウェルノイズが相殺されることにより、そこでのノイズが低減される。

＜実施の形態１３＞
実施の形態１３について説明する。

図５８には、本発明にかかる半導体集積回路１０の別のレイアウト例が示される。図５９には、図５８に示される半導体集積回路１０の等価回路が示される。図６０には、図５８に示される半導体集積回路１０におけるセルのレイアウト状態が模式的に示される。

図５８に示される半導体集積回路１０が図１２Ｃなどに示されるのと大きく相違するのは、左回りに信号伝達が行われるように複数のセルが配置されている点である。

すなわち、本例では、インバータＣ０１,Ｃ０２,Ｃ０３,Ｃ０４での信号伝達方向と、インバータＣ１１,Ｃ１２,Ｃ１３,Ｃ１４での信号伝達方向とが、それぞれ図１２Ｂに示されるのと同様に、左回りになるように複数のインバータが配置されることにより、インバータチェーンのブロックが構成される。

本例でも、着目する回路(本例ではインバータ)の上下左右に隣接する回路の出力信号は、着目する回路の出力信号と相補レベルの関係にあり、それによってウェルノイズが低減される。

図５８において、ＩＮが入力信号であり、ＯＵＴ１とＯＵＴ２が出力信号である。入力端子と出力端子が レイアウトブロックの左側に配置されている場合、本例のように信号伝達方向が左回りとなるようにインバータを配置することにより、出力信号の配線長を短縮でき、それによって信号遅延を低減できる効果がある。また、その場合においても、着目する回路の出力信号と相補となる出力信号の回路を隣接して配置するため各インバータで発生するウェルノイズを低減することができる。

尚、本例ではインバータを例にしているが、出力が相補となる他の回路に置き換えても同様の作用効果を得ることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明にかかる半導体集積回路のレイアウト例が示される平面図である。 図１におけるＡ−Ａ'線切断断面図である。 図１におけるＢ−Ｂ'線切断断面図である。 図１に示される半導体集積回路のＭＯＳトランジスタレベルの等価回路図である。 図１に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図１に示される構成におけるウェル電位変動の波形図である。 図１に示される半導体集積回路の比較対象とされる半導体集積回路のレイアウト例が示される平面図である。 図７に示される半導体集積回路の等価回路図である。 図７におけるＣ−Ｃ'線切断断面図である。 図７におけるＤ−Ｄ'線切断断面図である。 図７におけるＫ−Ｋ'線切断断面図である。 図７に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路のレイアウト例の説明図である。 本発明にかかる半導体集積回路のレイアウト例の別の説明図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図１２ＣにおけるＥ−Ｅ'線切断断面図である。 図１２ＣにおけるＦ−Ｆ'線切断断面図である。 図１２Ｃに示される半導体集積回路のＭＯＳトランジスタレベルの等価回路図である。 図１２Ｃに示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図１２Ｃに示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図１８におけるＧ−Ｇ'線切断断面図である。 図１８におけるＨ−Ｈ'線切断断面図である。 図１８に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図１８に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図２３におけるＩ−Ｉ'線切断断面図である。 図２３におけるＪ−Ｊ'線切断断面図である。 図２３に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図２３に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図２８に示される半導体集積回路の等価回路図である。 図２８に示される半導体集積回路のＭＯＳトランジスタレベルの等価回路図である。 図２８に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図２８に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図３３に示される半導体集積回路の等価回路図である。 図３３に示される半導体集積回路のＭＯＳトランジスタレベルの等価回路図である。 図３３に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図３３に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図３８に示される半導体集積回路の等価回路図である。 図３８に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図３８に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図４２に示される半導体集積回路の等価回路図である。 図４２に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図４２に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図４７に示される半導体集積回路の等価回路図である。 図４７に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図４７に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図５０に示される半導体集積回路の等価回路図である。 図５０に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図５０に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図５４に示される半導体集積回路の等価回路図である。 図５４に示される半導体集積回路におけるレイアウト状態の模式的説明図である。 図５４に示される半導体集積回路における入出力信号とウェル電位変動との波形図である。 本発明にかかる半導体集積回路の別のレイアウト例が示される平面図である。 図５８に示される半導体集積回路の等価回路図である。 図５８に示される半導体集積回路におけるレイアウト状態の模式的説明図である。

符号の説明

１０ 半導体集積回路
Ｃ０１，Ｃ０２，Ｃ０３，Ｃ０４，Ｃ０５，Ｃ０６，Ｃ０７，Ｃ０８，Ｃ０９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４ インバータ
ＮＲ０１ ノアゲート
ＮＤ００１，ＮＤ００２，ＮＤ１０１，ＮＤ１０２，ＮＤ０１，ＮＤ０２ ナンドゲート
ＰＴ，ＮＴ 給電タップ
Ｔｒ１，Ｔｒ４，Ｔｒ５，Ｔｒ８ ｐチャネル型ＭＯＳトランジスタ
Ｔｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７ ｎチャネル型ＭＯＳトランジスタ
ＷＰ Ｐウェル
ＷＮ１，ＷＮ２ Ｎウェル

Claims (14)

1. 互いに直交する２軸をそれぞれＸ軸、Ｙ軸とするとき、
   第１トランジスタと、
   Ｙ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタと、
   Ｘ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタと、
   Ｙ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｘ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタと、を含み、
   上記第１乃至第４トランジスタは、互いにウェルが共通化され、
   上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされ、
   上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされ、
   上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる半導体集積回路。
2. 互いに直交する２軸をそれぞれＸ軸、Ｙ軸とするとき、
   第１トランジスタと、
   Ｘ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタと、
   Ｙ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタと、
   Ｘ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｙ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタと、を含み、
   上記第１乃至第４トランジスタは、互いにウェルが共通化され、
   上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされ、
   上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされ、
   上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる半導体集積回路。
3. 上記第１トランジスタを含んで成る第１論理回路と、
   上記第２トランジスタを含んで成る第２論理回路と、
   上記第３トランジスタを含んで成る第３論理回路と、
   上記第４トランジスタを含んで成る第４論理回路と、を備え、
   上記第１論理回路の出力信号が上記第２論理回路に伝達され、
   上記第２論理回路の出力信号が上記第３論理回路に伝達され、
   上記第３論理回路の出力信号が上記第４論理回路に伝達される請求項１又は２記載の半導体集積回路。
4. 上記ウェルと同じ導電型のウェル表面の活性領域によって形成され、上記ウェルに給電するための給電タップを含み、
   上記給電タップは、複数のトランジスタ毎に、当該複数のトランジスタを挟み込むように配置される請求項１又は２記載の半導体集積回路。
5. 上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路を含む論理回路群が上記Ｘ軸に沿って複数配置されて成る請求項３記載の半導体集積回路。
6. 上記ウェルと同じ導電型のウェル表面の活性領域によって形成され、上記ウェルに給電するための給電タップを含み、
   上記給電タップは、上記複数の論理回路群の境界に配置される請求項５記載の半導体集積回路。
7. 上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路は、それぞれｐチャンネル型ＭＯＳトランジスタと、それに直列接続されたｎチャンネル型ＭＯＳトランジスタとを含んで成るインバータとされる請求項３記載の半導体集積回路。
8. それぞれ異なる論理回路群に属する論理回路がＸ軸又はＹ軸に沿って互いに隣接配置されて成る請求項５記載の半導体集積回路。
9. 上記第１論理回路、上記第３論理回路、上記第４論理回路は、入力信号を論理反転して出力するインバータとされ、
   上記第２論理回路は入力信号のノア論理を得るためのノアゲートとされる請求項５記載の半導体集積回路。
10. 上記第１論理回路、上記第３論理回路、上記第４論理回路は、入力信号を論理反転して出力するインバータとされ、
    上記第２論理回路はナンド論理を得るためのナンドゲートとされる請求項５記載の半導体集積回路。
11. 上記第４論理回路の出力信号と相補レベルの関係にある信号出力を行う論理回路が上記第４論理回路に隣接配置されて成る請求項１０記載の半導体集積回路。
12. 上記第１論理回路及び上記第２論理回路は、入力信号を論理反転して出力するインバータとされ、
    上記第３論理回路は、入力信号のナンド論理を得るためのナンドゲートとされ、
    上記第４論理回路は、入力信号のノア論理を得るためのノアゲートとされ、
    上記第４論理回路には、Ｙ軸に沿って第５論理回路及び第６論理回路が隣接配置され、
    上記第６論理回路は、Ｘ軸に沿って上記第５論理回路に隣接配置され、
    上記第５論理回路の出力信号と、上記第６論理回路の出力信号とは、互いに逆相とされる請求項５記載の半導体集積回路。
13. 上記第１トランジスタを含んで成る第１論理回路と、
    上記第２トランジスタを含んで成る第２論理回路と、
    上記第３トランジスタを含んで成る第３論理回路と、
    上記第４トランジスタを含んで成る第４論理回路と、を備え、
    上記第１論理回路及び上記第３論理回路に入力される信号と、上記第２論理回路及び上記第４論理回路に入力される信号とは、相補レベルとされる請求項１又は２記載の半導体集積回路。
14. 上記第１論理回路、上記第２論理回路、上記第３論理回路、及び上記第４論理回路を含む複数の論理回路がループ状に結合されることでリングオシレータが形成された請求項３又は１３記載の半導体集積回路。

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