CN117765991A - 一种环形反相器、锁存器、存储电路、存储器及电子设备 - Google Patents

Abstract

本申请提供一种环形反相器、锁存器、存储电路、存储器及电子设备，涉及半导体设计与制造技术领域，采用垂直晶体管制作环形反相器，可以减少环形反相器的占用面积，提高环形反相器的集成密度，进而在采用该种环形反相器制作锁存器，继而采用制作出的锁存器制作存储电路乃至存储器、电子设备时，可以提高锁存器、存储电路乃至存储器的集成密度，从而提高电子设备的性能。

Description

一种环形反相器、锁存器、存储电路、存储器及电子设备

技术领域

本申请涉及半导体设计与制造技术领域，尤其涉及一种环形反相器、锁存器、存储电路、存储器及电子设备。

背景技术

存储器是一种包括存储电路和控制器的芯片，随着芯片制程的发展，存储电路在芯片中的面积占比不断增大，且逐渐超过控制器的面积占比。由于芯片性能的提高需要容量更大的存储电路，况且制程微缩的进程随着摩尔定律在二维平面上遇到瓶颈逐渐放缓，所以在芯片总面积一定的情况下，想要进一步提升芯片性能，需要提高存储电路的集成密度。

发明内容

本申请提供一种环形反相器、锁存器、存储电路、存储器及电子设备，采用垂直晶体管制作环形反相器，可以减少环形反相器的占用面积，提高环形反相器的集成密度，进而在采用该种环形反相器制作锁存器，继而采用制作出的锁存器制作存储电路乃至存储器、电子设备时，可以提高锁存器、存储电路乃至存储器的集成密度，从而提高电子设备的性能。

第一方面，本申请实施例提供了一种环形反相器，该环形反相器为基于CAA结构的环形反相器，该环形反相器包括两个晶体管组，每个晶体管组中包括两个第一垂直晶体管，所以该环形反相器中总共包括四个垂直晶体管；若将其中一个晶体管组(记为晶体管组1)中包括的两个第一垂直晶体管分别定义为第一子垂直晶体管和第二子垂直晶体管时，另一个晶体管组(记为晶体管组2)中包括的两个第一垂直晶体管可以分别定义为第三子垂直晶体管和第四子垂直晶体管；

环形反相器还包括：沿着第一方向依次叠层设置且间隔开的第一导电层、第二导电层和第三导电层，在具体实施例中，第一导电层和第二导电层之间、以及第二导电层和第三导电层之间均设置有绝缘层；并且，在环形反相器设于衬底之上时，第一方向可以为垂直于衬底表面的方向；

其中，第一导电层包括：四个第一电极，每个第一垂直晶体管对应一个第一电极；第二导电层包括：四个第二电极，每个第一垂直晶体管对应一个第二电极；第三导电层包括：四个控制电极，每个第一垂直晶体管对应一个控制电极；

并且，环形反相器还包括：四个第一沟道柱，每个第一垂直晶体管对应一个第一沟道柱，每个第一沟道柱均是沿着第一方向垂直设置的，且穿过第二导电层；每个第一沟道柱均与对应的第一电极和对应的第二电极直接接触，由于第一沟道柱内设有控制极柱，所以每个第一沟道柱内的控制极柱均与对应的控制电极直接接触，这样使得每个第一垂直晶体管中，第一沟道柱均与对应的第一电极、第二电极和控制电极直接接触，以保证每个第一垂直晶体管可以正常有效地工作。

由于每个第一垂直晶体管中第一电极、第二电极、控制电极和第一沟道柱的设置形式符合CAA结构的特点，所以上述环形反相器可以理解为基于CAA结构的环形反相器。

为了实现环形反向器的功能，四个第一垂直晶体管中各结构可以设置为：

在晶体管组1中，第一子垂直晶体管的第二电极与第二子垂直晶体管的第二电极连接，在晶体管组2中，第三子垂直晶体管的第二电极与第四子垂直晶体管的第二电极连接；或者，在晶体管组1中，第一子垂直晶体管的第一电极与第二子垂直晶体管的第一电极连接，在晶体管组2中，第三子垂直晶体管的第一电极与第四子垂直晶体管的第一电极连接；

也即：每个晶体管组中，其中一个第一垂直晶体管中第一电极和第二电极中的其中一个与另一个第一垂直晶体管中的对应电极连接；不同晶体管组中第一电极和第二电极的连接方式相同；

并且，第一子垂直晶体管的控制电极与第三子垂直晶体管的控制电极连接，第二子垂直晶体管的控制电极与第四子垂直晶体管的控制电极连接；也即：不同晶体管组中，其中一个晶体管组中各第一垂直晶体管的控制电极与另一个晶体管组中各第一垂直晶体管的控制电极一一对应连接。

目前技术中的水平晶体管，其中的第一电极、第二电极、控制电极是水平排布的，且沟道层也是沿着水平方向设置的，导致水平晶体管在水平方向占用了较多的空间。垂直晶体管中第一电极、第二电极、控制电极是垂直排布的，且第一沟道柱垂直延伸并设于第一电极和第二电极之间，使得垂直晶体管在垂直方向占用的空间较多，在水平方向上占用的空间较少，如果第一电极、第二电极和控制电极的面积相同时，一个垂直晶体管在水平方向上占用的面积仅为一个电极的面积，这样大大减少了垂直晶体管在水平方向上占用的空间。

在本申请实施例中，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，环形反相器中的四个第一垂直晶体管中均可以为P型晶体管或N型晶体管，这样可以构造出单极型的环形反相器；当然，在一些实施例中，也不排除四个第一垂直晶体管中，部分第一垂直晶体管为P型晶体管，剩余的第一垂直晶体管为N型晶体管的情况，具体可以根据实际需要进行设计，在此并不限定。

在一些实施例中，沟道层的制作材料可以包括氧化物半导体材料，由于氧化物半导体材料制作的垂直晶体管具有低热预算的优势，可以实现多层的器件堆叠，且制作工艺较简单，制作成本较低，所以基于氧化物半导体材料制作的垂直晶体管在构建器件(例如但不限于环形反相器)时，可以提高器件的集成密度，降低制作成本。

在一些实施例中，环形反相器除了具有最基本的逻辑功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要设置，在此并不限定。

以其他功能为使能功能为例，具有使能功能的环形反相器的电路连接结构为：

第一种电路结构：

第二垂直晶体管的第一电极与第二电压端电连接，第二电极分别与第二子垂直晶体管的第一电极、第三子垂直晶体管的第一电极电连接，控制电极与使能控制信号端电连接；其中，第二垂直晶体管还可以称之为使能晶体管。

第二种电路结构：

第二垂直晶体管的第一电极与第一电压端电连接，第二电极分别与第一子垂直晶体管的第一电极、第四子垂直晶体管的第一电极电连接，控制电极与使能控制信号端电连接；其中，第二垂直晶体管同样可以称之为使能晶体管。

因此，对于第二垂直晶体管的具体设置位置，可以根据实际需要进行设置，在此并不限定。

在一些实施例中，为了避免环形反相器的占用面积增加，在环形反向器包括被四个第一垂直晶体管围绕的中间区域时，第二垂直晶体管设于中间区域，这样具有使能功能的环形反相器在垂直于第一方向的平面上的正投影外轮廓，依然与仅包括四个第一垂直晶体管的环形反相器在垂直于第一方向的平面上的正投影外轮廓相同，充分利用了空闲的中间区域，即使增加第二垂直晶体管，但环形反相器在水平方向上的占用面积并未改变，从而在不改变环形反相器的集成密度的基础上，增加环形反相器的功能。

基于四个第一垂直晶体管中各结构的设置方式，第二垂直晶体管中各结构可以设置为：

第一导电层中设置有第二垂直晶体管的第一电极，第二导电层中设置有第二垂直晶体管的第二电极，第二垂直晶体管的第二沟道柱可以穿过第二导电层且与对应的第一电极、对应的第二电极直接接触；

并且，第三导电层中未设置有第二垂直晶体管的控制电极时，第二沟道柱可以穿过第三导电层，且第二沟道柱内的控制极柱可以与除第一导电层、第二导电层、第三导电层之外的其他导电层中的使能控制信号端电连接。或者，第三导电层中可以设置有第二垂直晶体管的控制电极，此时设于第二沟道柱内部设的控制极柱与第二垂直晶体管的控制电极直接接触，且第二沟道柱不会穿过第三导电层，第二垂直晶体管的控制电极可以通过导线与使能控制信号端电连接。

在一些实施例中，第二沟道柱的结构可以与第一沟道柱的结构相同，这样在制作第一沟道柱时即可同时制作出第二沟道柱，简化了环形反相器的结构和制作工艺，有利于降低环形反相器的制作成本。

为了实现第二垂直晶体管与部分第一垂直晶体管的电连接关系，可以设置为：

第二垂直晶体管的第二电极分别与第二子垂直晶体管的第一电极、第三子垂直晶体管的第一电极连接；并且，由于第二垂直晶体管的第二电极与第二子垂直晶体管的第一电极异层设置，且第二子垂直晶体管的第一电极与第三子垂直晶体管的第一电极同层设置，所以第二垂直晶体管的第二电极通过通孔分别与第二子垂直晶体管的第一电极、第三子垂直晶体管的第一电极连接，这样实现了第一种电路结构中各垂直晶体管的电连接关系；

或者，第二垂直晶体管的第二电极分别与第一子垂直晶体管的第一电极、第四子垂直晶体管的第一电极连接；并且，由于第二垂直晶体管的第二电极与第一子垂直晶体管的第一电极异层设置，且第一子垂直晶体管的第一电极与第四子垂直晶体管的第一电极同层设置，所以第二垂直晶体管的第二电极通过通孔分别与第一子垂直晶体管的第一电极、第四子垂直晶体管的第一电极连接，这样实现了第二种电路结构中各垂直晶体管的电连接关系。

总之，在基于垂直晶体管构造环形反相器时，不管是否还包括第二垂直晶体管，均可以充分利用垂直方向上的空间，减少水平方向上的空间占用，以便于减少环形反相器在水平方向上的占用面积，从而提高环形反相器的集成密度。

第二方面，本申请实施例还提供了一种环形反相器，该环形反相器为基于GAA结构的环形反相器，该环形反相器包括两个晶体管组，每个晶体管组中包括两个第一垂直晶体管，所以该环形反相器中总共包括四个垂直晶体管；若将其中一个晶体管组(记为晶体管组1)中包括的两个第一垂直晶体管分别定义为第一子垂直晶体管和第二子垂直晶体管时，另一个晶体管组(记为晶体管组2)中包括的两个第一垂直晶体管可以分别定义为第三子垂直晶体管和第四子垂直晶体管；

环形反相器还包括：沿着第一方向依次叠层设置且间隔开的第一导电层、第二导电层和第三导电层，在具体实施例中，第一导电层和第二导电层之间、以及第二导电层和第三导电层之间均设置有绝缘层；

其中，第一导电层包括：四个第一电极，每个第一垂直晶体管对应一个第一电极；第二导电层包括：四个控制电极，每个第一垂直晶体管对应一个控制电极；第三导电层包括：四个第二电极，每个第一垂直晶体管对应一个第二电极；

并且，环形反相器还包括：四个第一沟道柱，每个第一垂直晶体管对应一个第一沟道柱，每个第一沟道柱均是沿着第一方向垂直设置的，且穿过第二导电层；每个第一沟道柱均与对应的第一电极和对应的第二电极直接接触。由于GAA结构的特点，第一沟道柱内无控制极柱，所以每个第一沟道柱还需要与对应的控制电极直接接触，这样使得每个第一垂直晶体管中，第一沟道柱均与对应的第一电极、第二电极和控制电极直接接触，以保证每个第一垂直晶体管可以正常有效地工作。

由于每个第一垂直晶体管中第一电极、第二电极、控制电极和第一沟道柱的设置形式符合GAA结构的特点，所以上述环形反相器可以理解为基于GAA结构的环形反相器。

对于基于GAA结构的环形反相器而言，四个第一垂直晶体管中各结构的设置关系，与前述基于CAA结构的环形反相器中四个第一垂直晶体管中各结构的设置关系相同，具体可以参见上述内容，在此不再详述。

目前技术中的水平晶体管，其中的第一电极、第二电极、控制电极是水平排布的，且沟道层也是沿着水平方向设置的，导致水平晶体管在水平方向占用了较多的空间。垂直晶体管中第一电极、第二电极、控制电极是垂直排布的，且第一沟道柱垂直延伸并设于第一电极和第二电极之间，使得垂直晶体管在垂直方向占用的空间较多，在水平方向上占用的空间较少，如果第一电极、第二电极和控制电极的面积相同时，一个垂直晶体管在水平方向上占用的面积仅为一个电极的面积，这样大大减少了垂直晶体管在水平方向上占用的空间。

在本申请实施例中，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，环形反相器中的四个第一垂直晶体管中均可以为P型晶体管或N型晶体管，这样可以构造出单极型的环形反相器；当然，在一些实施例中，也不排除四个第一垂直晶体管中，部分第一垂直晶体管为P型晶体管，剩余的第一垂直晶体管为N型晶体管的情况，具体可以根据实际需要进行设计，在此并不限定。

在一些实施例中，沟道层的制作材料可以包括氧化物半导体材料，由于氧化物半导体材料制作的垂直晶体管具有低热预算的优势，可以实现多层的器件堆叠，且制作工艺较简单，制作成本较低，所以基于氧化物半导体材料制作的垂直晶体管在构建器件(例如但不限于环形反相器)时，可以提高器件的集成密度，降低制作成本。

在一些实施例中，环形反相器除了具有最基本的逻辑功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要设置，在此并不限定。

以其他功能为使能功能为例，具有使能功能的环形反相器的电路结构与前述基于CAA结构的环形反相器中的电路结构相同，具体可以参见上述相关内容，在此不再详述。

并且，在一些实施例中，为了避免环形反相器的占用面积增加，在环形反向器包括被四个第一垂直晶体管围绕的中间区域时，第二垂直晶体管设于中间区域，这样具有使能功能的环形反相器在垂直于第一方向的平面上的正投影外轮廓，依然与仅包括四个第一垂直晶体管的环形反相器在垂直于第一方向的平面上的正投影外轮廓相同，充分利用了空闲的中间区域，即使增加第二垂直晶体管，但环形反相器在水平方向上的占用面积并未改变，从而在不改变环形反相器的集成密度的基础上，增加环形反相器的功能。

基于四个第一垂直晶体管中各电极的设置方式，第二垂直晶体管中各结构可以设置为：

第一导电层中设置有第二垂直晶体管的第一电极，第二导电层中设置有第二垂直晶体管的控制电极，第三导电层中设置有第二垂直晶体管的第二电极，第二垂直晶体管的第二沟道柱可以穿过第二导电层且分别与对应的第一电极、对应的第二电极和对应的控制电极直接接触。

在一些实施例中，第二沟道柱的结构可以与第一沟道柱的结构相同，这样在制作第一沟道柱时即可同时制作出第二沟道柱，简化了环形反相器的结构和制作工艺，有利于降低环形反相器的制作成本。

为了实现第二垂直晶体管与部分第一垂直晶体管的电连接关系，可以设置为：

第二垂直晶体管的第一电极分别与第二子垂直晶体管的第一电极、第三子垂直晶体管的第一电极连接；并且，由于第二垂直晶体管的第一电极、第二子垂直晶体管的第一电极、及第三子垂直晶体管的第一电极同层设置，所以第二垂直晶体管的第一电极可以通过导线或导电块分别与第二子垂直晶体管的第一电极、第三子垂直晶体管的第一电极连接，这样实现了第一种电路结构中各垂直晶体管的电连接关系；

或者，第二垂直晶体管的第一电极分别与第一子垂直晶体管的第一电极、第四子垂直晶体管的第一电极连接；并且，由于第二垂直晶体管的第一电极、第一子垂直晶体管的第一电极、及第四子垂直晶体管的第一电极同层设置，所以第二垂直晶体管的第一电极可以通过导线或导电块分别与第一子垂直晶体管的第一电极、第四子垂直晶体管的第一电极连接，这样实现了第二种电路结构中各垂直晶体管的电连接关系。

总之，在基于垂直晶体管构造环形反相器时，不管是否还包括第二垂直晶体管，均可以充分利用垂直方向上的空间，减少水平方向上的空间占用，以便于减少环形反相器在水平方向上的占用面积，从而提高环形反相器的集成密度。

第三方面，本申请实施例提供了一种锁存器，该锁存器包括两个环形反相器，在基于两个环形反相器构造锁存器时，两个环形反相器沿着第一方向上下堆叠设置，并且，在两个环形反相器之间设置有绝缘层，以将上下两个环形反相器隔绝开。

这样，通过将两个环形反相器上下堆叠而不是左右堆叠，可以充分利用垂直方向上的空间，减少水平方向上的空间占用，从而提高锁存器的集成密度。

在一些实施例中，由于上下两个环形反相器的结构完全相同，所以在设置上下两个环形反相器时，可以先将上层环形反相器在水平方向上沿逆时针旋转90°，再将上层环形反相器中每个晶体管组中的两个第一垂直晶体管的位置对换；这样一来，使得在垂直于第一方向的平面上，两个环形反相器中各晶体管组的排列方向垂直；进而，使得两个环形反相器中具有相同电位的结构在水平方向上的正投影交叠，以便于具有相同电位的结构实现电连接，并且这种情况下进行电连接时，结构简单，容易操作，也不会影响其他结构的设置，对其他结构的干扰较小。

在一些实施例中，上下两个环形反相器在垂直于第一方向的平面上的正投影可以部分交叠，具体的交叠面积可以根据周围其他结构的外形和设置位置、以及环形反相器在垂直于第一方向的平面上的正投影形状等因素进行设置，以满足不同应用场景的需要，提高设计的灵活性。

当然，在一些实施例中，可以将环形反相器在垂直于第一方向的平面上的正投影形状设置为正方形，这样在对上层环形反相器旋转90°和各第一垂直晶体管的位置对换后，可以使得上下两个环形反相器在垂直于第一方向的平面上的正投影完全重合，最大程度地降低在水平方向上的占用面积，从而在最大程度上提高锁存器的集成密度。

在一些实施例中，上下两个环形反相器中各结构可以设置为：

不管是上层环形反相器，还是下层环形反相器，在第一子垂直晶体管的第二电极与第二子垂直晶体管的第二电极连接，且第三子垂直晶体管的第二电极与第四子垂直晶体管的第二电极连接时，那么：

上层环形反相器中第一子垂直晶体管的控制电极(和/或上层环形反相器中第三子垂直晶体管的控制电极)，与下层环形反相器中第四子垂直晶体管的第二电极(和/或下层环形反相器中第三子垂直晶体管的第二电极)连接；

上层环形反相器中第二子垂直晶体管的控制电极(和/或上层环形反相器中第四子垂直晶体管的控制电极)，与下层环形反相器中第二子垂直晶体管的第二电极(和/或下层环形反相器中第一子垂直晶体管的第二电极)连接；

上层环形反相器中第一子垂直晶体管的第二电极(和/或上层环形反相器中第二子垂直晶体管的第二电极)，与下层环形反相器中第二子垂直晶体管的控制电极(和/或下层环形反相器中第四子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第二电极(和/或上层环形反相器中第四子垂直晶体管的第二电极)，与下层环形反相器中第三子垂直晶体管的控制电极(和/或下层环形反相器中第一子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第一电极与下层环形反相器中第三子垂直晶体管的第一电极连接；

上层环形反相器中第四子垂直晶体管的第一电极与下层环形反相器中第一子垂直晶体管的第一电极连接；

上层环形反相器中第一子垂直晶体管的第一电极与下层环形反相器中第四子垂直晶体管的第一电极连接；

上层环形反相器中第二子垂直晶体管的第一电极与下层环形反相器中第二子垂直晶体管的第一电极连接。

不管是上层环形反相器，还是下层环形反相器，在第一子垂直晶体管的第一电极与第二子垂直晶体管的第一电极连接，且第三子垂直晶体管的第一电极与第四子垂直晶体管的第一电极连接时，那么：

上层环形反相器中第一子垂直晶体管的控制电极(和/或上层环形反相器中第三子垂直晶体管的控制电极)，与下层环形反相器中第四子垂直晶体管的第一电极(和/或下层环形反相器中第三子垂直晶体管的第一电极)连接；

上层环形反相器中第二子垂直晶体管的控制电极(和/或上层环形反相器中第四子垂直晶体管的控制电极)，与下层环形反相器中第二子垂直晶体管的第一电极(和/或下层环形反相器中第一子垂直晶体管的第一电极)连接；

上层环形反相器中第一子垂直晶体管的第一电极(和/或上层环形反相器中第二子垂直晶体管的第一电极)，与下层环形反相器中第二子垂直晶体管的控制电极(和/或下层环形反相器中第四子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第一电极(和/或上层环形反相器中第四子垂直晶体管的第一电极)，与下层环形反相器中第三子垂直晶体管的控制电极(和/或下层环形反相器中第一子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第二电极与下层环形反相器中第三子垂直晶体管的第二电极连接；

上层环形反相器中第四子垂直晶体管的第二电极与下层环形反相器中第一子垂直晶体管的第二电极连接；

上层环形反相器中第一子垂直晶体管的第二电极与下层环形反相器中第四子垂直晶体管的第二电极连接；

上层环形反相器中第二子垂直晶体管的第二电极与下层环形反相器中第二子垂直晶体管的第二电极连接。

这样，可以实现上层环形反相器和下层环形反相器的电连接，实现锁存器的功能。

在一些实施例中，锁存器中的环形反相器可以为仅包括四个第一垂直晶体管而不包括其他晶体管(例如但不限于使能晶体管)的环形反相器；并且，锁存器除了可以包括两个环形反相器以实现最基本的锁存功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要进行设置，在此并不限定。下面以其他功能为使能功能为例进行说明。

在一些实施例中，锁存器包括第二垂直晶体管(也可以理解为使能晶体管)，且第二垂直晶体管位于锁存器中被两个环形反相器中各晶体管组环绕的中间区域，这样第二垂直晶体管被四个晶体管组环绕，避免第二垂直晶体管设置于两个环形反相器之外，进而避免水平方向上占用的空间增加，充分利用两个环形反相器中未被占用的空间设置第二垂直晶体管，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

1、基于CAA结构：

第二垂直晶体管中的各结构可以设置为：

下层环形反相器中的第一导电层中设置有第二垂直晶体管的第一电极，下层环形反相器中的第二导电层中设置有第二垂直晶体管的第二电极，第二垂直晶体管的第二沟道柱依次穿过下层环形反相器中的第二导电层和第三导电层、以及上层环形反相器中的第一导电层至第三导电层；当然，第二沟道柱还可以穿过下层环形反相器的第一导电层，具体可以根据可以实际需要进行设置，在此并不限定；

第二沟道柱与第二垂直晶体管的第一电极和第二电极直接接触；

由于第二垂直晶体管基于CAA结构，所以该第二沟道柱中设置有控制极柱，该控制极柱可以与其他膜层中的使能控制信号端电连接，以便于接收使能控制信号。

这样，虽然在锁存器中增加了第二垂直晶体管，但第二垂直晶体管中的第一电极和第二电极分别位于下层环形反相器中的第一导电层和第二导电层，使得在水平方向上，并没有因为增加第二垂直晶体管而增加占用空间，而是充分利用了中间区域和垂直空间，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

在一些实施例中，第二沟道柱的内部结构与第一沟道柱的内部结构可以相同，以简化锁存器的结构和制作工艺，从而降低锁存器的制作成本。

2、基于GAA结构：

第二垂直晶体管中的各结构可以设置为：

下层环形反相器的第一导电层设置有第二垂直晶体管的第一电极，下层环形反相器的第二导电层设置有第二垂直晶体管的控制电极，下层环形反相器的第三导电层中设置有第二垂直晶体管的第二电极；第二垂直晶体管的第二沟道柱穿过下层环形反相器中的第二导电层，且与第二垂直晶体管的第一电极、第二电极和控制电极直接接触；

或者，上层环形反相器的第一导电层设置有第二垂直晶体管的第一电极，上层环形反相器的第二导电层设置有第二垂直晶体管的控制电极，上层环形反相器的第三导电层中设置有第二垂直晶体管的第二电极；第二垂直晶体管的第二沟道柱穿过上层环形反相器中的第二导电层，且与第二垂直晶体管的第一电极、第二电极和控制电极直接接触。

这样，虽然在锁存器中增加了第二垂直晶体管，但第二垂直晶体管与下层环形反相器中的第一垂直晶体管同层设置，或者与上层环形反相器中的第一垂直晶体管同层设置，使得在水平方向上，并没有因为增加第二垂直晶体管而增加占用空间，而是充分利用了中间区域和垂直空间，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

在一些实施例中，不管是基于CAA结构还是GAA结构，具有使能功能的锁存器的电路结构，可以包括以下几种：

第一种：

第二垂直晶体管的第二电极分别与下层环形反相器中的第二子垂直晶体管的第一电极、下层环形反相器中的第三子垂直晶体管的第一电极电连接，第二垂直晶体管的第一电极与第二电压端电连接。

在此种方式下，第二垂直晶体管与第一垂直晶体管的连接方式可以设置为：

由于第二垂直晶体管的第二电极和下层第一垂直晶体管的第一电极位于不同的膜层，所以第二垂直晶体管的第二电极可以分别通过通孔与下层环形反相器中第二子垂直晶体管的第一电极、以及下层环形反相器中第三子垂直晶体管的第一电极连接。

第二种：

第二垂直晶体管的第二电极分别与下层环形反相器中的第一子垂直晶体管的第一电极、下层环形反相器中的第四子垂直晶体管的第一电极电连接，第二垂直晶体管的第一电极与第一电压端电连接。

在此种方式下，第二垂直晶体管与第一垂直晶体管的连接方式可以设置为：

第二垂直晶体管的第二电极可以分别通过通孔与下层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极连接。

第三种：

第二垂直晶体管的第二电极分别与上层环形反相器中的第二子垂直晶体管的第一电极、上层环形反相器中的第三子垂直晶体管的第一电极电连接，第二垂直晶体管的第一电极与第二电压端电连接。

在此种方式下，第二垂直晶体管与第一垂直晶体管的连接方式可以设置为：

由于第二垂直晶体管的第二电极和上层第一垂直晶体管的第一电极位于不同的膜层，所以第二垂直晶体管的第二电极可以分别通过通孔与上层环形反相器中第二子垂直晶体管的第一电极、以及第三子垂直晶体管的第一电极连接。

第四种：

第二垂直晶体管的第二电极分别与上层环形反相器中的第一子垂直晶体管的第一电极、上层环形反相器中的第四子垂直晶体管的第一电极电连接，第二垂直晶体管的第一电极与第一电压端电连接。

在此种方式下，第二垂直晶体管与第一垂直晶体管的连接方式可以设置为：

第二垂直晶体管的第二电极可以分别通过通孔与上层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极连接。

不管第二垂直晶体管的第一电极和第二电极设置于哪个膜层，只要能够得到具有使能功能的锁存器，且能够正常工作即可，对于第二垂直晶体管的第一电极和第二电极的设置位置，可以根据实际需要进行设置，在此并不限定。

总之，在采用上述实施例中得到的环形反相器构造锁存器时，可以通过将环形反相器进行上下堆叠，充分利用垂直空间，减少水平空间的占用，在有效利用空间的基础上，可以有效提高锁存器的集成密度。

第四方面，本申请实施例提供了一种存储电路，该存储电路可以包括锁存器、以及第一选通晶体管和第二选通晶体管，且第一选通晶体管和第二选通晶体管均与锁存器连接，由于锁存器为上下堆叠的两个环形反相器构成，且锁存器在水平方向上占用的空间较少，所以利用该种锁存器构建的存储电路，可以减少在水平方向上占用的空间，从而提高存储电路的集成密度。

在一些实施例中，锁存器可以包括第二垂直晶体管，当然还可以不包括第二垂直晶体管，而锁存器中是否包括第二垂直晶体管，不仅影响着两个选通晶体管的具体设置位置，还影响着存储电路中包括的选通晶体管的数量；

例如，在锁存器不包括第二垂直晶体管时，表示锁存器的中间区域和边缘区域均未被占用，中间区域和边缘区域均是空闲的，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于中间区域或边缘区域，其中边缘区域为位于下层两个晶体管组在垂直于第一方向的平面上的正投影之间且除中间区域之外的区域；

或者，存储电路不仅可以包括第一选通晶体管和第二选通晶体管，还可以包括第三选通晶体管和第四选通晶体管；其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，第三选通晶体管和第四选通晶体管沿着第一方向排布设置，且第一选通晶体管和第二选通晶体管位于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域；或，第一选通晶体管和第二选通晶体管位于边缘区域，第三选通晶体管和第四选通晶体管位于中间区域；

又例如，在锁存器包括第二垂直晶体管且位于中间区域时，表示锁存器的中间区域被占用，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于边缘区域。

又例如，在锁存器包括第二垂直晶体管且位于边缘区域时，表示锁存器的边缘区域被占用，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于中间区域。

下面基于选通晶体管的设置数量和设置位置，分别进行详细描述。

1、基于CAA结构。

情况一：仅包括第一选通晶体管和第二选通晶体管，且位于中间区域。

此时，存储电路的边缘区域可以设置有具有使能功能的第二垂直晶体管，当然也可以不设置第二垂直晶体管，此处只是以边缘区域未设置第二垂直晶体管为例进行说明。

在此情况一中，第一选通晶体管的控制电极和第二选通晶体管的控制电极均与字线电连接，第一选通晶体管的第一电极与第一位线电连接，第一选通晶体管的第二电极与第三子垂直晶体管的控制电极电连接，第二选通晶体管的第二电极与第二位线电连接，第二选通晶体管的第一电极与第三子垂直晶体管的控制电极电连接；对于两个环形反相器中各第一垂直晶体管的电连接关系，具体可以参见上述相关内容，在此不再详述。

在一些实施例中，第一选通晶体管的第一电极位于下层环形反相器中的第一导电层，第一选通晶体管的第二电极位于下层环形反相器中的第二导电层或第三导电层；第二选通晶体管的第一电极位于上层环形反相器中的第一导电层或第二导电层，第二选通晶体管的第二电极位于上层环形反相器中的第三导电层；

由于第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且控制电极均连接字线，再基于CAA结构的特点，沟道柱内设置有控制极柱，可以具有控制电极的电位，所以第一选通晶体管和第二选通晶体管可以共用第三沟道柱，进而第一选通晶体管和第二选通晶体管可以共用第三沟道柱内的控制极柱；并且，第三沟道柱依次穿过下层环形反相器的第二导电层、第三导电层、以及上层环形反相器，同时第三沟道柱与第一选通晶体管和第二选通晶体管的第一电极和第二电极均直接接触；这样，通过对第三沟道柱巧妙的设计，不仅可以将两个选通晶体管沿着第一方向排列设置，还可以使得两个选通晶体管满足正常的工作要求，在实现空间有效利用、提高集成密度的同时，还可以保证存储电路的有效工作。

并且，两个选通晶体管与第一垂直晶体管的具体连接关系，可以包括：

在晶体管组中的两个第一垂直晶体管的第二电极连接时，第一选通晶体管的第二电极，与下层环形反相器的第三子垂直晶体管的第二电极(和/或下层环形反相器的第四子垂直晶体管的第二电极)连接；第二选通晶体管的第一电极，与上层环形反相器的第三子垂直晶体管的第二电极(和/或上层环形反相器的第四子垂直晶体管的第二电极)连接；

或者，在晶体管组中的两个第一垂直晶体管的第一电极连接时，第一选通晶体管的第二电极与下层环形反相器的第三子垂直晶体管的第一电极(和/或下层环形反相器的第四子垂直晶体管的第一电极)连接，第二选通晶体管的第一电极与上层环形反相器的第三子垂直晶体管的第一电极(和/或上层环形反相器的第四子垂直晶体管的第一电极)连接。

情况二：仅包括第一选通晶体管和第二选通晶体管，且位于边缘区域。

此时，存储电路的中间区域可以设置有具有使能功能的第二垂直晶体管，当然也可以不设置第二垂直晶体管，此处只是以中间区域未设置第二垂直晶体管为例进行说明。

在该情况二中，第一选通晶体管和第二选通晶体管的设置方式，与前述情况一中的设置方式的基本原理类似，具体可以参见上述情况一中的具体实施例，在此不再详述。

情况三：存储电路包括第一选通晶体管、第二选通晶体管、第三选通晶体管和第四选通晶体管，且第一选通晶体管和第二选通晶体管位于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域。

在此情况三中，第三选通晶体管的控制电极和第四选通晶体管的控制电极均与字线电连接，第三选通晶体管的第一电极与第一位线电连接，第三选通晶体管的第二电极与第四子垂直晶体管的控制电极电连接，第四选通晶体管的第二电极与第二位线电连接，第四选通晶体管的第一电极与第二子垂直晶体管的控制电极电连接；对于第一选通晶体管、第二选通晶体管、以及两个环形反相器中各第一垂直晶体管的电连接关系，具体可以参见上述相关内容，在此不再详述。

在一些实施例中，第一选通晶体管和第二选通晶体管的具体设置方式与上述情况一中的第一选通晶体管和第二选通晶体管的具体设置方式相同，具体可以参见上述情况一，重复之处不再赘述。

在一些实施例中，第三选通晶体管的第一电极与第一选通晶体管的第一电极可以同层且同材质设置，也即第三选通晶体管的第一电极与第一选通晶体管的第一电极可以通过同一制作工艺制作出；第三选通晶体管的第二电极位于下层环形反相器中的第三导电层；

第四选通晶体管的第一电极与第一选通晶体管的第二电极同层且同材质设置，也即第四选通晶体管的第一电极与第一选通晶体管的第二电极可以通过同一制作工艺制作出；第四选通晶体管的第一电极位于上层环形反相器中的第二导电层；

并且，第三选通晶体管和第四选通晶体管的沟道柱的设置方式，可以同第一选通晶体管和第二选通晶体管的第三沟道柱的设置方式，也即：第三选通晶体管和第四选通晶体管共用第六沟道柱，第六沟道柱内设置有控制极柱，第六沟道柱依次穿过下层环形反相器的第二导电层、第三导电层、以及上层环形反相器，同时第六沟道柱与第三选通晶体管和第四选通晶体管的第一电极和第二电极均直接接触；

第一选通晶体管与第三选通晶体管的第一电极均与第一位线电连接所以具有等电位，进而在实际的结构制作中，可以将第一选通晶体管与第三选通晶体管的第一电极连接，同理，第二选通晶体管与第四选通晶体管的第二电极连接。

这样，在制作出第一选通晶体管、第二选通晶体管和上下层环形反相器时，即可同步制作出第三选通晶体管和第四选通晶体管，简化了四个选通晶体管的制作工艺，降低了四个选通晶体管的制作难度，还可以降低四个选通晶体管的制作成本。并且，这样设置还可以在不增加原锁存器高度的基础上，设置更多个选通晶体管，既可以充分利用空闲的空间，提高空间的利用效率，还可以提高存储电路的集成密度。

并且，第三选通晶体管和第四选通晶体管与各第一垂直晶体管的连接关系可以包括：

不管晶体管组中两个第一垂直晶体管的第二电极连接，还是晶体管组中两个第一垂直晶体管的第一电极连接，均为：

第三选通晶体管的第二电极与下层环形反相器中第四子垂直晶体管的控制电极连接；第四选通晶体管的第一电极与上层环形反相器中第四子垂直晶体管的控制电极通过通孔连接。

在一些实施例中，在该情况三中，第一选通晶体管和第三选通晶体管均位于下层，第二选通晶体管和第四选通晶体管均位于上层，在实际情况中，还可以设置为：

第一选通晶体管和第三选通晶体管均位于上层，第二选通晶体管和第四选通晶体管均位于下层；

此时，四个选通晶体管中第一电极和第二电极的设置原理与前述的四个选通晶体管中第一电极和第二电极的设置原理类似，只要能够实现图18所示的电路结构即可，在此不再详述。

情况四：存储电路包括第一选通晶体管、第二选通晶体管、第三选通晶体管和第四选通晶体管，且第一选通晶体管和第二选通晶体管位于边缘区域，第三选通晶体管和第四选通晶体管位于中间区域。

在情况四中各选通晶体管的具体设置原理与前述情况三中各选通晶体管的具体设置原理相同，具体的实施方式可参见上述情况三中的实施例，在此不再详述。

2、基于GAA结构。

在一些实施例中，对于基于GAA结构的存储电路而言，其电路结构关系、包括的选通晶体管的数量、以及各选通晶体管所处的空闲位置和各选通晶体管的排布方式，与前述四个情况(即上述情况一直情况四)中介绍的基于CAA结构的存储电路相同，具体可以参见上述内容，重复之处不再赘述。而对于基于GAA结构的存储电路与上述四种情况(即上述情况一直情况四)中介绍的基于CAA结构的存储电路的不同之处在于，选通晶体管中各电极的设置位置不同。

以第一选通晶体管和第二选通晶体管设置于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域为例进行说明。

情况五：

在该情况五中，上层环形反相器中，晶体管组中的两个第一垂直晶体管的第一电极连接，下层环形反相器中，晶体管组中的两个第一垂直晶体管的第二电极连接。那么：

对于第一选通晶体管和第二选通晶体管而言：

在一些实施例中，基于GAA结构的特点，第一选通晶体管的第一电极与下层环形反相器中第一子垂直晶体管的第一电极位于同一膜层，第一选通晶体管的第二电极与下层环形反相器中第一子垂直晶体管的第二电极位于同一膜层，第一选通晶体管的控制电极与下层环形反相器中第一子垂直晶体管的控制电极位于同一膜层；第一选通晶体管的沟道柱(即第四沟道柱)穿过下层环形反相器中的第二导电层，且分别与第一选通晶体管的第一电极、第二电极和控制电极直接接触；并且，第一选通晶体管的第二电极与下层环形反相器中第四子垂直晶体管的第二电极连接；

同理，第二选通晶体管的第一电极与上层环形反相器中第一子垂直晶体管(或上层环形反相器中第四子垂直晶体管)的第一电极位于同一膜层(即上层的第一导电层)，第二选通晶体管的第二电极与上层环形反相器中第一子垂直晶体管(或上层环形反相器中第四子垂直晶体管)的第二电极位于同一膜层(即上层的第三导电层)，第二选通晶体管的控制电极与上层环形反相器中第一子垂直晶体管(或上层环形反相器中第四子垂直晶体管)的控制电极位于同一膜层(即上层的第二导电层)；第二选通晶体管的沟道柱(即第五沟道柱)穿过上层环形反相器中的第二导电层，且分别与第二选通晶体管的第一电极、第二电极和控制电极直接接触；并且，第二选通晶体管的第一电极与上层环形反相器中第四子垂直晶体管的第一电极连接。

对于第三选通晶体管和第四选通晶体管而言：

在一些实施例中，第三选通晶体管的第一电极与第一选通晶体管的第一电极同层且同材质设置，第三选通晶体管的第二电极与第一选通晶体管的第二电极同层且同材质设置，第三选通晶体管的控制电极与第一选通晶体管的控制电极同层且同材质设置；第三选通晶体管的第七沟道柱可以同第一选通晶体管中的第四沟道柱一样，穿过下层环形反相器中的第二导电层，且分别与第三选通晶体管的第一电极、第二电极和控制电极接触；也就是说，第一选通晶体管和第三选通晶体管均位于下层；

第四选通晶体管的第一电极与第二选通晶体管的第一电极同层且同材质设置，第四选通晶体管的第二电极与第二选通晶体管的第二电极同层且同材质设置，第四选通晶体管的控制电极与第二选通晶体管的控制电极同层且同材质设置；第四选通晶体管的第八沟道柱可以同第二选通晶体管中的第五沟道柱一样，穿过上层环形反相器中的第二导电层，且分别与第四选通晶体管的第一电极、第二电极和控制电极接触；也就是说，第二选通晶体管和第四选通晶体管均位于上层。

这样，在制作出下层环形反相器时，即可同步制作出第一选通晶体管和第三选通晶体管，在制作出上层环形反相器时，即可同步制作出第二选通晶体管和第四选通晶体管，简化了四个选通晶体管的制作工艺，降低了四个选通晶体管的制作难度，还可以降低四个选通晶体管的制作成本。并且，这样设置还可以在不增加原锁存器高度的基础上，设置更多个选通晶体管，既可以充分利用空闲的空间，提高空间的利用效率，还可以提高存储电路的集成密度。

在一些实施例中，由于上层环形反相器中第二子垂直晶体管的第二电极与下层环形反相器中第二子垂直晶体管的第一电极通过通孔(暂时称之为参考通孔)连接，且第四选通晶体管的第一电极需要与下层环形反相器中第一子垂直晶体管的第二电极电连接，所以为了实现电连接且避让参考通孔，在下层的第三导电层中设置与下层环形反相器中第一子垂直晶体管的第二电极连接的连接电极(还可以称之为第一连接电极，以便于与后续内容中的第二连接电极区别开；但值得注意的是，本申请中提及的连接电极均指的是第一连接电极)，该连接电极可以但不限于呈L状、S状、C状等形状，通过对连接电极的形状设置，使得连接电极绕过参考通孔；然后，连接电极在与第四选通晶体管的第一电极通过通孔连接，实现第四选通晶体管的第一电极与下层环形反相器中第一子垂直晶体管的第二电极的电连接。

情况六：

在该情况六中，上下两个环形反相器中晶体管组中的两个第一垂直晶体管的第二电极连接，或上下两个环形反相器中晶体管组中的两个第一垂直晶体管的第一电极连接。以任一晶体管组中的两个第一垂直晶体管的第二电极连接为例，那么：

对于第一选通晶体管和第二选通晶体管而言：

在一些实施例中，基于GAA结构的特点，第一选通晶体管的第一电极与下层环形反相器中第三子垂直晶体管的第一电极位于同一膜层(即下层的第一导电层)，第一选通晶体管的第二电极与下层环形反相器中第三子垂直晶体管的第二电极位于同一膜层(即下层的第三导电层)，第一选通晶体管的控制电极与下层环形反相器中第三子垂直晶体管的控制电极位于同一膜层(即下层的第二导电层)；第一选通晶体管的沟道柱穿过下层环形反相器中的第二导电层，且分别与第一选通晶体管的第一电极、第二电极和控制电极直接接触；并且，第一选通晶体管的第二电极与下层环形反相器中第四子垂直晶体管(或下层环形反相器中第三子垂直晶体管)的第二电极连接；

第二选通晶体管的第一电极与上层环形反相器中第三子垂直晶体管的控制电极位于同一膜层(即上层的第二导电层)，第二选通晶体管的控制电极与上层环形反相器中第三子垂直晶体管的第二电极位于同一膜层(即上层的第三导电层)，在上层第第三导电层之上还设置有第四导电层时，第二选通晶体管的第二电极位于上层的第四导电层；第二选通晶体管的沟道柱穿过上层环形反相器中的第三导电层，且分别与第二选通晶体管的第一电极、第二电极和控制电极直接接触。

为了实现第二选通晶体管第一电极与下层环形反相器中第三子垂直晶体管的控制电极电连接，在一些实施例中，可以在上层的第一导电层中设置有第二连接电极，第二连接电极与第二选通晶体管的第一电极通过通孔连接，且第二连接电极与下层环形反相器中第三子垂直晶体管的控制电极通过通孔连接；这样，即可通过第二连接电极实现第二选通晶体管的第一电极与下层环形反相器中第三子垂直晶体管的控制电极电连接。

当然，还可以不设置第二连接电极，使得第二选通晶体管中的第一电极直接通过通孔与下层环形反相器中第三子垂直晶体管的控制电极连接，且第二选通晶体管中的第一电极再通过通孔与上层环形反相器中第四子垂直晶体管的第二电极连接。

这样设置还可以有利于将第二选通晶体管的控制电极引出且与字线连接，实现字线对第二选通晶体管的控制电极的控制，同时避免对上层环形反相器中各第一垂直晶体管的结构造成干扰，且不会增加水平方向上的占用面积，从而提高存储电路的集成密度。

对于第三选通晶体管和第四选通晶体管而言，具体的设置原理与上述情况五中的设置原理类似，具体的实施方式可以参见上述情况五中的具体实施例，在此不再详述。

基于此，在具体实施时，可以根据实际需要从上述六种情况中进行选择合适的设置方式，以满足不同应用场景的需要，提高设计的灵活性。

在一些实施例中，不管是基于CAA结构还是GAA结构，存储电路可以设置有电源通孔，该电源通孔为：上层环形反相器中位于最右侧的两个第一垂直晶体管，与下层环形反向器中位于最右侧的两个第一垂直晶体管中对应的第一电极(或第二电极)通过通孔电连接后形成的，所以电源通孔位于存储电路的右侧；当然，电源通孔还可以位于存储电路的左侧，此时电源通孔为：上层环形反相器中位于最左侧的两个第一垂直晶体管，与下层环形反向器中位于最左侧的两个第一垂直晶体管中对应的第一电极(或第二电极)通过通孔电连接后形成的。

并且，对于相邻的两个环形反相器中，将其中一个环形反相器以轴线(即平行于两个晶体管组排列方向的垂直方向的轴线)进行上下反转后得到另一个环形反相器，之后再将反转后的两个环形反相器通过电源通孔连接，以保证左右两个环形反相器电连接关系的准确性。

这样，每个存储电路均具有一对电源通孔，在对存储电路进行阵列排布时，水平方向上相邻的两个存储电路可以共用一对电源通孔，从而在对存储电路进行阵列排布时，可以进一步地减少水平方向上占用的空间，实现占用面积的最小化，实现集成密度的最大化。

总之，在采用上述实施例中的锁存器和选通晶体管构建存储电路时，一方面可以利用锁存器独特的堆叠结构，减少水平方向上占用的空间，另一方面，可以利用空闲的中间区域和/或边缘区域设置各选通晶体管，以充分利用剩余空间，提高空间利用率，从而提高存储电路的集成密度。

第五方面，本申请实施例提供了一种存储器，存储器可以包括：控制器和上述存储电路，控制器可以访问存储电路；由于存储电路具有较高的集成密度，所以可以在存储器总面积一定的情况下，提高存储器的性能，解决制程微缩的进程遇到的瓶颈。

在一些实施例中，存储器中包括的存储电路的数量可以为一个，两个或两个以上，具体可以根据实际需要进行设置，在此并不限定。

在一些实施例中，控制器可以但不限于为中央处理单元、片上系统、电子控制单元等具有控制功能的器件。

第六方面，本申请实施例提供了一种电子设备，该电子设备可以包括：PCB板和上述存储器，存储器设于PCB板之上。这样，可以实现存储器在电子设备中的固定和安装，避免存储器在电子设备中发生移位，进而避免影响存储器的正常工作，从而保证电子设备的正常工作。

在一些实施例中，电子设备中还可以包括其他用于实现电子设备功能的结构，例如，在电子设备为终端时，电子设备还可以包括处理器和显示器等。

第七方面，本申请实施例提供了一种环形反相器的制作方法，该环形反相器的结构可以如上述基于CAA结构的环形反相器，该制作方法可以包括：

步骤1、沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，第一导电层包括四个第一电极，第二导电层包括四个第二电极；四个第一电极被划分为两组，每组包括两个第一电极且连接；或四个第二电极中被划分为两组，每组包括两个第二电极且连接；任一第一电极和任一第二电极组成一电极组，电极组内的第一电极和第二电极在垂直于第一方向的平面上的正投影交叠；

在一些实施例中，在步骤1中，沿着第一方向，在衬底之上依次先后设置第一导电层、第一绝缘层、第二导电层和第二绝缘层，第一导电层中设置有四个第一电极，第二导电层中设置有四个第二电极，四个第一电极和四个第二电极构成了四个电极组，每个电极组中包括一个第一电极和一个第二电极，且在电极组内，第一电极和第二电极在垂直于第一方向的平面上的正投影交叠。

步骤2、刻蚀每个电极组内的第一电极和第二电极，以形成沿第一方向延伸的第一凹槽；

在一些实施例中，在步骤2中，对每个电极组均进行刻蚀处理，使得每个电极组内均形成沿着第一方向延伸的第一凹槽，所以可以得到四个第一凹槽；并且，每个第一凹槽均可以穿过第一导电层中的至少部分、第一绝缘层、第二绝缘层、以及第二导电层。

步骤3、在第二导电层之上形成与之间隔设置的第三导电层，且在第一凹槽内形成第一沟道柱，且第一沟道柱内有控制极柱；第三导电层包括：与各第一凹槽一一对应设置且与控制极柱直接接触的控制电极，四个控制电极被划分为两组，每组包括两个控制电极且连接，且连接的两个控制电极对应的第一电极无连接，连接的两个控制电极对应的第二电极无连接；控制极柱形成第一沟道柱。

在一些实施例中，在步骤3中，可以在同一制作工艺下，在第一凹槽内设置控制极柱以填充第一凹槽，且在第二绝缘层表面设置第三导电层中的控制电极，使得控制电极与控制极柱通过一步制作工艺形成。并且，控制电极可以设置有四个，四个控制电极与四个第一凹槽一一对应设置，进而四个控制电极与四个电极组一一对应设置，四个控制电极与四个第一沟道柱一一对应设置，如此，对应的控制电极、电极组和第一沟道柱构成了第一垂直晶体管，进而可以得到四个第一垂直晶体管。

并且，四个第一电极被划分为两组，每组包括两个第一电极，且这两个第一电极连接，使得四个第一电极中，其中两个第一电极连接，另外两个第一电极连接；或者，四个第二电极被划分为两组，每组包括两个第二电极，且这两个第二电极连接，使得四个第二电极中，其中两个第二电极连接，另外两个第二电极连接；

同样地，四个控制电极被划分为两组，每组包括两个控制电极，且这两个控制电极连接，使得四个控制电极中，其中两个控制电极连接，另外两个控制电极连接；

并且，连接的两个控制电极对应的第一电极需要无连接，且连接的两个控制电极对应的第二电极同样需要无连接，从而可以得到上述实施例中介绍的环形反相器。

这样，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，在第一沟道柱包括：控制极柱、以及依次包裹于控制极柱表面的介质层和沟道层时，步骤3中的在第一凹槽内形成第一沟道柱，具体包括：

先在第一凹槽内形成沟道层，使得沟道层形成第二凹槽；

在第二凹槽内形成介质层，使得介质层形成第三凹槽；

在第二导电层之上形成与之间隔设置的第三导电层，且在第三凹槽内形成控制极柱；控制极柱、沟道层和介质层构成第一沟道柱。

这样，可以实现基于CAA结构特点的沟道环绕的沟道柱，再结合第一电极、第二电极和控制电极的设置位置和连接关系，从而制作出基于CAA结构的环形反相器。

在一些实施例中，在形成第三凹槽之后，还包括：

在第二绝缘层之上形成与介质层连接的介质延伸层；

此时在第三凹槽内形成控制极柱，具体包括：在介质延伸层表面、以及第二绝缘层表面中围绕介质延伸层的四周形成控制电极，且在第三凹槽内形成控制极柱。

这样，介质延伸层可以避免沟道层与控制电极接触，避免短接，保证环形反相器可以正常工作。

在一些实施例中，在基于上述制作出的CAA结构的环形反相器制作锁存器时，可以采用上述步骤1至步骤3制作出下层环形反相器，然后在下层环形反相器之上继续采用上述步骤1至步骤3制作出上层环形反相器；并且，在制作上层环形反相器时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器的连接。

进而，在基于上述制作出的CAA结构的锁存器制作存储电路时，以存储电路包括两个选通晶体管为例，可以采用上述步骤1至步骤3制作出下层环形反相器和其中一个选通晶体管，然后在下层环形反相器之上继续采用上述步骤1至步骤3制作出上层环形反相器和另一个选通晶体管；并且，在制作上层环形反相器和另一个选通晶体管时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器、两个选通晶体管之间的连接。

第八方面，本申请实施例提供了一种环形反相器的制作方法，该环形反相器的结构可以如上述基于GAA结构的环形反相器，该制作方法可以包括：

步骤1、沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，第一导电层包括四个第一电极，第二导电层包括四个控制电极；任一第一电极和任一控制电极组成一电极组，电极组内的第一电极和控制电极在垂直于第一方向的平面上的正投影交叠；

在一些实施例中，在步骤1中，沿着第一方向，在衬底之上依次先后设置第一导电层、第一绝缘层、第二导电层和第二绝缘层，第一导电层中设置有四个第一电极，第二导电层中设置有四个控制电极，四个第一电极和四个控制电极构成了四个电极组，每个电极组中包括一个第一电极和一个控制电极，且在电极组内，第一电极和控制电极在垂直于第一方向的平面上的正投影交叠。

步骤2、刻蚀每个电极组内的第一电极和控制电极，以形成沿第一方向延伸的第一凹槽；

在一些实施例中，在步骤2中，对每个电极组均进行刻蚀处理，使得每个电极组内均形成沿着第一方向延伸的第一凹槽，所以可以得到四个第一凹槽；并且，每个第一凹槽均可以穿过第一导电层中的至少部分、第一绝缘层、第二绝缘层、以及第二导电层。

步骤3、在第一凹槽内形成第一沟道柱；

在一些实施例中，第一沟道柱的顶部可以与第二绝缘层的表面可以平齐，当然第一沟道柱的顶部还可以高出第二绝缘层的表面。

步骤4、在第二导电层之上形成与之间隔设置的第三导电层，第三导电层包括与各第一沟道柱一一对应设置的第二电极；其中，四个第一电极被划分为两组，每组包括两个第一电极且连接；或四个第二电极中被划分为两组，每组包括两个第二电极且连接；四个控制电极被划分为两组，每组包括两个控制电极且连接，且连接的两个控制电极对应的第一电极无连接，连接的两个控制电极对应的第二电极无连接。

在一些实施例中，在步骤3中，可以在第二绝缘层表面形成第三导电层，该第三导电层中可以设置有四个第二电极，且四个第二电极与四个第一沟道柱一一对应设置，进而四个第二电极与四个电极组一一对应设置，如此，对应的第二电极、第二沟道柱和电极组构成了第一垂直晶体管，进而可以得到四个第一垂直晶体管。

并且，四个第一电极被划分为两组，每组包括两个第一电极，且这两个第一电极连接，使得四个第一电极中，其中两个第一电极连接，另外两个第一电极连接；或者，四个第二电极被划分为两组，每组包括两个第二电极，且这两个第二电极连接，使得四个第二电极中，其中两个第二电极连接，另外两个第二电极连接；

同样地，四个控制电极被划分为两组，每组包括两个控制电极，且这两个控制电极连接，使得四个控制电极中，其中两个控制电极连接，另外两个控制电极连接；

并且，连接的两个控制电极对应的第一电极需要无连接，且连接的两个控制电极对应的第二电极同样需要无连接，从而可以得到上述基于GAA结构的环形反相器。

这样，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，在第一沟道柱包括：绝缘柱、以及依次包裹于绝缘柱表面的沟道层和介质层时，上述步骤3具体包括：

先在第一凹槽内形成介质层，使得介质层形成第二凹槽；

在第二凹槽内形成沟道层，使得沟道层形成第三凹槽；

在第三凹槽内形成绝缘柱，以形成第一沟道柱。

这样，可以实现基于GAA结构特点的沟道柱，再结合第一电极、第二电极和控制电极的设置位置和连接关系，从而制作出基于GAA结构的环形反相器。

在一些实施例中，在形成介质层之后，介质层是覆盖第一凹槽的槽底的，而槽底是与第一电极直接接触的，为了能够使得沟道层可以与第一电极直接接触，在形成第二凹槽时，可以对与第一电极接触的这部分介质层进行刻蚀，将这个位置的第一电极裸露出来，在第二凹槽内形成沟道层时，可以使得沟道层直接与第一电极接触，从而保证垂直晶体管可以正常工作。

在一些实施例中，在形成介质层时，还包括：

在第二绝缘层表面形成与介质层连接的介质延伸层；

在形成沟道层时，还包括：

在介质延伸层表面形成与沟道层连接的沟道延伸层，且在衬底上的正投影中，沟道延伸层的正投影落入介质延伸层的正投影内。

这样，一方面可以使得第二电极与沟道层具有较多的接触面积，保证第二电极与沟道层的有效接触，另一方面通过介质延伸层可以避免沟道延伸层与控制电极短接，保证垂直晶体管可以正常有效地工作。

在一些实施例中，在基于上述制作出的CAA结构的环形反相器制作锁存器时，可以采用上述步骤1至步骤3制作出下层环形反相器，然后在下层环形反相器之上继续采用上述步骤1至步骤3制作出上层环形反相器；并且，在制作上层环形反相器时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器的连接。

进而，在基于上述制作出的CAA结构的锁存器制作存储电路时，以存储电路包括两个选通晶体管为例，可以采用上述步骤1至步骤3制作出下层环形反相器和其中一个选通晶体管，然后在下层环形反相器之上继续采用上述步骤1至步骤3制作出上层环形反相器和另一个选通晶体管；并且，在制作上层环形反相器和另一个选通晶体管时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器、两个选通晶体管之间的连接。

附图说明

图1为本申请实施例提供的CAA结构的垂直晶体管的剖面图；

图2为本申请实施例提供的CAA结构的垂直晶体管的三维结构示意图；

图3为本申请实施例提供的GAA结构的垂直晶体管的剖面图；

图4为本申请实施例提供的GAA结构的垂直晶体管的三维结构示意图；

图5为本申请实施例提供的一种环形反相器的电路结构图；

图6为本申请实施例提供的一种基于CAA结构的环形反相器的立体结构示意图；

图7为本申请实施例提供的一种具有使能功能的环形反相器的电路结构图；

图8为本申请实施例提供的环形反相器的俯视示意图；

图9为本申请实施例提供的一种具有使能功能且基于CAA结构的环形反相器的立体结构示意图；

图10为本申请实施例提供的一种锁存器的电路结构图；

图11为本申请实施例提供的一种基于CAA结构的锁存器的立体结构示意图；

图12为本申请实施例提供的上下两层环形反相器的设置位置的示意图；

图13为本申请实施例提供的一种具有使能功能且基于CAA结构的锁存器的立体结构示意图；

图14为本申请实施例提供的一种具有使能功能的锁存器的电路结构图；

图15为本申请实施例提供的一种存储电路的电路结构图；

图16为本申请实施例提供的基于CAA结构的两个选通晶体管的结构示意图；

图17为本申请实施例提供的一种基于CAA结构的存储电路的立体结构示意图；

图18为本申请实施例提供的另一种存储电路的电路结构图；

图19为本申请实施例提供的四个选通晶体管的设置位置的示意图；

图20为本申请实施例提供的一种基于CAA结构的存储电路的立体结构示意图；

图21为本申请实施例提供的存储电路阵列的示意图；

图22为本申请实施例提供的一种基于GAA结构的环形反相器的立体结构示意图；

图23为本申请实施例提供的一种具有使能功能且基于GAA结构的环形反相器的立体结构示意图；

图24为本申请实施例提供的基于GAA结构的四个选通晶体管的结构示意图；

图25为本申请实施例提供的一种基于GAA结构的存储电路的立体结构示意图；

图26为本申请实施例提供的另一种基于GAA结构的存储电路的立体结构示意图；

图27为本申请实施例提供的一种存储器的结构示意图；

图28为本申请实施例提供的一种电子设备的结构示意图；

图29为本申请实施例提供的一种环形反相器的制作方法的流程图；

图30为本申请实施例提供的另一种环形反相器的制作方法的流程图。

附图标记：

10-衬底，21-第一导电层，21a-凹槽，22-第二导电层，23-第三导电层，31-第一绝缘层，32-第二绝缘层，40-电源通孔，d1-第一电极，d2-第二电极，d3-控制电极，d0-沟道柱，d01-控制极柱，d02-介质层，d02y-介质延伸层，d03-沟道层，d03y-沟道延伸层，d04-绝缘柱，d0m1-第一沟道柱，d0m2-第二沟道柱，d0m3-第三沟道柱，d0m4-第四沟道柱，d0m5-第五沟道柱，d0m6-第六沟道柱，d0m7-第七沟道柱，d0m8-第八沟道柱，Tk-通孔，Tc-参考通孔，T1、T1’-第一子垂直晶体管，T2、T2’-第二子垂直晶体管，T3、T3’-第三子垂直晶体管，T4、T4’-第四子垂直晶体管，T02-第二垂直晶体管，dl1-连接电极，dl2-第二连接电极。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。

应注意的是，本申请的附图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。

本申请中所涉及的多个，是指两个或两个以上。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。并且，在本申请的描述中，“第一电极”可以理解为源极，“第二电极”可以理解为漏极；或者，“第一电极”可以理解为漏极，“第二电极”可以理解为源极；控制电极可以理解为栅极。此外，应理解，在本申请的描述中，第一导电层、第二导电层和第三导电层指示的均是各导电层所在的膜层位置，并不表示在各导电层内仅由导电材料构成，以第一导电层为例，第一导电层中的第一电极采用导电材料制作，而第一导电层中除第一电极之外的位置可采用绝缘材料填充。

反相器是一种基础的电子器件，可以接收输入信号，并输出与输入信号反相的输出信号。一般来说，反相器的输入信号可以为数字信号，输入信号的电平可以分为1电平和0电平，若反相器接收到1电平的输入信号，则反相器可以输出0电平的输出信号，若反相器接收到0电平的输入信号，则反相器可以输出1电平的输出信号。

应理解，数字信号中的1电平和0电平中“1”和“0”是逻辑运算中的“1”和“0”，并不是数字信号的信号电压的电压值。大多数情况下，数字信号中的1电平指的是数字信号的信号电压大于阈值电压，0电平指的是数字信号的信号电压小于阈值电压。为了便于表述，本申请实施例接下来以高电平表示数字信号中的1电平，以低电平表示数字信号中的0电平。

反相器在诸多逻辑电路中皆有应用，例如，在静态随机存取存储器(staticrandom-access memory，SRAM)等存储器中便存在大量的反相器。该集成系统可以是中央处理单元(central processing unit，CPU)、片上系统(system on chip，SOC)、电子控制单元(electronic control unit，ECU)等等，该集成系统也可以是电子设备，如智能手机、笔记本电脑、平板电脑等等，本申请实施例对此并不多作限制。

在目前的技术中，存储器是一种包括存储电路和控制器的芯片，随着芯片制程的发展，存储电路在芯片中的面积占比不断增大，且逐渐超过控制器的面积占比。由于芯片性能的提高需要容量更大的存储电路，况且制程微缩的进程随着摩尔定律在二维平面上遇到瓶颈逐渐放缓，所以在芯片总面积一定的情况下，想要进一步提升芯片性能，需要提高存储电路的集成密度。

在一些实施例中，可以采用垂直晶体管制作存储电路，以提高存储电路的集成密度。其中，可以基于硅制程的CMOS(即Complementary Metal Oxide Semiconductor，互补型金属氧化物半导体)技术制作垂直晶体管，以提高存储电路的集成密度，然而由于该技术受制于热预算问题而无法实现多层堆叠，导致存储电路的集成密度的提高受到一定的限制，并且，该技术的制作工艺较复杂，制作成本较高，实用性较差。

除此之外，还可以采用诸如氧化物半导体等材料制作垂直晶体管，由于氧化物半导体等材料具有低热预算的特性，所以可以支持后道的多层堆叠工艺。然而，由于目前的氧化物半导体等材料具有单极型的材料特性，所以需要通过环形反相器来实现反相逻辑功能。

并且，在存储电路包括锁存器，且锁存器包括两个反相器时，如果可以提高反相器的集成密度，减少反相器的占用面积，那么可以提高锁存器的集成密度，减少锁存器的占用面积，继而可以提高存储器乃至存储器、电子设备的集成密度。那么，如何提高反相器的集成密度，成为本领域亟待解决的技术问题。

在一些实施例中，可以利用垂直晶体管构造环形反相器，以充分利用垂直方向的空间，减少水平方向上的空间占用，以提高环形反相器的集成密度。

其中，垂直晶体管的结构包括两种，一种为CAA(即Channel All Around，环绕沟道)结构，另一种为GAA(即Gate All Around，环绕栅)结构。

对于CAA结构：

参见图1所示的CAA结构的剖面图，对应地，图2中示出了一个CAA结构的垂直晶体管的三维结构，图2中未示出沟道柱的内部结构；参见图1和图2所示，从下至上依次设置在衬底10之上的第一导电层21、第一绝缘层31、第二导电层22、第二绝缘层32和第三导电层23，第一导电层21中包括第一电极d1，第二导电层22中包括第二电极d2，第三导电层23中包括控制电极d3；其中贯穿第一绝缘层31、第二导电层22和第二绝缘层32的沟道柱d0分别与第一电极d1、第二电极d2和控制电极d3直接接触。

并且，为了实现第一电极d1与沟道柱d0更好地接触，第一电极d1中可以设置有凹槽21a，沟道柱d0插入至凹槽21a内，且凹槽21a与沟道柱d0中插入至凹槽21a的部分的尺寸完全吻合，使得沟道柱d0中插入至凹槽21a的部分与凹槽21a之间无间隙，进而使得沟道柱d0与凹槽21a紧密接触，这样第一电极d1不仅与沟道柱d0的底面相接触，还与沟道柱d0的部分侧面相接触，增加了第一电极d1与沟道柱d0的接触面积。其中，凹槽21a的深度可以根据实际需要进行设置，在此并不限定。

继续参见图1所示，沟道柱d0可以包括：控制极柱d01，以及依次包裹于控制极柱d01外表面的介质层d02和沟道层d03，控制极柱d01与控制电极d3直接接触，当然控制极柱d01与控制电极d3可以同层同材质设置，使得控制极柱d01与控制电极d3可以在同一工艺中制作完成；并且，沟道层d03和介质层d02均可以包裹控制极柱d01的底面，使得第一电极d1不仅与侧面的沟道层d03直接接触，还与底面的沟道层d03直接接触，增加了第一电极d1与沟道层d03的接触面积。此外，在第三导电层23中还可以包括与介质层d02连接的介质延伸层(如虚线框1内的d02y所指示的结构)，通过该介质延伸层d02y可以隔绝开控制电极d3与沟道层d03，避免控制电极d3与沟道层d03直接接触，进而避免控制电极d3与沟道层d03短接。当然，第三导电层23中可以包括与沟道层d03连接的沟道延伸层(如虚线框1内的d03y所指示的结构)，但需要保证沟道延伸层d03y与控制电极d3通过介质延伸层d02y隔绝开，或者，第三导电层23中并不包括沟道延伸层d03y(未给出图示)，具体可以根据实际需要进行设置，在此并不限定。

对于GAA结构：

参见图3所示的GAA结构的剖面图，对应地，图4中示出了一个GAA结构的垂直晶体管的三维结构，图4中未示出沟道柱的内部结构；参见图3和图4所示，从下至上依次设置在衬底10之上的第一导电层21、第一绝缘层31、第二导电层22、第二绝缘层32和第三导电层23，第一导电层21中包括第一电极d1，第二导电层22中包括控制电极d3，第三导电层23中包括第二电极d2；其中贯穿第一绝缘层31、第二导电层22和第二绝缘层32的沟道柱d0分别与第一电极d1、第二电极d2和控制电极d3直接接触。

并且，为了实现第一电极d1与沟道柱d0更好地接触，第一电极d1中可以设置有凹槽21a，沟道柱d0插入至凹槽21a内，且凹槽21a与沟道柱d0中插入至凹槽21a的部分的尺寸完全吻合，使得沟道柱d0中插入至凹槽21a的部分与凹槽21a之间无间隙，进而使得沟道柱d0与凹槽21a紧密接触，这样第一电极d1不仅与沟道柱d0的底面相接触，还与沟道柱d0的部分侧面相接触，增加了第一电极d1与沟道柱d0的接触面积。其中，凹槽21a的深度可以根据实际需要进行设置，在此并不限定。

继续参见图3所示，沟道柱d0可以包括：绝缘柱d04，以及依次包裹于绝缘柱d04外表面的沟道层d03和介质层d02，这样控制电极d3与沟道层d03之间可以通过介质层d02进行隔绝，以避免控制电极d3与沟道层d03短接；并且，由于介质层d02位于沟道柱d0的最外侧，所以仅沟道层d03包裹绝缘柱d04的底面，介质层d02并不会包括绝缘柱d04的底面，使得第一电极d1与底面的沟道层d03直接接触，且沟道柱d0中位于凹槽内的部分的外表面可以不设置介质层d02，也即介质层d02最底端位于第一绝缘层31与第一电极d1的界面处，这样可以增加第一电极d1与沟道层d03的接触面积。此外，第三导电层23中还可以包括与沟道层d03连接的沟道延伸层(如虚线框2内的d03y所指示的结构)，使得第二电极d2可以与沟道延伸层d03y直接接触，以增加第二电极d2与沟道层d03的接触面积；当然，在第三导电层23中还可以包括与介质层d02连接的介质延伸层(如虚线框2内的d02y所指示的结构)，通过该介质延伸层d02y可以隔绝开沟道延伸层d03y与第二绝缘层32，避免因第二绝缘层32中某处漏电而导致控制电极d3与沟道延伸层d03y直接接触，进而避免控制电极d3与沟道短接。

其中，在图1至图4中，为了便于区分，第一电极均用斜线填充，第二电极均用黑点填充，控制电极均用白色填充；并且，第一电极、第二电极和控制电极的图案填充方式在后面内容中涉及到的附图中均适用。

总之，不管是CAA结构还是GAA结构，沟道层的制作材料可以包括氧化物半导体材料，由于氧化物半导体材料制作的垂直晶体管具有低热预算的优势，可以实现多层的器件堆叠，且制作工艺较简单，制作成本较低，所以基于氧化物半导体材料制作的垂直晶体管在构建器件(例如但不限于环形反相器)时，可以提高器件的集成密度和性能，并具有低制作成本的优势。

下面分别基于CAA结构和GAA结构，对本申请实施例提供进行详细说明。

一、以CAA结构为基础的环形反相器、锁存器、存储电路。

1.1、环形反相器。

首先，参见图5所示的环形反相器的电路结构图，环形反相器包括四个晶体管，这四个晶体管可以分别记为晶体管T1、晶体管T2、晶体管T3和晶体管T4，其中，晶体管T1的控制电极与晶体管T3的控制电极均与正输入端Vin+电连接，晶体管T2的控制电极与晶体管T4的控制电极均与负输入端Vin-电连接；晶体管T3的第二电极与晶体管T4的第二电极均与正输出端Vo+电连接，晶体管T1的第二电极与晶体管T2的第二电极均与负输出端Vo-电连接，晶体管T1的第一电极与晶体管T4的第一电极均与第一电压端VDD电连接，晶体管T3的第一电极与晶体管T2的第一电极均与第二电压端VSS电连接，第一电压端VDD提供的电压大于第二电压端VSS提供的电压。

其中，在图5所示的电路结构图中，对于电连接的两个晶体管而言，可以将电连接的电极称之为这两个晶体管的第二电极，如将晶体管T1中与晶体管T2电连接的电极称之为第二电极，且将晶体管T2中与晶体管T1电连接的电极称之为第二电极；或者，将电连接的两个晶体管中，电连接的电极称之为这两个晶体管的第一电极，如将晶体管T1中与晶体管T2电连接的电极称之为第一电极，且将晶体管T2中与晶体管T1电连接的电极称之为第一电极。本申请实施例中涉及到的环形反相器中晶体管的第一电极和第二电极的定义，若无专门说明，均是以将电连接的电极称之为晶体管的第二电极为例进行说明的。

其次，参见图6所示的环形反相器的结构示意图，环形反相器包括两个晶体管组，每个晶体管组中包括两个第一垂直晶体管，所以该环形反相器中总共包括四个垂直晶体管；若将其中一个晶体管组(记为晶体管组1)中包括的两个第一垂直晶体管分别定义为第一子垂直晶体管(即T1)和第二子垂直晶体管(即T2)时，另一个晶体管组(记为晶体管组2)中包括的两个第一垂直晶体管可以分别定义为第三子垂直晶体管(即T3)和第四子垂直晶体管(即T4)；

环形反相器还包括：沿着第一方向(也即图6中所示的F1方向，也可以理解为垂直方向)依次叠层设置且间隔开的第一导电层(可以将斜线填充的方块所在膜层看作是第一导电层)、第二导电层(可以将黑点填充的方块所在膜层看作是第二导电层)和第三导电层(可以虚线框d3内所指示的结构所在的膜层看作是第三导电层)，在具体实施例中，第一导电层和第二导电层之间、以及第二导电层和第三导电层之间均设置有绝缘层，只是在图6中并未示出；并且，在环形反相器设于衬底之上时，第一方向可以为垂直于衬底表面的方向；

其中，第一导电层包括：四个第一电极d1，每个第一垂直晶体管对应一个第一电极d1；第二导电层包括：四个第二电极d2，每个第一垂直晶体管对应一个第二电极d2；第三导电层包括：四个控制电极d3，每个第一垂直晶体管对应一个控制电极d3；在图6中，仅标出了其中一个第一垂直晶体管的第一电极d1、第二电极d2和控制电极d3，但这并不表示其他第一垂直晶体管不具有第一电极d1、第二电极d2和控制电极d3，其他第一垂直晶体管同样具有第一电极d1、第二电极d2和控制电极d3，只是避免图中结构和标记过于复杂未标出而已；

并且，环形反相器还包括：四个第一沟道柱d0m1，每个第一垂直晶体管对应一个第一沟道柱d0m1，每个第一沟道柱d0m1均是沿着F1方向垂直设置的，且穿过第二导电层；每个第一沟道柱d0m1均与对应的第一电极d1和对应的第二电极d2直接接触，由于第一沟道柱d0m1内设有控制极柱(图6中未示出)，所以每个第一沟道柱d0m1内的控制极柱均与对应的控制电极d3直接接触，这样使得每个第一垂直晶体管中，第一沟道柱d0m1均与对应的第一电极d1、第二电极d2和控制电极d3直接接触，以保证每个第一垂直晶体管可以正常有效地工作。

由于每个第一垂直晶体管中第一电极、第二电极、控制电极和第一沟道柱的设置形式符合CAA结构的特点，所以上述环形反相器可以理解为基于CAA结构的环形反相器。

为了实现环形反向器的功能，依据图5所示的电路结构图，四个第一垂直晶体管中各结构可以设置为：

在晶体管组1中，第一子垂直晶体管T1的第二电极d2与第二子垂直晶体管T2的第二电极d2连接，在晶体管组2中，第三子垂直晶体管T3的第二电极d2与第四子垂直晶体管T4的第二电极d2连接，如图6所示；或者，在晶体管组1中，第一子垂直晶体管T1的第一电极d1与第二子垂直晶体管T2的第一电极d1连接，在晶体管组2中，第三子垂直晶体管T3的第一电极d1与第四子垂直晶体管T4的第一电极d1连接，未给出图示；

也即：每个晶体管组中，其中一个第一垂直晶体管中第一电极d1和第二电极d2中的其中一个与另一个第一垂直晶体管中的对应电极连接；不同晶体管组中第一电极d1和第二电极d2的连接方式相同；

并且，参见图6所示，第一子垂直晶体管T1的控制电极d3与第三子垂直晶体管T3的控制电极d3连接，第二子垂直晶体管T2的控制电极d3与第四子垂直晶体管T4的控制电极d3连接；也即：不同晶体管组中，其中一个晶体管组中各第一垂直晶体管的控制电极d3与另一个晶体管组中各第一垂直晶体管的控制电极d3一一对应连接。

目前技术中的水平晶体管，其中的第一电极、第二电极、控制电极是水平排布的，且沟道层也是沿着水平方向设置的，导致水平晶体管在水平方向占用了较多的空间。垂直晶体管中第一电极、第二电极、控制电极是垂直排布的，且第一沟道柱垂直延伸并设于第一电极和第二电极之间，使得垂直晶体管在垂直方向占用的空间较多，在水平方向上占用的空间较少，如果第一电极、第二电极和控制电极的面积相同时，一个垂直晶体管在水平方向上占用的面积仅为一个电极的面积，这样大大减少了垂直晶体管在水平方向上占用的空间。

在本申请实施例中，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，环形反相器中的四个第一垂直晶体管中均可以为P型晶体管或N型晶体管，这样可以构造出单极型的环形反相器；当然，在一些实施例中，也不排除四个第一垂直晶体管中，部分第一垂直晶体管为P型晶体管，剩余的第一垂直晶体管为N型晶体管的情况，具体可以根据实际需要进行设计，在此并不限定。

在一些实施例中，环形反相器除了具有最基本的逻辑功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要设置，在此并不限定。

以其他功能为使能功能为例，具有使能功能的环形反相器的电路结构图如图7所示，该电路的具体连接关系为：

如图7中的(a)所示，第二垂直晶体管T02的第一电极与第二电压端VSS电连接，第二电极分别与第二子垂直晶体管T2的第一电极、第三子垂直晶体管T3的第一电极电连接，控制电极与使能控制信号端EN电连接；其中，第二垂直晶体管T02还可以称之为使能晶体管。

当然，第二垂直晶体管T02的设置位置并不限于图7中的(a)所示的那样，还可以如图7中的(b)所示，第二垂直晶体管T02的第一电极与第一电压端VDD电连接，第二电极分别与第一子垂直晶体管T1的第一电极、第四子垂直晶体管T4的第一电极电连接，控制电极与使能控制信号端EN电连接；其中，第二垂直晶体管T02同样可以称之为使能晶体管。

因此，对于第二垂直晶体管的具体设置位置，可以根据实际需要进行设置，在此并不限定。并且，在1.1这部分内容中均是以将第二垂直晶体管T02中与其他晶体管连接的电极称之为第二电极为例进行说明的。

参见图8所示，在一些实施例中，为了避免环形反相器的占用面积增加，在环形反向器包括被四个第一垂直晶体管(如T1、T2、T3和T4)围绕的中间区域(如虚线框3内所示的区域)时，第二垂直晶体管T02设于中间区域，这样具有使能功能的环形反相器在垂直于第一方向的平面上的正投影外轮廓，依然与仅包括四个第一垂直晶体管的环形反相器在垂直于第一方向的平面上的正投影外轮廓相同，充分利用了空闲的中间区域，即使增加第二垂直晶体管T02，但环形反相器在水平方向上的占用面积并未改变，从而在不改变环形反相器的集成密度的基础上，增加环形反相器的功能。

参见图9所示，基于四个第一垂直晶体管中各结构的设置方式，第二垂直晶体管T02中各结构可以设置为：

第一导电层中设置有第二垂直晶体管T02的第一电极d1，第二导电层中设置有第二垂直晶体管T02的第二电极d2，第二垂直晶体管T02的第二沟道柱d0m2可以穿过第二导电层且与对应的第一电极d1、对应的第二电极d2直接接触；

并且，第三导电层中未设置有第二垂直晶体管T02的控制电极时，第二沟道柱d0m2可以穿过第三导电层，且第二沟道柱d0m2内的控制极柱(图中未示出)可以与除第一导电层、第二导电层、第三导电层之外的其他导电层中的使能控制信号端(图中未示出)电连接，如图9所示。或者，第三导电层中可以设置有第二垂直晶体管T02的控制电极，此时设于第二沟道柱内部设的控制极柱与第二垂直晶体管T02的控制电极直接接触，且第二沟道柱不会穿过第三导电层，第二垂直晶体管T02的控制电极可以通过导线与使能控制信号端电连接，未给出图示。

其中，在图9中，为了避免图中的标记过于复杂，仅标记出了第二垂直晶体管T02的第一电极d1、第二电极d2和第二沟道柱d0m2。

在一些实施例中，第二沟道柱的结构可以与第一沟道柱的结构相同，这样在制作第一沟道柱时即可同时制作出第二沟道柱，简化了环形反相器的结构和制作工艺，有利于降低环形反相器的制作成本。

为了实现第二垂直晶体管与部分第一垂直晶体管的电连接关系，可以设置为：

继续参见图9所示，第二垂直晶体管T02的第二电极d2分别与第二子垂直晶体管T2的第一电极d1、第三子垂直晶体管T3的第一电极d1连接；并且，由于第二垂直晶体管T02的第二电极d2与第二子垂直晶体管T2的第一电极d1异层设置，且第二子垂直晶体管T2的第一电极d1与第三子垂直晶体管T3的第一电极d1同层设置，所以第二垂直晶体管T02的第二电极d2通过通孔Tk分别与第二子垂直晶体管T2的第一电极d1、第三子垂直晶体管T3的第一电极d1连接，这样实现了图7中的(a)所示的电路结构图中各垂直晶体管的电连接关系；

或者，第二垂直晶体管T02的第二电极d2分别与第一子垂直晶体管T1的第一电极d1、第四子垂直晶体管T4的第一电极d1连接；并且，由于第二垂直晶体管T02的第二电极d2与第一子垂直晶体管T1的第一电极d1异层设置，且第一子垂直晶体管T1的第一电极d1与第四子垂直晶体管T4的第一电极d1同层设置，所以第二垂直晶体管T02的第二电极d2通过通孔分别与第一子垂直晶体管T1的第一电极d1、第四子垂直晶体管T4的第一电极d1连接，这样实现了图7中的(b)所示的电路结构图中各垂直晶体管的电连接关系。

总之，在基于垂直晶体管构造环形反相器时，不管是否还包括第二垂直晶体管，均可以充分利用垂直方向上的空间，减少水平方向上的空间占用，以便于减少环形反相器在水平方向上的占用面积，从而提高环形反相器的集成密度。

1.2、锁存器。

在一些实施例中，锁存器包括两个环形反相器，其中一个定义为环形反相器1，另一个定义为环形反相器2，为了区分两个环形反相器中的第一垂直晶体管，将环形反相器1中的各第一垂直晶体管分别标记为T1’、T2’、T3’和T4’，将环形反相器2中的各第一垂直晶体管分别标记为T1、T2、T3和T4；其中两个环形反相器的具体电连接关系如图10所示。

在一些实施例中，参见图11所示，在基于两个环形反相器构造锁存器时，两个环形反相器沿着第一方向(如F1方向)上下堆叠设置，也即由T1’、T2’、T3’和T4’构成的环形反相器1位于上层，由T1、T2、T3和T4构成的环形反相器2位于下层；并且，在两个环形反相器之间设置有绝缘层(图中未示出)，以将上下两个环形反相器隔绝开。

这样，通过将两个环形反相器上下堆叠而不是左右堆叠，可以充分利用垂直方向上的空间，减少水平方向上的空间占用，从而提高锁存器的集成密度。

在一些实施例中，结合图11和图12所示，由于上下两个环形反相器的结构完全相同，所以在设置上下两个环形反相器时，可以先将上层环形反相器(由T1’、T2’、T3’和T4’构成的环形反相器1)在水平方向上沿逆时针旋转90°，再将上层环形反相器中每个晶体管组中的两个第一垂直晶体管的位置对换；这样一来，图12中的(a)所示的由T1和T2构成的晶体管组与由T3和T4构成的晶体管组的排列方向为F3方向，图12中的(b)所示的由T1’和T2’构成的晶体管组与由T3’和T4’构成的晶体管组的排列方向为F2方向，其中F2方向与F3方向垂直，且F2方向与F3方向构成的平面垂直于F1方向，使得在垂直于第一方向的平面上，两个环形反相器中各晶体管组的排列方向垂直；进而，使得两个环形反相器中具有相同电位的结构在水平方向上的正投影交叠，以便于具有相同电位的结构实现电连接，并且这种情况下进行电连接时，结构简单，容易操作，也不会影响其他结构的设置，对其他结构的干扰较小。

在一些实施例中，上下两个环形反相器在垂直于第一方向的平面上的正投影可以部分交叠，具体的交叠面积可以根据周围其他结构的外形和设置位置、以及环形反相器在垂直于第一方向的平面上的正投影形状等因素进行设置，以满足不同应用场景的需要，提高设计的灵活性。

当然，在一些实施例中，可以将环形反相器在垂直于第一方向的平面上的正投影形状设置为正方形，这样在对上层环形反相器旋转90°和各第一垂直晶体管的位置对换后，可以使得上下两个环形反相器在垂直于第一方向的平面上的正投影完全重合，最大程度地降低在水平方向上的占用面积，从而在最大程度上提高锁存器的集成密度。

在一些实施例中，为了实现图10中所示的电连接关系，上下两个环形反相器中各结构可以设置为：

参见图11所示，不管是上层环形反相器，还是下层环形反相器，在第一子垂直晶体管(如T1或T1’)的第二电极与第二子垂直晶体管(如T2或T2’)的第二电极连接，且第三子垂直晶体管(如T3或T3’)的第二电极与第四子垂直晶体管(如T4或T4’)的第二电极连接时，那么：

上层环形反相器中第一子垂直晶体管T1’的控制电极(和/或上层环形反相器中第三子垂直晶体管T3’的控制电极)，与下层环形反相器中第四子垂直晶体管T4的第二电极(和/或下层环形反相器中第三子垂直晶体管T3的第二电极)连接；

上层环形反相器中第二子垂直晶体管T2’的控制电极(和/或上层环形反相器中第四子垂直晶体管T4’的控制电极)，与下层环形反相器中第二子垂直晶体管T2的第二电极(和/或下层环形反相器中第一子垂直晶体管T1的第二电极)连接；

上层环形反相器中第一子垂直晶体管T1’的第二电极(和/或上层环形反相器中第二子垂直晶体管T2’的第二电极)，与下层环形反相器中第二子垂直晶体管T2的控制电极(和/或下层环形反相器中第四子垂直晶体管T4的控制电极)连接；

上层环形反相器中第三子垂直晶体管T3’的第二电极(和/或上层环形反相器中第四子垂直晶体管T4’的第二电极)，与下层环形反相器中第三子垂直晶体管T3的控制电极(和/或下层环形反相器中第一子垂直晶体管T1的控制电极)连接；

上层环形反相器中第三子垂直晶体管T3’的第一电极与下层环形反相器中第三子垂直晶体管T3的第一电极连接，图11中未示出；

上层环形反相器中第四子垂直晶体管T4’的第一电极与下层环形反相器中第一子垂直晶体管T1的第一电极连接，图11中未示出；

上层环形反相器中第一子垂直晶体管T1’的第一电极与下层环形反相器中第四子垂直晶体管T4的第一电极连接；

上层环形反相器中第二子垂直晶体管T2’的第一电极与下层环形反相器中第二子垂直晶体管T2的第一电极连接。

不管是上层环形反相器，还是下层环形反相器，在第一子垂直晶体管(如T1或T1’)的第一电极与第二子垂直晶体管(如T2或T2’)的第一电极连接，且第三子垂直晶体管(如T3或T3’)的第一电极与第四子垂直晶体管(如T4或T4’)的第一电极连接时，那么：

上层环形反相器中第一子垂直晶体管的控制电极(和/或上层环形反相器中第三子垂直晶体管的控制电极)，与下层环形反相器中第四子垂直晶体管的第一电极(和/或下层环形反相器中第三子垂直晶体管的第一电极)连接；

上层环形反相器中第二子垂直晶体管的控制电极(和/或上层环形反相器中第四子垂直晶体管的控制电极)，与下层环形反相器中第二子垂直晶体管的第一电极(和/或下层环形反相器中第一子垂直晶体管的第一电极)连接；

上层环形反相器中第一子垂直晶体管的第一电极(和/或上层环形反相器中第二子垂直晶体管的第一电极)，与下层环形反相器中第二子垂直晶体管的控制电极(和/或下层环形反相器中第四子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第一电极(和/或上层环形反相器中第四子垂直晶体管的第一电极)，与下层环形反相器中第三子垂直晶体管的控制电极(和/或下层环形反相器中第一子垂直晶体管的控制电极)连接；

上层环形反相器中第三子垂直晶体管的第二电极与下层环形反相器中第三子垂直晶体管的第二电极连接；

上层环形反相器中第四子垂直晶体管的第二电极与下层环形反相器中第一子垂直晶体管的第二电极连接；

上层环形反相器中第一子垂直晶体管的第二电极与下层环形反相器中第四子垂直晶体管的第二电极连接；

上层环形反相器中第二子垂直晶体管的第二电极与下层环形反相器中第二子垂直晶体管的第二电极连接。

这样，可以实现上层环形反相器和下层环形反相器的电连接，实现锁存器的功能。

在一些实施例中，锁存器中的环形反相器可以为仅包括四个第一垂直晶体管而不包括其他晶体管(例如但不限于使能晶体管)的环形反相器；并且，锁存器除了可以包括两个环形反相器以实现最基本的锁存功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要进行设置，在此并不限定。下面以其他功能为使能功能为例进行说明。

参见图13所示，锁存器包括第二垂直晶体管T02(也可以理解为使能晶体管)，且第二垂直晶体管T02位于锁存器中被两个环形反相器中各晶体管组环绕的中间区域，这样第二垂直晶体管T02被四个晶体管组环绕，避免第二垂直晶体管T02设置于两个环形反相器之外，进而避免水平方向上占用的空间增加，充分利用两个环形反相器中未被占用的空间设置第二垂直晶体管T02，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

继续参见图13所示，对于第二垂直晶体管T02中的各结构可以设置为：

下层环形反相器中的第一导电层中设置有第二垂直晶体管T02的第一电极d1，下层环形反相器中的第二导电层中设置有第二垂直晶体管T02的第二电极d2，第二垂直晶体管T02的第二沟道柱d0m2依次穿过下层环形反相器中的第二导电层和第三导电层、以及上层环形反相器中的第一导电层至第三导电层；当然，第二沟道柱d0m2还可以穿过下层环形反相器的第一导电层，具体可以根据可以实际需要进行设置，在此并不限定；

第二沟道柱d0m2与第二垂直晶体管T02的第一电极d1和第二电极d2直接接触；

由于第二垂直晶体管T02基于CAA结构，所以该第二沟道柱d0m2中设置有控制极柱，该控制极柱可以与其他膜层中的使能控制信号端电连接，以便于接收使能控制信号。

其中，在图13中，以免结构过于复杂，仅标示出了第二垂直晶体管T02中的第一电极d1、第二电极d2、控制电极d3和第二沟道柱d0m2；并且，在(b)中，为了能够看清楚第二垂直晶体管T02的结构，并未示出用于连接异层电极之间的通孔。

这样，虽然在锁存器中增加了第二垂直晶体管，但第二垂直晶体管中的第一电极和第二电极分别位于下层环形反相器中的第一导电层和第二导电层，使得在水平方向上，并没有因为增加第二垂直晶体管而增加占用空间，而是充分利用了中间区域和垂直空间，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

在一些实施例中，第二沟道柱的内部结构与第一沟道柱的内部结构可以相同，以简化锁存器的结构和制作工艺，从而降低锁存器的制作成本。

在一些实施例中，具有使能功能的锁存器的电路结构图的具体的电连接关系可以参见图14所示，该种电连接关系可以暂且称之为电连接关系1；其中，在图14中，可以将第二垂直晶体管T02中与其他晶体管连接的电极称之为第二电极，所以位于第二垂直晶体管T02上面的电极为第二电极，位于第二垂直晶体管T02下面的电极为第一电极，对于两个环形反相器的电连接关系，可以参见上述相关内容，在此不再详述。当然，对于第二垂直晶体管T02中第一电极和第二电极的定义并不限于上述定义，还可以定义为将第二垂直晶体管T02中与其他晶体管连接的电极称之为第一电极，即位于第二垂直晶体管T02上面的电极为第一电极，位于第二垂直晶体管T02下面的电极为第二电极。在1.3这部分内容中均是以将第二垂直晶体管T02中与其他晶体管连接的电极称之为第二电极为例进行说明的。

若要实现电连接关系1，第二垂直晶体管与第一垂直晶体管的连接方式可以设置为：

参见图13所示，由于第二电极d2和第一电极d1位于不同的膜层，所以第二垂直晶体管T02的第二电极d2可以分别通过通孔与下层环形反相器中第二子垂直晶体管T2的第一电极d1、以及第三子垂直晶体管T3的第一电极d1连接，第二垂直晶体管T02的第一电极d1与第二电压端VSS(图13中未示出VSS)连接。

在一些实施例中，具有使能功能的锁存器的电路结构图的具体的电连接关系，除了图14所示之外，还可以为：第二垂直晶体管的第二电极还可以分别与下层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极电连接，该种电连接关系可以暂且称之为电连接关系2；此时，第二垂直晶体管与第一垂直晶体管的连接方式还可以设置为：

第二垂直晶体管的第二电极可以分别通过通孔与下层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极连接，第二垂直晶体管的第一电极与第一电压端VDD连接，未给出图示。

在一些实施例中，第二垂直晶体管的第一电极和第二电极除了图13中所示的位置之外，还可以设置为：

第一：上层环形反相器的第一导电层设置有第二垂直晶体管的第一电极，上层环形反相器的第二导电层设置有第二垂直晶体管的第二电极。

此时，若具有使能功能的锁存器的电路结构图的具体的电连接关系中，第二垂直晶体管的第二电极分别与上层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极电连接，该种电连接关系可以暂且称之为电连接关系3；或第二垂直晶体管的第二电极分别与上层环形反相器中第二子垂直晶体管的第一电极、以及第三子垂直晶体管的第一电极电连接，该种电连接关系可以暂且称之为电连接关系4时，那么：

由于第二垂直晶体管的第二电极和上层第一垂直晶体管的第一电极位于不同的膜层，所以第二垂直晶体管的第二电极可以分别通过通孔与上层环形反相器中第二子垂直晶体管的第一电极、以及第三子垂直晶体管的第一电极连接，第二垂直晶体管的第一电极与第二电压端VSS连接，未给出图示；

或者，第二垂直晶体管的第二电极可以分别通过通孔与上层环形反相器中第一子垂直晶体管的第一电极、以及第四子垂直晶体管的第一电极连接，第二垂直晶体管的第一电极与第一电压端VDD连接，未给出图示。

第二：上层环形反相器的第二导电层设置有第二垂直晶体管的第一电极，上层环形反相器的第三导电层设置有第二垂直晶体管的第二电极。

此时，该种情况下，具有使能功能的锁存器的电路结构图的具体的电连接关系可以如上述第一中描述的那样，对应地，第二垂直晶体管中第一电极和第二电极同样可以如上述第一中描述的那样，重复之处不再赘述。

第三：下层环形反相器的第二导电层设置有第二垂直晶体管的第一电极，下层环形反相器的第三导电层设置有第二垂直晶体管的第二电极。

此时，该种情况下，具有使能功能的锁存器的电路结构图的具体的电连接关系，可以如上述电连接关系1或电连接关系2，对应地，第二垂直晶体管中第一电极和第二电极同样可以如上述电连接关系1和电连接关系2对应的设置方式，重复之处不再赘述。

需要强调的是，上面均是以第二垂直晶体管与其他晶体管连接的电极称之为第二电极为例进行说明的，若第二垂直晶体管与其他晶体管连接的电极称之为第一电极，此时则为第二垂直晶体管的第一电极与上层环形反相器(或下层环形反相器)中的部分第一垂直晶体管的第一电极连接。

不管第二垂直晶体管的第一电极和第二电极设置于哪个膜层，只要能够得到具有使能功能的锁存器，且能够正常工作即可，对于第二垂直晶体管的第一电极和第二电极的设置位置，可以根据实际需要进行设置，在此并不限定。

总之，在采用上述1.1中得到的环形反相器构造锁存器时，可以通过将环形反相器进行上下堆叠，充分利用垂直空间，减少水平空间的占用，在有效利用空间的基础上，可以有效提高锁存器的集成密度。

1.3、存储电路。

在一些实施例中，存储电路可以包括锁存器、以及第一选通晶体管和第二选通晶体管，且第一选通晶体管和第二选通晶体管均与锁存器连接，由于锁存器为上下堆叠的两个环形反相器构成，且锁存器在水平方向上占用的空间较少，所以利用该种锁存器构建的存储电路，可以减少在水平方向上占用的空间，从而提高存储电路的集成密度。

在一些实施例中，锁存器可以包括第二垂直晶体管，当然还可以不包括第二垂直晶体管，而锁存器中是否包括第二垂直晶体管，不仅影响着两个选通晶体管的具体设置位置，还影响着存储电路中包括的选通晶体管的数量。

例如，在锁存器不包括第二垂直晶体管时，表示锁存器的中间区域和边缘区域均未被占用，中间区域和边缘区域均是空闲的，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于中间区域或边缘区域，其中边缘区域为位于下层两个晶体管组在垂直于第一方向的平面上的正投影之间且除中间区域之外的区域；

或者，存储电路不仅可以包括第一选通晶体管和第二选通晶体管，还可以包括第三选通晶体管和第四选通晶体管；其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，第三选通晶体管和第四选通晶体管沿着第一方向排布设置，且第一选通晶体管和第二选通晶体管位于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域；或，第一选通晶体管和第二选通晶体管位于边缘区域，第三选通晶体管和第四选通晶体管位于中间区域；

又例如，在锁存器包括第二垂直晶体管且位于中间区域时，表示锁存器的中间区域被占用，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于边缘区域。

又例如，在锁存器包括第二垂直晶体管且位于边缘区域时，表示锁存器的边缘区域被占用，此时：

存储电路可以仅包括第一选通晶体管和第二选通晶体管，其中，第一选通晶体管和第二选通晶体管沿着第一方向排布设置，且位于中间区域。

下面基于选通晶体管的设置数量和设置位置，分别进行详细描述。

情况一：仅包括第一选通晶体管和第二选通晶体管，且位于中间区域。

此时，存储电路的边缘区域可以设置有具有使能功能的第二垂直晶体管，当然也可以不设置第二垂直晶体管，此处只是以边缘区域未设置第二垂直晶体管为例进行说明。

在此情况一中，存储电路的电路结构图可以参见图15所示，其中，第一选通晶体管Ts1的控制电极和第二选通晶体管Ts2的控制电极均与字线WL电连接，第一选通晶体管Ts1的第一电极与第一位线BL电连接，第一选通晶体管Ts1的第二电极与第三子垂直晶体管T3’的控制电极电连接，第二选通晶体管Ts2的第二电极与第二位线BL’电连接，第二选通晶体管Ts2的第一电极与第三子垂直晶体管T3的控制电极电连接；对于两个环形反相器中各第一垂直晶体管的电连接关系，具体可以参见上述相关内容，在此不再详述。并且，在对两个选通晶体管的第一电极和第二电极进行定义时，结合图15所示，可以将图中各选通晶体管左侧的电极称之为第一电极，将图中各选通晶体管右侧的电极称之为第二电极；当然并不限于此，还可以将图中各选通晶体管左侧的电极称之为第二电极，将图中各选通晶体管右侧的电极称之为第一电极；又或者，将与第一位线或第二位线连接的电极称之为第二电极(或第一电极)；具体可以根据实际需要进行设置，在此并不限定。下面均是以图15中各选通晶体管左侧的电极称之为第一电极，将图15中各选通晶体管右侧的电极称之为第二电极为例进行说明的。

在一些实施例中，两个选通晶体管中各结构所在的膜层位置，如图16所示，两个选通晶体管中各结构与各第一垂直晶体管的相对位置关系如图17所示；其中，在图17中，为了便于看清楚两个选通晶体管中各电极与第一垂直晶体管的设置关系，图(b)中省略掉了部分第一垂直晶体管、以及第一垂直晶体管中的部分结构；并且，在图17中，以免结构过于复杂，仅标识出了两个选通晶体管中的第一电极和第二电极。

其中，第一选通晶体管Ts1的第一电极d1位于下层环形反相器中的第一导电层(如21x所指示的膜层)，第一选通晶体管Ts1的第二电极d2位于下层环形反相器中的第二导电层(如22x所指示的膜层)或第三导电层(图中未示出)；

第二选通晶体管Ts2的第一电极d1位于上层环形反相器中的第一导电层(图中未示出)或第二导电层(如22s所指示的膜层)，第二选通晶体管Ts2的第二电极d2位于上层环形反相器中的第三导电层(如23s所指示的膜层)；

由于第一选通晶体管Ts1和第二选通晶体管Ts2沿着第一方向排布设置，且控制电极均连接字线，再基于CAA结构的特点，沟道柱内设置有控制极柱，可以具有控制电极的电位，所以第一选通晶体管Ts1和第二选通晶体管Ts2可以共用第三沟道柱d0m3，进而第一选通晶体管Ts1和第二选通晶体管Ts2可以共用第三沟道柱d0m3内的控制极柱；并且，第三沟道柱d0m3依次穿过下层环形反相器的第二导电层22x、第三导电层、以及上层环形反相器，同时第三沟道柱d0m3与第一选通晶体管Ts1和第二选通晶体管Ts2的第一电极d1和第二电极d2均直接接触；这样，通过对第三沟道柱d0m3巧妙的设计，不仅可以将两个选通晶体管沿着第一方向排列设置，还可以使得两个选通晶体管满足正常的工作要求，在实现空间有效利用、提高集成密度的同时，还可以保证存储电路的有效工作。

并且，两个选通晶体管与第一垂直晶体管的具体连接关系，可以包括：

在晶体管组中的两个第一垂直晶体管的第二电极d2连接时，结合图16和图17所示，第一选通晶体管Ts1的第二电极d2与下层环形反相器的第三子垂直晶体管的第二电极d2(和/或下层环形反相器的第四子垂直晶体管T4的第二电极d2)连接(如图17中虚线圈1内所示)；第二选通晶体管Ts2的第一电极d1，与上层环形反相器的第三子垂直晶体管T3’的第二电极d2(和/或上层环形反相器的第四子垂直晶体管的第二电极d2)连接(如图17中虚线圈2内所示)；

或者，在晶体管组中的两个第一垂直晶体管的第一电极连接时(未给出图示)，第一选通晶体管的第二电极与下层环形反相器的第三子垂直晶体管的第一电极(和/或下层环形反相器的第四子垂直晶体管的第一电极)连接，第二选通晶体管的第一电极与上层环形反相器的第三子垂直晶体管的第一电极(和/或上层环形反相器的第四子垂直晶体管的第一电极)连接。

情况二：仅包括第一选通晶体管和第二选通晶体管，且位于边缘区域。

此时，存储电路的中间区域可以设置有具有使能功能的第二垂直晶体管，当然也可以不设置第二垂直晶体管，此处只是以中间区域未设置第二垂直晶体管为例进行说明。

在该情况二中，第一选通晶体管和第二选通晶体管的设置方式，与前述情况一中的设置方式的基本原理类似，具体可以参见上述情况一中的具体实施例，在此不再详述。

情况三：存储电路包括第一选通晶体管、第二选通晶体管、第三选通晶体管和第四选通晶体管，且第一选通晶体管和第二选通晶体管位于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域。

在此情况三中，存储电路的电路结构图可以参见图18所示，其中，第三选通晶体管Ts3的控制电极和第四选通晶体管Ts4的控制电极均与字线WL电连接，第三选通晶体管Ts3的第一电极与第一位线BL电连接，第三选通晶体管Ts3的第二电极与第四子垂直晶体管T4的控制电极电连接，第四选通晶体管Ts4的第二电极与第二位线BL’电连接，第四选通晶体管Ts4的第一电极与第二子垂直晶体管T2’的控制电极电连接；对于第一选通晶体管Ts1、第二选通晶体管Ts2、以及两个环形反相器中各第一垂直晶体管的电连接关系，具体可以参见上述相关内容，在此不再详述。并且，在对第三选通晶体管Ts3和第四选通晶体管Ts4的第一电极和第二电极进行定义时，与第一选通晶体管Ts1和第二选通晶体管Ts2中第一电极和第二电极进行定义时的方式相同，所以下面均是以图18中第三选通晶体管Ts3和第四选通晶体管Ts4左侧的电极称之为第一电极为例进行说明的。

在一些实施例中，第一选通晶体管和第二选通晶体管的具体设置方式与上述情况一中的第一选通晶体管和第二选通晶体管的具体设置方式相同，具体可以参见上述情况一，重复之处不再赘述。

对于第三选通晶体管和第四选通晶体管而言，第三选通晶体管和第四选通晶体管中各结构所在的膜层位置，如图19中的(a)所示，四个选通晶体管的设置位置如图19中的(b)和(c)所示，四个选通晶体管中各结构与各第一垂直晶体管的相对位置关系如图20所示；其中，在图20中，为了便于看清楚四个选通晶体管中各电极与第一垂直晶体管的设置关系，图(b)中省略掉了部分第一垂直晶体管、以及第一垂直晶体管中的部分结构；并且，在图20中，以免结构过于复杂，仅标识出了第三选通晶体管和第四选通晶体管中的第一电极和第二电极。

在图19中的(b)中，表示上层环形反相器对应的俯视示意图，实线框1表示第二选通晶体管的设置位置，实线框2表示第四选通晶体管的设置位置；在图19中的(c)中，表示下层环形反相器对应的俯视示意图，实线框3表示第一选通晶体管的设置位置，实线框4表示第三选通晶体管的设置位置。

参见图19和图20所示，第三选通晶体管Ts3的第一电极d1与第一选通晶体管Ts1的第一电极d1可以同层且同材质设置，也即第三选通晶体管Ts3的第一电极d1与第一选通晶体管Ts1的第一电极d1可以通过同一制作工艺制作出；第三选通晶体管Ts3的第二电极d2位于下层环形反相器中的第三导电层(如23x所指示的膜层)；

第四选通晶体管Ts4的第二电极d2与第二选通晶体管Ts2的第二电极d2同层且同材质设置，也即第四选通晶体管Ts4的第二电极d2与第二选通晶体管Ts2的第二电极d2可以通过同一制作工艺制作出；第四选通晶体管Ts4的第一电极d1位于上层环形反相器中的第二导电层(如22s所指示的膜层)；

并且，第三选通晶体管Ts3和第四选通晶体管Ts4的沟道柱的设置方式，可以同第一选通晶体管Ts1和第二选通晶体管Ts2的第三沟道柱的设置方式，也即：第三选通晶体管Ts3和第四选通晶体管Ts4共用第六沟道柱d0m6，第六沟道柱d0m6内设置有控制极柱，第六沟道柱d0m6依次穿过下层环形反相器的第二导电层、第三导电层(如23x所指示的膜层)、以及上层环形反相器，同时第六沟道柱d0m6与第三选通晶体管Ts3和第四选通晶体管Ts4的第一电极d1和第二电极d2均直接接触；

结合图18所示，第一选通晶体管Ts1与第三选通晶体管Ts3的第一电极d1均与第一位线BL电连接所以具有等电位，进而在实际的结构制作中，可以将第一选通晶体管Ts1与第三选通晶体管Ts3的第一电极d1连接，同理，第二选通晶体管Ts2与第四选通晶体管Ts4的第二电极d2连接，如图20所示。

这样，在制作出第一选通晶体管、第二选通晶体管和上下层环形反相器时，即可同步制作出第三选通晶体管和第四选通晶体管，简化了四个选通晶体管的制作工艺，降低了四个选通晶体管的制作难度，还可以降低四个选通晶体管的制作成本。并且，这样设置还可以在不增加原锁存器高度的基础上，设置更多个选通晶体管，既可以充分利用空闲的空间，提高空间的利用效率，还可以提高存储电路的集成密度。

并且，参见图20所示，第三选通晶体管Ts3和第四选通晶体管Ts4与各第一垂直晶体管的连接关系可以包括：

不管晶体管组中两个第一垂直晶体管的第二电极连接，还是晶体管组中两个第一垂直晶体管的第一电极连接，均为：

第三选通晶体管Ts3的第二电极d2与下层环形反相器中第四子垂直晶体管T4的控制电极d3连接(如图20中虚线圈3内所示)；第四选通晶体管Ts4的第一电极d1与上层环形反相器中第四子垂直晶体管T4’的控制电极d3通过通孔连接(如图20中虚线圈4内所示)。

在一些实施例中，在该情况三中，结合图20所示，第一选通晶体管Ts1和第三选通晶体管Ts3均位于下层，第二选通晶体管Ts2和第四选通晶体管Ts4均位于上层，在实际情况中，还可以设置为：

第一选通晶体管Ts1和第三选通晶体管Ts3均位于上层，第二选通晶体管Ts2和第四选通晶体管Ts4均位于下层；

此时，四个选通晶体管中第一电极和第二电极的设置原理与前述的四个选通晶体管中第一电极和第二电极的设置原理类似，只要能够实现图18所示的电路结构即可，在此不再详述。

情况四：存储电路包括第一选通晶体管、第二选通晶体管、第三选通晶体管和第四选通晶体管，且第一选通晶体管和第二选通晶体管位于边缘区域，第三选通晶体管和第四选通晶体管位于中间区域。

在情况四中各选通晶体管的具体设置原理与前述情况三中各选通晶体管的具体设置原理相同，具体的实施方式可参见上述情况三中的实施例，在此不再详述。

基于此，在具体实施时，可以根据实际需要从上述四种情况中进行选择合适的设置方式，以满足不同应用场景的需要，提高设计的灵活性。

在一些实施例中，参见图21所示，图中仅示出了俯视角度下的上层环形反相器，存储电路可以设置有电源通孔40，从图21中来看，该电源通孔40为：上层环形反相器中位于最右侧的两个第一垂直晶体管，与下层环形反向器中位于最右侧的两个第一垂直晶体管中对应的第一电极(或第二电极)通过通孔电连接后形成的，所以图21中所示的电源通孔40位于存储电路的右侧；当然，电源通孔40还可以位于存储电路的左侧，此时电源通孔40为：上层环形反相器中位于最左侧的两个第一垂直晶体管，与下层环形反向器中位于最左侧的两个第一垂直晶体管中对应的第一电极(或第二电极)通过通孔电连接后形成的。

并且，结合图21中所示，图中所示的相邻的两个环形反相器中，将左侧的环形反相器以虚线1为轴线进行上下反转后得到右侧的环形反相器，之后再将反转后的左右两个环形反相器通过电源通孔40连接，以保证左右两个环形反相器电连接关系的准确性。

这样，每个存储电路均具有一对电源通孔，在对存储电路进行阵列排布时，水平方向上相邻的两个存储电路可以共用一对电源通孔，从而在对存储电路进行阵列排布时，可以进一步地减少水平方向上占用的空间，实现占用面积的最小化，实现集成密度的最大化。

总之，在采用1.2中的锁存器和选通晶体管构建存储电路时，一方面可以利用锁存器独特的堆叠结构，减少水平方向上占用的空间，另一方面，可以利用空闲的中间区域和/或边缘区域设置各选通晶体管，以充分利用剩余空间，提高空间利用率，从而提高存储电路的集成密度。

二、以GAA结构为基础的环形反相器、锁存器、存储电路。

2.1、环形反相器。

首先，以GAA结构为基础的环形反相器的电路结构图，与以CAA结构为基础的环形反相器的电路结构图相同，具体可以参见上述1.1中的相关描述，在此不再详述。

其次，参见图22所示的环形反相器的结构示意图，环形反相器包括两个晶体管组，每个晶体管组中包括两个第一垂直晶体管，所以该环形反相器中总共包括四个垂直晶体管；若将其中一个晶体管组(记为晶体管组1)中包括的两个第一垂直晶体管分别定义为第一子垂直晶体管(即T1)和第二子垂直晶体管(即T2)时，另一个晶体管组(记为晶体管组2)中包括的两个第一垂直晶体管可以分别定义为第三子垂直晶体管(即T3)和第四子垂直晶体管(即T4)；

环形反相器还包括：沿着第一方向(也即图22中所示的F1方向，也可以理解为垂直方向)依次叠层设置且间隔开的第一导电层(可以将图中d1所指示的结构所在膜层看作是第一导电层)、第二导电层(可以将图中d3所指示的结构所在膜层看作是第二导电层)和第三导电层(可以虚线框d2内所指示的结构所在的膜层看作是第三导电层)，在具体实施例中，第一导电层和第二导电层之间、以及第二导电层和第三导电层之间均设置有绝缘层，只是在图22中并未示出；

其中，第一导电层包括：四个第一电极d1，每个第一垂直晶体管对应一个第一电极d1；第二导电层包括：四个控制电极d3，每个第一垂直晶体管对应一个控制电极d3；第三导电层包括：四个第二电极d2，每个第一垂直晶体管对应一个第二电极d2；在图22中，仅标出了其中一个第一垂直晶体管的第一电极d1、第二电极d2和控制电极d3，但这并不表示其他第一垂直晶体管不具有第一电极d1、第二电极d2和控制电极d3，其他第一垂直晶体管同样具有第一电极d1、第二电极d2和控制电极d3，只是避免图中结构和标记过于复杂未标出而已；

并且，环形反相器还包括：四个第一沟道柱d0m1，每个第一垂直晶体管对应一个第一沟道柱d0m1，每个第一沟道柱d0m1均是沿着F1方向垂直设置的，且穿过第二导电层；每个第一沟道柱d0m1均与对应的第一电极d1和对应的第二电极d2直接接触。由于GAA结构的特点，第一沟道柱d0m1内无控制极柱，所以每个第一沟道柱d0m1还需要与对应的控制电极d3直接接触，这样使得每个第一垂直晶体管中，第一沟道柱d0m1均与对应的第一电极d1、第二电极d2和控制电极d3直接接触，以保证每个第一垂直晶体管可以正常有效地工作。

由于每个第一垂直晶体管中第一电极、第二电极、控制电极和第一沟道柱的设置形式符合GAA结构的特点，所以上述环形反相器可以理解为基于GAA结构的环形反相器。

为了实现环形反向器的功能，依据图5所示的电路结构图，四个第一垂直晶体管中各结构可以设置为：

在晶体管组1中，第一子垂直晶体管T1的第二电极d2与第二子垂直晶体管T2的第二电极d2连接，在晶体管组2中，第三子垂直晶体管T3的第二电极d2与第四子垂直晶体管T4的第二电极d2连接，如图22所示；或者，在晶体管组1中，第一子垂直晶体管T1的第一电极d1与第二子垂直晶体管T2的第一电极d1连接，在晶体管组2中，第三子垂直晶体管T3的第一电极d1与第四子垂直晶体管T4的第一电极d1连接，未给出图示；

也即：每个晶体管组中，其中一个第一垂直晶体管中第一电极d1和第二电极d2中的其中一个与另一个第一垂直晶体管中的对应电极连接；不同晶体管组中第一电极d1和第二电极d2的连接方式相同；

并且，参见图22所示，第一子垂直晶体管T1的控制电极d3与第三子垂直晶体管T3的控制电极d3连接，第二子垂直晶体管T2的控制电极d3与第四子垂直晶体管T4的控制电极d3连接；也即：不同晶体管组中，其中一个晶体管组中各第一垂直晶体管的控制电极d3与另一个晶体管组中各第一垂直晶体管的控制电极d3一一对应连接。

目前技术中的水平晶体管，其中的第一电极、第二电极、控制电极是水平排布的，且沟道层也是沿着水平方向设置的，导致水平晶体管在水平方向占用了较多的空间。垂直晶体管中第一电极、第二电极、控制电极是垂直排布的，且第一沟道柱垂直延伸并设于第一电极和第二电极之间，使得垂直晶体管在垂直方向占用的空间较多，在水平方向上占用的空间较少，如果第一电极、第二电极和控制电极的面积相同时，一个垂直晶体管在水平方向上占用的面积仅为一个电极的面积，这样大大减少了垂直晶体管在水平方向上占用的空间。

在本申请实施例中，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，环形反相器中的四个第一垂直晶体管中均可以为P型晶体管或N型晶体管，这样可以构造出单极型的环形反相器；当然，在一些实施例中，也不排除四个第一垂直晶体管中，部分第一垂直晶体管为P型晶体管，剩余的第一垂直晶体管为N型晶体管的情况，具体可以根据实际需要进行设计，在此并不限定。

在一些实施例中，环形反相器除了具有最基本的逻辑功能之外，还可以具有其他功能，例如但不限于使能功能，具体可以根据实际需要设置，在此并不限定。

以其他功能为使能功能为例，具有使能功能的环形反相器的电路结构图同样可以如图7所示，具体可以参见上述相关内容，在此不再详述。并且，在2.1这部分内容中，均是以将第二垂直晶体管T02中与其他晶体管连接的电极称之为第一电极为例进行说明的。

结合图23所示，在一些实施例中，为了避免环形反相器的占用面积增加，在环形反向器包括被四个第一垂直晶体管(如T1、T2、T3和T4)围绕的中间区域时，第二垂直晶体管T02设于中间区域，这样具有使能功能的环形反相器在垂直于第一方向的平面上的正投影外轮廓，依然与仅包括四个第一垂直晶体管的环形反相器在垂直于第一方向的平面上的正投影外轮廓相同，充分利用了空闲的中间区域，即使增加第二垂直晶体管T02，但环形反相器在水平方向上的占用面积并未改变，从而在不改变环形反相器的集成密度的基础上，增加环形反相器的功能。

参见图23所示，基于四个第一垂直晶体管中各电极的设置方式，第二垂直晶体管T02中各结构可以设置为：

第一导电层中设置有第二垂直晶体管T02的第一电极d1，第二导电层中设置有第二垂直晶体管T02的控制电极d3，第三导电层中设置有第二垂直晶体管T02的第二电极d2，第二垂直晶体管T02的第二沟道柱d0m2可以穿过第二导电层且分别与对应的第一电极d1、对应的第二电极d2和对应的控制电极d3直接接触。

其中，在图23中，为了避免图中的标记过于复杂，仅标记出了第二垂直晶体管T02的第一电极d1、第二电极d2、控制电极d3和第二沟道柱d0m2。

在一些实施例中，第二沟道柱的结构可以与第一沟道柱的结构相同，这样在制作第一沟道柱时即可同时制作出第二沟道柱，简化了环形反相器的结构和制作工艺，有利于降低环形反相器的制作成本。

为了实现第二垂直晶体管T02与部分第一垂直晶体管的电连接关系，可以设置为：

继续参见图23所示，第二垂直晶体管T02的第一电极d1分别与第二子垂直晶体管T2的第一电极、第三子垂直晶体管T3的第一电极连接；并且，由于第二垂直晶体管T02的第一电极d1、第二子垂直晶体管T2的第一电极、及第三子垂直晶体管T3的第一电极同层设置，所以第二垂直晶体管T02的第一电极d1可以通过导线或导电块分别与第二子垂直晶体管T2的第一电极、第三子垂直晶体管T3的第一电极连接，这样实现了图7中的(a)所示的电路结构图中各垂直晶体管的电连接关系；

或者，第二垂直晶体管T02的第一电极d1分别与第一子垂直晶体管T1的第一电极、第四子垂直晶体管T4的第一电极连接；并且，由于第二垂直晶体管T02的第一电极d1、第一子垂直晶体管T1的第一电极、及第四子垂直晶体管T4的第一电极同层设置，所以第二垂直晶体管T02的第一电极d1可以通过导线或导电块分别与第一子垂直晶体管T1的第一电极、第四子垂直晶体管T4的第一电极连接，这样实现了图7中的(b)所示的电路结构图中各垂直晶体管的电连接关系。

总之，在基于垂直晶体管构造环形反相器时，不管是否还包括第二垂直晶体管，均可以充分利用垂直方向上的空间，减少水平方向上的空间占用，以便于减少环形反相器在水平方向上的占用面积，从而提高环形反相器的集成密度。

2.2、锁存器。

在一些实施例中，对于基于GAA结构的锁存器而言，其电路结构图、包括的环形反相器的数量、以及两个环形反相器的设置方式，与前述1.2中介绍的基于CAA结构的锁存器相同，具体可以参见上述内容，重复之处不再赘述。而对于基于GAA结构的锁存器与上述1.2中介绍的基于CAA结构的锁存器的不同之处在于，在锁存器包括第二垂直晶体管时，第二垂直晶体管中各结构的设置方式不同。

在一些实施例中，对于基于GAA结构的锁存器而言，在锁存器可以包括第二垂直晶体管(也可以理解为使能晶体管)时，第二垂直晶体管中各结构的设置方式为：

下层环形反相器的第一导电层设置有第二垂直晶体管的第一电极，下层环形反相器的第二导电层设置有第二垂直晶体管的控制电极，下层环形反相器的第三导电层中设置有第二垂直晶体管的第二电极；第二垂直晶体管的第二沟道柱穿过下层环形反相器中的第二导电层，且与第二垂直晶体管的第一电极、第二电极和控制电极直接接触；

或者，上层环形反相器的第一导电层设置有第二垂直晶体管的第一电极，上层环形反相器的第二导电层设置有第二垂直晶体管的控制电极，上层环形反相器的第三导电层中设置有第二垂直晶体管的第二电极；第二垂直晶体管的第二沟道柱穿过上层环形反相器中的第二导电层，且与第二垂直晶体管的第一电极、第二电极和控制电极直接接触。

这样，虽然在锁存器中增加了第二垂直晶体管，但第二垂直晶体管与下层环形反相器中的第一垂直晶体管同层设置，或者与上层环形反相器中的第一垂直晶体管同层设置，使得在水平方向上，并没有因为增加第二垂直晶体管而增加占用空间，而是充分利用了中间区域和垂直空间，实现了空间的有效利用，进一步提高了具有使能功能的锁存器的集成密度。

总之，在采用上述2.1中得到的环形反相器构造锁存器时，可以通过将环形反相器进行上下堆叠，充分利用垂直空间，减少水平空间的占用，在有效利用空间的基础上，可以有效提高锁存器的集成密度。

2.3、存储电路。

在一些实施例中，对于基于GAA结构的存储电路而言，其电路结构图、包括的选通晶体管的数量、以及各选通晶体管所处的空闲位置和各选通晶体管的排布方式，与前述1.3中介绍的基于CAA结构的存储电路相同，具体可以参见上述内容，重复之处不再赘述。而对于基于GAA结构的存储电路与上述1.3中介绍的基于CAA结构的存储电路的不同之处在于，选通晶体管中各电极的设置位置不同。

以第一选通晶体管和第二选通晶体管设置于中间区域，第三选通晶体管和第四选通晶体管位于边缘区域为例进行说明。

情况一：

在该情况一中，上层环形反相器中，晶体管组中的两个第一垂直晶体管的第一电极连接，下层环形反相器中，晶体管组中的两个第一垂直晶体管的第二电极连接。那么：

对于第一选通晶体管和第二选通晶体管而言：

在一些实施例中，结合图24和图25所示，基于GAA结构的特点，第一选通晶体管Ts1的第一电极d1与下层环形反相器中第一子垂直晶体管T1的第一电极d1位于同一膜层(即下层的第一导电层，如21x所指示的膜层)，第一选通晶体管Ts1的第二电极d2与下层环形反相器中第一子垂直晶体管T1的第二电极d2位于同一膜层(即下层的第三导电层，如23x所指示的膜层)，第一选通晶体管Ts1的控制电极d3与下层环形反相器中第一子垂直晶体管T1的控制电极d3位于同一膜层(即下层的第二导电层，如22x所指示的膜层)；第一选通晶体管Ts1的沟道柱(即d0m4所指示的第四沟道柱)穿过下层环形反相器中的第二导电层22x，且分别与第一选通晶体管Ts1的第一电极d1、第二电极d2和控制电极d3直接接触；并且，第一选通晶体管Ts1的第二电极d2与下层环形反相器中第四子垂直晶体管T4的第二电极连接(如虚线圈5所示)；

同理，第二选通晶体管Ts2的第一电极d1与上层环形反相器中第一子垂直晶体管T1’(或上层环形反相器中第四子垂直晶体管T4’)的第一电极d1位于同一膜层(即上层的第一导电层，如21s所指示的膜层)，第二选通晶体管Ts2的第二电极d2与上层环形反相器中第一子垂直晶体管T1’(或上层环形反相器中第四子垂直晶体管T4’)的第二电极d2位于同一膜层(即上层的第三导电层，如23s所指示的膜层)，第二选通晶体管Ts2的控制电极d3与上层环形反相器中第一子垂直晶体管T1’(或上层环形反相器中第四子垂直晶体管T4’，其中，为了避免对第二选通晶体管Ts2的第一电极d1与上层环形反相器中第四子垂直晶体管T4’的第一电极d1的连接关系造成遮挡，图25的(b)中未示出上层环形反相器中第四子垂直晶体管T4’的控制电极)的控制电极d3位于同一膜层(即上层的第二导电层，如22s所指示的膜层)；第二选通晶体管Ts2的沟道柱(即d0m5所指示的第五沟道柱)穿过上层环形反相器中的第二导电层22s，且分别与第二选通晶体管Ts2的第一电极d1、第二电极d2和控制电极d3直接接触；并且，第二选通晶体管Ts2的第一电极d1与上层环形反相器中第四子垂直晶体管T4’的第一电极连接(如虚线圈6所示)。

对于第三选通晶体管和第四选通晶体管而言：

在一些实施例中，继续参见图24和图25所示，第三选通晶体管Ts3的第一电极d1与第一选通晶体管Ts1的第一电极d1同层且同材质设置，第三选通晶体管Ts3的第二电极d2与第一选通晶体管Ts1的第二电极d2同层且同材质设置，第三选通晶体管Ts3的控制电极d3与第一选通晶体管Ts1的控制电极d3同层且同材质设置；第三选通晶体管Ts3的第七沟道柱d0m7可以同第一选通晶体管Ts1中的第四沟道柱d0m4一样，穿过下层环形反相器中的第二导电层，且分别与第三选通晶体管Ts3的第一电极d1、第二电极d2和控制电极d3接触；也就是说，第一选通晶体管Ts1和第三选通晶体管Ts3均位于下层；

第四选通晶体管Ts4的第一电极d1与第二选通晶体管Ts2的第一电极d1同层且同材质设置，第四选通晶体管Ts4的第二电极d2与第二选通晶体管Ts2的第二电极d2同层且同材质设置，第四选通晶体管Ts4的控制电极d3与第二选通晶体管Ts2的控制电极d3同层且同材质设置；第四选通晶体管Ts4的第八沟道柱d0m8可以同第二选通晶体管Ts2中的第五沟道柱d0m5一样，穿过上层环形反相器中的第二导电层，且分别与第四选通晶体管Ts4的第一电极d1、第二电极d2和控制电极d3接触；也就是说，第二选通晶体管Ts2和第四选通晶体管Ts4均位于上层。

这样，在制作出下层环形反相器时，即可同步制作出第一选通晶体管和第三选通晶体管，在制作出上层环形反相器时，即可同步制作出第二选通晶体管和第四选通晶体管，简化了四个选通晶体管的制作工艺，降低了四个选通晶体管的制作难度，还可以降低四个选通晶体管的制作成本。并且，这样设置还可以在不增加原锁存器高度的基础上，设置更多个选通晶体管，既可以充分利用空闲的空间，提高空间的利用效率，还可以提高存储电路的集成密度。

在一些实施例中，继续参见图25所示，由于上层环形反相器中第二子垂直晶体管T2’的第二电极d2与下层环形反相器中第二子垂直晶体管T2的第一电极d1通过通孔(暂时称之为参考通孔，如Tc)连接，且第四选通晶体管Ts4的第一电极d1需要与下层环形反相器中第一子垂直晶体管T1的第二电极d2电连接，所以为了实现电连接且避让参考通孔Tc，在下层的第三导电层中设置与下层环形反相器中第一子垂直晶体管T1的第二电极d2连接的连接电极(还可以称之为第一连接电极，如dl1，以便于与后续内容中的第二连接电极区别开；但值得注意的是，本申请中提及的连接电极均指的是第一连接电极)，该连接电极dl1可以但不限于呈L状、S状、C状等形状，通过对连接电极dl1的形状设置，使得连接电极dl1绕过参考通孔Tc；然后，连接电极dl1再与第四选通晶体管Ts4的第一电极d1通过通孔连接，实现第四选通晶体管Ts4的第一电极d1与下层环形反相器中第一子垂直晶体管T1的第二电极d2的电连接。

其中，在图25中，为了便于看清楚四个选通晶体管中各电极与第一垂直晶体管的设置关系，图(b)中省略掉了部分第一垂直晶体管、以及第一垂直晶体管中的部分结构；并且，在图25中，以免结构过于复杂，仅标识出了四个选通晶体管中的第一电极和第二电极；此外，在图25的(a)中，为了避免结果过于复杂，未将通孔Tk设置为竖线填充图案；而在前面内容提及的图11、图13、图17和图20中，竖线填充的结构表示通孔。

情况二：

在该情况二中，上下两个环形反相器中晶体管组中的两个第一垂直晶体管的第二电极连接，或上下两个环形反相器中晶体管组中的两个第一垂直晶体管的第一电极连接。以任一晶体管组中的两个第一垂直晶体管的第二电极连接为例，那么：

对于第一选通晶体管和第二选通晶体管而言：

在一些实施例中，参见图26所示，基于GAA结构的特点，第一选通晶体管Ts1的第一电极d1与下层环形反相器中第三子垂直晶体管T3的第一电极d1位于同一膜层(即下层的第一导电层)，第一选通晶体管Ts1的第二电极d2与下层环形反相器中第三子垂直晶体管T3的第二电极d2位于同一膜层(即下层的第三导电层)，第一选通晶体管Ts1的控制电极d3与下层环形反相器中第三子垂直晶体管T3的控制电极d3位于同一膜层(即下层的第二导电层)；第一选通晶体管Ts1的沟道柱穿过下层环形反相器中的第二导电层，且分别与第一选通晶体管Ts1的第一电极d1、第二电极d2和控制电极d3直接接触；并且，第一选通晶体管Ts1的第二电极d2与下层环形反相器中第四子垂直晶体管T4(或下层环形反相器中第三子垂直晶体管T3)的第二电极d2连接(如虚线圈7所示)；

第二选通晶体管Ts2的第一电极d1与上层环形反相器中第三子垂直晶体管T3’的控制电极d3位于同一膜层(即上层的第二导电层)，第二选通晶体管Ts2的控制电极d3与上层环形反相器中第三子垂直晶体管T3’的第二电极d2位于同一膜层(即上层的第三导电层)，在上层第三导电层之上还设置有第四导电层时，第二选通晶体管Ts2的第二电极d2位于上层的第四导电层；第二选通晶体管Ts2的沟道柱穿过上层环形反相器中的第三导电层，且分别与第二选通晶体管Ts2的第一电极d1、第二电极d2和控制电极d3直接接触。

为了实现第二选通晶体管Ts2的第一电极d1与下层环形反相器中第三子垂直晶体管T3的控制电极d3电连接，在一些实施例中，可以在上层的第一导电层中设置有第二连接电极dl2，第二连接电极dl2与第二选通晶体管Ts2的第一电极d1通过通孔连接，且第二连接电极dl2与下层环形反相器中第三子垂直晶体管T3的控制电极d3通过通孔连接；这样，即可通过第二连接电极dl2实现第二选通晶体管Ts2的第一电极d1与下层环形反相器中第三子垂直晶体管T3的控制电极d3电连接。

当然，还可以不设置第二连接电极dl2，使得第二选通晶体管Ts2中的第一电极d1直接通过通孔与下层环形反相器中第三子垂直晶体管T3的控制电极d3连接，且第二选通晶体管Ts2中的第一电极d1再通过通孔与上层环形反相器中第四子垂直晶体管T4’的第二电极连接。

这样设置可以有利于将第二选通晶体管Ts2的控制电极d3引出且与字线(图中未示出)连接，实现字线对第二选通晶体管Ts2的控制电极d3的控制，同时避免对上层环形反相器中各第一垂直晶体管的结构造成干扰，且不会增加水平方向上的占用面积，从而提高存储电路的集成密度。

其中，在图26中，为了便于看清楚四个选通晶体管中各电极与第一垂直晶体管的设置关系，图(b)中省略掉了部分第一垂直晶体管、以及第一垂直晶体管中的部分结构；并且，在图26中，以免结构过于复杂，仅标识出了四个选通晶体管中的第一电极和第二电极；此外，在图26的(a)中，为了避免结果过于复杂，未将通孔Tk设置为竖线填充图案。

对于第三选通晶体管和第四选通晶体管而言，具体的设置原理与上述2.3的情况一中的设置原理类似，具体的实施方式可以参见上述2.3的情况一中的具体实施例，在此不再详述。

总之，在采用2.2中的锁存器和选通晶体管构建存储电路时，一方面可以利用锁存器独特的堆叠结构，减少水平方向上占用的空间，另一方面，可以利用空闲的中间区域和/或边缘区域设置各选通晶体管，以充分利用剩余空间，提高空间利用率，从而提高存储电路的集成密度。

基于同一技术构思，本申请实施例还提供了一种存储器，参见图27所示，存储器可以包括：控制器101和上述存储电路102，控制器102可以访问存储电路102；由于存储电路102具有较高的集成密度，所以可以在存储器总面积一定的情况下，提高存储器的性能，解决制程微缩的进程遇到的瓶颈。

在一些实施例中，存储器中包括的存储电路的数量可以为一个，两个或两个以上，具体可以根据实际需要进行设置，在此并不限定。

在一些实施例中，控制器可以但不限于为中央处理单元、片上系统、电子控制单元等具有控制功能的器件。

基于同一技术构思，本申请实施例还提供了一种电子设备，参见图28所示，该电子设备可以包括：PCB板110和上述存储器120，存储器120设于PCB板110之上。这样，可以实现存储器120在电子设备中的固定和安装，避免存储器120在电子设备中发生移位，进而避免影响存储器120的正常工作，从而保证电子设备的正常工作。

在一些实施例中，电子设备中还可以包括其他用于实现电子设备功能的结构，例如，在电子设备为终端时，电子设备还可以包括处理器和显示器等。

基于同一技术构思，本申请实施例还提供了一种环形反相器的制作方法，该环形反相器的结构可以如上述1.1中介绍的环形反相器，如图29所示，该制作方法可以包括：

S2901、沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，第一导电层包括四个第一电极，第二导电层包括四个第二电极；四个第一电极被划分为两组，每组包括两个第一电极且连接；或四个第二电极中被划分为两组，每组包括两个第二电极且连接；任一第一电极和任一第二电极组成一电极组，电极组内的第一电极和第二电极在垂直于第一方向的平面上的正投影交叠；

在一些实施例中，在S2901中，结合图1中所示，沿着第一方向(即F1方向)，在衬底10之上依次先后设置第一导电层21、第一绝缘层31、第二导电层22和第二绝缘层32，第一导电层21中设置有四个第一电极d1，第二导电层22中设置有四个第二电极d2，四个第一电极d1和四个第二电极d2构成了四个电极组，每个电极组中包括一个第一电极d1和一个第二电极d2，且在电极组内，第一电极d1和第二电极d2在垂直于第一方向的平面上的正投影交叠。其中，在图1中，只是示出了各导电层和各绝缘层的设置位置，且示出了一个第一垂直晶体管中的第一电极d1、第二电极d2、控制电极d3。

S2902、刻蚀每个电极组内的第一电极和第二电极，以形成沿第一方向延伸的第一凹槽；

在一些实施例中，在S2902中，对每个电极组均进行刻蚀处理，使得每个电极组内均形成沿着第一方向延伸的第一凹槽，所以可以得到四个第一凹槽；并且，每个第一凹槽均可以穿过第一导电层中的至少部分、第一绝缘层、第二绝缘层、以及第二导电层。

S2903、在第二导电层之上形成与之间隔设置的第三导电层，且在第一凹槽内形成第一沟道柱，且第一沟道柱内有控制极柱；第三导电层包括：与各第一凹槽一一对应设置且与控制极柱直接接触的控制电极，四个控制电极被划分为两组，每组包括两个控制电极且连接，且连接的两个控制电极对应的第一电极无连接，连接的两个控制电极对应的第二电极无连接；控制极柱形成第一沟道柱。

在一些实施例中，在S2903中，可以在同一制作工艺下，在第一凹槽内设置控制极柱以填充第一凹槽，且在第二绝缘层表面设置第三导电层中的控制电极，使得控制电极与控制极柱通过一步制作工艺形成。并且，控制电极可以设置有四个，四个控制电极与四个第一凹槽一一对应设置，进而四个控制电极与四个电极组一一对应设置，四个控制电极与四个第一沟道柱一一对应设置，如此，对应的控制电极、电极组和第一沟道柱构成了第一垂直晶体管，进而可以得到四个第一垂直晶体管。

并且，四个第一电极被划分为两组，每组包括两个第一电极，且这两个第一电极连接，使得四个第一电极中，其中两个第一电极连接，另外两个第一电极连接；或者，四个第二电极被划分为两组，每组包括两个第二电极，且这两个第二电极连接，使得四个第二电极中，其中两个第二电极连接，另外两个第二电极连接；

同样地，四个控制电极被划分为两组，每组包括两个控制电极，且这两个控制电极连接，使得四个控制电极中，其中两个控制电极连接，另外两个控制电极连接；

并且，连接的两个控制电极对应的第一电极需要无连接，且连接的两个控制电极对应的第二电极同样需要无连接，从而可以得到上述1.1中介绍的环形反相器。

这样，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，在第一沟道柱包括：控制极柱、以及依次包裹于控制极柱表面的介质层和沟道层时，结合图1所示，S2903中的在第一凹槽内形成第一沟道柱，具体包括：

先在第一凹槽内形成沟道层d03，使得沟道层d03形成第二凹槽(如d03所指示的类似U型的结构形成的凹槽)；

在第二凹槽内形成介质层d02，使得介质层d02形成第三凹槽(如d02所指示的类似U型的结构形成的凹槽)；

在第二导电层22之上形成与之间隔设置的第三导电层23，且在第三凹槽内形成控制极柱d01；控制极柱d01、沟道层d03和介质层d02构成第一沟道柱(如d0所指示的结构)。

这样，可以实现基于CAA结构特点的沟道环绕的沟道柱，再结合第一电极、第二电极和控制电极的设置位置和连接关系，从而制作出基于CAA结构的环形反相器。

在一些实施例中，结合图1所示，在形成第三凹槽之后，还包括：

在第二绝缘层32之上形成与介质层d02连接的介质延伸层d02y；

此时在第三凹槽内形成控制极柱，具体包括：在介质延伸层d02y表面、以及第二绝缘层32表面中围绕介质延伸层d02y的四周形成控制电极d3，且在第三凹槽内形成控制极柱d01。

这样，介质延伸层可以避免沟道层与控制电极接触，避免短接，保证环形反相器可以正常工作。

在一些实施例中，在基于上述制作出的CAA结构的环形反相器制作锁存器时，可以采用上述S2901至S2903制作出下层环形反相器，然后在下层环形反相器之上继续采用上述S2901至S2903制作出上层环形反相器；并且，在制作上层环形反相器时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器的连接。

进而，在基于上述制作出的CAA结构的锁存器制作存储电路时，以存储电路包括两个选通晶体管为例，可以采用上述S2901至S2903制作出下层环形反相器和其中一个选通晶体管，然后在下层环形反相器之上继续采用上述S2901至S2903制作出上层环形反相器和另一个选通晶体管；并且，在制作上层环形反相器和另一个选通晶体管时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器、两个选通晶体管之间的连接。

基于同一技术构思，本申请实施例还提供了一种环形反相器的制作方法，该环形反相器的结构可以如上述2.1中介绍的环形反相器，如图30所示，该制作方法可以包括：

S3001、沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，第一导电层包括四个第一电极，第二导电层包括四个控制电极；任一第一电极和任一控制电极组成一电极组，电极组内的第一电极和控制电极在垂直于第一方向的平面上的正投影交叠；

在一些实施例中，在S3001中，结合图3中所示，沿着第一方向(即F1方向)，在衬底10之上依次先后设置第一导电层21、第一绝缘层31、第二导电层22和第二绝缘层32，第一导电层21中设置有四个第一电极d1，第二导电层22中设置有四个控制电极d3，四个第一电极d1和四个控制电极d3构成了四个电极组，每个电极组中包括一个第一电极d1和一个控制电极d3，且在电极组内，第一电极d1和控制电极d3在垂直于第一方向的平面上的正投影交叠。其中，在图3中，只是示出了各导电层和各绝缘层的设置位置，且示出了一个第一垂直晶体管中的第一电极d1、第二电极d2、控制电极d3。

S3002、刻蚀每个电极组内的第一电极和控制电极，以形成沿第一方向延伸的第一凹槽；

在一些实施例中，在S3002中，对每个电极组均进行刻蚀处理，使得每个电极组内均形成沿着第一方向延伸的第一凹槽，所以可以得到四个第一凹槽；并且，每个第一凹槽均可以穿过第一导电层中的至少部分、第一绝缘层、第二绝缘层、以及第二导电层。

S3003、在第一凹槽内形成第一沟道柱；

在一些实施例中，第一沟道柱的顶部可以与第二绝缘层的表面可以平齐，当然第一沟道柱的顶部还可以高出第二绝缘层的表面。

S3004、在第二导电层之上形成与之间隔设置的第三导电层，第三导电层包括与各第一沟道柱一一对应设置的第二电极；其中，四个第一电极被划分为两组，每组包括两个第一电极且连接；或四个第二电极中被划分为两组，每组包括两个第二电极且连接；四个控制电极被划分为两组，每组包括两个控制电极且连接，且连接的两个控制电极对应的第一电极无连接，连接的两个控制电极对应的第二电极无连接。

在一些实施例中，在S3003中，可以在第二绝缘层表面形成第三导电层，该第三导电层中可以设置有四个第二电极，且四个第二电极与四个第一沟道柱一一对应设置，进而四个第二电极与四个电极组一一对应设置，如此，对应的第二电极、第二沟道柱和电极组构成了第一垂直晶体管，进而可以得到四个第一垂直晶体管。

并且，四个第一电极被划分为两组，每组包括两个第一电极，且这两个第一电极连接，使得四个第一电极中，其中两个第一电极连接，另外两个第一电极连接；或者，四个第二电极被划分为两组，每组包括两个第二电极，且这两个第二电极连接，使得四个第二电极中，其中两个第二电极连接，另外两个第二电极连接；

同样地，四个控制电极被划分为两组，每组包括两个控制电极，且这两个控制电极连接，使得四个控制电极中，其中两个控制电极连接，另外两个控制电极连接；

并且，连接的两个控制电极对应的第一电极需要无连接，且连接的两个控制电极对应的第二电极同样需要无连接，从而可以得到上述2.1中介绍的环形反相器。

这样，基于四个第一垂直晶体管构造的环形反相器，可以充分利用垂直方向上的空间，有效减少在水平方向上占用的空间，进而可以提高单位面积内设置的环形反相器的数量，从而提高环形反相器的集成密度。

在一些实施例中，在第一沟道柱包括：绝缘柱、以及依次包裹于绝缘柱表面的沟道层和介质层时，结合图3所示，上述S3003具体包括：

先在第一凹槽内形成介质层d02，使得介质层d02形成第二凹槽；

在第二凹槽内形成沟道层d03，使得沟道层d03形成第三凹槽(如d03所指示的类似U型的结构形成的槽)；

在第三凹槽内形成绝缘柱d04，以形成第一沟道柱。

这样，可以实现基于GAA结构特点的沟道柱，再结合第一电极、第二电极和控制电极的设置位置和连接关系，从而制作出基于GAA结构的环形反相器。

在一些实施例中，结合图3所示，在形成介质层d02之后，介质层d02是覆盖第一凹槽的槽底的(如虚线框4内所示的位置)，而槽底是与第一电极d1直接接触的，为了能够使得沟道层d03可以与第一电极d1直接接触，在形成第二凹槽时，可以对与第一电极d1接触的这部分介质层(如虚线框4内所示)d02进行刻蚀，将这个位置的第一电极d1裸露出来，在第二凹槽内形成沟道层d03时，可以使得沟道层d03直接与第一电极d1接触，从而保证垂直晶体管可以正常工作。

在一些实施例中，结合图3所示，在形成介质层d02时，还包括：

在第二绝缘层32表面形成与介质层d02连接的介质延伸层d02y；

在形成沟道层d03时，还包括：

在介质延伸层d02y表面形成与沟道层d03连接的沟道延伸层d03y，且在衬底10上的正投影中，沟道延伸层d03y的正投影落入介质延伸层d02y的正投影内。

这样，一方面可以使得第二电极与沟道层具有较多的接触面积，保证第二电极与沟道层的有效接触，另一方面通过介质延伸层可以避免沟道延伸层与控制电极短接，保证垂直晶体管可以正常有效地工作。

在一些实施例中，在基于上述制作出的CAA结构的环形反相器制作锁存器时，可以采用上述S3001至S3003制作出下层环形反相器，然后在下层环形反相器之上继续采用上述S3001至S3003制作出上层环形反相器；并且，在制作上层环形反相器时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器的连接。

进而，在基于上述制作出的CAA结构的锁存器制作存储电路时，以存储电路包括两个选通晶体管为例，可以采用上述S3001至S3003制作出下层环形反相器和其中一个选通晶体管，然后在下层环形反相器之上继续采用上述S3001至S3003制作出上层环形反相器和另一个选通晶体管；并且，在制作上层环形反相器和另一个选通晶体管时，可以依据电路连接关系，在相应地位置设置通孔，以实现上下环形反相器、两个选通晶体管之间的连接。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (40)

1.一种环形反相器，其特征在于，包括两个晶体管组，所述两个晶体管组中的每个所述晶体管组包括两个第一垂直晶体管；

所述环形反相器还包括：沿着第一方向依次叠层设置且间隔开的第一导电层、第二导电层和第三导电层；所述第一导电层包括：所述两个第一垂直晶体管中各所述第一垂直晶体管的第一电极；所述第二导电层包括：各所述第一垂直晶体管的第二电极；所述第三导电层包括：各所述第一垂直晶体管的控制电极；所述环形反相器设于衬底之上，所述第一方向为垂直于所述衬底表面的方向；

所述环形反相器还包括：各所述第一垂直晶体管的第一沟道柱，所述第一沟道柱穿过所述第二导电层且与对应的所述第一电极和所述第二电极接触，所述第一沟道柱内设有控制极柱，该控制极柱与对应的所述控制电极接触；

每个所述晶体管组中，其中一个所述第一垂直晶体管中所述第一电极和所述第二电极中的其中一个与另一个所述第一垂直晶体管中的对应电极连接；不同所述晶体管组中所述第一电极和所述第二电极的连接方式相同；

不同所述晶体管组中，其中一个所述晶体管组中各所述第一垂直晶体管的控制电极与另一个所述晶体管组中各所述第一垂直晶体管的控制电极分别一一对应连接。

2.如权利要求1所述的环形反相器，其特征在于，所述第一沟道柱包括：所述控制极柱、以及依次包裹于所述控制极柱表面的介质层和沟道层；

所述控制极柱与对应所述控制电极同层同材质设置；

所述第一电极和所述第二电极均与所述沟道层接触。

3.如权利要求2所述的环形反相器，其特征在于，所述第三导电层还包括：与所述介质层连接的介质延伸层，所述介质延伸层用于隔绝所述控制电极与所述沟道层。

4.如权利要求1所述的环形反相器，其特征在于，各所述第一垂直晶体管均为P型晶体管或N型晶体管。

5.如权利要求1-4任一项所述的环形反相器，其特征在于，所述第一沟道柱中的沟道层的制作材料包括氧化物半导体材料。

6.如权利要求1-5任一项所述的环形反相器，其特征在于，所述环形反相器还包括：第二垂直晶体管；

所述环形反相器还包括：被各所述第一垂直晶体管围绕的中间区域，所述第二垂直晶体管位于所述中间区域；

所述第二垂直晶体管与部分所述第一垂直晶体管中具有相同电位的电极连接。

7.如权利要求6所述的环形反相器，其特征在于，所述第一导电层还包括：所述第二垂直晶体管的第一电极，所述第二导电层还包括：所述第二垂直晶体管的第二电极；

所述环形反相器还包括：所述第二垂直晶体管的第二沟道柱，所述第二沟道柱穿过所述第二导电层且与对应的所述第一电极和所述第二电极接触；所述第二沟道柱内设有控制极柱。

8.如权利要求7所述的环形反相器，其特征在于，所述第二沟道柱与所述第一沟道柱的结构相同。

9.如权利要求7所述的环形反相器，其特征在于，其中一个所述晶体管组的所述两个第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

所述第二垂直晶体管的第二电极分别与所述第一子垂直晶体管的第一电极、所述第四子垂直晶体管的第一电极连接；或，所述第二垂直晶体管的第二电极分别与所述第二子垂直晶体管的第一电极、所述第三子垂直晶体管的第一电极连接。

10.一种环形反相器，其特征在于，包括两个晶体管组，所述两个晶体管组中的每个所述晶体管组包括两个第一垂直晶体管；

所述环形反相器还包括：沿着第一方向依次叠层设置且间隔开的第一导电层、第二导电层和第三导电层；所述第一导电层包括：所述两个第一垂直晶体管中各所述第一垂直晶体管的第一电极；所述第二导电层包括：各所述第一垂直晶体管的控制电极；所述第三导电层包括：各所述第一垂直晶体管的第二电极；所述环形反相器设于衬底之上，所述第一方向为垂直于所述衬底表面的方向；

所述环形反相器还包括：各所述第一垂直晶体管的第一沟道柱，所述第一沟道柱穿过所述第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触；

每个所述晶体管组中：其中一个所述第一垂直晶体管中所述第一电极和所述第二电极中的其中一个与另一个所述第一垂直晶体管中的对应电极连接；不同所述晶体管组中所述第一电极和所述第二电极的连接方式相同；

不同所述晶体管组中：其中一个所述晶体管组中各所述第一垂直晶体管的控制电极与另一个所述晶体管组中各所述第一垂直晶体管的控制电极分别一一对应连接。

11.如权利要求10所述的环形反相器，其特征在于，所述第一沟道柱包括：绝缘柱、以及依次包裹于所述绝缘柱表面的沟道层和介质层；

所述第一电极和所述第二电极均与所述沟道层接触；

所述控制电极与所述沟道层通过所述介质层隔绝。

12.如权利要求11所述的环形反相器，其特征在于，各所述第一垂直晶体管均为P型晶体管或N型晶体管。

13.如权利要求10-12任一项所述的环形反相器，其特征在于，所述第一沟道柱中的沟道层的制作材料包括氧化物半导体材料。

14.如权利要求10-13任一项所述的环形反相器，其特征在于，所述环形反相器还包括：第二垂直晶体管；

所述环形反相器还包括：被各所述第一垂直晶体管围绕的中间区域，所述第二垂直晶体管位于所述中间区域；

所述第二垂直晶体管与部分所述第一垂直晶体管中具有相同电位的电极连接。

15.如权利要求14所述的环形反相器，其特征在于，所述第一导电层还包括：所述第二垂直晶体管的第一电极，所述第二导电层还包括：所述第二垂直晶体管的控制电极，所述第三导电层还包括：所述第二垂直晶体管的第二电极；

所述环形反相器还包括：所述第二垂直晶体管的第二沟道柱，所述第二沟道柱穿过所述第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触。

16.如权利要求15所述的环形反相器，其特征在于，所述第二沟道柱与所述第一沟道柱的结构相同。

17.如权利要求15所述的环形反相器，其特征在于，其中一个所述晶体管组的所述两个所述第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个所述第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

所述第二垂直晶体管的第一电极分别与所述第一子垂直晶体管的第一电极、所述第四子垂直晶体管的第一电极连接；或，所述第二垂直晶体管的第一电极分别与所述第二子垂直晶体管的第一电极、所述第三子垂直晶体管的第一电极连接。

18.一种锁存器，其特征在于，包括：两个如权利要求1-5任一项所述的环形反相器，或两个如权利要求10-13任一项所述的环形反相器；

所述两个环形反相器沿着第一方向上下堆叠设置。

19.如权利要求18所述的锁存器，其特征在于，所述两个环形反相器在垂直于所述第一方向的平面上的正投影交叠。

20.如权利要求19所述的锁存器，其特征在于，所述两个环形反相器在垂直于所述第一方向的平面上的正投影重合。

21.如权利要求18所述的锁存器，其特征在于，在垂直于所述第一方向的平面上，所述两个环形反相器中各晶体管组的排列方向垂直。

22.如权利要求18所述的锁存器，其特征在于，对于每个所述环形反相器：其中一个晶体管组的所述两个第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

所述第一子垂直晶体管的第二电极与所述第二子垂直晶体管的第二电极连接，且所述第三子垂直晶体管的第二电极与所述第四子垂直晶体管的第二电极连接；上层所述环形反相器中所述第一子垂直晶体管的控制电极与下层所述环形反相器中所述第四子垂直晶体管的第二电极连接，上层所述环形反相器中所述第二子垂直晶体管的控制电极与下层所述环形反相器中所述第二子垂直晶体管的第二电极连接，上层所述环形反相器中所述第一子垂直晶体管的第二电极与下层所述环形反相器中所述第二子垂直晶体管的控制电极连接，上层所述环形反相器中所述第三子垂直晶体管的第二电极与下层所述环形反相器中所述第三子垂直晶体管的控制电极连接；上层所述环形反相器中所述第三子垂直晶体管的第一电极与下层所述环形反相器中所述第三子垂直晶体管的第一电极连接，上层所述环形反相器中所述第四子垂直晶体管的第一电极与下层所述环形反相器中所述第一子垂直晶体管的第一电极连接，上层所述环形反相器中所述第一子垂直晶体管的第一电极与下层所述环形反相器中所述第四子垂直晶体管的第一电极连接，上层所述环形反相器中所述第二子垂直晶体管的第一电极与下层所述环形反相器中所述第二子垂直晶体管的第一电极连接；或，所述第一子垂直晶体管的第一电极与所述第二子垂直晶体管的第一电极连接，且所述第三子垂直晶体管的第一电极与所述第四子垂直晶体管的第一电极连接；上层所述环形反相器中所述第一子垂直晶体管的控制电极与下层所述环形反相器中所述第四子垂直晶体管的第一电极连接，上层所述环形反相器中所述第二子垂直晶体管的控制电极与下层所述环形反相器中所述第二子垂直晶体管的第一电极连接，上层所述环形反相器中所述第一子垂直晶体管的第一电极与下层所述环形反相器中所述第二子垂直晶体管的控制电极连接，上层所述环形反相器中所述第三子垂直晶体管的第一电极与下层所述环形反相器中所述第三子垂直晶体管的控制电极连接；上层所述环形反相器中所述第三子垂直晶体管的第二电极与下层所述环形反相器中所述第三子垂直晶体管的第二电极连接，上层所述环形反相器中所述第四子垂直晶体管的第二电极与下层所述环形反相器中所述第一子垂直晶体管的第二电极连接，上层所述环形反相器中所述第一子垂直晶体管的第二电极与下层所述环形反相器中所述第四子垂直晶体管的第二电极连接，上层所述环形反相器中所述第二子垂直晶体管的第二电极与下层所述环形反相器中所述第二子垂直晶体管的第二电极连接。

23.如权利要求18-22任一项所述的锁存器，其特征在于，所述锁存器还包括：被所述两个环形反相器中的各晶体管组环绕的中间区域；

所述锁存器还包括：位于所述中间区域的第二垂直晶体管；

所述第二垂直晶体管与部分第一垂直晶体管中具有相同电位的电极连接。

24.如权利要求23所述的锁存器，其特征在于，所述锁存器包括：两个如权利要求1-5任一项所述的环形反相器；

下层所述环形反相器的第一导电层还包括：所述第二垂直晶体管的第一电极，下层所述环形反相器的第二导电层还包括：所述第二垂直晶体管的第二电极；

所述第二垂直晶体管包括第二沟道柱，所述第二沟道柱依次穿过下层所述环形反相器的第二导电层和第三导电层、以及上层所述环形反相器中的第一导电层和第二导电层，且所述第二沟道柱与对应的所述第一电极和所述第二电极接触；所述第二沟道柱内设有控制极柱。

25.如权利要求23所述的锁存器，其特征在于，所述锁存器包括：两个如权利要求10-13任一项所述的环形反相器；

下层所述环形反相器的第一导电层还包括：所述第二垂直晶体管的第一电极，下层所述环形反相器的第二导电层还包括：所述第二垂直晶体管的控制电极，下层所述环形反相器的第三导电层还包括：所述第二垂直晶体管的第二电极；

所述第二垂直晶体管包括第二沟道柱，所述第二沟道柱穿过下层所述环形反相器的第二导电层且与对应的所述第一电极、所述第二电极和所述控制电极接触。

26.如权利要求24或25所述的锁存器，其特征在于，其中一个所述晶体管组的所述两个第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

所述第二垂直晶体管的第二电极和第一电极中的其中一个，分别与下层所述环形反相器中所述第一子垂直晶体管的第一电极、所述第四子垂直晶体管的第一电极连接；或，所述第二垂直晶体管的第二电极和第一电极中的其中一个，分别与下层所述环形反相器中所述第二子垂直晶体管的第一电极、所述第三子垂直晶体管的第一电极连接。

27.一种存储电路，其特征在于，包括：第一选通晶体管、第二选通晶体管、以及如权利要求18-26任一项所述的锁存器；

所述第一选通晶体管和所述第二选通晶体管均与所述锁存器连接。

28.如权利要求27所述的存储电路，其特征在于，所述锁存器中的环形反相器如权利要求1-5任一项所述；

下层所述环形反相器中的第一导电层还包括：所述第一选通晶体管的第一电极，下层所述环形反相器中的第二导电层还包括：所述第一选通晶体管的第二电极；上层所述环形反相器中的第一导电层或第二导电层还包括：所述第二选通晶体管的第一电极，上层所述环形反相器中的第三导电层还包括：所述第二选通晶体管的第二电极；

所述第一选通晶体管和所述第二选通晶体管共用第三沟道柱、及所述第三沟道柱内的控制极柱，所述第三沟道柱与所述第一选通晶体管和第二选通晶体管的第一电极和第二电极均接触，且所述第三沟道柱依次穿过下层所述环形反相器的第二导电层、第三导电层、以及上层所述环形反相器。

29.如权利要求27所述的存储电路，其特征在于，所述锁存器中的环形反相器如权利要求10-13任一项所述；

下层所述环形反相器中的第一导电层还包括：所述第一选通晶体管的第一电极，下层所述环形反相器中的第二导电层还包括：所述第一选通晶体管的控制电极，下层所述环形反相器中的第三导电层还包括：所述第一选通晶体管的第二电极；所述第一选通晶体管包括第四沟道柱，所述第四沟道柱穿过下层所述环形反相器的第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触；

上层所述环形反相器中的第一导电层还包括：所述第二选通晶体管的第一电极，上层所述环形反相器中的第二导电层还包括：所述第二选通晶体管的控制电极，上层所述环形反相器中的第三导电层还包括：所述第二选通晶体管的第二电极；所述第二选通晶体管包括第五沟道柱，所述第五沟道柱穿过上层所述环形反相器的第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触。

30.如权利要求28或29所述的存储电路，其特征在于，其中一个晶体管组的所述两个第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

下层所述环形反相器中所述晶体管组中的所述两个第一垂直晶体管的第二电极连接，所述第一选通晶体管的第二电极与下层所述环形反相器的第三子垂直晶体管的第二电极连接；

下层所述环形反相器中所述晶体管组中的所述两个第一垂直晶体管的第一电极连接，所述第一选通晶体管的第二电极与下层所述环形反相器的第三子垂直晶体管的第一电极连接；

上层所述环形反相器中所述晶体管组中的所述两个第一垂直晶体管的第二电极连接，所述第二选通晶体管的第一电极与上层所述环形反相器的第三子垂直晶体管的第二电极连接；

上层所述环形反相器中所述晶体管组中的所述两个第一垂直晶体管的第一电极连接，所述第二选通晶体管的第一电极与上层所述环形反相器的第三子垂直晶体管的第一电极连接。

31.如权利要求27-30任一项所述的存储电路，其特征在于，所述第一选通晶体管和所述第二选通晶体管沿着第一方向排布设置且位于空闲区域；

所述空闲区域为：各晶体管组在垂直于所述第一方向的平面上的正投影围成的中间区域，或位于下层两个所述晶体管组在垂直于所述第一方向的平面上的正投影之间且除所述中间区域之外的边缘区域。

32.如权利要求31所述的存储电路，其特征在于，所述锁存器如权利要求18-21任一项所述；

所述存储电路还包括：第三选通晶体管和第四选通晶体管；

所述第一选通晶体管和所述第二选通晶体管位于所述中间区域，所述第三选通晶体管和所述第四选通晶体管沿着所述第一方向排布设置且位于所述边缘区域；或，所述第一选通晶体管和所述第二选通晶体管位于所述边缘区域，所述第三选通晶体管和所述第四选通晶体管沿着所述第一方向排布设置且位于所述中间区域；

所述第一选通晶体管、所述第二选通晶体管、所述第三选通晶体管、所述第四选通晶体管和所述锁存器中具有相同电位的电极连接。

33.如权利要求32所述的存储电路，其特征在于，所述锁存器中的环形反相器如权利要求1-5任一项所述；

所述第三选通晶体管的第一电极与所述第一选通晶体管的第一电极同层且同材质设置，所述第四选通晶体管的第二电极与所述第二选通晶体管的第二电极同层且同材质设置；

下层所述环形反相器中的第三导电层还包括所述第三选通晶体管的第二电极；

上层所述环形反相器中的第二导电层还包括所述第四选通晶体管的第一电极；

所述第三选通晶体管和所述第四选通晶体管共用第六沟道柱、及所述第六沟道柱内的控制极柱，所述第六沟道柱与所述第三选通晶体管和第四选通晶体管的第一电极和第二电极均接触，且所述第六沟道柱依次穿过下层所述环形反相器的第二导电层、第三导电层、以及上层所述环形反相器。

34.如权利要求32所述的存储电路，其特征在于，所述锁存器中的环形反相器如权利要求10-13任一项所述；

所述第三选通晶体管的第一电极与所述第一选通晶体管的第一电极同层且同材质设置，所述第三选通晶体管的第二电极与所述第一选通晶体管的第二电极同层且同材质设置，所述第三选通晶体管的控制电极与所述第一选通晶体管的控制电极同层且同材质设置；所述第三选通晶体管包括第七沟道柱，所述第七沟道柱穿过下层所述环形反相器的第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触；

所述第四选通晶体管的第一电极与所述第二选通晶体管的第一电极同层且同材质设置，所述第四选通晶体管的第二电极与所述第二选通晶体管的第二电极同层且同材质设置，所述第四选通晶体管的控制电极与所述第二选通晶体管的控制电极同层且同材质设置；所述第四选通晶体管包括第八沟道柱，所述第八沟道柱穿过上层所述环形反相器的第二导电层且分别与对应的所述第一电极、所述第二电极和所述控制电极接触。

35.如权利要求33或34所述的存储电路，其特征在于，其中一个晶体管组的所述两个第一垂直晶体管分别为第一子垂直晶体管和第二子垂直晶体管，另一个所述晶体管组的所述两个第一垂直晶体管分别为第三子垂直晶体管和第四子垂直晶体管，所述第一子垂直晶体管的控制电极与所述第三子垂直晶体管的控制电极连接，所述第二子垂直晶体管的控制电极与所述第四子垂直晶体管的控制电极连接；

所述第三选通晶体管的第一电极与所述第一选通晶体管的第一电极连接，所述第三选通晶体管的第二电极与下层环形反相器中第四子垂直晶体管的控制电极连接；

所述第四选通晶体管的第二电极与所述第二选通晶体管的第二电极连接，所述第四选通晶体管的第一电极与上层所述环形反相器中第四子垂直晶体管的控制电极连接。

36.如权利要求35所述的存储电路，其特征在于，所述锁存器中的环形反相器如权利要求10-13任一项所述，上层所述环形反相器中第二子垂直晶体管的第二电极与下层所述环形反相器中第二子垂直晶体管的第一电极通过通孔连接；

下层所述环形反相器的第三导电层还包括连接电极，所述连接电极绕过所述通孔，所述第四选通晶体管的第一电极与下层所述环形反相器中第一子垂直晶体管的第二电极通过所述连接电极连接。

37.一种存储器，其特征在于，包括：控制器、以及如权利要求27-36任一项所述的存储电路；

所述控制器用于访问所述存储电路。

38.一种电子设备，其特征在于，包括：PCB板、以及如权利要求37所述的存储器；

所述存储器设于所述PCB板之上。

39.一种如权利要求1-9任一项所述的环形反相器的制作方法，其特征在于，包括：

沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，所述第一导电层包括四个第一电极，所述第二导电层包括四个第二电极；所述四个第一电极被划分为两组，每组包括两个所述第一电极且连接；或所述四个第二电极中被划分为两组，每组包括两个所述第二电极且连接；任一所述第一电极和任一所述第二电极组成一电极组，所述电极组内的所述第一电极和所述第二电极在垂直于所述第一方向的平面上的正投影交叠；

刻蚀每个所述电极组内的所述第一电极和所述第二电极，以形成沿所述第一方向延伸的第一凹槽；

在所述第二导电层之上形成与之间隔设置的第三导电层，且在所述第一凹槽内形成第一沟道柱，且所述第一沟道柱内有控制极柱；所述第三导电层包括：与各所述第一凹槽一一对应设置且与所述控制极柱接触的控制电极，所述四个控制电极被划分为两组，每组包括两个所述控制电极且连接，且连接的两个所述控制电极对应的所述第一电极无连接，连接的两个所述控制电极对应的所述第二电极无连接。

40.一种如权利要求10-17任一项所述的环形反相器的制作方法，其特征在于，包括：

沿第一方向，依次叠层且间隔设置第一导电层和第二导电层，所述第一导电层包括四个第一电极，所述第二导电层包括四个控制电极；任一所述第一电极和任一所述控制电极组成一电极组，所述电极组内的所述第一电极和所述控制电极在垂直于所述第一方向的平面上的正投影交叠；

刻蚀每个所述电极组内的所述第一电极和所述控制电极，以形成沿所述第一方向延伸的第一凹槽；

在所述第一凹槽内形成第一沟道柱；

在所述第二导电层之上形成与之间隔设置的第三导电层，所述第三导电层包括与各所述第一沟道柱一一对应设置的第二电极；

其中，所述四个第一电极被划分为两组，每组包括两个所述第一电极且连接；或所述四个第二电极中被划分为两组，每组包括两个所述第二电极且连接；

所述四个控制电极被划分为两组，每组包括两个所述控制电极且连接，且连接的两个所述控制电极对应的所述第一电极无连接，连接的两个所述控制电极对应的所述第二电极无连接。