KR19990087899A

KR19990087899A - 다중프로그램가능메모리장치및메모리셀상호접속방법

Info

Publication number: KR19990087899A
Application number: KR1019990012446A
Authority: KR
Inventors: 에이퍼스패치앤소니거스; 프레이버거피터토마스; 폴슨피더제임스
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-05-22
Filing date: 1999-04-09
Publication date: 1999-12-27
Anticipated expiration: 2019-04-09
Also published as: CN1236955A; KR100314973B1; US5991224A; CN1126111C

Abstract

본 발명은 다중 포트 랜덤 액세스 메모리(random access memory : RAM)에 대한 전역(global) 도선 관리 장치 및 방법을 개시한다. RAM은 스택(stack)된 이중 메모리 셀 구조의 어레이를 포함하며, 각각의 이중 메모리 셀 구조는 상부 메모리 셀과 하부 메모리 셀 사이에 배치된 공통 행/열 디코더(decoder)를 포함한다. 상부 메모리 셀은 상부 트랜스퍼 게이트(transfer gate) 회로에 인접하여 위치하고, 하부 메모리 셀은 하부 트랜스퍼 게이트 회로에 인접하여 위치한다. 디코더 회로가 이중 메모리 셀 구조의 중앙에 수직으로 배열되어 있어서, 비반전(true) 및 반전(complement) 디코더 출력이 상부 및 하부 트랜스퍼 게이트 회로에 상방 및 하방으로 인가될 수 있다. 상부 및 하부 트랜스퍼 게이트 회로의 배선은 국부(local) 상호 접속층에서 완료될 수 있다. 공통 디코더의 각 기록 포트는 상부 및 하부 메모리 셀에 데이터를 전달하는 것을 제어하는 상부 및 하부 메모리 셀 각각에 대한 트랜스퍼 게이트, 인버터(inverter), NAND 게이트를 포함한다. 본 명세서에 개시한 전역 배선 관리 방법론에 따라 메모리 셀 사이에서 다양한 배선 채널을 공유함으로써 다중 포트 랜덤 액세스 메모리 셀 내의 전역 상호 접속 도선의 수를 감소시키는 방안이 제공된다. 이러한 방안에 따라, 다수의 메모리 셀 전역 신호 상호 접속이 전역 배선면(global wiring plane)으로부터 국부 배선면(local wiring plane)으로 이전될 수 있다.

Description

다중 프로그램가능 메모리 장치 및 메모리 셀 상호 접속 방법{GLOBAL WIRE MANAGEMENT APPARATUS AND METHOD FOR A MULTIPLE-PORT RANDOM ACCESS MEMORY}

본 발명은 프로그램가능 메모리 소자(programmable memory device)에 관한 것으로, 보다 상세하게는 다중 포트 랜덤 액세스 메모리(random access memory : RAM)용 전역(global) 배선 관리 장치 및 방법에 관한 것이다.

다중 포트 랜덤 액세스 메모리는 일반적으로 다수의 포트를 포함하도록 구성되며, 각 포트는 전형적으로 메모리 어레이(array) 내에 저장된 데이터를 액세스하기 위한 별개의 입력/출력 경로를 나타낸다. 예를 들어, 다중 포트 RAM은 메모리 디바이스의 스캔 기반 검사(scan-based testing)를 지원하기 위한 스캔 포트뿐만 아니라 다수의 판독 포트 및 기록 포트를 포함할 수 있다. 판독 포트의 수는 기록 포트의 수와 동일할 필요가 없음을 주지해야 한다.

프로그램가능 메모리 어레이의 포트의 수를 증가시키려 할 때 직면하는 큰 문제점은 메모리 소자에 대한 전역 배선 관리 방책의 복잡성이 증가하는 것과 관련되어 있다. 현재 판독 포트와 기록 포트를 각각 6 개 이상 구비하는 랜덤 액세스 메모리를 설계하는 것이 가능하지만, 예를 들어, 모든 판독 및 기록 포트에 대한 전역 배선을 지원하기 위해 할당된 전체 면적이 흔히 전체 소자 면적보다 크게 된다.

전역 배선 요건에 의해 필요하게 된 배선 채널의 총 수를 수용하기 위해 메모리 셀 면적을 증가시키는 것은 메모리 어레이의 전체 크기의 증가를 초래하기 때문에 일반적으로 바람직한 해결 방안이 아니다. 예컨대, 다중 포트 랜덤 액세스 메모리 어레이의 메모리 셀이 주어진 셀 레이아웃(layout)의 메모리 셀 트랜지스터를 구현하기 위해 480 평방(sq.)의 배선 채널을 필요로 할 수 있다. 이 셀 레이아웃에 통상적인 전역 배선 관리 방안을 구현하면 전형적으로 600 평방의 배선 채널이 필요하게 될 것이므로, 메모리 셀 크기가 대략 25% 만큼 필연적으로 증가한다.

프로그램가능 메모리 어레이에 포트의 수를 증가시키려 할 때 직면하는 다른 문제점은 메모리 셀의 입력단에서의 노드 캐패시턴스(node capacitance)와 관련되어 있다. 일반적으로, 주어진 메모리 셀의 입력단에서의 캐패시턴스는 주어진 메모리 셀에 접속되는 기록 포트가 추가됨에 따라 증가한다. 일반적으로, 이러한 메모리 셀의 입력단 노드 캐패시턴스의 증가로 인해 메모리 셀의 기록 속도가 상당히 저하된다.

프로그램가능 메모리 어레이에 기록 포트의 수를 증가시키려 할 때 발생하는 또다른 문제점은 메모리 셀 내에서의 데이터 일체성(integrity) 혹은 데이터 안정성(stability)을 저하시킬 가능성이 전하 공유 이벤트(charge sharing event) 중에 증대될 수 있다는 것과 관련되어 있다. 예를 들면, 통상적인 다중 기록 포트 RAM용 기록 포트는 전형적으로 직렬 접속된 한 쌍의 트랜스퍼 게이트(transfer gate)를 포함한다. 어떤 특정한 조건하에서, 2 개의 트랜스퍼 게이트 사이에서 규정된 노드 및 메모리 셀 입력단에서의 누적 캐패시턴스가 우발적이며 치명적일 수 있는 메모리 셀 상태의 역전(flipping)을 초래할 수 있는 전하 공유 이벤트가 발생할 수 있다.

따라서, 다중 포트 랜덤 액세스 메모리를 위한 개선된 전역 배선 관리 방안에 관한 필요성이 제기된다. 배선 제한 설계(wiring-limited design)가 아닌 소자 면적 제한 설계(device area-limited design)를 사용하는 개선된 전역 배선 관리 방안에 대한 필요성이 또한 제기된다. 회로 구성 요소의 크기 혹은 트랜지스터의 수를 증가시키지 않으면서, 감소된 회로 캐패시턴스 및 메모리 셀 입력단 캐패시턴스와 우수한 성능 및 잡음 특성을 제공하는, 다중 기록 포트 RAM 응용을 위한 개선된 기록 포트 회로에 대한 필요성이 또한 제기된다. 본 발명은 이들 및 다른 필요성을 충족시킨다.

본 발명은 다중 포트 프로그램가능 메모리에 대한 전역 배선 관리 장치 및 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 다중 포트 프로그램가능 메모리는 메모리 어레이의 제 1 메모리 셀 및 메모리 어레이의 제 2 메모리 셀을 포함한다. 상호 접속 회로는 다수의 기록 행 선택 라인, 다수의 기록 열 선택 라인, 다수의 데이터 입력 라인을 포함한다. 디코더(decoder) 회로는 제 1 및 제 2 메모리 셀 각각에 접속된 출력단과 기록 행 선택 라인 및 기록 열 선택 라인에 접속된 입력단을 포함하여, 기록 행 선택 라인이 제 1 및 제 2 메모리 셀 사이에서 공유된다.

본 발명의 다른 실시예에 있어서, 다중 포트 프로그램가능 메모리는 메모리 어레이의 제 1 메모리 셀 및 메모리 어레이의 제 2 메모리 셀을 포함한다. 상호 접속 회로는 다수의 기록 행 선택 라인, 다수의 기록 열 선택 라인, 다수의 데이터 입력 라인을 포함한다. 다수의 제 1 트랜스퍼 게이트 각각은 다수의 데이터 입력 라인 중 하나와 제 1 메모리 셀에 접속된다. 다수의 제 2 트랜스퍼 게이트 각각은 다수의 데이터 입력 라인 중 하나와 제 2 메모리 셀에 접속된다. 디코더 회로는 실질적으로 제 1 및 제 2 메모리 셀 사이에 배치되며, 다수의 기록 포트 디코더를 포함한다. 각각의 기록 포트 디코더는 다수의 기록 행 선택 라인 및 기록 열 선택 라인 각각에 접속된 입력단과, 다수의 제 1 및 제 2 트랜스퍼 게이트 각각에 접속된 출력단을 포함하여, 기록 행 선택 라인이 제 1 및 제 2 메모리 셀 사이에서 공유된다.

본 발명의 또다른 실시예에 있어서, 다수의 제 1 트랜스퍼 게이트 각각은 다수의 데이터 입력 라인 중 하나와 메모리 어레이의 제 1 메모리 셀에 접속된다. 다수의 제 2 트랜스퍼 게이트 각각은 다수의 데이터 입력 라인 중 하나와 메모리 어레이의 제 2 메모리 셀에 접속된다. 디코더 회로는 다수의 기록 포트 디코더를 포함한다. 각각의 기록 포트 디코더는 다수의 전역 기록 행 선택 라인 중 하나에 접속된 제 1 입력단과 다수의 전역 기록 열 선택 라인 중 하나에 접속된 제 2 입력단을 구비하는 NAND 게이트를 포함한다. 또한, 각각의 기록 포트 디코더는 다수의 제 1 및 제 2 트랜스퍼 게이트 각각의 제 1 제어 입력단에 접속된 출력단을 포함한다. 각각의 기록 포트 디코더는 NAND 게이트의 출력단에 접속된 입력단과 다수의 제 1 및 제 2 트랜스퍼 게이트 각각의 제 2 제어 입력단에 접속된 출력단을 구비하는 인버터(inverter)를 더 포함한다.

또다른 실시예에 있어서, 스택(stack)된 이중 메모리 셀 구조는 상부 메모리 셀과 하부 메모리 셀 사이에 배치된 공통 디코더를 포함한다. 상부 메모리 셀은 상부 트랜스퍼 게이트 회로에 인접하여 위치하며, 하부 메모리 셀은 하부 트랜스퍼 게이트 회로에 인접하여 위치한다. 디코더 회로는 이중 메모리 셀 구조의 중앙에서 수직으로 배열되어, 비반전(true) 및 반전(complement) 디코더 출력이 상부 및 하부 트랜스퍼 게이트 회로에 대해 상방 및 하방으로 입력될 수 있다. 이 실시예에 따라 국부(local) 상호 접속층에서 상부 및 하부 트랜스퍼 게이트 회로 모두를 배선하는 것이 가능해진다. 이러한 구성에서, 상부 및 하부 트랜스퍼 게이트 회로의 요구된 배선을 위해 금속 1 (M1) 레벨 상호 접속층뿐만 아니라 국부 상호 접속층 위의 어떠한 다른 상호 접속층도 사용할 필요가 없다.

전술한 본 발명의 요약은 본 발명의 모든 실시예 또는 모든 구현을 기술하는 것으로 해석되어서는 안된다. 본 발명의 보다 완전한 이해와 함께 본 발명의 이점 및 본 발명이 이루는 바를 첨부한 도면과 관련하여 다음의 상세한 설명과 특허 청구 범위를 참조하여 분명하게 이해할 수 있을 것이다.

도 1은 메모리 어레이를 액세스하기 위한 다수의 판독 및 기록 포트를 포함하는 다중 포트 프로그램가능 메모리 장치를 일반화한 블럭도,

도 2는 다중 포트 프로그램가능 메모리의 단일 메모리 셀 및 이와 연관된 메모리 셀에 대한 다중 포트 액세스를 용이하게 하는 배선 구성을 나타내는 도면,

도 3은 다중 포트 랜덤 액세스 메모리의 메모리 셀에 대한 통상적인 상호 접속 방책에 따른 2 레벨의 금속 상호 접속층을 나타내는 도면,

도 4a는 메모리 셀의 수평면을 따라 배열된 24 개의 도선 채널과 메모리 셀의 수직면을 따라 배열된 25 개의 도선 채널을 포함하는 다중 포트 랜덤 액세스 메모리 소자의 단일 메모리 셀에 대한 전역 도선 면적 요건을 나타내는 도면,

도 4b는 메모리 셀의 수평면을 따라 배열된 16 개의 배선 채널과 메모리 셀의 수직면을 따라 배열된 30 개의 배선 채널을 포함하는 도 4a에 도시한 메모리 셀에 대한 트랜지스터 면적 요건을 나타내는 도면,

도 4c는 전반적으로 각각 메모리 셀의 y 축 혹은 수직 축과 x 축 혹은 수평축을 따라 배열되는 M2 및 M3 금속 상호 접속 레벨의 방향을 나타내는 도면,

도 5a는 본 발명의 전역 배선 방안에 따른 2 개의 메모리 셀의 스택을 나타내는 도면,

도 5b는 도 5a에 도시한 메모리 셀에 대한 트랜지스터 면적 요건을 나타내며, 특히 수평 방향 도선 채널의 수를 도 5a에 도시한 바와 같은 48 개로부터 도 5b에 도시한 바와 같은 최대 32 개로 감소시키기 위한 요건을 나타내는 도면,

도 6은 본 발명의 원리에 따른 제 1 전역 배선 최적화 공정 단계에 따라 2 개의 메모리 셀의 스택 및 전력 버스 도선 채널의 공유를 나타내는 도면,

도 7은 본 발명의 실시예에 따라 메모리 셀 사이에 위치한 공통 디코더를 공유하는 2 개의 스택된 메모리 셀에 대한 전역 배선 최적화 공정의 부가적인 단계를 나타내는 도면,

도 8은 랜덤 액세스 메모리의 메모리 셀에 데이터를 기록하기 위한 통상적인 기록 포트의 구성을 나타내는 도면,

도 9는 본 발명의 일 실시예에 따라 프로그램가능 메모리 소자의 메모리 셀에 데이터를 기록하기 위한 기록 포트의 블럭도,

도 10은 랜덤 액세스 메모리의 메모리 셀에 데이터를 기록하기 위해 한 쌍의 트랜스퍼 게이트 및 연관된 인버터를 채용하는 통상적인 기록 포트 회로의 실시예를 나타내는 도면,

도 11은 도 7에 도시한 공통 디코더에 내장될 때 특히 유용한 본 발명의 일 실시예에 따라 프로그램가능 메모리 소자의 메모리 셀에 데이터를 기록하기 위한 개선된 기록 포트의 블럭도,

도 12는 본 발명의 다른 실시예에 따라 프로그램가능 메모리 소자의 메모리 셀에 데이터를 기록하기 위한 개선된 기록 포트 회로를 나타내는 개략도,

도 13은 본 발명의 실시예에 따라 공통 디코더 회로가 상부 및 하부의 스택된 메모리 셀 사이에 배열되는 스택된 이중 메모리 셀 구조의 평면도,

도 14는 본 발명의 전역 배선 배치에 따라 상호 접속된 4 개 메모리의 3 레벨의 금속 상호 접속층을 나타내는 도면,

도 15는 4 개의 메모리 셀이 공통 디코더 회로를 공유하는 다중 메모리 셀 구조의 평면도,

도 16은 도 13에 도시한 회로를 나타내는 개략도.

도면의 주요 부분에 대한 부호의 설명

200 : 이중 메모리 셀 202 : 상부 메모리 셀

204 : 상부 트랜스퍼 게이트 206 : WWL & WBL 디코더 회로

208 : 하부 트랜스퍼 게이트 210 : 하부 메모리 셀

212 : 상부 출력 포트 214 : 하부 출력 포트

본 발명에 대한 다양한 변형 및 다른 형태로의 구현이 용이하게 이루어질 수 있으나, 본 발명의 특징을 예로서 도면에 도시하였으며 이후 상세하게 설명할 것이다. 그러나, 본 발명은 설명한 특정 실시예에 제한되지 않는 것으로 해석되어야 한다. 이와 달리, 본 발명은 첨부한 특허 청구 범위에 의해 규정되는 바와 같은 본 발명의 사상 및 범주 내의 변형물, 균등물, 대체물 모두를 포괄하는 것으로 해석되어야 한다.

예시한 실시예의 다음 설명은 본 명세서의 일부를 구성하는 첨부한 도면을 참조하여 본 발명이 실시될 수 있는 다양한 실시예를 기술한다. 다른 실시예가 사용될 수 있으며, 본 발명의 범주를 벗어나지 않고 구조적 및 기능적 변경이 행해질 수 있는 것으로 이해되어야 한다.

이제 도면, 특히 도 1을 참조하면, 도 1은 메모리 어레이(22)를 포함하는 다중 포트 프로그램가능 메모리 소자(20)를 도시하며, 이 메모리 어레이(22)에는 메모리 어레이(22)를 액세스하기 위한 다수의 포트가 접속되어 있다. 프로그램가능 메모리 소자(20)는 자체 내에 본 발명의 원리에 따른 전역 배선 관리 방안이 구현될 수 있으며 다중 포트를 구비하는 모든 유형의 프로그램가능 메모리를 나타낸다. 본 발명의 내용에 따른 다중 포트 프로그램가능 메모리 소자(20)는 프로그램가능 저장 소자의 CMOS 기술 혹은 임의의 다른 기술과 같은 임의의 메모리 기술에서 구현될 수 있는 것으로 이해되어야 한다.

예컨대, 도 1에 도시한 메모리 소자는, LSSD(level sensitive scan design) 메모리 어레이와 같이 스캔(scan) 입력/출력 포트(24)가 접속될 수 있는 스캔 가능한 메모리 어레이(22)일 수 있다. 본 기술 분야에서 LSSD 메모리 소자는 스캔 기반 검사 기법을 사용하여 포괄적 수준의 메모리 구성 요소 혹은 래치(latch) 검사를 가능하게 하는 메모리 구현을 나타내는 것으로 알려져 있다. 전형적인 LSSD 원리에 따라 설계된 메모리 소자는 고도의 가관찰성(observability) 및 가제어성(controllability)을 가능케 한다. 가관찰성은 회로의 출력단 혹은 핀(pin)에서 내부 회로의 특정 노드를 관찰할 수 있는 정도를 뜻한다. 가제어성은 내부 회로의 특정 노드가 상태 1 혹은 상태 0으로 얼마나 용이하게 설정될 수 있는가를 나타낸다. 본 발명에 따른 전역 배선 관리 방안은 스캔 가능하거나 스캔 가능하지 않은 어떠한 프로그램가능 메모리 소자에도 구현될 수 있는 것으로 이해되어야 한다.

도 1에 도시한 다중 포트 프로그램가능 메모리 소자(20)는 메모리 어레이(22)에 접속된 포트1-포트10을 포함한다. 이 예시적인 실시예에 따르면, 메모리 소자(20)는 스캔 입력/출력 포트(24) 외에도 5 개의 판독 포트인 포트1-포트5와 5 개의 기록 포트인 포트6-포트10을 포함한다. 메모리 어레이(22) 내에 규정된 메모리 셀에 다중 포트 액세스를 제공한다는 것의 의미는 도 2를 참조하면 이해할 수 있다.

도 2의 예시적인 실시예에 도시한 바와 같이, 메모리 어레이(22)의 각 메모리 셀(32)은 복잡한 전역 배선 배열을 통해 포트1-포트10 및 스캔 입력/출력 포트(24)와 상호 접속되어 있다. 3 차원의 메모리 셀(32)을 규정하는 x, y, z 평면을 이용하여, 메모리 셀(32)에 외부 액세스를 제공하는 배선 구성을 설명하는 것이 유용할 수 있다. 제 1 세트(set)의 전역 도선 혹은 도전체가 메모리 셀(32)의 y 축 혹은 수직면을 따라 배열되어 있다. 제 2 세트의 전역 도전체는 메모리 셀(32)의 x 축 혹은 수평면을 따라 배열되어 있다.

메모리 셀(32)의 x 축을 따라 배열되어 있는 도전체 세트는 5 개의 데이터 입력 라인(34)과 5 개의 데이터 출력 라인(36)을 포함한다. 메모리 셀(32)의 수평면을 따라 배열되어 있는 도전체 세트는 또한 기록 행 선택 라인(38), 스캔 클럭(clock) 라인(40), 스캔 데이터 라인(42), 2 개의 개방(free) 혹은 비할당된 라인(44), 4 개의 전력 버스(power bus) 라인(46)을 포함한다. 메모리 셀(32)의 y 축 혹은 수직면을 따라 배열되어 있는 도전체 세트는 5 개의 기록 열 선택 라인(50)과 5 개의 판독 열 선택 라인(52)을 포함한다. 메모리 셀(32)의 수직면을 따라 배열되어 있는 다른 도전체는 국부 셀 도전체(54), 한 쌍의 개방 혹은 비할당된 도전체(56), 4 개의 전력 버스 도전체(58)를 포함한다.

수평 및 수직 도전체는 전형적으로 메모리 셀(32)의 z 축에 대해 물리적으로 분리되도록 배열되어 있다. 당업자라면 개개의 메모리 셀(32)을 상호 접속시키기 위해 24 개의 수평 방향의 도전체와 25 개의 수직 방향의 도전체를 채용하는 다중 포트 메모리 어레이가 회로 설계자에게 몇몇 과제를 제공한다는 것을 쉽게 이해할 수 있을 것이다.

하나의 특정한 과제는 각 메모리 셀 및 메모리 어레이의 배선 면적을 최소로 유지하면서 메모리 어레이(22)에 부가적인 포트를 추가하는 문제와 관련되어 있다. 랜덤 액세스 메모리 어레이와 같은 집적 회로의 전반적인 성능을 결정하는 결정적인 도전성 경로는 전형적으로 전역 배선 특성에 의해 좌우된다.

예를 들어, 전역 도선 상호 접속이 적절하게 구현되어 있지 않으면, 국부 회로의 속도 증가에 의해 전반적인 동작 속도가 항상 보다 빨라지지는 않는다. 예를 들면, 증가된 캐패시턴스성 부하, 궁극적으로 전체 캐패시턴스를 좌우할 수 있는 증가된 기생 상호 접속 캐패시턴스, 증가된 라인 저항, 증가된 전력 소비를 포함하는 다수의 팩터로 인해, 부실하게 설계된 전역 배선의 구현이 전반적인 회로 성능을 제한할 수 있다.

메모리 어레이 포트의 수를 증가시키기 위해서는, 회로 설계자가 전역 배선을 위해 할당된 메모리 어레이의 면적을 최소화하려는 시도와 동시에 이들 및 다른 전역 배선 고려사항을 신중하게 검토해야 한다. 예를 들어, 다중 포트 메모리 어레이에 대한 특정 셀 레이아웃(layout)은 메모리 셀 트랜지스터를 상호 접속시키기 위해 배선 채널의 제공을 필요로 할 수 있다. 셀 레이아웃에서 필요로 하는 메모리 셀 상호 접속 도선의 수 때문에, 통상적인 방법으로 전역 배선을 구현하면 배선 면적이 소자 면적을 초과하는 경우가 많게 될 것이다. 따라서, 배선 면적과 소자 면적의 적절한 균형이 다중 포트 프로그램가능 메모리 소자를 설계할 때에 고려해야 할 중대한 사안이 된다.

본 발명에서의 배선 채널은 인접한 도선간의 최소 간격과 함께 최소 크기 도선 폭을 나타낸다. 예를 들어, 최소 도선 크기가 1 마이크론(micron)의 폭을 갖는 것으로 규정될 수 있으며, 인접한 도선에 대한 최소 간격이 1 마이크론으로 규정될 수 있다. 이 예시적인 예에서, 배선 채널은 2 마이크론 폭의 배선 채널로 규정되며, 이것은 최소 도선 폭과 최소 간격의 합을 나타낸다.

도 3은 다중 포트 랜덤 액세스 메모리 어레이의 메모리 셀, 예를 들어, 도 2에 도시한 메모리 셀의 일 실시예를 도시한다. 도 3에 도시한 메모리 셀(33)은 메모리 셀의 금속 2 (M2) 및 금속 3 (M3) 상호 접속으로 지칭되는 다양한 상호 접속 레벨을 예시하기 위해 제공된 것이다. M2 및 M3 금속 상호 접속은 메모리 셀(33)의 국부 상호 접속층 위에 마련된 신호 라우팅(routing)층 및 전력 라우팅층을 나타낸다. M2 및 M3 상호 접속층은 프로그램가능 메모리 소자의 전역 배선 구현의 일부분으로서, 전형적으로 회로 구성 요소 혹은 모듈(module) 사이에서 로직 신호(logic signal) 및 전력 신호의 라우팅을 가능케 한다.

국부 상호 접속층은 전형적으로 폴리실리콘(polysilicon), 실리사이드(silicide), 폴리사이드(polycide), 혹은 살리사이드(salicide) 재료로 제조되고 패터닝(patterning)되어 셀 내부(intracell) 접속 및 라우팅을 위한 층을 제공한다. 국부 상호 접속을 위해 금속 상호 접속부 및 컨택트(contact)를 사용해야 하는 필요성을 경감시키기 위해서, 국부 상호 접속층을 사용하여 셀 내의 폴리실리콘과 확산부간의 접속과 같은 셀 내의 접속성을 제공하는 것이 일반적으로 바람직하다고 여겨진다. M1 상호 접속층은 국부 상호 접속층 위에 위치한 상호 접속층을 나타내며, 전형적으로 가깝게 위치한 회로 구성 요소의 국부 배선에 사용된다. 나머지 M2 및 M3 상호 접속층은 더 효과적으로 사용되어 전역 배선 요건을 만족시킬 수 있다.

도 3에 도시한 메모리 셀은 구성상 도 2에 도시한 것과 유사하다. 구체적으로, 도 3에 도시한 메모리 셀 구조(33)는 메모리 셀(33)의 x 축을 따라 수평으로 배열되어 있는 5 개의 전역 M3 도선인 di_a 내지 di_e를 포함한다. 5 개의 전역 M3 데이터 출력 도선인 do_a 내지 do_e 또한 메모리 셀(33)의 x 축을 따라 수평으로 배열되어 있다. M3 상호 접속층은 또한 2 배 폭 V_DD버스, 2 개의 개방 혹은 비할당된 상호 접속 도선, a-클럭(clock) 도선 및 b-클럭 도선, 스캔 데이터 도선, 2 배 폭 접지 버스를 포함한다. 또한, M3 상호 접속층은 5 개의 전역 기록 비트 라인 혹은 기록 행 선택 라인인 wbl_a 내지 wbl_e를 포함한다.

도 3에 도시한 금속 2 상호 접속층은 전반적으로 메모리 셀(33)의 y 축을 따라 수직으로 배열되어 있는 5 개의 전역 기록 워드 라인 혹은 기록 열 선택 라인인 wwl_a 내지 wwl_e를 포함한다. M2 상호 접속층은 메모리 셀(33)의 y 축을 따라 수직으로 배열되어 있는 5 개의 전역 판독 워드 라인 혹은 판독 열 선택 라인인 rwl_a 내지 rwl_e를 더 포함한다. 다른 M2 상호 접속 도선은 2 개의 개방 혹은 비할당된 도선, 2 배 폭 V_DD및 2 배 폭 접지 도선, 셀 내부 라우팅을 위한 5 개의 국부 도선을 포함한다.

심사숙고하여 구현하지 않으면, 도 2 및 도 3에 도시한 것과 같은 메모리 셀의 어레이를 상호 접속시키기 위한 전역 배선 방책이 매우 큰 배선 면적을 필요로할 수 있다는 것을 알 수 있다. 전술한 바와 같이, 가능한 한 소형의 메모리 어레이를 제조하기 위해서는 배선 면적과 소자 면적을 균형을 유지하는 것이 중요하다. 도 2 및 도 3에 도시한 메모리 셀 구성으로부터 알 수 있는 바와 같이, 다중 포트 액세스를 가능케하는 메모리 어레이에 대해 전역 배선을 구현하는 데 필요한 면적이 상당히 클 수 있다.

예를 들어, 하나 이상의 판독 혹은 기록 포트를 구비하는 메모리 어레이에서, 통상적인 전역 배선 방책을 위해 필요한 배선 면적이 소자 면적을 초과하기 시작할 수 있다. 본 발명의 원리에 따른 전역 도선 관리 방안에 의해 상당한 개수의 판독 및 기록 포트를 구비하는 프로그램가능 메모리 어레이에 대한 배선 면적 및 소자 면적 사이에 필요한 균형을 유지할 수 있다.

이제 도 4a 내지 도 4c 및 도 5a 내지 도 5b를 참조하여, 본 발명의 원리에 따라 전역 배선 방책을 구현함으로써 실현되는 이점을 더 상세히 설명할 것이다. 도 4a는 도 2 및 도 3에 도시한 것과 실질적으로 유사한 메모리 셀에 대한 전역 배선 사양(specification)을 도시한다. 이 예시적인 실시예에서, 도 4a에 도시한 메모리 셀 #1은 5 개의 판독 포트, 5 개의 기록 포트, 스캔 입력/출력 포트를 구비하는 10 포트 어레이를 나타낸다. 메모리 셀 #1은 전반적으로 메모리 셀의 수평 혹은 x 축을 따라 배열되어 있는 24 개의 M3 상호 접속 도선을 포함한다. 24 개의 M3 상호 접속 도선은 도 2에 도시한 바와 같이 5 개의 데이터 입력 도선(34), 5 개의 데이터 출력 도선(36), 5 개의 기록 비트 혹은 기록 행 선택 라인(38), 2 개의 스캔 클럭 도선(40), 1 개의 스캔 데이터 경로 도선(42), 2 개의 개방 혹은 비할당된 도선(44), 4 개의 전력 버스 도선(46)을 포함한다.

도 4a에 도시한 메모리 셀 #1은 전반적으로 메모리 셀의 y 축을 따라 수직으로 배열되어 있는 25 개의 M2 상호 접속 도선을 더 포함한다. M2 상호 접속 도선은 5 개의 기록 열 선택 라인(50), 5 개의 판독 열 선택 라인(52), 5 개의 국부 셀 액세스 도선(54), 2 개의 개방 혹은 비할당된 도선(56), 4 개의 전력 버스 도선(58)을 포함한다. 이 예에 있어서, 5 개의 기록 열 선택 라인(50) 및 5 개의 판독 열 선택 라인(52) 각각은 1.5 배선 채널을 필요로 하는 광역 도선(fat wire)(즉, 5 WCSL×1.5 배선 채널 = 7.5 배선 채널)을 각각 나타낸다.

도 4a에 도시한 바와 같이, 전술한 배선 구성을 갖는 메모리 셀 #1은 자체에 대한 전역 배선 구현을 지원하기 위한 24 개의 수평 방향의 배선 채널과 25 개의 수직 방향의 배선 채널을 필요로 한다. 메모리 셀 #1은 24×25 배선 채널 혹은 600 평방(sq.) 배선 채널의 셀 크기를 갖는 것으로 볼 수 있다. 중요한 것은, 트랜지스터의 관점에서 메모리 셀 #1의 셀 레이아웃은 도 4b에 도시한 바와 같이 480 평방 배선 채널 전체에 대해 16 개의 수평 방향의 배선 채널과 30 개의 수직 방향의 배선 채널만을 필요로 한다.

통상적인 전역 배선의 구현을 지원하기 위해 도 2 및 도 3에 도시한 메모리 셀과의 다중 포트 접속성을 제공함에 따라 셀 혹은 소자 면적이 과도하게 커진다는 것을 4a 내지 도 4c에 예시한 것으로부터 알 수 있다. 이 예시적인 예에서, 메모리 셀 #1의 트랜지스터 레이아웃에 의해 480 평방 배선 채널만이 요구되는 경우, 종래의 전역 배선 방안은 600 평방 배선 채널의 셀 크기를 필요로 할 것이다.

본 발명에 따른 전역 도선 관리 방안은 통상적인 전역 배선 방안과 비교해서 배선 면적이 상당히 감소되는 전역 배선 방책을 제공한다. 이하 입증될 바와 같이, 본 발명의 원리에 따른 전역 배선 관리 방안을 구현함으로써, 다중 포트 프로그램가능 메모리 셀의 배선 면적이 20% 정도 감소될 수 있다.

전역 배선 요건으로 인한 배선 면적의 증가는 셀의 수평면 혹은 M3 상호 접속 도선을 따라 가장 현저하다는 것을 도 4a 및 도 4b로부터 알 수 있다. 구체적으로, 메모리 셀 트랜지스터 배선과 연관된 소자 면적은 16 개의 수평 방향 배선 채널과 30 개의 수직 방향 배선 채널만을 필요로 한다. 그러나, 전역 배선 요건은 24 개의 수평 방향 배선 채널의 사용을 필요로 하는데, 이것은 트랜지스터 배선을 설치하는 데에 필요한 배선 채널의 수보다 8 개 더 많은 배선 채널을 나타낸다. 전역 배선에 필요한 25 개의 배선 채널은 도 4b에 도시한 30 개의 수직 방향 배선 채널에 의해 쉽게 수용될 수 있음을 주지해야 한다.

도 5a는 메모리 어레이의 2 개의 인접한 메모리 셀을 설명할 때의 전형적인 전역 배선 시나리오(scenario)를 도시하고 있다. 2 개의 메모리 셀은 메모리 셀 #2가 x 축에 대해 실제적으로 메모리 셀 #1의 거울 이미지(mirror image)가 되게 배치될 수 있다. 이 배치에서, 메모리 셀 #1 및 #2의 조합은 48 개의 수평 방향 배선 채널과 25 개의 수직 방향 배선 채널을 구비한다.

도 5b에 도시한 바와 같이, 이중 메모리 셀의 25 개의 수직 방향 배선 채널은 이중 메모리 셀의 30 개의 트랜지스터 배선 채널에 의해 수용될 수 있다. 그러나, 이중 메모리 셀의 48 개의 수평 방향 배선 채널은 도 5b에 도시한 32 개의 수평 방향 트랜지스터 배선 채널에 의해 바로 수용될 수 없음을 또한 알 수 있다. 따라서, 이 예시적인 실시예에서의 과제는 수평 방향 배선 채널의 개수를 48 개로부터 32 개로 감소시키는 것이다.

도 6은 일반적인 스택된 이중 메모리 셀 구조를 형성하기 위해 가까이 근접하여 위치한 2 개의 메모리 셀을 과장하여 도시한 것이다. 도 6에서 메모리 셀 #2는 설명의 목적상 메모리 셀 #1에 대하여 어긋나게 도시하였다. 전역 및 트랜지스터 배선 요건 모두를 지원하는 데에 필요한 배선 채널의 수를 줄이는 처음 단계는 메모리 셀 #1 및 #2에 의해 규정되는 스택된 이중 메모리 셀 사이와, 메모리 셀 #1 및 #2에 인접하여 위치한 이중 메모리 셀(도시하지 않음) 사이에서 전력 버스를 공유하는 것을 수반한다. 메모리 셀 #1 및 #2의 M2 전력 버스(60, 61)가 공유 전력 버스 배선 채널(68)에 각각 접속된다. 인접한 이중 메모리 셀(도시하지 않음)로부터의 대응하는 한 쌍의 M2 전력 버스(66, 67) 또한 공유 전력 버스 배선 채널(68)에 접속된다.

유사한 방식으로, 메모리 셀 #1 및 #2의 M3 전력 버스(62, 63)가 공유 전력 버스 배선 채널(69)에 각각 접속된다. 인접한 이중 메모리 셀로부터의 M3 전력 버스(64, 65) 또한 공유 전력 버스 배선 채널(69)에 접속된다. 메모리 셀 #1 및 #2 사이의 공통 전력 버스 배선 채널을 공유시킴에 따라 전력 버스 배선 채널의 수가 4 개에서 2 개로 감소됨을 도 6으로부터 알 수 있다. 제 1 전역 배선 최적화 단계를 채용함으로써 이와 같이 필요한 전역 배선 채널의 수가 48 개로부터 46 개로 감소된다. 이 예시적인 실시예에 따라 전역 배선 채널의 총 개수를 46 개로부터 요구되는 32 개의 배선 채널로 감소시키기 위해 추가 최적화 단계가 필요하다.

도 7에 도시한 바와 같이, 다중 포트 랜덤 액세스 메모리에 대한 전역 배선 방책을 최적화시키는 또다른 단계는 메모리 셀 #1 및 #2 사이에서의 공통 디코더(decoder) 회로(71)의 구현 및 사용과 관련되어 있다. 도 7에서 메모리 셀 #2 및 공통 디코더(71)는 설명의 목적상 메모리 셀 #1에 대하여 어긋나게 도시되어 있다. 셀 내부 및 전역 상호 접속 배선의 수를 감소시키기 위하여, 동일 위상의 기록 열 선택 라인과 동일 위상의 기록 행 선택 라인만을 사용하는 것이 바람직하다. 이들 라인에 대하여 다른 위상을 발생시키기 위해, 국부 인버터가 기록 열 선택 및 기록 행 선택 라인 각각의 다른 위상을 발생시키는 데 사용된다.

도 7에 도시한 공통 디코더(71)는 바람직하게 기록 열 선택 및 기록 행 선택 라인 신호에 필요한 2 개 위상의 발생을 가능케하는 개선된 기록 포트 회로를 채용한다. 개선된 기록 포트 회로는 또한 메모리 셀 #1 및 #2의 입력단 노드에서의 캐패시턴스의 감소와 기록 속도의 증가를 가능케한다. 본 발명의 원리에 따른 개선된 기록 포트 회로의 이점을 이해하기 위하여, 다중 포트 랜덤 액세스 메모리에 기록 포트를 구현하는 통상적인 방안을 설명하는 것이 유용하다.

도 8에 도시한 회로 블럭도는 LSSD 메모리 소자와 같이 스캔 가능한 메모리 어레이에 기록 포트를 구현하는 통상적인 방안을 나타낸다. 도 10은 도 8에 도시한 통상적인 기록 포트 회로를 개략적으로 도시한다. 도 8 및 도 10에 도시한 구현은 직렬 접속된 2 개의 트랜스퍼 게이트 회로(72, 74)를 포함한다. 통상적인 기록 포트 설계의 각 트랜스퍼 게이트 회로(72, 74)는 연관된 인버터(72b, 74b)에 접속된 각각의 트랜스퍼 게이트(72a, 74a)를 포함한다.

제 1 트랜스퍼 게이트 회로(72)는 기록 열 선택 라인(write column select line : WCSL)(82)에 접속되고, 제 2 트랜스퍼 게이트 회로(74)는 기록 행 선택 라인(write row select line : WRSL)(84)에 접속된다. 데이터 라인(80)은 도시한 바와 같이 제 1 트랜스퍼 게이트 회로(72)의 입력단에 접속된다. 기록 행 선택 라인(84)과 기록 열 선택 라인(82)의 로직 상태에 응답하여, 데이터 라인(80)으로부터 수신된 데이터가 메모리 셀(75)로 전달된다.

통상적인 방안에 따르면, 메모리 어레이(22)에 접속된 모든 기록 포트는 부가적인 한 쌍의 트랜스퍼 게이트(72a, 74a) 및 이에 연관된 인버터(72b, 74b)를 포함한다. 노드 N1에서의 캐패시턴스가 증가하게 되면 이에 따라 노드 N1을 현재의 로직 상태로부터 반대 로직 상태로 역전시키기가 어려워진다. 노드 N1의 상태를 역전시키기 위해서는, 노드 N1에서의 축적 캐패시턴스 및 메모리 셀 인버터의 문턱값(thershold)을 극복해야만 한다.

직렬로 접속된 2 개의 트랜스퍼 게이트 회로(72, 74)는 일반적으로 낮은 컨덕턴스(conductance)를 제공하며, 전형적으로 비교적 큰 트랜지스터의 사용을 필요로하는 것으로 알려져 있다. 트랜스퍼 게이트 트랜지스터의 크기 증가는 노드 N1에서의 캐패시턴스를 증가시키게 되는 좋지 않은 경향이 있다.

통상적인 구현과 연관된 기록 포트 설계에 관한 또다른 문제는 데이터가 메모리 셀(75)에 기록되는 속도와 관련되어 있다. 예를 들어, 클럭 신호의 활성 부분 전체가 메모리 셀(75)에 데이터를 기록하는 동작을 수행하는 데 사용될 수 있다. 메모리 셀(75)의 라이트 스루(write through) 동작이 요망되는 조금 더 복잡한 경우에는, 메모리 셀(75)의 상태가 역전되는 속도가 매우 중요하다.

일반적으로, 바람직한 기록 포트 회로 구현은 메모리 셀(75)이 가능한 한 빨리 상태를 역전하여 클럭 신호의 활성 부분 중 사용가능한 라이트 스루 시간을 최대한 적절히 사용한다. 메모리 셀(75)이 상태를 역전시킬 수 있는 속도는 노드 N1에서의 캐패시턴스 및 트랜스퍼 게이트 회로(72, 74)의 컨덕턴스의 함수이다. 도 8 및 도 10에 도시한 것과 같은 통상적인 기록 포트 설계는 N1 노드 캐패시턴스를 비교적 크게하고 트랜스퍼 게이트 컨덕턴스를 나쁘게 하여 주어진 라이트 스루 방법론의 효율을 제한할 수도 있는 기록 속도의 저하를 유발한다.

노드 N1에서의 캐패시턴스 외에도, 설계자는 각 기록 포트의 트랜스퍼 게이트 회로(72, 74) 사이의 노드 N0에서의 캐패시턴스를 유념해야만 한다. 주어진 기록 포트의 트랜스퍼 게이트 회로(74)가 온(on) 상태에 있는 경우에는 항상 노드 N0에서의 캐패시턴스가 고려되어야 하며 기록 포트 회로의 전체 캐패시턴스에 더해저야 함을 알 수 있다. 통상적인 기록 포트 설계에 관련된 캐패시턴스의 증가에 부가하여, 도 8 및 도 10에 도시한 통상적인 기록 게이트 회로 구현에서는 전하 공유 이벤트 중에 의도하지 않은 오류의 상태 역전이 일어나기 쉽다.

예를 들어, 이전 사이클(cycle) 중에, 모든 기록 열 선택 라인(82)이 온이었고, 모든 기록 행 선택 라인이 오프(off)이었으며, 모든 기록 포트의 트랜스퍼 게이트 회로(72)에 대한 데이터 입력이 0이었다고 가정한다. 이 경우, 모든 기록 포트의 N0 노드가 0 볼트로 충전, 또는 방전된다. 또한, 메모리 셀(75)의 노드 N1 전위는 V_DD라고 가정한다. 다음 사이클에서, 모든 기록 포트에 대한 기록 행 선택 라인이 온 상태로 바뀌고 기록 열 선택 라인(82)이 오프 상태로 바뀜으로써 노드 N1로부터 모든 노드 N0으로 전하가 이동한다고 가정한다. 이 전하 이동으로 인해 노드 N1에서의 전압이 너무 강하되면, 이러한 전압 강하로 인하여 메모리 셀(75)의 상태가 역전될 것이다. 이러한 전하 공유 시나리오(senario)는 바람직하지도 않으며 위험한 것임을 알 수 있다.

스캔 가능한 메모리 어레이에 기록 포트를 구현하는 통상적인 방안과 연관된 전술한 문제점들은 본 발명의 원리에 따른 기록 포트 회로를 구현함으로써 해결된다. 도 9는 본 발명에 따른 다중 기록 포트 프로그램가능 메모리에 대한 기록 포트의 예시적인 실시예를 블럭도 형태로 도시한다. 도 9에 도시한 실시예에 따르면, 단일 트랜스퍼 게이트(104)가 다중 기록 포트 랜덤 액세스 메모리의 각 기록 포트에 채용된다. 통상적인 설계의 트랜스퍼 게이트의 수가 2 개에서 1 개로 감소되는 것 외에도, 인버터의 수도 2 개에서 1 개로 줄어든다.

도 9에 도시한 기록 포트 회로(100)는 기록 열 선택 라인(112)에 접속된 제 1 입력단과 기록 행 선택 라인(114)에 접속된 제 2 입력단을 구비하는 이중 입력단 NAND 게이트(116)를 포함한다. NAND 게이트(116)의 출력단은 인버터(118) 및 트랜스퍼 게이트(104)의 제 1 제어 입력단에 접속된다. 인버터(118)의 출력단은 트랜스퍼 게이트(104)의 제 2 제어 입력단에 접속된다. 트랜스퍼 게이트(104)는 데이터 라인(110)에 접속된 입력단을 구비한다. 트랜스퍼 게이트(104)의 출력단은 메모리 셀(105)에 접속된다.

NAND 게이트(116)와 인버터(118)를 포함하는 단일 트랜스퍼 게이트 기록 포트 구성을 다중 기록 포트 프로그램가능 메모리 장치의 각 기록 포트에 대하여 구현하는 것이 유익할 수도 있다. 예시적인 다중 포트 구현에서, 다수의 단일 트랜스퍼 게이트 기록 포트(100)가 메모리 셀(105)의 입력단에 있는 노드 N1에 접속되어 메모리 셀(105)에 다중 기록 액세스를 제공한다.

2 개의 직렬 트랜스퍼 게이트(72a, 74a)를 감소된 크기의 단일 트랜스퍼 게이트(104)로 대체하면, 메모리 셀(105)의 입력단에 있는 노드 N1에서의 캐패시턴스가 상당히 감소된다. 또한, 본 발명의 원리에 따라 구현된 기록 포트는 종래 기술의 기록 포트 설계와 연관된 전술한 전하 공유 문제를 완전히 제거한다.

도 11은 도 9에 도시한 기록 포트 회로의 개략도이다. 도 11에 도시한 바와 같이, 기록 포트 회로(130)는 기록 행 선택 라인(WRSL)(144)과 기록 열 선택 라인(WCSL)(142)에 각각 접속된 제 1 및 제 2 입력단을 구비하는 이중 입력단 NAND 게이트(146)를 포함한다. NAND 게이트(146)의 출력단은 도전체(147)를 통해 인버터(148)의 입력단과 P 채널(channel) 트랜지스터(133)의 게이트에 접속된다. NAND 게이트(146)의 출력단은 또한 인버터(148)의 입력단에 접속되며, 이 인버터(148)는 도전체(143)를 통해 N 채널 트랜지스터(131)의 게이트에 접속된다.

도 11에 도시한 구성에서, P 채널 트랜지스터(133)와 N 채널 트랜지스터(131)가 CMOS 전송(transmission) 게이트를 구성한다. NAND 게이트(146)의 출력단에서 발생된 신호는 전송 게이트(134)의 동작을 제어하는 제어 신호로서 간주될 수 있다. 구체적으로, 기록 행 선택 라인(144)과 기록 열 선택 라인(142)의 로직 상태에 응답하여, 제어 신호와 인버터(148)의 출력단에서 발생된 제어 신호의 반전(complement) 신호가 트랜지스터(133) 및 트랜지스터(131)의 게이트에 각각 인가된다.

기록 행 선택 라인(144)과 기록 열 선택 라인(142) 모두에 인가된 하이(high) 로직 상태에 응답하여, 도 11에 도시한 기록 포트 회로(130)가 전송 게이트(134)의 출력단에 접속된 메모리 셀(도시하지 않음)에 데이터 라인(140)으로부터의 데이터의 기록을 시작하는 것을 알 수 있다. NAND 게이트(146)에 인가된 입력이 둘 다 하이 로직 레벨 입력이 아닌 NAND 게이트 입력에 응답하여, 메모리 셀의 로직 상태는 변경되지 않는다.

도 12에 제공한 개략도에 본 발명의 원리에 따른 기록 포트 회로의 다른 실시예를 도시한다. 이 실시예에서, NAND 게이트(176)는 2 개의 P 채널 MOSFET 트랜지스터(182, 188)와 2 개의 N 채널 MOSFET 트랜지스터(184, 186)를 사용하여 구현된다. 인버터(178)는 1 개의 P 채널 MOSFET 트랜지스터(190)와 1 개의 N 채널 MOSFET 트랜지스터(192)를 사용하여 구현된다. 도 10에 도시한 종래 기술의 기록 포트 회로와 도 12에 도시한 본 발명의 기록 포트 회로를 비교해 보면, 본 발명에 따라 기록 포트를 구현함으로써 실현된 이점이 기록 포트 회로(160)를 구현하는 데 필요한 트랜지스터의 전체 개수를 증가시키지 않고 얻어진다는 것을 알 수 있다.

보다 구체적으로, 도 10에 도시한 통상적인 이중 트랜스퍼 게이트 구현은 각각의 트랜스퍼 게이트(72a, 74a)에 2 개의 트랜지스터를 필요로 한다. 또한, 각각의 인버터(74b, 72b)는 2 개의 트랜지스터를 사용하여 구현된다. 이와 같이, 도 10에 도시한 통상적인 기록 포트 회로는 기록 포트마다 모두 8 개의 트랜지스터를 필요로 한다. 다시 도 12를 참조하면, 본 발명의 일 실시예에 따른 기록 포트 회로(160)는 2 개의 트랜지스터(163, 161)를 사용하여 구현된 1 개의 트랜스퍼 게이트(164)를 포함한다. 인버터(178)는 2 개의 트랜지스터(190, 192)를 포함한다. 또한, NAND 게이트(176)는 4 개의 트랜지스터(182, 184, 186, 188)를 포함한다. 이와 같이, 각각의 기록 포트에 대한 회로(160)를 구현하는 데 모두 8 개의 트랜지스터가 채용된다.

다시 도 7을 참조하면, 공통 디코더(71)는 스택된 이중 메모리 셀의 2 개의 메모리 셀 #1 및 #2 각각에 대한 기록 열 선택 라인 및 기록 행 선택 라인 디코더 요건을 수용한다. 메모리 셀 #1 및 #2 사이에 공통 디코더(71)를 채용하면 기록 행 선택 라인이 10 개로부터 5 개로 감소되는 것을 가능하게 하는 장점이 있다. 따라서, 메모리 셀 #1 및 #2 사이에 공통 디코더(71)를 채용함으로써 필요한 전역 배선 채널의 전체 개수에서 5 개의 배선 채널을 감소시킬 수 있다. 공통 디코더(71)의 기록 포트 WP1-WP10 각각에 도 9에 도시한 단일 트랜스퍼 게이트 회로가 전형적으로 필요하다. 이 최적화 단계의 완료 후, 전역 배선 채널의 수는 46 개로부터 41 개로 더 감소된다. 아래에 설명하는 추가 단계에 따라 수직 높이 요건을 만족시키기 위해 전역 배선 채널의 수가 더 감소된다.

도 13은 스택된 이중 메모리 셀 구성의 실시예를 도시하는데, 이 스택된 이중 메모리 셀 사이에는 공통 디코더가 배열되어 있다. 인접하게 배열된 2 개의 메모리 셀 사이에 공유 공통 디코더를 채용하면, 디코더 회로가 이중 메모리 셀 구조의 내부에 위치할 수 있다. 도 13에 도시한 바와 같은 하나의 구성에서, 디코더 회로(206)는 이중 메모리 셀 구조의 중앙에서 상부 트랜스퍼 게이트(204) 및 하부 트랜스퍼 게이트(208)에 인접하게 수직으로 배열된다.

공통 디코더 회로(206)가 이중 메모리 셀(200)의 중간에서 수직으로 배열되어 있기 때문에, 비반전 및 반전 디코더 출력은 M2 상호 접속층을 사용하여 상부 및 하부 전송 게이트(204, 208)에 상방 및 하방으로 각각 입력될 수 있다. 예를 들어 도 12를 참조하면, 비반전 및 반전 디코더 출력은 도전체(195, 193)를 통해 트랜스퍼 게이트(163, 161)의 제어 신호 입력단에 각각 접속될 수 있다.

상부 메모리 셀(202)은 상부 트랜스퍼 게이트(204)에 인접하여 위치하고, 하부 메모리 셀(210)은 하부 트랜스퍼 게이트(208)에 인접하여 위치한다. 상부 출력 포트(212)는 상부 메모리 셀(202), 상부 트랜스퍼 게이트(204), 공통 디코더 회로(206) 각각에 인접하여 위치한다. 하부 출력 포트(214)는 하부 메모리 셀(210), 하부 트랜스퍼 게이트(208), 공통 디코더 회로(206) 각각에 인접하여 위치한다.

도 13에 도시한 이중 셀 구성은 상부 및 하부 전송 게이트(204, 208)의 배선 전체를 국부 상호 접속층에서 가능케하는 장점이 있다. 이와 같이, M3 대신에 트랜스퍼 게이트 회로 위의 M1 상에 수평 전역 도선의 일부를 배치할 수 있다. 이 구성에서, M1 상호 접속층은 상부 및 하부 트랜스퍼 게이트 회로에 필요한 배선을 위해 사용될 필요가 없다. 이렇게 하여 M3 배선에서 사용되는 총 도선 수를 41 개로부터 31 개로 감소시킨다.

따라서, 이 예시적인 실시예에 따른 전역 배선 최적화 방안은 스택된 이중 메모리 셀에 대한 전체 41 개의 상호 접속 도선에 대해 10 개의 M1 상호 접속 도선과 31 개의 M3 상호 접속 도선만을 제공한다. 그러므로, 이중 메모리 셀의 M3 상호 접속 도선을 이용하여 필요한 개수의 전역 배선 상호 접속을 제공하는 데에 31 개의 수평 방향 배선 채널만이 필요하다.

도 14는 본 발명의 전역 배선 관리 방안에 따라 다양한 배선 채널을 공유하는 한 쌍의 이중 메모리 셀로서 배치된 4 개의 메모리 셀을 나타내는 도식화된 레이아웃이다. 도 14는 세로로 나란히 스택된 이중 메모리 셀 구조의 M1, M2, M3 상호 접속층을 도시한다. 중앙에 있는 y 축의 왼쪽면 상에 위치한 다양한 관심 영역은 영역 A 및 B를 포함하는데, 그 내부에는 이중 메모리 셀 구조의 제 1 메모리 셀 및 제 2 메모리 셀이 존재한다.

영역 C는 영역 A 내의 제 1 메모리 셀과 연관된 제 1 트랜스퍼 게이트 세트의 위치를 나타낸다. 영역 D는 영역 B 내의 제 2 메모리 셀과 연관된 제 2 트랜스퍼 게이트 세트의 위치를 나타낸다. 영역 C 및 D 내의 제 1 및 제 2 트랜스퍼 게이트 세트는 각각 국부 상호 접속층만을 사용하여 상호 접속된다.

특히 관심을 끄는 영역은 영역 E이며, 이 영역 E는 영역 A 및 B 내의 제 1 및 제 2 메모리 셀 사이에서 공유된 디코더 회로 및 기록 행 선택 라인의 위치이다. 영역 E 내의 공유 기록 행 선택 라인은 기록 포트 디코더에 접속되며, 이들은 다시 영역 C 및 D 내의 제 1 및 제 2 트랜스퍼 게이트에 각각 접속된다. 영역 F는 상부 및 하부 출력단 혹은 판독 포트의 위치를 나타낸다.

도 15는 4 개의 메모리 셀이 공통 행/열 디코더 회로를 공유하는 다중 메모리 셀 구조의 평면도이다. 도 15에 도시한 실시예에 따르면, 4 개의 메모리 셀인 셀0-셀3이 각각의 트랜스퍼 게이트 회로에 접속된다. 공통 행/열 디코더 회로는 각각의 트랜스퍼 게이트 회로와, 전역 기록 열 선택 라인 및 공유 기록 행 선택 라인에 접속된다.

도 16은 도 13에 도시한 메모리 어레이 부분의 영역(206)에 도시한 것과 같은 다수의 기록 포트 디코더를 개략적 형태로 도시한다. 각각의 기록 포트 디코더는 메모리 어레이의 2 개의 메모리 셀 사이에서 공유된다. 도 16은 또한 도 13에 영역(204, 208, 202, 210)으로서 도시한 트랜스퍼 게이트 및 이들과 연관된 메모리 셀을 개략적으로 도시한다.

전반적으로, 전술한 전역 배선 관리 방법론은 다중 포트 랜덤 액세스 메모리 셀에서 상호 접속 도선의 수를 감소시키는 방안을 제공한다. 메모리 셀 사이에서 다양한 신호를 공유하고 바람직한 상호 접속 방책을 채용하여 공유 배선 채널을 구성함에 따라, 다수의 메모리 셀 신호 상호 접속부를 전역 배선면으로부터 국부 배선면으로 이전시키는 것이 가능하고, 이에 따라 배선 제한 설계가 아닌 소자 면적 제한 설계에 의해 셀 면적이 감소될 수 있다.

본 발명의 전술한 여러 가지 실시예들은 예시와 설명의 목적으로 제시된 것이다. 전술한 내용이 본 발명의 전부이거나 본 발명을 개시한 형태만으로 제한하는 것으로 해석해서는 안된다. 상기 개시된 내용을 참조하여 많은 변형과 변경이 이루어질 수 있다. 예를 들어, 메모리 어레이와 그 내부에 규정된 메모리 셀의 배열 방향이 도면에 도시한 것과 상이할 수 있다. 메모리 어레이의 메모리 셀을 상호 접속시키는 데에 채용된 전역 상호 접속 라인이 도면에 도시한 바와 같은 실질적으로 직교하는 기록 행 선택 라인 및 기록 열 선택 라인이 아니어도 된다. 본 발명은 임의의 구성에 따라 배치된 다수의 메모리 셀을 포함하는 임의의 메모리에 채용될 수 있다. 본 발명의 범주는 이들 상세한 설명에 의해 제한되지 않으며 본 명세서에 첨부한 특허 청구 범위에 의해서만 제한되는 것으로 해석되어야 한다.

본 발명의 다중 포트 랜덤 액세스 메모리에 대한 개선된 전역 배선 관리 방안에 따라, 배선 면적이 감소되어 배선 제한 설계가 아닌 소자 면적 제한 설계가 가능하다. 또한, 본 발명의 개선된 다중 기록 포트 RAM 응용을 위한 개선된 기록 포트 회로는 회로 소자의 크기 혹은 트랜지스터의 수를 증가시키지 않으면서, 감소된 회로 캐패시턴스 및 메모리 셀 입력단 캐패시턴스와 우수한 성능 및 잡음 특성을 제공한다.

Claims

다수의 메모리 셀을 구비하는 메모리 어레이를 포함하는 다중 포트 프로그램가능 메모리 장치에 있어서,

상기 메모리 어레이의 제 1 메모리 셀과,

상기 메모리 어레이의 제 2 메모리 셀과,

다수의 기록 행 선택 라인, 다수의 기록 열 선택 라인, 다수의 데이터 입력 라인을 포함하는 상호 접속부와,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 1 메모리 셀에 접속된 다수의 제 1 트랜스퍼 게이트(transfer gate)와,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 2 메모리 셀에 접속된 다수의 제 2 트랜스퍼 게이트와,

실질적으로 상기 제 1 및 상기 제 2 메모리 셀 사이에 배열되며 다수의 기록 포트 디코더를 포함하되, 상기 기록 행 선택 라인이 상기 제 1 및 상기 제 2 메모리 셀 사이에서 공유되도록 각각의 기록 포트 디코더가 상기 다수의 기록 행 선택 라인 중 하나 및 상기 다수의 기록 열 선택 라인 중 하나에 접속된 입력단과, 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나에 접속된 출력단을 구비하는 디코더(decoder) 회로

를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀이 공유 전력 버스(shared power bus)에 접속되어 있는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 다수의 기록 포트 디코더 각각이 인버터(inverter)에 접속된 NAND 게이트를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 제 1 제어 입력단과 제 2 제어 입력단을 포함하며,

상기 다수의 기록 포트 디코더 각각이,

상기 다수의 기록 행 선택 라인 중 하나에 접속된 제 1 입력단, 상기 다수의 기록 열 선택 라인 중 하나에 접속된 제 2 입력단, 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나의 제 1 제어 입력단에 접속된 출력단을 구비하는 NAND 게이트와,

상기 NAND 게이트의 출력단에 접속된 입력단과 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나의 상기 제 2 제어 입력단에 접속된 출력단을 구비하는 인버터

를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 4 항에 있어서,

상기 NAND 게이트가 4 개의 트랜지스터를 포함하고, 상기 인버터가 2 개의 트랜지스터를 포함하며, 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 2 개의 트랜지스터를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 4 항에 있어서,

상기 NAND 게이트, 상기 인버터, 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 상보형 금속 산화물 반도체(complementary metal oxide semiconductor) 기술에 의해 각각 구현되는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 상호 접속부가 국부(local) 상호 접속층과 상기 국부 상호 접속층 위에 배열된 제 1 상호 접속층을 포함하되, 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 상기 국부 상호 접속층만을 사용하여 상호 접속되는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀이 스캔(scan) 가능하거나 스캔 가능하지 않은 메모리 셀로서 구현되는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 프로그램가능 메모리 장치가 적어도 하나의 스캔 입력/출력 포트를 더 포함하는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 프로그램가능 메모리 장치가 적어도 하나의 판독 포트를 더 포함하는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 디코더 회로가 적어도 5 개의 기록 포트 디코더를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀 각각이 스태틱 랜덤 액세스 메모리(static random access memory) 셀 혹은 다이내믹(dynamic) 랜덤 액세스 메모리 셀을 포함하는 다중 포트 프로그램가능 메모리 장치.
메모리 어레이를 포함하는 다중 포트 프로그램가능 메모리 장치에 있어서,

상기 메모리 어레이의 제 1 메모리 셀과,

상기 메모리 어레이의 제 2 메모리 셀과,

다수의 기록 행 선택 라인, 다수의 기록 열 선택 라인, 다수의 데이터 입력 라인을 포함하는 상호 접속부와,

상기 기록 행 선택 라인이 상기 제 1 및 상기 제 2 메모리 셀 사이에서 공유되도록 상기 제 1 및 상기 제 2 메모리 셀 각각에 접속된 출력단과, 상기 기록 행 선택 라인 및 상기 기록 열 선택 라인에 접속된 입력단을 구비하는 디코더 회로

를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 디코더 회로가 다수의 기록 포트 디코더를 포함하되, 상기 다수의 기록 포트 디코더 각각이 상기 다수의 기록 행 선택 라인 중 하나 및 상기 다수의 기록 열 선택 라인 중 하나에 접속된 입력단과, 상기 제 1 및 상기 제 2 메모리 셀 각각에 접속된 출력단을 구비하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 1 메모리 셀에 접속된 다수의 제 1 트랜스퍼 게이트와,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 2 메모리 셀에 접속된 다수의 제 2 트랜스퍼 게이트와,

다수의 기록 포트 디코더를 포함하되, 상기 기록 포트 디코더 각각이 상기 다수의 기록 행 선택 라인 중 하나 및 상기 다수의 기록 열 선택 라인 중 하나에 접속된 입력단과, 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나에 접속된 출력단을 구비하는 디코더 회로

를 더 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 디코더 회로가 실질적으로 상기 제 1 및 상기 제 2 메모리 셀 사이에 배열되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 제 1 메모리 셀, 상기 제 2 메모리 셀, 상기 디코더 회로가 실질적으로 스택(stack)된 구성으로 배치되는데, 상기 디코더 회로는 실질적으로 상기 제 1 및 상기 제 2 메모리 셀 사이에 배열되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀 각각이 스태틱 랜덤 액세스 메모리 셀 혹은 다이내믹 랜덤 액세스 메모리 셀을 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀이 공유 전력 버스에 접속되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 디코더 회로가 다수의 기록 포트 디코더를 포함하며, 상기 다수의 기록 포트 디코더 각각이 인버터에 접속된 NAND 게이트를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 1 메모리 셀에 접속된 다수의 제 1 트랜스퍼 게이트와,

각각 상기 다수의 데이터 입력 라인 중 하나와 상기 제 2 메모리 셀에 접속된 다수의 제 2 트랜스퍼 게이트를 더 포함하는데,

상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각은 제 1 제어 입력단과 제 2 제어 입력단을 포함하고,

상기 디코더 회로는 다수의 기록 포트 디코더를 포함하며, 상기 다수의 기록 포트 디코더 각각은,

상기 다수의 기록 행 선택 라인 중 하나에 접속된 제 1 입력단과, 상기 다수의 기록 열 선택 라인 중 하나에 접속된 제 2 입력단과, 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나의 제 1 제어 입력단에 접속된 출력단을 구비하는 NAND 게이트와,

상기 NAND 게이트의 출력단에 접속된 입력단과 상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나의 제 2 제어 입력단에 접속된 출력단을 구비하는 인버터

를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 21 항에 있어서,

상기 NAND 게이트가 4 개의 트랜지스터를 포함하고, 상기 인버터가 2 개의 트랜지스터를 포함하며, 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 2 개의 트랜지스터를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 21 항에 있어서,

상기 NAND 게이트, 상기 인버터, 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각이 상보형 금속 산화물 반도체 기술에 의해 각각 구현되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 상호 접속부가 국부 상호 접속층과 상기 국부 상호 접속층 위에 배열된 제 1 상호 접속층을 포함하는데, 상기 제 1 및 상기 제 2 트랜스퍼 게이트는 각각 상기 국부 상호 접속층만을 사용하여 상호 접속되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀이 스캔 가능하거나 스캔 가능하지 않은 메모리 셀로서 구현되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 프로그램가능 메모리 장치가 적어도 하나의 스캔 입력/출력 포트를 더 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 프로그램가능 메모리 장치가 적어도 하나의 판독 포트를 더 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 디코더 회로가 적어도 5 개의 기록 포트 디코더를 포함하는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 메모리 어레이의 제 3 메모리 셀과,

상기 메모리 어레이의 제 4 메모리 셀을 더 포함하는데,

상기 기록 행 선택 라인이 상기 제 1, 상기 제 2, 상기 제 3, 상기 제 4 메모리 셀 사이에서 공유되도록 상기 디코더 회로의 상기 출력단은 상기 제 1, 상기 제 2, 상기 제 3, 상기 제 4 메모리 셀 각각에 접속되고, 상기 입력단은 상기 기록 행 선택 라인 및 상기 기록 열 선택 라인에 접속되는 다중 포트 프로그램가능 메모리 장치.
제 13 항에 있어서,

상기 메모리 어레이가 상기 제 1 및 상기 제 2 메모리 셀에 부가하여 다수의 메모리 셀을 포함하며,

상기 기록 행 선택 라인이 상기 제 1, 상기 제 2, 상기 다수의 메모리 셀 사이에서 공유되도록 상기 디코더 회로의 상기 출력단은 상기 제 1, 상기 제 2, 상기 다수의 메모리 셀에 접속되고, 상기 입력단은 상기 기록 행 선택 라인 및 상기 기록 열 선택 라인에 접속되는 다중 포트 프로그램가능 메모리 장치.
랜덤 액세스 메모리 어레이의 메모리 셀을 상호 접속하는 방법에 있어서,

제 1 메모리 셀에 접속된 다수의 제 1 트랜스퍼 게이트와, 제 2 메모리 셀에 접속된 다수의 제 2 트랜스퍼 게이트를 제공하는 단계와,

다수의 기록 포트 디코더를 포함하는 디코더 회로를 제공하는 단계와,

상기 다수의 기록 행 선택 라인 중 하나 및 상기 다수의 기록 열 선택 라인 중 하나에 상기 기록 포트 디코더 각각의 입력단을 결합시키는 단계와,

상기 다수의 제 1 트랜스퍼 게이트 중 하나 및 상기 다수의 제 2 트랜스퍼 게이트 중 하나에 상기 기록 포트 디코더 각각의 출력단을 결합시키는 단계와,

국부 상호 접속부만을 사용하여 상기 제 1 및 상기 제 2 트랜스퍼 게이트의 구성 요소를 각각 접속시키는 단계

를 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

각각의 상기기록 포트 디코더가 인버터에 접속된 NAND 게이트를 포함하고,

상기 기록 포트 디코더 각각의 출력단을 결합시키는 단계가 상기 국부 상호 접속부 위에 배열된 상호 접속층을 사용하여 상기 NAND 게이트 각각의 출력단 및 상기 인버터 각각의 출력단을 상기 제 1 및 상기 제 2 트랜스퍼 게이트 각각의 제 1 및 제 2 제어 입력단에 각각 결합시키는 단계를 더 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

스캔 입력/출력 포트를 상기 제 1 및 상기 제 2 메모리 셀 각각에 결합시키는 단계를 더 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

적어도 하나의 판독 포트를 상기 제 1 및 상기 제 2 메모리 셀 각각에 결합시키는 단계를 더 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

상기 제 1 및 상기 제 2 메모리 셀을 공유 전력 버스에 결합시키는 단계를 더 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

상기 디코더 회로 제공 단계가 상기 디코더 회로를 실질적으로 상기 제 1 및 상기 제 2 메모리 셀 사이에 제공하는 단계를 더 포함하는 메모리 셀 상호 접속 방법.
제 31 항에 있어서,

상기 기록 행 선택 라인이 상기 제 1 및 상기 제 2 메모리 셀 사이에서 공유되는 메모리 셀 상호 접속 방법.