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KR101738533B1 - 적층 메모리 장치 및 그 제조 방법 - Google Patents

적층 메모리 장치 및 그 제조 방법 Download PDF

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KR101738533B1
KR101738533B1 KR1020100048187A KR20100048187A KR101738533B1 KR 101738533 B1 KR101738533 B1 KR 101738533B1 KR 1020100048187 A KR1020100048187 A KR 1020100048187A KR 20100048187 A KR20100048187 A KR 20100048187A KR 101738533 B1 KR101738533 B1 KR 101738533B1
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memory strings
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삼성전자 주식회사
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Abstract

본 발명은 적층 메모리 장치 및 그 제조 방법을 개시하는데, 적층 메모리 장치는 적어도 하나의 메모리부, 및 적어도 하나의 메모리부의 상부 및 하부 중 적어도 하나에 형성되는 적어도 하나의 주변 회로부를 포함하고, 적어도 하나의 메모리부는, 기판 상에 수직으로 형성되고 매트릭스 형태로 배열되는 복수의 메모리 스트링들을 가지고, 복수의 메모리 스트링들의 각각은 복수의 메모리 셀들 및 스트링 선택 소자를 포함하는 메모리 스트링 어레이, 복수의 메모리 스트링들의 각각의 일단에 연결되고, 제1 방향으로 신장하는 복수의 비트 라인들, 및 복수의 메모리 스트링들에 포함된 스트링 선택 소자들에 연결되고, 제1 방향을 따라 일렬로 배열되는 복수의 스트링 선택 패드들을 포함한다.

Description

적층 메모리 장치 및 그 제조 방법{Stacked memory devices and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것이고, 더욱 상세하게는 적층 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 장치의 집적도를 향상시킬 필요가 있다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 메모리의 상부 또는 하부에 주변 회로를 적층함으로써 메모리 장치의 집적도를 향상시킬 수 있고, 메모리와 주변 회로 간의 배선 연결을 단순화시킬 수 있는 적층 메모리 장치 및 그 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 적층 메모리 장치는, 적어도 하나의 메모리부; 및 상기 적어도 하나의 메모리부의 상부 및 하부 중 적어도 하나에 형성되는 적어도 하나의 주변 회로부를 포함하고, 상기 적어도 하나의 메모리부는, 기판 상에 수직으로 형성되고 매트릭스 형태로 배열되는 복수의 메모리 스트링들을 가지고, 상기 복수의 메모리 스트링들의 각각은 복수의 메모리 셀들 및 스트링 선택 소자를 포함하는 메모리 스트링 어레이; 상기 복수의 메모리 스트링들의 각각의 일단에 연결되고, 제1 방향으로 신장하는 복수의 비트 라인들; 및 상기 복수의 메모리 스트링들에 포함된 상기 스트링 선택 소자들에 연결되고, 상기 제1 방향을 따라 일렬로 배열되는 복수의 스트링 선택 패드들을 포함한다.
일부 실시예에서, 상기 복수의 메모리 스트링들 중 상기 제1 방향으로 인접한 메모리 스트링들에 포함된 스트링 선택 소자들은, 상기 복수의 스트링 선택 패드들 중 서로 다른 스트링 선택 패드들에 각각 연결되고, 상기 복수의 메모리 스트링들 중 상기 제1 방향과 직교하는 제2 방향으로 인접한 메모리 스트링들에 포함된 스트링 선택 소자들은, 상기 복수의 스트링 선택 패드들 중 하나에 공통으로 연결될 수 있다. 또한, 상기 복수의 메모리 스트링들 중 상기 제1 방향으로 인접한 메모리 스트링들의 일단은, 상기 복수의 비트 라인들 중 하나에 공통으로 연결되고, 상기 복수의 메모리 스트링들 중 상기 제1 방향과 직교하는 제2 방향으로 인접한 메모리 스트링들의 일단은, 상기 복수의 비트 라인들 중 서로 다른 비트라인들에 각각 연결될 수 있다.
일부 실시예에서, 상기 적어도 하나의 메모리부는, 상기 복수의 메모리 셀들에 각각 연결되고, 상기 제1 방향으로 신장하는 복수의 워드 라인들을 더 포함할 수 있다. 상기 메모리 스트링 어레이는, 상기 기판 상에 수직으로 형성되는 복수의 반도체 기둥들; 상기 복수의 반도체 기둥들의 측벽들에 각각 형성되는 복수의 스토리지 매체들; 및 상기 복수의 반도체 기둥들과 교차하도록 상기 기판 상에 평행하게 적층되고, 상기 제1 방향과 직교하는 제2 방향으로 신장하는 복수의 게이트 전극들을 포함할 수 있다.
일부 실시예에서, 상기 복수의 게이트 전극들은, 상기 복수의 메모리 스트링들에 포함된 상기 스트링 선택 소자들에 연결되는 스트링 선택 게이트 전극들; 및 상기 복수의 메모리 스트링들에 포함된 상기 복수의 메모리 셀들에 연결되는 제어 게이트 전극들을 포함할 수 있다. 상기 적어도 하나의 메모리부는, 상기 스트링 선택 게이트 전극들의 일단에 각각 형성되어, 상기 복수의 스트링 선택 패드들을 상기 스트링 선택 게이트 전극들에 각각 연결시키는 복수의 제1 콘택 플러그들; 및 상기 제어 게이트 전극들의 일단에 각각 형성되어, 상기 복수의 워드 라인들을 상기 제어 게이트 전극들에 각각 연결시키는 복수의 제2 콘택 플러그들을 더 포함할 수 있다.
일부 실시예에서, 상기 제어 게이트 전극들 중 동일 레벨에 배치된 제어 게이트 전극들은 상기 복수의 워드 라인들 중 하나에 공통으로 연결되고, 상기 제어 게이트 전극들 중 서로 다른 레벨에 배치된 제어 게이트 전극들은 상기 복수의 워드 라인들 중 서로 다른 워드 라인들에 각각 연결될 수 있다.
일부 실시예에서, 상기 복수의 메모리 스트링들의 각각은, 접지 선택 소자를 더 포함하고, 상기 복수의 게이트 전극들은, 상기 복수의 메모리 스트링들에 포함된 상기 접지 선택 소자들에 연결되는 접지 선택 게이트 전극들을 더 포함할 수 있다. 상기 적어도 하나의 메모리부는, 상기 접지 선택 소자들에 연결되고, 상기 제1 방향으로 신장하는 접지 선택 라인을 더 포함할 수 있다. 상기 적어도 하나의 메모리부는, 상기 접지 선택 게이트 전극들의 일단에 각각 형성되어, 상기 접지 선택 라인을 상기 접지 선택 게이트 전극들에 각각 연결시키는 복수의 제3 콘택 플러그들을 더 포함할 수 있다. 상기 적어도 하나의 메모리부는, 상기 기판과 상기 복수의 메모리 스트링들 사이에 형성되어 상기 접지 선택 라인에 인가되는 신호에 따라 상기 복수의 메모리 스트링들에 연결되며, 상기 제2 방향으로 신장하는 공통 소스 라인을 더 포함할 수 있다.
일부 실시예에서, 상기 복수의 게이트 전극들의 일단은 계단 형상일 수 있다.
일부 실시예에서, 상기 복수의 메모리 스트링들은 복수의 낸드 플래쉬(NAND flash) 메모리 스트링들을 포함하고, 상기 복수의 메모리 셀들은 복수의 낸드 플래쉬 메모리 셀들을 포함할 수 있다.
일부 실시예에서, 상기 주변 회로부는, 상기 복수의 비트 라인들 상의 일부 영역에 배치되는 제1 회로부; 상기 복수의 스트링 선택 패드들 상의 일부 영역에 배치되는 제2 회로부; 및 상기 복수의 워드 라인들 상의 일부 영역에 배치되는 제3 회로부 중 적어도 하나를 포함할 수 있다. 상기 제1 회로부는, 칼럼 디코더, 기입 드라이버, 감지 증폭기 및 페이지 버퍼(page buffer) 중 적어도 하나를 포함하고, 상기 제2 회로부는, 스트링 선택 드라이버 및 스트링 선택 디코더 중 적어도 하나를 포함하며, 상기 제3 회로부는 로우 드라이버 및 로우 디코더 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 상기 적어도 하나의 메모리부는 상기 기판 상에 적층된 복수의 메모리부들을 포함하고, 상기 적어도 하나의 주변 회로부는 상기 복수의 메모리부들과 교대로 적층되는 복수의 주변 회로부들을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 적층 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 신장하는 복수의 스트링 선택 게이트 전극들 및 복수의 제어 게이트 전극들을 형성하는 단계; 상기 복수의 스트링 선택 게이트 전극들 및 상기 복수의 제어 게이트 전극들을 관통하는 복수의 반도체 기둥들을 형성하는 단계; 상기 복수의 반도체 기둥들의 각각의 일단에 연결되고, 상기 제1 방향에 대해 직교하는 제2 방향으로 신장하는 복수의 비트 라인들을 형성하는 단계; 상기 복수의 스트링 선택 게이트 전극들의 일단에 연결되는 복수의 스트링 선택 패드들을 상기 제2 방향을 따라 일렬로 형성하는 단계; 및 상기 복수의 비트 라인들 및 복수의 스트링 선택 패드들 상의 일부 영역에 주변 회로 소자들을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제조 방법은 상기 복수의 제어 게이트 전극들의 일단에 연결되고, 상기 제2 방향으로 신장하는 복수의 워드 라인들을 형성하는 단계를 더 포함할 수 있다.
일부 실시예에서, 상기 제조 방법은 상기 복수의 반도체 기둥들의 측벽에 스토리지 매체들을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 적층 메모리 장치는 메모리부의 상부 및 하부 중 적어도 하나에 주변 회로부들을 형성함으로써, 메모리부에 포함된 스트링 선택 트랜지스터의 바로 위에 스트링 선택 드라이버 또는 스트링 선택 디코더와 같은 능동 회로가 배치될 수 있다. 그러므로, 스트링 선택 라인을 주변 회로부의 방향으로 신장하는 라인의 형태가 아닌, 스트링 선택 패드의 행태로 구현할 수 있다. 이에 따라, 메모리부는 스트링 선택 라인이 신장되는 영역을 구비할 필요가 없으므로, 적층 메모리 장치의 집적도를 크게 향상시킬 수 있다.
또한, 메모리부의 상부 및 하부 중 적어도 하나에 주변 회로부가 바로 형성되므로, 메모리부와 주변 회로부 사이의 배선 연결의 복잡도를 크게 감소시킬 수 있다. 나아가, 메모리부와 주변 회로부 사이의 배선들의 길이가 감소될 수 있으므로, 신호 지연을 줄일 수 있다.
또한, 적층 메모리 장치는 복수의 메모리부들 및 상기 복수의 메모리부들과 교대로 배치되는 복수의 주변 회로들을 포함함으로써, 한정된 면적 내에서 고용량의 데이터를 저장할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 적층 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3은 도 2에 포함된 메모리부을 개략적으로 나타내는 회로도이다.
도 4는 도 2에 포함된 메모리부를 개략적으로 나타내는 사시도이다.
도 5는 도 4의 I-I'에 따른 단면도이다.
도 6은 도 4의 II-II'에 따른 단면도이다.
도 7은 도 4의 메모리부에 포함된 메모리 스트링의 일 예를 나타내는 사시도이다.
도 8은 도 5에 표시된 A 영역을 확대한 단면도이다.
도 9는 도 2에 포함된 주변 회로부의 레이아웃의 일 예를 나타낸다.
도 10a 내지 10g는 본 발명의 일 실시예에 따른 적층 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
이하에서 상술되는 본 발명의 실시예들에서 이용되는 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉, 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(1)는 메모리 셀 어레이(memory cell array, 10) 및 주변 회로(peripheral circuit, 20)를 포함할 수 있고, 주변 회로(20)는 제어 로직(21), 로우 디코더(row decoder, 22), 칼럼(column) 디코더(23), 데이터 입출력 회로(24) 및 페이지 버퍼(page buffer, 25)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(20)는 로우 드라이버(driver) 또는 칼럼 드라이버를 더 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 메모리 블록들(blocks)을 포함할 수 있고, 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 본 실시예에서, 메모리 셀 어레이(10)는 복수의 메모리 스트링들(strings)을 포함하고, 각 메모리 스트링은 복수의 플래시(flash) 메모리 셀들을 포함한다. 그러나, 본 발명은 이에 한정되지 않고, 본 발명의 다른 실시예에서, 메모리 셀 어레이(10)에 포함된 복수의 메모리 셀들은 MRAM, PRAM, RRAM, FeRAM, DRAM 또는 SRAM일 수 있다.
제어 로직(21)은 로우 디코더(22), 칼럼 디코더(23) 및/또는 데이터 입출력 회로(24)와 통신할 수 있다. 구체적으로, 제어 로직(21)은 외부에서 수신된 어드레스(address) 및/또는 명령(command)을 기초로 복수의 신호들을 생성하여 로우 디코더(23), 칼럼 디코더(23) 및/또는 데이터 입출력 회로(24)에 전달할 수 있다. 예를 들어, 제어 로직(21)은 로우 디코더(22)에 로우 어드레스 신호를 전달하고, 칼럼 디코더(23)에 칼럼 어드레스 신호를 전달하며, 데이터 입출력 회로(24)에 제어 신호들을 전달할 수 있다.
로우 디코더(22)는 로우 어드레스에 응답하여 스트링 선택 라인(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인(GSL)을 메모리 셀 어레이(10)에 전기적으로 연결시킬 수 있다. 구체적으로, 로우 디코더(22)는 스트링 선택 라인 디코더, 워드 라인 디코더 및/또는 접지 선택 라인 디코더를 포함할 수 있다. 또한, 칼럼 디코더(23)는 칼럼 어드레스에 응답하여 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 전기적으로 연결시킬 수 있다.
데이터 입출력 회로(24)는 기입 드라이버 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있는데, 이로써, 메모리 셀 어레이(10)에 데이터를 기입하거나 메모리 셀 어레이(10)로부터 데이터를 독출할 수 있다. 구체적으로, 기입 동작을 수행하는 경우 기입 드라이버는 선택된 메모리 셀에 프로그램 전류(또는 기입 전류)를 제공할 수 있다. 한편, 독출 동작을 수행하는 경우 감지 증폭기는 선택된 메모리 셀에 읽기 전류를 제공하고, 센싱 라인의 전압과 기준 전압을 비교함으로써 메모리 셀에 저장된 데이터를 독출할 수 있다. 페이지 버퍼(25)는 외부에서 입력된 데이터를 기입 드라이버에 제공하거나, 감지 증폭기에서 독출한 데이터를 외부로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 적층 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 적층 메모리 장치(100)는 기판(110), 복수의 메모리부들(121, 122, 123) 및 복수의 주변 회로부들(131, 132, 133)을 포함할 수 있다. 여기서, 기판(110) 상에 적층되는 메모리부들 및/또는 주변 회로부들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
기판(110)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어 (silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄, 및 갈륨-비소 (gallium-arsenide) 중 어느 하나를 포함할 수 있다. 또한, 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
복수의 메모리부들(121, 122, 123)은 기판 상에 적층될 수 있고, 복수의 주변 회로부들(131, 132, 133)은 복수의 메모리부들(121, 122, 123)과 교대로 적층될 수 있다. 여기서, 복수의 메모리부들(121, 122, 123)은 도 1에 포함된 메모리 셀 어레이(10)에 대응될 수 있고, 복수의 주변 회로부들(131, 132, 133)은 도 1에 포함된 주변 회로(20)에 대응될 수 있다. 이때, 주변 회로부들(131, 132, 133)은 능동 회로부 또는 코어 회로 유닛 등과 같은 용어로 대체될 수 있다.
여기서, 각 메모리부(121, 122, 123)는 복수의 메모리층들을 포함할 수도 있고, 각 메모리층은 적어도 두 개의 그룹으로 분할 수 있다. 예를 들어, 각 메모리층은 홀수 번째 메모리 스트링들을 포함하는 제1 그룹 및 짝수 번째 메모리 스트링들을 포함하는 제2 그룹으로 분할될 수 있다. 또한, 각 메모리부(121, 122, 123)의 상부에 배치된 주변 회로부(131, 132, 133)는 각 메모리층에 포함된 제1 그룹과 연결되고, 각 메모리부(121, 122, 123)의 하부에 배치된 주변 회로부(131, 132, 133)는 각 메모리층에 포함된 제2 그룹과 연결될 수도 있다.
도 2에는 도시되지 않았으나, 적층 메모리 장치(100)는 바닥 능동 회로부를 더 포함할 수도 있다. 바닥 능동 회로부는 기판(110) 상에, 그리고 메모리부(121)의 하부에 형성되고, 복수의 주변 회로부들(131, 132, 133)에 연결되어 복수의 주변 회로부들(131, 132, 133)에 소정의 제어 신호들을 제공할 수 있다. 일 실시예에서, 바닥 능동 회로부는 입출력 드라이버 및/또는 로우 드라이버를 포함할 수 있다. 이때, 입출력 드라이버는 복수의 메모리부들(121, 122, 123)에 포함된 메모리 셀들의 Y-주소 신호를 제공하고, 로우 드라이버는 복수의 메모리부들(121, 122, 123)에 포함된 메모리 셀들의 X-주소 신호를 제공할 수 있다. 나아가, 바닥 능동 회로부는 신호의 버퍼링 또는 증폭을 위한 다른 회로들을 더 포함할 수 있다.
종래의 메모리 장치에서는, 기판 상에 메모리부와 주변 회로부가 형성되었는데, 구체적으로, 메모리부의 측면에 주변 회로부가 형성되었다. 따라서, 메모리부에 포함된 스트링 선택 트랜지스터, 메모리 셀들 및 접지 선택 트랜지스터 등을 주변 회로부에 포함된 로우 드라이버 또는 로우 디코더 등에 연결시키기 위해서는, 스트링 선택 라인, 워드 라인들, 비트 라인들 및 접지 선택 라인 등을 주변 회로부의 방향으로 신장하는 형태로 구현하여야 한다. 이에 따라, 메모리부는 메모리 스트링들이 형성되는 영역과 스트링 선택 라인, 워드 라인들 및 접지 선택 라인 등이 신장되는 영역을 구비하여야 했고, 이는 메모리 장치의 집적도를 향상시키는데 제한이 되었다.
그러나, 본 실시예에 따른 메모리 장치(100)에서는, 각 메모리부(121, 122, 123)의 상부 및 하부 중 하나에 주변 회로부들(131, 132, 133)이 형성된다. 따라서, 예를 들어, 메모리부(121)의 상부에 주변 회로부(131)가 형성되는 경우, 스트링 선택 트랜지스터, 메모리 셀들 및 접지 선택 트랜지스터 등의 바로 위에 로우 드라이버 또는 로우 디코더 등이 배치될 수 있다. 그러므로, 스트링 선택 라인, 워드 라인들 및 접지 선택 라인 등을 주변 회로부(131)의 방향으로 신장하는 형태로 구현하지 않아도 되므로, 메모리부(121)는 스트링 선택 라인, 워드 라인들 및 접지 선택 라인 등이 신장되는 영역을 구비할 필요가 없으므로, 메모리 장치(100)의 집적도를 크게 향상시킬 수 있다. 또한, 메모리부(121) 상에 주변 회로부(131)가 바로 형성되므로, 메모리부(121)와 주변 회로부(131) 사이의 배선 연결의 복잡도를 크게 감소시킬 수 있다. 또한, 메모리부(121)와 주변 회로부(131) 사이의 배선들의 길이를 줄일 수 있다.
본 실시예에서, 주변 회로부들(131, 132, 133)에서 활성 영역들은 예를 들어, ZnO, InZnO, InZnGaO 등과 같은 아연 산화물(ZnO) 계열의 물질 중 적어도 하나를 포함할 수 있다. 이러한 아연 산화물 계열의 물질은 25 ℃ 정도의 실온에서도 증착이 가능하고, 비정질(amorphous) 구조를 가짐으로써 그레인 바운더리(grain boundary)가 존재하지 않으므로 산포 문제를 크게 고려하지 않아도 된다. 이로써, 주변 회로부(131, 132, 133)를 메모리부(121, 122, 123)의 상부 및 하부 중 하나에 용이하게 적층할 수 있다.
도 3은 도 2에 포함된 메모리부의 일부를 개략적으로 나타내는 회로도이다.
도 3을 참조하면, 메모리부(131)는 복수의 메모리 스트링들(MS0 내지 MS7)을 포함할 수 있는데, 복수의 메모리 스트링들(MS0 내지 MS7)은 매트릭스 형태로 배열될 수 있다. 이때, 복수의 메모리 스트링들(MS0 내지 MS7)은 메모리 스트링 어레이를 구성할 수 있다. 본 실시예에서, 메모리부(131)는 제1 내지 제8 메모리 스트링들(MS0 내지 MS7)을 포함하지만, 메모리부(131)에 포함된 메모리 스트링들의 개수는 이에 한정되지 않는다.
각 메모리 스트링(MS0 내지 MS7)의 일단은 비트라인들(BL0, BL1)에 연결되고, 각 메모리 스트링(MS0 내지 MS7)의 타단은 공통 소스 라인(CSL)에 연결될 수 있다. 또한, 각 메모리 스트링(MS0 내지 MS7)은 복수의 메모리 셀들(MC0 내지 MC3), 스트링 선택 트랜지스터(String Selection Transistor, SST) 및 접지 선택 트랜지스터(Ground Selection Transistor, GST)를 포함할 수 있다. 본 실시예에서, 복수의 메모리 셀들(MC0 내지 MC3)은 플래시 메모리일 수 있고, 각 메모리 스트링(MS0 내지 MS7)은 낸드 스트링일 수 있다. 본 실시예에서, 각 메모리 스트링(MS0 내지 MS7)은 제1 내지 제4 메모리 셀들(MC0 내지 MC3)을 포함하지만, 각 메모리 스트링(MS0 내지 MS7)에 포함된 메모리 셀들의 개수는 이에 한정되지 않는다. 예를 들어, 각 메모리 스트링(MS0 내지 MS7)은 16개의 메모리 셀들을 포함할 수도 있다. 또한, 다른 실시예에서, 각 메모리 스트링(MS0 내지 MS7)은 직렬 연결된 2개의 스트링 선택 트랜지스터들 및/또는 직렬 연결된 2개의 접지 선택 트랜지스터들을 포함할 수도 있다.
복수의 메모리 스트링들(MS0 내지 MS7) 중 동일한 열에 배열된 메모리 스트링들은 동일한 비트 라인에 공통으로 연결될 수 있다. 구체적으로, 제1 내지 제4 메모리 스트링들(MS0 내지 MS3)은 제1 비트 라인(BL0)에 공통으로 연결되고, 제5 내지 제8 메모리 스트링들(MS4 내지 MS7)은 제2 비트 라인(BL1)에 공통으로 연결될 수 있다.
복수의 메모리 스트링들(MS0 내지 MS7) 중 동일한 행에 배열된 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있다. 구체적으로, 복수의 메모리 스트링들(MS0 내지 MS7) 중 제1 메모리 셀들(MC1)은 제1 워드 라인(WL0)에 공통으로 연결되고, 제2 메모리 셀들(MC1)은 제2 워드 라인(WL1)에 공통으로 연결되며, 제3 메모리 셀들(MC2)은 제3 워드 라인(WL2)에 공통으로 연결되고, 제4 메모리 셀들(MC3)은 제4 워드 라인(WL3)에 공통으로 연결될 수 있다. 이로써, 워드 라인들(WL0 내지 WL3)의 구동에 따라 각 메모리 스트링(MS0 내지 MS7)에 포함된 메모리 셀들(MC0 내지 MC3)에 데이터를 프로그램, 독출 및 소거할 수 있다.
복수의 메모리 스트링들(MS0 내지 MS7) 중 동일한 행에 배열된 스트링 선택 트랜지스터들(SST)은 동일한 스트링 선택 패드에 공통으로 연결될 수 있다. 구체적으로, 제1 및 제5 메모리 스트링들(MS0, MS4)에 포함된 스트링 선택 트랜지스터들(SST)은 제1 스트링 선택 패드(SSP0)에 공통으로 연결되고, 제2 및 제6 메모리 스트링들(MS1, MS5)에 포함된 스트링 선택 트랜지스터들(SST)은 제2 스트링 선택 패드(SSP1)에 공통으로 연결되며, 제3 및 제7 메모리 스트링들(MS2, MS6)에 포함된 스트링 선택 트랜지스터들(SST)은 제3 스트링 선택 패드(SSP2)에 공통으로 연결되고, 제4 및 제8 메모리 스트링들(MS3, MS7)에 포함된 스트링 선택 트랜지스터들(SST)은 제4 스트링 선택 패드(SSP3)에 공통으로 연결될 수 있다. 예를 들어, 제1 스트링 선택 패드(SSP0)에 인가되는 신호가 활성화되면 제1 및 제5 메모리 스트링(MS0, MS4)에 포함된 스트링 선택 트랜지스터들(SST)이 턴온된다. 이로써, 비트 라인들(BL0, BL1)과 각 메모리 스트링(MS0 내지 MS7)에 포함된 메모리 셀들(MC0 내지 MC3) 간의 데이터 전송을 제어할 수 있다.
복수의 메모리 스트링들(MS0 내지 MS7)에 포함된 접지 선택 트랜지스터들(GST)은 동일한 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 이로써, 접지 선택 라인(GSL)에 인가되는 신호가 활성화되면 접지 선택 트랜지스터(GST)는 턴온되어, 복수의 메모리 스트링들(MS0 내지 MS7)은 공통 소스 라인(CSL)에 연결될 수 있다. 이로써, 각 메모리 스트링(MS0 내지 MS7)에 포함된 메모리 셀들(MC0 내지 MC3)과 공통 소스 라인(CSL) 간의 데이터 전송을 제어할 수 있다.
이하에서는, 메모리부의 동작에 대해서 상술하기로 한다. 먼저, 프로그램 동작의 경우, 예를 들어, 제1 메모리 스트링(MS0)에 포함된 제1 메모리 셀(MC0)에 대한 프로그램 동작을 수행하기 위해서는 비트 라인(BL0)에 0V를 인가하고, 스트링 선택 패드(SSP0)에 온(on) 전압을 인가하고, 접지 선택 라인(GSL)에 오프(off) 전압을 인가할 수 있다. 제1 워드 라인(WL0)에 프로그램 전압을 인가하고, 제2 내지 제4 워드 라인들(WL1 내지 WL3)에 패스 전압을 인가함으로써, 메모리 셀들(MC0 내지 MC3) 중 선택된 제1 메모리 셀(MC0)에 프로그램 전압이 인가되고, 나머지 메모리 셀들에 패스 전압이 인가될 수 있다. 이때, 프로그램 전압에 의해서 제1 메모리 셀(MC0) 내로 F-N 터널링에 의해 전하가 주입될 수 있다. 여기서, 온 전압은 스트링 선택 트랜지스터(SST)의 문턱 전압보다 크거나 같고, 오프 전압은 접지 선택 트랜지스터(GST)의 문턱 전압보다 작고, 패스 전압은 메모리 셀들(MC1 내지 MC3)의 문턱 전압보다 클 수 있다.
다음으로, 독출 동작의 경우, 예를 들어, 제1 메모리 스트링(MS0)에 포함된 제1 메모리 셀(MC0)에 대한 독출 동작을 수행하기 위해서는 비트 라인(BL0)에 독출 전압을 인가하고, 스트링 선택 패드(SSP0) 및 접지 선택 라인(SSL)에 온 전압을 인가할 수 있다. 메모리 셀들(MC0 내지 MC3) 중 선택된 제1 메모리 셀(MC0)에는 기준 전압을 인가하고, 나머지 메모리 셀들(MC1 내지 MC3)에는 패스 전압을 인가할 수 있다.
다음으로, 소거 동작의 경우, 예를 들어, 제1 메모리 스트링(MS0)에 포함된 제1 내지 제4 메모리 셀들(MC0 내지 MC3)에 대한 소거 동작을 수행하기 위해서는 메모리 셀들(MC0 내지 MC3)의 바디에 소거 전압을 인가하고, 워드 라인들(WL0 내지 WL3)에 0V를 인가할 수 있다. 이에 따라, 제1 내지 제4 메모리 셀들(MC0 내지 MC3)의 데이터가 일시에 소거될 수 있다.
도 4는 도 2에 포함된 메모리부를 개략적으로 나타내는 사시도이고, 도 5는 도 4의 I-I'에 따른 단면도이며, 도 6은 도 4의 II-II'에 따른 단면도이다.
도 4 내지 도 6을 참조하면, 메모리부(121)는 복수의 반도체 기둥들(SP), 복수의 게이트 전극들(GE), 복수의 비트 라인들(BL0 내지 BL7), 복수의 워드 라인들(WL0 내지 WL7), 접지 선택 라인(GSL), 복수의 스트링 선택 패드들(SSP0 내지 SSP3) 및 복수의 공통 소스 라인들(CSL0 내지 CSL3)을 포함할 수 있다. 도 2의 메모리 장치에 포함된 메모리부들(122, 123)도 메모리부(121)와 실질적으로 동일하게 구현될 수 있다.
복수의 반도체 기둥들(SP)의 측벽에는 스토리지 매체들(미도시)이 형성될 수 있는데, 각 스토리지 매체는 순차적으로 형성된 터널링 절연층, 전하 저장층 및 블로킹 절연층을 포함할 수 있다. 스토리지 매체들에 대한 상세한 설명은 이하에서 도 8을 참조하여 상술하기로 한다. 이로써, 복수의 반도체 기둥들(SP), 스토리지 매체들 및 복수의 게이트 전극들(GE)은 메모리 스트링 어레이를 구성할 수 있고, 상술한 바와 같이, 메모리 스트링 어레이에 포함된 각 메모리 스트링은 스트링 선택 트랜지스터, 메모리 셀들 및 접지 선택 트랜지스터를 포함할 수 있다.
복수의 반도체 기둥들(SP)은 기판(미도시) 상에 수직으로(vertically) 형성되고, 매트릭스 형태로 배열될 수 있다. 도 4에는 도시되지 않았으나, 기판은 복수의 반도체 기둥들(SP) 아래에 불순물 영역들(미도시)을 포함할 수 있는데, 불순물 영역들은 소스 영역이 될 수 있다. 이러한 불순물 영역들은 공통 소스 라인들(CSL0 내지 CSL3)과 연결될 수 있다.
복수의 게이트 전극들(GE)은 복수의 반도체 기둥들(SP)과 교차하도록 기판 상에 평행하게 적층되고, 제1 방향으로 신장할 수 있다. 이로써, 동일한 행에 배열된 반도체 기둥들(SP)은 동일한 층에서 동일한 게이트 전극(GE)과 교차하는 반면, 서로 다른 행에 배열된 반도체 기둥들(SP)은 동일한 층에서 서로 다른 게이트 전극들(GE)과 각각 교차한다. 도 4에는 도시되지 않았지만, 메모리부(121)는 복수의 게이트 전극들(GE)과 교대로 적층되는 복수의 층간 절연층들을 더 포함할 수 있다. 복수의 층간 절연층들에 대한 상세한 설명은 이하에서 도 8을 참조하여 상술하기로 한다.
또한, 복수의 게이트 전극들(GE)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
또한, 복수의 게이트 전극들(GE)은 스트링 선택 트랜지스터(SST)에 연결되는 스트링 선택 게이트 전극(SGE), 복수의 메모리 셀들에 각각 연결되는 제어 게이트 전극들(CGE0 내지 CGE7) 및 접지 선택 트랜지스터에 연결되는 접지 선택 게이트 전극(GGE)을 포함할 수 있다. 이때, 복수의 게이트 전극들(GE)의 일단은 계단 형태를 가질 수 있고, 복수의 게이트 전극들(GE)의 상기 일단에는 제1 내지 제3 콘택 플러그들(CP1, CP2, CP3)이 형성될 수 있다. 구체적으로, 스트링 선택 게이트 전극(SGE)의 일단에는 제1 콘택 플러그(CP1)가 형성되고, 제어 게이트 전극들(CGE0 내지 CGE7)의 일단에는 제2 콘택 플러그들(CP2)이 형성되며, 접지 선택 게이트 전극(GGE)의 일단에는 제3 콘택 플러그(CP3)가 형성될 수 있다.
복수의 비트 라인들(BL0 내지 BL7)은 복수의 반도체 기둥들(SP)의 일단에 연결되고, 상기 제1 방향과 직교하는 제2 방향으로 신장할 수 있다. 이로써, 동일한 열에 배치된 반도체 기둥들(SP)의 일단은 동일한 비트 라인에 연결되고, 서로 다른 열에 배치된 반도체 기둥들(SP)의 일단은 서로 다른 비트 라인들에 각각 연결될 수 있다.
복수의 스트링 선택 패드들(SSP0 내지 SSP3)은 제1 콘택 플러그들(CP1)을 통해 복수의 스트링 선택 게이트 전극들(SGE)의 일단에 각각 연결될 수 있고, 복수의 비트 라인들(BL0 내지 BL7)과 평행하는 제2 방향을 따라 일렬로 배치될 수 있다. 구체적으로, 제1 스트링 선택 패드(SSP0)는 제1 행에 배열된 스트링 선택 게이트 전극(SGE)에 연결되고, 제2 스트링 선택 패드(SSP1)는 제2 행에 배열된 스트링 선택 게이트 전극(SGE)에 연결되며, 제3 스트링 선택 패드(SSP2)는 제3 행에 배열된 스트링 선택 게이트 전극(SGE)에 연결되고, 제4 스트링 선택 패드(SSP3)는 제4 행에 배열된 스트링 선택 게이트 전극(SGE)에 연결될 수 있다.
복수의 워드 라인들(WL0 내지 WL7)은 제2 콘택 플러그들(CP2)을 통해 복수의 제어 게이트 전극들(CGE0 내지 CGE7)의 일단에 연결되고, 복수의 비트 라인들(BL0 내지 BL7)과 평행하는 제2 방향으로 신장할 수 있다. 이로써, 동일한 층에 배치된 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 예를 들어, 제1 내지 제4 행에서 제1 제어 게이트 전극들(CGE0)은 제2 콘택 플러그들(CP2)을 통해 제1 워드 라인(WL0)에 연결되고, 제1 내지 제4 행에서 제2 제어 게이트 전극들(CGE1)은 제2 콘택 플러그들(CP2)을 통해 제2 워드 라인(WL1)에 연결될 수 있다. 한편, 동일한 메모리 스트링에 포함된 메모리 셀들은 서로 다른 워드 라인들에 각각 연결될 수 있다. 예를 들어, 제1 제어 게이트 전극(CGE0)은 제2 콘택 플러그(CP2)를 통해 제1 워드 라인(WL0)에 연결되고, 제2 제어 게이트 전극(CGE1)은 제2 콘택 플러그(CP2)를 통해 제2 워드 라인(WL1)에 연결될 수 있다.
접지 선택 라인(GSL)은 제3 콘택 플러그들(CP3)을 통해 복수의 접지 선택 게이트 전극들(GGE)의 일단에 연결되고, 복수의 워드 라인들(WL0 내지 WL7)과 평행하는 제2 방향으로 신장할 수 있다. 이로써, 접지 선택 트랜지스터들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
종래의 메모리 장치에서는, 기판 상에 메모리부와 주변 회로부가 형성되었는데, 구체적으로, 메모리부의 측면에 주변 회로부가 형성되었다. 따라서, 예를 들어, 메모리부에 포함된 스트링 선택 트랜지스터를 주변 회로부에 포함된 스트링 선택 드라이버 또는 스트링 선택 디코더에 연결시키기 위해서는, 스트링 선택 라인을 주변 회로부의 방향으로 신장하는 형태로 구현하여야 한다. 이에 따라, 메모리부는 스트링 선택 라인이 신장되는 영역을 구비하여야 했고, 이는 메모리 장치의 집적도를 향상시키는데 제한이 되었다.
그러나, 본 실시예에 따른 메모리 장치(100)에서는, 각 메모리부(121, 122, 123)의 상부 및 하부 중 적어도 하나에 주변 회로부들(131, 132, 133)이 형성될 수 있다. 따라서, 예를 들어, 메모리부(121)에 포함된 스트링 선택 트랜지스터(SST)의 바로 위에 스트링 선택 드라이버 또는 스트링 선택 디코더가 배치될 수 있다. 그러므로, 스트링 선택 라인을 주변 회로부(131)의 방향으로 신장하는 라인의 형태가 아닌, 스트링 선택 패드의 행태로 구현할 수 있다. 이에 따라, 메모리부(121)는 스트링 선택 라인이 신장되는 영역을 구비할 필요가 없으므로, 메모리 장치(100)의 집적도를 크게 향상시킬 수 있다. 또한, 메모리부(121) 상에 주변 회로부(131)가 바로 형성되므로, 배선들의 복잡도를 크게 감소시킬 수 있다.
도 7은 도 4의 메모리부에 포함된 메모리 스트링의 일 예를 나타내는 사시도이다.
도 7을 참조하면, 반도체 기둥(SP)의 일단은 비트 라인(BL0)에 연결되고, 타단은 공통 소스 라인(CSL0)에 연결되며, 스트링 선택 게이트 전극(SGE), 제어 게이트 전극들(CGE0 내지 CGE7) 및 접지 선택 게이트 전극(GGE)을 관통할 수 있다. 여기서, 반도체 기둥(SP)은 기판에 대해 수직하는 방향이고, 스트링 선택 게이트 전극(SGE), 제어 게이트 전극들(CGE0 내지 CGE7), 접지 선택 게이트 전극(GGE) 및 공통 소스 라인(CSL)은 기판에 대해 평행하는 제1 방향으로 신장하며, 비트 라인(BL)은 제1 방향과 직교하는 제2 방향으로 신장할 수 있다.
본 실시예에서, 반도체 기둥(SP)은 원기둥의 형태로 구현될 수 있으나, 반도체 기둥(SP)의 형태는 이에 한정되지 않고, 다른 실시예에서 반도체 기둥(SP)은 삼각 기둥 또는 사각 기둥과 같은 다각 기둥의 형태로 구현될 수도 있다.
도 8은 도 5에 표시된 A 영역을 확대한 단면도이다.
도 8을 참조하면, 반도체 기둥(SP)의 측벽에는 제어 게이트 전극(CGE0)과 층간 절연층(ILD)이 교대로 형성될 수 있고, 반도체 기둥(SP)과 제어 게이트 전극(CGE0) 사이에는 스토리지 매체(80)가 형성될 수 있는데, 스토리지 매체(80)는 터널링 절연층(81), 전하 저장층(82) 및 블로킹 절연층(83)을 포함할 수 있다. 구체적으로, 터널링 절연층(81)은 반도체 기둥(SP)의 측벽을 둘러싸도록 형성되고, 전하 저장층(82)은 터널링 절연층(81)의 측벽을 둘러싸도록 형성되며, 블로킹 절연층(83)은 전하 저장층(82)의 측벽을 둘러싸도록 형성된다.
여기서, 터널링 절연층(81)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장층(82)은 전하 트랩층(charge trap layer) 또는 플로팅 게이트(floating gate) 도전막일 수 있다. 전하 저장층(82)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다. 한편, 전하 저장층(82)이 플로팅 게이트인 경우에는, 화학 기상 증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다.
블로킹 절연층(83)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 여기서, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
도 9는 도 2에 포함된 주변 회로부의 레이아웃의 일 예를 나타낸다.
도 9를 참조하면, 비트 라인들(BL)의 상부에는 제1 회로부(91)가 배치될 수 있는데, 제1 회로부(91)는 예를 들어, 도 1에 도시된 칼럼 디코더(23), 데이터 입출력 회로(24) 또는 페이지 버퍼(25)일 수 있다. 여기서, 제1 회로부(91)는 복수의 회로 소자들을 포함할 수 있고, 복수의 회로 소자들은 콘택 플러그들을 통해 비트 라인들(BL)에 각각 연결될 수 있다. 예를 들어, 복수의 회로 소자들은 트랜지스터들을 포함할 수 있다.
스트링 선택 패드들(SSP)의 상부에는 제2 회로부(92)가 배치될 수 있는데, 제2 회로부(91)는 예를 들어, 스트링 선택 패드 드라이버 또는 스트링 선택 패드 디코더일 수 있는데, 이는 도 1에 도시된 로우 디코더(22)의 일부일 수 있다. 여기서, 제2 회로부(92)는 복수의 회로 소자들을 포함할 수 있고, 복수의 회로 소자들은 콘택 플러그들을 통해 스트링 선택 패드들(SSP)에 각각 연결될 수 있다. 예를 들어, 복수의 회로 소자들은 트랜지스터들을 포함할 수 있다.
워드 라인들(WL) 및 접지 선택 라인(GSL)의 상부에는 제3 회로부(93)가 배치될 수 있는데, 제3 회로부(93)는 예를 들어, 워드 라인 드라이버, 워드 라인 디코더, 접지 선택 라인 드라이버 또는 접지 선택 라인 디코더일 수 있는데, 이는 도 1에 도시된 로우 디코더(22)의 일부일 수 있다. 여기서, 제3 회로부(93)는 복수의 회로 소자들을 포함할 수 있고, 복수의 회로 소자들은 콘택 플러그들을 통해 워드 라인들(WL) 및 접지 선택 라인(GSL)에 각각 연결될 수 있다. 예를 들어, 복수의 회로 소자들은 트랜지스터들을 포함할 수 있다.
도 10a 내지 10는 본 발명의 일 실시예에 따른 적층 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 10a를 참조하면, 기판(110)의 상부에 불순물들을 주입하여 불순물 영역(115)을 형성할 수 있다. 이어서, 기판(110) 상에 층간 절연층들(ILD) 및 희생층들(SL)을 교대로 적층할 수 있다. 여기서, 희생층들(SL)은 층간 절연층들(ILD)에 대해 식각 선택비를 가질 수 있다. 예를 들어, 층간 절연층들(ILD)은 산화물이고, 희생층들(SL)은 질화물일 수 있다.
도 10b를 참조하면, 층간 절연층들(ILD) 및 희생층들(SL)을 식각하여 복수의 제1 홀들(H1)을 형성할 수 있다. 이때, 제1 홀들(H1)은 포토리소그래피 및 식각 기술을 이용하여 형성될 수 있다. 이어서, 제1 홀들(H1)을 채우도록 반도체 기둥들(SP)을 형성할 수 있다. 예를 들어, 반도체 기둥들(SP)은 다결정 구조로 형성하거나 또는 단결정 구조의 에피택셜층으로 형성할 수 있다.
도 10c를 참조하면, 반도체 기둥들(SP) 사이의 층간 절연층들(ILD) 및 희생층들(SL)을 식각하여 제2 홀들(H2)을 형성할 수 있다. 이때, 제2 홀들(H2)은 포토리소그래피 및 식각 기술을 이용하여 형성될 수 있다.
도 10d를 참조하면, 희생층들(SL)을 제거할 수 있다. 예를 들어, 등방성 식각을 이용하여 에천트를 제2 홀들(H2)로부터 층간 절연층들(ILD) 사이로 침투시킬 수 있다. 예를 들어, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 이에 따라, 층간 절연층들(ILD) 사이의 희생층들(SL)이 제거되어 제2 홀들(H2)과 연결된 터널들(TN)이 형성될 수 있고, 터널들(TN)에 의해서 반도체 기둥들(SP)의 측벽들이 노출될 수 있다.
도 10e를 참조하면, 제2 홀들(H2) 및 터널들(TN)에 의해서 노출된 층간 절연층들(ILD) 및 반도체 기둥들(SP)의 측벽들 상에 스토리지 매체들(80)을 형성할 수 있다. 스토리지 매체들(80)은 터널링 절연층(81), 전하 저장층(82) 및 블로킹 절연층(83)을 포함하고, 터널링 절연층(81), 전하 저장층(82) 및 블로킹 절연층(83)은 제2 홀들(H2) 및 터널들(TN)에 의해서 노출된 층간 절연층들(ILD) 및 반도체 기둥들(SP)의 측벽들 상에 순차로 형성될 수 있다. 이어서, 스토리지 매체들(80) 상에 도전층(CL)을 형성할 수 있다.
도 10f를 참조하면, 제2 홀들(H2)에 의해서 노출된 도전층(CL)을 선택적으로 식각하여 접지 선택 게이트 전극들(GGE), 제어 게이트 전극들(CGE0 내지 CGE7) 및 스트링 선택 게이트 전극들(SGE)을 형성할 수 있다. 이때, 접지 선택 게이트 전극들(GGE), 제어 게이트 전극들(CGE0 내지 CGE7) 및 스트링 선택 게이트 전극들(SGE)의 일단은 계단 형상으로 형성될 수 있다.
도 10g를 참조하면, 스트링 선택 게이트 전극(SGE)는 제1 콘택 플러그(CP1)를 통해서 스트링 선택 패드(SSP0)에 연결될 수 있다. 제어 게이트 전극들(CGE)은 제2 콘택 플러그들(CP2)을 통해서 워드 라인들(WL0 내지 WL7)에 연결될 수 있다. 접지 선택 게이트 전극(GGE)은 제3 콘택 플러그(CP3)를 통해서 접지 선택 라인(GSL)에 연결될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 11을 참조하면, 메모리 카드(1100)은 제어기(1110)와 메모리(1120)를 포함하는데, 제어기(1110)와 메모리(1120)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1110)에서 명령을 내리면, 메모리(1120)는 데이터를 전송할 수 있다. 메모리(1120)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 적층 메모리 장치를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(1120)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 메모리 카드(1100)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 로우 디코더(미도시), 칼럼 디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다.
이러한 메모리 카드(1100)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 12를 참조하면, 전자 시스템(1200)은 프로세서(1210), 메모리(1220), 입/출력 장치(1230) 및 인터페이스(1240)를 포함할 수 있다. 전자 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
프로세서(1210)는 프로그램을 실행하고, 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 여기서, 프로세서(1210)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1230)는 전자 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1200)은 입/출력 장치(1230)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 여기서, 입/출력 장치(1230)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1220)는 프로세서(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(1210)에서 처리된 데이터를 저장할 수 있다. 여기서, 메모리(1220)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 적층 메모리 장치를 포함할 수 있다.
인터페이스(1240)는 전자 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 프로세서(1210), 메모리(1230), 입/출력 장치(1230) 및 인터페이스(1240)는 버스(1250)를 통하여 서로 통신할 수 있다.
예를 들어, 전자 시스템(1300)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 적어도 하나의 메모리부; 및
    상기 적어도 하나의 메모리부의 상부 및 하부 중 적어도 하나에 형성되는 적어도 하나의 주변 회로부를 포함하고,
    상기 적어도 하나의 메모리부는,
    기판 상에 수직으로 형성되고 매트릭스 형태로 배열되는 복수의 메모리 스트링들을 가지고, 상기 복수의 메모리 스트링들의 각각은 복수의 메모리 셀들 및 스트링 선택 소자를 포함하는 메모리 스트링 어레이;
    상기 복수의 메모리 스트링들의 각각의 일단에 연결되고, 제1 방향으로 신장하는 복수의 비트 라인들;
    상기 복수의 메모리 스트링들에 포함된 스트링 선택 소자들에 연결되고, 상기 제1 방향과 직교하는 제2 방향으로 신장하는 복수의 스트링 선택 게이트 전극들;
    상기 스트링 선택 게이트 전극들의 일단에 각각 형성되는 복수의 제1 콘택 플러그들; 및
    상기 복수의 제1 콘택 플러그들 상에 각각 배치되고, 상기 제1 방향을 따라 일렬로 배열되는 복수의 스트링 선택 패드들을 포함하고,
    각 스트링 선택 패드의 상기 제1 방향에 따른 길이는, 각 비트 라인의 상기 제1 방향에 따른 길이보다 짧은 것을 특징으로 하는 적층 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 스트링들 중 상기 제1 방향으로 인접한 메모리 스트링들에 포함된 스트링 선택 소자들은, 상기 복수의 스트링 선택 패드들 중 서로 다른 스트링 선택 패드들에 각각 연결되고,
    상기 복수의 메모리 스트링들 중 상기 제2 방향으로 인접한 메모리 스트링들에 포함된 스트링 선택 소자들은, 상기 복수의 스트링 선택 패드들 중 하나에 공통으로 연결되는 것을 특징으로 하는 적층 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 스트링들 중 상기 제1 방향으로 인접한 메모리 스트링들의 일단은, 상기 복수의 비트 라인들 중 하나에 공통으로 연결되고,
    상기 복수의 메모리 스트링들 중 상기 제2 방향으로 인접한 메모리 스트링들의 일단은, 상기 복수의 비트 라인들 중 서로 다른 비트라인들에 각각 연결되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 메모리부는,
    상기 복수의 메모리 셀들에 각각 연결되고, 상기 제1 방향으로 신장하는 복수의 워드 라인들을 더 포함하는 것을 특징으로 하는 적층 메모리 장치.
  5. 제4항에 있어서,
    상기 메모리 스트링 어레이는,
    상기 기판 상에 수직으로 형성되는 복수의 반도체 기둥들;
    상기 복수의 반도체 기둥들의 측벽들에 각각 형성되는 복수의 스토리지 매체들; 및
    상기 복수의 반도체 기둥들과 교차하도록 상기 기판 상에 평행하게 적층되고, 상기 제2 방향으로 신장하며, 상기 복수의 메모리 스트링들에 포함된 메모리 셀들에 연결되는 복수의 제어 게이트 전극들을 포함하는 것을 특징으로 하는 적층 메모리 장치.
  6. 삭제
  7. 제5항에 있어서,
    상기 적어도 하나의 메모리부는,
    상기 제어 게이트 전극들의 일단에 각각 형성되어, 상기 복수의 워드 라인들을 상기 제어 게이트 전극들에 각각 연결시키는 복수의 제2 콘택 플러그들을 더 포함하는 것을 특징으로 하는 적층 메모리 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제4항에 있어서,
    상기 주변 회로부는,
    상기 복수의 비트 라인들 상의 일부 영역에 배치되는 제1 회로부;
    상기 복수의 스트링 선택 패드들 상의 일부 영역에 배치되는 제2 회로부; 및
    상기 복수의 워드 라인들 상의 일부 영역에 배치되는 제3 회로부 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 메모리 장치.
  16. 삭제
  17. 제1항에 있어서,
    상기 적어도 하나의 메모리부는 상기 기판 상에 적층된 복수의 메모리부들을 포함하고,
    상기 적어도 하나의 주변 회로부는 상기 복수의 메모리부들과 교대로 적층되는 복수의 주변 회로부들을 포함하는 것을 특징으로 하는 적층 메모리 장치.
  18. 기판 상에 제1 방향으로 신장하는 복수의 스트링 선택 게이트 전극들 및 복수의 제어 게이트 전극들을 형성하는 단계;
    상기 복수의 스트링 선택 게이트 전극들 및 상기 복수의 제어 게이트 전극들을 관통하는 복수의 반도체 기둥들을 형성하는 단계;
    상기 복수의 반도체 기둥들의 각각의 일단에 연결되고, 상기 제1 방향에 대해 직교하는 제2 방향으로 신장하는 복수의 비트 라인들을 형성하는 단계;
    상기 복수의 스트링 선택 게이트 전극들의 일단에 복수의 제1 콘택 플러그들을 각각 형성하는 단계;
    상기 복수의 제1 콘택 플러그들 상에, 복수의 스트링 선택 패드들이 상기 제2 방향을 따라 일렬로 배치되도록, 상기 복수의 스트링 선택 패드들을 형성하는 단계; 및
    상기 복수의 비트 라인들 및 복수의 스트링 선택 패드들 상의 일부 영역에 주변 회로 소자들을 형성하는 단계를 포함하고,
    각 스트링 선택 패드의 상기 제2 방향에 따른 길이는, 각 비트 라인의 상기 제2 방향에 따른 길이보다 짧은 것을 특징으로 하는 적층 메모리 장치의 제조 방법.
  19. 삭제
  20. 삭제
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