KR100745608B1

KR100745608B1 - Ｉｃ 타일링 패턴 방법, 그 방법으로 형성된 ｉｃ 및 분석방법

Info

Publication number: KR100745608B1
Application number: KR1020057009032A
Authority: KR
Inventors: 로버트 제이. 알렌; 존 엠. 콘; 피터 에이. 하비트즈; 윌리암 레이폴드; 이반 웸플; 폴 에스. 주초스키
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2005-05-19
Filing date: 2002-12-20
Publication date: 2007-08-03
Anticipated expiration: 2022-12-20
Also published as: KR20050095583A

Abstract

본 발명은 비직각으로 각진 IC의 부재(10, 12, 14 및 16) 사이에서 실질적으로 균일한 밀도를 갖는 집적회로(6)를 제공하기 위한 방법을 제공한다. 특히, 본 발명은 그 각도에 관계없이 전기 구조에 실질적으로 평행하게 배향된 필 타일링 패턴(32, 34)을 제공한다. 또한, 이러한 제공에 기초한 전기 분석 방법은 관련 프로그램 제품으로서 제공된다.

Description

ＩＣ 타일링 패턴 방법, 그 방법으로 형성된 ＩＣ 및 분석 방법{IC TILING PATTERN METHOD, IC SO FORMED AND ANALYSIS METHOD}

본 발명은 일반적으로 집적회로를 위한 필 타일링 패턴(fill tiling pattern)에 관한 것이다.

현재의 집적회로(Integrated Circuit; IC) 제조 기술은 계층 내의 배선 또는 도체의 밀도가 균일할 때 유용하게 된다. 예컨대, 화학적 기계적 가공(chemical mechanical polishing) 동안에 평면에 걸쳐 다르게 마모되는 것을 방지하기 위하여 균일한 밀도가 요구된다. 균일한 밀도를 제공하기 위하여 빈 공간을 채우기 위한 다양한 기술이 개발되어 왔다.

평면 내에서 배선의 균일한 밀도를 제공하는 하나의 시도는 전기적 성질 상의 필 타일링 패턴, 즉, 인접 배선에 프린지 커패시턴스(fringe capacitance)로서 작용하는 필 타일의 영향을 해결하는 것이다. 특히, 필 타일의 각각의 형상은 배선에 대한 커패시터로서 결합된 연결된 유동 도체(floating conductor)를 나타내기 때문에, 필 타일로 인해 회로의 전기적인 특정 분석이 더욱 복잡하게 된다. 결과적으로, 필 타일은 회로의 연결된 배선 사이의 전반적인 커패시턴스를 변경하고 전기 분석 결과를 수정한다. 일반적으로, 필 타일 패터닝은 모든 전기적으로 중요한 모양에 대한 필 타일의 전기적 영향을 예측함으로써 처리된다. 필 타일의 영향에 대한 고려를 수학적으로 제거함으로써, 접속된 회로 사이의 새로운 커패시턴스가 성립되고 이후 수정된 표현으로 맞추어 질 수 있다. 필 타일의 영향을 예측하기 위한 하나의 종래 기술은 필 타일 생성 프로그램의 예측 행동에 기초하여 형상 주변의 균일 필 타일 환경을 가정하는 것이다. 이러한 기술은, 실제적으로 명확하게 필 타일을 레이아웃에 추가하는 것과 비교하여, 레이아웃을 분석하기 위해 요구되는 계산 자원의 양을 증가시킴 없이 필 타일 패턴을 고려하기 때문에 사용된다.

역사적으로, 이러한 균일한 필 타일 패턴 가정은 배선 및 필 타일의 직교성으로 인하여 수용 가능한 결과를 가져온다. 즉, 대부분의 배선은 직교 레이아웃(즉, 배선이 직각으로 만남)을 가지고 필 타일은 거기에 평행하게 배향된다. 그러나, 프로세싱 기술에서의 진보로 인하여 현재 비직교 및 직교 혼합 배선 패턴이 가능하게 되었다. 불행하게도, 직교 필 타일 패턴에 직교 및 비직교 혼합 배선을 제공하는 것은 필 타일 환경을 비균일하게 만든다. 따라서, 필 타일 패턴의 전기적인 성질에 대한 영향에 관한 일관된 가정은 더 이상 가능하지 않다. 설명을 위해서, 도 1은 직교 및 비직교 배선 및 전반에 걸친 직교 필 타일링 패턴을 포함하는 IC를 도시한다. 이러한 상황에서, 배선 및 필 타일의 직교성으로 인하여 대부분의 IC에 걸쳐 분석을 위한 균일 환경을 가정할 수 있다. 그러나, 비직교(대각선) 배선으로부터 타일링 패턴의 거리가 배선의 길이에 따라 변하기 때문에, 유효한 가정을 하기 위해서는 각 비직교 배선 세그먼트에 대한 다수의 추가 파라미터가 알려져야 한다. 예컨대, 정확한 길이, 필의 대응하는 주기와 각도 및 전기적 성질에 대 한 영향이 비직교 배선의 각 세그먼트에 대하여 확인되어야 한다. 이러한 파타미터 모두에 대한 고려로 인하여 인접 비직교 배선에 대한 직교 필 타일링의 영향 분석은 실시불가능하게 된다.

전술한 관점에서, 직교 및 비직교 혼합 전기적 구조를 갖는 집적회로에 대하여 실질적으로 균일한 밀도를 제공하기 위한 방법, 그 방법으로 형성된 IC 및 그 전기적 분석 방법에 대한 기술이 필요하다.

본 발명은 배선 패턴의 필 타일링에 관한 것이다. 본 발명은 임의로 또는 비직교적으로 각진 IC의 부재 사이에 실질적으로 균일한 타일 밀도를 제공함으로써 IC 계층에 걸쳐 실질적으로 균일한 도체 밀도를 제공하는 방법 및 그 밀도를 갖는 집적회로를 제공한다. 특히, 본 발명은 구조의 각도에 관계없이 전기적 구조에 실질적으로 평행하게 배향된 타일링 패턴을 제공한다. 또한, 이러한 제공에 기초한 전기적 분석 방법이 관련 프로그램 제품으로서 제공된다.

본 발명의 전술된 및 기타 특징은 후속하는 본 발명의 실시예의 상세한 설명으로부터 명백할 것이다.

본 발명의 실시예는 이하의 도면을 참조로 상세하게 설명될 것이고, 동일 번호는 동일 구성요소를 나타낸다.

도 1은 직교 및 비직교 혼합 배선 세그먼트 사이에 위치된 직교 필 타일링 패턴을 갖는 종래 기술 집적회로의 계층을 나타내는 도면.

도 2는 타일링을 위한 개방 영역을 포함하는 집적회로 계층을 나타내는 도면.

도 3은 도 2의 IC에 대하여 실질적으로 균일한 밀도를 제공하기 위한 방법의 흐름도.

도 4는 개방 영역과의 비교를 위한 배향 영역(orientation area)을 포함하는 도 3의 계층을 나타내는 도면.

도 5는 배향된 타일 영역을 포함하는 도 3의 계층을 나타내는 도면.

도 6은 인접 배선 세그먼트의 배향에 실질적으로 부합하도록 배향된 필 타일링 패턴을 포함하는 도 3의 계층을 나타내는 도면.

첨부된 도면을 참조하면, 도 2는 다른 부재와 함께 다수의 전기적 민감부재(impressionable part; 8)를 포함하는 집적회로의 계층을 도시한다. "민감"이라는 것은 부재가 그 전기적 성질을 변경할 수 있는 환경 영향에 예민하다는 의미이다. 이하, 전기적 민감부재(8)는 배선 세그먼트(10, 12, 14, 16)로 설명될 것이다. 그러나, 부재(8; part)는 저항, 웰(well), 전원 버스 세그먼트(power bus segment), 차폐 구조(shielding structure), 접지 평면, 도파관(wave guide) 등과 같은 전기적으로 민감한 임의의 구조의 IC(6)일 수 있음이 이해되어야 한다. 일 실시예에서, 배선 세그먼트(10, 12, 14)는 상기 세그먼트 서로간 및/또는 IC(6)의 기타 구조(예컨대, "정상"면(18))에 대한 관계로 인하여 직교인 것으로 간주되고, 세그먼트(16)는 세그먼트(10, 12, 14) 또는 IC(6)의 기타 구조에 대한 관계로 인하여 비직교인 것으로 간주된다. 특정 구조(즉, 배선) 패턴이 설명되었지만, 본 발명은 세그먼트가 서로에 대하여 또는 기타 IC 구조에 대하여 비직교적으로(또는, 임의로) 각진 임의의 구조 패턴(전기적 부재 레이아웃)에도 실질적으로 적용될 수 있음을 인식하여야 한다.

본 발명은 부재(8) 사이에 실질적으로 균일한 타일 밀도를 제공함으로써 IC 층에 걸쳐 실질적으로 균일한 도전 밀도를 제공한다. 타일 밀도는 회전되는 필 타일링 모양으로 균일하게 됨으로써 부재의 방위에 부합하게 된다. 결과적으로, 본 발명은 IC 계층에 걸쳐 실질적으로 균일한 도전 밀도를 제공한다. 본 명세서에서 사용되는 바와 같이, "필 타일" 또는 단지 "타일"은, 영역에 대하여 실질적으로 균일한 타일 밀도를 제공하기 위하여 배선과 같은 기타 구조를 포함하지 않는 IC의 영역에 부가되는 도전성 모양을 일컫는다. 당해 기술 분야에서 알려진 바와 같이, 필 타일은 더 넓은 영역에 걸쳐 실질적으로 균일한 타일 밀도를 제공하기 위한 패턴을 형성하기 위하여 반복될 수 있다. 본 명세서에서 사용되는 바와 같이, "실질적으로 균일한 밀도"는 균일하거나 거의 균일(타일 또는 도전체) 밀도를 의미하므로 문제의 밀도는 사용자 정의된 기결정 범위 내이고, 이는 예컨대 기술에 따라서 다양할 수 있다.

도 3은 제1 배향을 갖는 배선 세그먼트(들)(10, 12, 14) 및 적어도 기타 구조(들)(10, 12, 14)에 대하여 비직교적으로 각진 제2 배향을 갖는 배선 세그먼트(들)(16)를 갖는 IC(6; 도 2)에 실질적으로 균일한 밀도를 제공하기 위한 방법의 흐름도를 도시한다. 일반적으로, 제1 배향은 구조들 서로간 및 IC의 기타 구조(6)에 대한 구조들의 직교적인 관계로 인하여 직교인 것으로 일컬어진다. 본 방법은 실제 구조의 방법이 아닌, 분석의 방법이라는 점이 인식되어야 한다.

단계(S1)에서 단계(S4)까지는 조합되어, 제1 전기 구조(배선 세그먼트(들) 10, 12, 14; 도 2)에 대하여 평행으로 배향된 타일링이 제2 전기 구조(배선 세그먼트(16))의 전기적인 성질에 비균일한 영향을 야기하는, 배향된 타일 영역(이하 정의됨)을 결정하는 단계를 나타낸다.

제1 단계, 단계(S1)에서, EESD(Effective Electrical Shielding Distance)가 계산된다. EESD는 타일(22; 도 2)의 존재가 인접하는 배선 세그먼트(10, 12, 14, 16)의 전기적 성질에 상당한 영향을 미치지 않는 거리이다. 일 실시예에서, 이 단계는, 예컨대 SYNOPSYS, Inc로부터 입수 가능한 필드 솔버(field solver)와 같은 종래의 전기 회로 분석 툴을 사용하여 배선 지오메트리(geometry)의 작은 부분집합을 반복적으로 분석함으로써 제공된다. 각 분해 사이클에서, 타일(들)(22; 도 2)이 배선 세그먼트로부터 신장하는 라인에 추가되고 배선 세그먼트의 방향으로 배향되며, 배선 세그먼트의 전기적 성질에 대한 그 영향(예컨대, 타일에 의해 생성된 프린지 커패시턴스의 양)을 결정하기 위하여 분석이 완료된다. 추가된 각 새로운 타일(22)은 인접 타일로부터의 다음 적당한 거리에 배치되고 각 배선 세그먼트의 방향으로 배향된다. 소정의 지점에서, 전기 분석에 의해 결정되는 바와 같이, 추가 타일(22)이 배선 세그먼트의 전기적인 성질에 상당한 영향을 끼치지는 않는다. 최후 타일의 최외각 에지가 배선으로부터 위치되는 거리는 EESD에 의해 지정된다. EESD 지정을 개시하는데 필요한 실제 영향 임계치는 사용자 정의일 수 있고 예컨대, 기술, 프로세스, 디자인 규칙, 레벨 간격, 라인 폭 등에 따라 변화할 수 있다.

이후의 참조를 위하여, 각 배선 세그먼트(10, 12, 14, 16)는 또한 "타일 후퇴 거리(tile setback distance; TSD; 도 2)를 포함하며, 여기서 리소그래피와 같은 제조상의 한계로 인하여 어떠한 타일도 제공되지 않는다.

다음은, 단계(S2)에서, 타일(22)을 요구하는 IC(6)의 적어도 하나의 개방 영역(20; 도 2)이 종래의 절차를 이용하여 결정된다. 일 실시예에서, 영역(20)은 단순한 직선 지오메트리 기법(rectilinear geometry technique)에 의해 결정될 수 있다.

단계(S3)에서, 제2 전기 구조(16)에 인접한 적어도 하나의 배향 영역(24; 도 4)이 제2 전기 구조의 EESD 및 TSD 사이에 규정된다. 각 배향 영역(24)은 디폴트 타일 패턴(default tile pattern)과 상이하게 배향된 타일을 요구하는 영역을 나타낸다. "디폴트 타일 패턴"은 계층 위에서 가장 일반적으로 행해지는 타일 패턴이다. 도시된 실시예에서, 디폴트 타일 패턴은 전기적 구조(10, 12, 14) 즉, 직교 구조에 평행하게 배향된 패턴이다. 어떤 배선 세그먼트가 배향 영역을 요구하는지를 식별하기 위해, 본 단계는 배향에 따른 배선 세그먼트(10, 12, 14, 16)의 프리커서(precursor) 정렬을 포함할 수 있다. 기타 배선 세그먼트(10, 12, 14)에 대하여 직각을 이루는 그러한 배선 세그먼트(16)는 디폴트 타일링 패턴이 배선 세그먼트(16)에 평행하지 않기 때문에 전기적인 특성에의 비균일적인 영향을 경험할 것이다. 정렬에 대한 기초는 사용자 정의될 수 있다. 도시된 실시예에서, 배선 세그먼트는 IC(6)의 기타 배선 세그먼트에 대하여 일반적으로 직교 또는 비직교인지 여부에 따라 정렬될 수 있다. 이러한 경우에, 배선 세그먼트(10, 12, 14)는 전술한 바와 같이 직교로 표시되고 배선 세그먼트(16)는 비직교라고 표시될 것이다. 또한, 본 실시예에서, 디폴트 타일 패턴은 배선 세그먼트(10, 12, 14)에 평행하게 배향된 것이다. 이득이 되는 배향을 정렬하는 임의의 메커니즘이 사용될 수 있다는 점을 인식하여야 한다. 예컨대, 배향은 기타 구조 또는 IC(6)의 "정상" 표면(18)에 대한 각도에 의해 표시될 수 있다. 또한, 배향 라벨의 임의의 개수가 사용될 수 있다는 점이 인식되어야 한다. 예컨대, 배선 세그먼트(10, 12, 14)는 "수직" 및 "수평"으로 더 정렬될 수 있다. 임의의 정렬이 완료되면, 배향 영역(24)이 결정된다. 일 실시예에서, 이러한 결정은 IC(6)의 기타 구조 또는 기타 배선 세그먼트(10, 12, 14)에 대하여 각진 각 배선 세그먼트(16)에 대하여 EESD로부터 TSD를 뺌으로써 이루어진다.

다음 단계(S4)에서, 도 5에 도시된 바와 같이, 임의의 배향 영역(24)이 임의의 개방 영역(20)과 겹쳐지며, 이는 단계(S2)에서 결정된 바와 같이, 배향된 타일 영역(26; 음영처리됨)을 결정하기 위한 것이다. "배향된 타일 영역(26)"은 배향된 타일로서 타일링되는, 즉 타일이 디폴트 타일 패턴의 각도외의 각도를 설정하는 영역이다. 배향된 타일 영역(26)은 배향 영역(24)이 개방 영역(20)과 겹치는 곳에 나타난다.

단계(S5)에서, 적절히 배향된 타일(34), 즉 배향 타일 패턴이 도 6에 도시된 바와 같이 배향된 타일 영역(26)에 적용된다. 타일링(34)의 크기 및 배향은 배향된 타일 영역(26) 내에서는 일정하다.

단계(S6)에서, 디폴트 타일 패턴을 수신하는 디폴트 타일 영역(28; 도 6)이 결정된다. 디폴트 타일 영역(28)은 배향된 타일 영역(26)으로 포함되지는 않지만 개방 영역(20) 내에 포함되는 영역이다. 일 실시예에서, 디폴트 타일 영역(28)은 개방 영역(20)에서 배향 영역(26)을 뺌으로써 결정된다.

마지막으로, 단계(S7)에서, 디폴트 타일 영역(28)은 디폴트 타일(32) 즉, 디폴트 타일 패턴으로 채워진다. 타일링의 크기 및 배향은 디폴트 타일 영역(28) 내에서 일정하다.

도 6을 계속해서 참조하면, 상이한 타일 패턴 사이에서의 천이는 다양한 방식으로 처리될 수 있다. 첫째, 배선 세그먼트 사이의 예각(40)에서, 예각 내에 있는 타일링 패턴 중 하나의 적어도 하나의 타일은 생략될 수 있다. 예컨대, 타일(32, 34)은 전기적 성질에 대한 그 영향을 최소화(예컨대, 제거 또는 상당히 감소)하기 위하여 충분한 영역(40)에 대하여 생략될 수 있다. 이것은 예컨대, 각 배선 세그먼트에 가장 가까운 타일(32, 34)이 대부분의 프린지 커패시턴스를 생성하기 때문에, 각 배선 세그먼트에 가장 가까운 타일(32, 34)을 생략함으로써 가능하다. 두 개 이상의 모양이 그 각각의 배선 세그먼트로부터 거리가 동일한 경우, 하나의 타일이 임의로 선택되고 다른 것은 생략될 수 있다. 이러한 조정에 의해 야기된 잔여 에러의 양은 전기적 분석 동안에 고려될 수 있다. 둘째로, 세그먼트(10, 12, 14, 16)와는 별도로, 균일하게 타일링된 패턴 사이에 심(seams; 42)이 도입될 수 있다. 최종 결과는 추출하는 동안 특수한 경우로 처리되는 구석 근처의 타일 패턴 또는 배선 세그먼트(10, 12, 14, 16)로부터 떨어진 심이다.

전술한 구성의 영향은 EESD의 외부에 있기 때문에, 단지 수직 커패시턴스, 즉 그 사이에 개방 금속 층을 갖는 IC 층 사이의 커패시턴스가 분명히 영향을 받는다. 이는 제2 계층에서의 필에 의해 영향 받는 제1로부터 제3 계층으로의 커패시턴스와 유사하다. 그러나, 실제적으로, 필 타일의 특정 구성은 수직 커패시턴스에 별로 영향을 미치지 않는다. 타일의 크기가 변하지 않기 때문에, 타일의 밀도에 있어서의 변화만이 영향을 미친다. 타일의 실효 크기는 프린지 커패시턴스로 인하여 타일의 측면으로 상당히 확장된다. 하나의 타일을 제거하는 것은 타일의 실효 밀도에 있어서 단지 매우 작은 변화만을 생성하기 때문에, 실효 밀도의 변화는 매우 작다.

전술한 발명의 설명이 IC(6)의 각 계층에 대하여 반복될 수 있다는 점이 인식되어야 한다. 또한, 본 발명의 설명은 구조의 임의의 배향에 적용가능하다는 점이 인식되어야 한다.

도 6에 도시된 바와 같이, 최종 IC(6)는 제2 전기적 구조(16)에 대하여 비직교적으로 각진 제1 전기적 구조(10, 12 또는 14) 및 계층에 걸쳐 실질적으로 균일한 밀도를 구비하는 적어도 하나의 계층을 포함한다. 실질적으로 균일한 밀도가 제1 전기적 구조(즉, 배선 세그먼트(10, 12 또는 14))에 대해 실질적으로 평행하게 배향된 제1 타일 패턴(32) 및 제2 전기적 구조(16)에 대해 실질적으로 평행하게 배향된 제2 타일 패턴(34)을 구비함으로써 제공된다. 본 명세서에 사용된 바와 같 이, "실질적으로 평행"은 평행 또는 거의 평행함을 의미한다.

또한, 전술한 방법의 제공에 기초하여 제2 전기적 구조(16)에 대해 비직교적으로 각진 제1 전기적 구조(10, 12, 14)를 포함하는 계층을 구비하는 집적회로(6)의 전기적 분석(추출) 방법을 포함한다. 특히, 전술한 방법은 전기적 영향, 즉 그 구조상의 제1 전기적 구조(10, 12, 14)에 대해 실질적으로 평행하게 배향된 타일 패턴 및 그 구조상의 제2 전기적 구조(16)에 대해 실질적으로 평행하게 배향된 타일 패턴의 전기적 성질에 대한 영향의 결정을 고려한다. 이러한 전기적 영향 결정에 기초하여 수행된 전기적 분석은 더 정밀한 분석으로 귀결된다. 더 정밀한 분석은 IC의 계층에 걸쳐 더 균일한 밀도의 평가 및 그에 대응하는 개선된 성능을 고려한다. 또한, 전기적 분석은 실질적으로 균일한 밀도를 제공하는 전술한 방법을 포함할 수 있다.

이전의 설명에서, 설명된 방법 단계는 메모리에 저장된 프로그램 제품의 명령어를 실행하는 컴퓨터 시스템의 CPU와 같은 프로세서에 의해서 실행될 수 있다는 것이 이해될 것이다. 본 명세서에 설명된 다양한 디바이스, 모듈, 메커니즘 및 시스템은 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어의 조합에 의해 실현될 수 있고, 도시된 바와 달리 구획될 수 있다는 점을 이해하여야 할 것이다. 이는 본 명세서에 설명된 방법을 수행하기 위해 적응된 임의의 종류의 컴퓨터 시스템 또는 기타 장치에 의해 구현될 수 있다. 하드웨어 및 소프트웨어의 전형적인 조합은, 로딩되고 실행된 경우, 컴퓨터 시스템을 제어해서 본 명세서에 설명된 방법을 수행하는 컴퓨터 프로그램을 구비하는 범용 컴퓨터 시스템일 수 있다. 대안적으 로, 본 발명의 하나 이상의 기능 작업을 수행하기 위한 특수 하드웨어를 포함하는 특정 용도의 컴퓨터가 이용될 수 있다. 또한, 본 발명은 컴퓨터 프로그램 제품에 내재될 수 있고, 이는 본 명세서에 설명된 방법 및 기능의 구현을 가능하게 하는 모든 특징을 포함하며, 이는 - 컴퓨터 시스템에 로딩된 경우 - 이러한 방법 및 기능을 수행할 수 있다. 컴퓨터 프로그램, 소프트웨어 프로그램, 프로그램, 프로그램 제품 또는 소프트웨어는, 직접 또는 (a) 다른 언어, 코드 또는 표시법으로의 전환; 및/또는 (b) 다른 소재 형태로의 재생산 이후에 정보 처리 능력을 구비하는 시스템으로 하여금 특정 기능을 수행하도록 하기 위해 의도된 명령어의 집합의 임의의 언어, 코드 또는 표시법에서 본 문맥상의 임의의 표현을 의미한다.

본 발명은 전술된 특정 실시예와 연관되어 설명되었지만, 많은 대안, 수정 및 변경이 당해 기술의 당업자에게는 자명할 것이다. 따라서, 상술된 본 발명의 실시예는 설명을 위한 것이며, 제한하기 위한 것은 아니다. 다양한 변경이 첨부된 청구항에 규정된 발명의 사상 및 범위로부터 벗어남 없이 가능하다.

산업상 이용가능성

본 발명은 기타 전기적 구조에 대하여 각진 전기적 구조를 구비하는 집적 회로의 계층에 실질적으로 균일한 밀도를 제공하는데 유용하다.

Claims

제2 전기적 구조에 대하여 직각이 아닌 제1 전기적 구조(10, 12, 14)를 구비하는 적어도 하나의 계층을 포함하는 집적회로(IC; 6)에 있어서,

상기 제1 전기적 구조에 대해 실질적으로 평행하게 배향된 제1 타일 패턴(32); 및

상기 제2 전기적 구조에 대해 실질적으로 평행하게 배향된 제2 타일 패턴(34)

을 포함하는 집적회로.
삭제
제1항에 있어서,

상기 제1 및 제2 전기적 구조(10, 12, 14; 16)와 조합된 상기 제1 및 제2 타일링 패턴(32, 34)은 상기 IC의 개별 계층에 걸쳐 실질적으로 균일한 밀도를 제공하는 집적회로.
삭제
삭제
집적회로(IC; 6)의 계층에 대하여 실질적으로 균일한 밀도를 제공하는 방법 - 상기 계층은 제2 전기적 구조(16)에 대하여 직각이 아닌 제1 전기적 구조(10, 12, 14)를 포함함 -에 있어서,

상기 제1 전기적 구조에 실질적으로 평행인 타일링이 상기 제2 전기적 구조의 전기적 성질에 비균일한 영향을 야기하는 배향된 타일 영역(26)을 결정하는 단계; 및

상기 배향된 타일 영역을 상기 제2 전기적 구조에 실질적으로 평행하게 배향된 타일링 패턴(34)으로 채우는 단계

를 포함하는 방법.
제6항에 있어서,

상기 결정하는 단계는

그 외부에서 타일(34)의 존재가 인접한 전기적 구조(16)의 전기적 성질에 상당한 영향을 미치지 않는 실효 전기적 차폐 거리(effective electrical shielding distance; EESD)를 계산하는 단계;

타일링을 요구하는 적어도 하나의 개방 영역(20)을 탐색하는 단계;

상기 EESD 및 상기 제2 전기적 구조로부터의 타일 후퇴 거리(tile setback distance; TSD) 사이에, 상기 제2 전기적 구조에 인접한 적어도 하나의 배향 영역(24)을 규정하는 단계; 및

상기 배향 영역이 적어도 하나의 상기 개방 영역을 덮는 곳을 결정함으로써 상기 배향된 타일 영역을 결정하는 단계

를 포함하는 방법.
제6항에 있어서,

상기 제1 전기적 구조(10, 12, 14)에 실질적으로 평행하게 배향된 타일 패턴(32)을 수신하기 위하여 적어도 하나의 디폴트 타일 영역(default tile area; 28)을 결정하는 단계 및 상기 적어도 하나의 디폴트 타일 영역을 상기 제1 전기적 구조에 실질적으로 평행하게 배향된 타일링 패턴으로 채우는 단계를 더 포함하는 방법.
제8항에 있어서,

다른 타일링 패턴에 인접하고 인접 전기적 구조의 예각(40) 내에 있는 타일 링 패턴(32, 34)의 적어도 하나의 타일을 선택적으로 생략하는 단계를 더 포함하는 방법.
제8항에 있어서,

상기 전기적 구조(10, 12, 14, 16)로부터 떨어진 영역에서 인접하는 타일링 패턴 사이에 심(seam; 42)을 제공하는 단계를 더 포함하는 방법.
제2 전기적 구조(16)에 대하여 직각이 아닌 제1 전기적 구조(10, 12, 14)를 포함하는 계층을 구비하는 집적회로(IC; 6)의 전기적 분석 방법에 있어서,

상기 제1 전기적 구조에 대하여 실질적으로 평행하게 배향된 타일 패턴(32)의 상기 제1 전기적 구조에 대한 전기적 영향을 결정하는 단계;

상기 제2 전기적 구조에 대하여 실질적으로 평행하게 배향된 타일 패턴(34)의 상기 제2 전기적 구조에 대한 전기적 영향을 결정하는 단계; 및

상기 결정된 전기적 영향에 기초하여 전기적 분석을 수행하는 단계

를 포함하는 방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제11항에 있어서,

상기 결정하는 단계는,

상기 제1 전기적 구조(10, 12, 14)에 실질적으로 평행하게 배향된 타일링이 상기 제2 전기적 구조의 전기적 성질에 비균일한 영향을 야기하는 배향된 타일 영 역(26)을 결정하는 단계; 및

상기 배향된 타일 영역을 상기 제2 전기적 구조(16)에 실질적으로 평행하게 배향된 타일링 패턴(34)으로 채우는 단계

를 포함하는 방법.
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제2 전기적 구조(16)에 대하여 직각이 아닌 제1 전기적 구조(10, 12, 14)를 구비하는 적어도 하나의 계층을 포함하는 집적회로(IC; 6)에 있어서,

상기 계층에 걸쳐 실질적으로 균일한 밀도를 갖고,

상기 계층에 걸쳐 실질적으로 균일한 밀도는 상기 제1 전기적 구조(10, 12, 14)에 대해 평행하게 배향된 제1 타일 패턴(32) 및 상기 제2 전기적 구조(16)에 대해 평행하게 배향된 제2 타일 패턴(34)을 구비함으로써 생성되는 집적회로.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제1항 또는 제14항에 있어서,

상기 제1 전기적 구조(10, 12, 14)는 상기 IC의 기타 구조(18)에 대하여 직각으로 제공되고, 상기 제2 전기적 구조(16)는 상기 IC의 기타 구조에 대하여 비(非)직각으로 제공되는 집적회로.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제1항 또는 제14항에 있어서,

각 타일링 패턴(32, 34)의 크기 및 배향은 개별 타일링된 영역 내에서 일정한 집적회로.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제1항 또는 제14항에 있어서,

상기 전기적 구조(10, 12, 14, 16)는 배선 세그먼트(wire segments)인 집적회로.
제2 전기적 구조(16)에 대하여 직각이 아닌 제1 전기적 구조(10, 12, 14)를 포함하는 집적회로의 계층에 대하여 실질적으로 균일한 밀도를 제공하기 위하여 구현된 프로그램을 기록한 컴퓨터 판독가능 기록 매체로서, 상기 프로그램은,

상기 제1 전기적 구조(10, 12, 14)에 실질적으로 평행하게 배향된 타일링이 상기 제2 전기적 구조의 전기적 성질에 대해 비균일한 영향을 야기하는 배향된 타일 영역(26)을 결정하는 단계; 및

상기 배향된 타일 영역(26)을 상기 제2 전기적 구조(16)에 실질적으로 평행하게 배향된 타일링 패턴(34)으로 채우는 단계

를 실행하는 컴퓨터 판독가능 기록 매체.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.

제18항에 있어서,

상기 배향된 타일 영역(26)을 결정하는 단계는,

그 외부에서 타일(34)의 존재가 인접한 전기적 구조(16)의 전기적 성질에 상당한 영향을 미치지 않는 실효 전기적 차폐 거리(effective electrical shielding distance; EESD)를 계산하는 단계;

타일링을 요구하는 적어도 하나의 개방 영역(20)을 탐색하는 단계;

상기 EESD 및 상기 제2 전기적 구조로부터의 타일 후퇴 거리(tile setback distance; TSD) 사이에, 상기 제2 전기적 구조에 인접한 적어도 하나의 배향 영역(24)을 정의하는 단계; 및

상기 배향 영역이 적어도 하나의 상기 개방 영역을 덮는 곳을 결정함으로써 상기 배향된 타일을 결정하는 단계

를 포함하는 컴퓨터 판독가능 기록 매체.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

제18항에 있어서,

상기 배향된 타일 영역(26)을 결정하는 단계는,

상기 제1 전기적 구조(10, 12, 14)에 실질적으로 평행하게 배향된 타일 패턴(32)을 수신하기 위하여 적어도 하나의 디폴트 타일 영역(28)을 결정하는 단계 및 상기 적어도 하나의 디폴트 타일 영역을 상기 제1 전기적 구조에 실질적으로 평행하게 배향된 타일링 패턴으로 채우는 단계를

포함하는 컴퓨터 판독가능 기록 매체.