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KR100396900B1 - 반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를기록한 기록 매체 - Google Patents

반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를기록한 기록 매체 Download PDF

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KR100396900B1
KR100396900B1 KR10-2001-0078285A KR20010078285A KR100396900B1 KR 100396900 B1 KR100396900 B1 KR 100396900B1 KR 20010078285 A KR20010078285 A KR 20010078285A KR 100396900 B1 KR100396900 B1 KR 100396900B1
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wiring
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Abstract

다수의 신호선과, 신호선들 사이에 배치된 더미 도전 패턴으로 이루어진 배선 구조를 데이터화하고, 배선 구조 데이터에 근거하여, 더미 패턴이 차지하는 부분이 고유전 절연물로 치환되어 이루어진 배선 구조 기본 요소에 관한 데이터를 생성하여 RC 추출기 또는 배선 캐패시턴스 추출기의 입력 파일로 사용함으로써, 모든 종류의 RC 추출기에 적용 가능하고, 배선 캐패시턴스 추출 시간을 단축시킬 수 있는 배선 캐패시턴스 추출 방법이 개시된다.

Description

반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를 기록한 기록 매체{Method for extracting interconnection capacitance of semiconductor integrated chip and recording media for recording the same}
본 발명은 반도체 집적 회로의 설계 툴에 관한 것으로, 특히, 다층 배선을 포함하는 반도체 집적 회로의 배선 캐패시턴스를 추출하기 위한 방법 및 이런 방법을 기록한 기록 매체에 관한 것이다.
반도체 집적 회로 설계자는 도 1에 도시된 것과 같은 과정을 수행함으로써, 원하는 기능을 하는 반도체 집적 회로를 설계한다. 상세히 살펴보면, 하이 레벨 하드웨어 기술 언어(high level hardware description language)를 사용하여 집적 회로를 기능적으로 특정한다(단계 11). 다음, 자동 합성 툴을 사용하여 논리 회로를 논리 게이트 수준의 회로로 기술한다(단계 12). 다음, 논리 게이트 수준 회로의 타이밍을 분석한다(단게 13). 논리 게이트 수준 회로의 타이밍이 각종 요건에 적합하게 된 후에는 물리적 설계가 수행된다(단계 14). 물리적 설계는 도 2에 구체적으로 나타나 있다. 논리 게이트 수준으로 표현된 회로 데이터는 레이아웃 디자인 시스템(미도시)에 입력되고 각 반도체 소자 들은 그들간의 위치관계와 동작 관계를 고려한 최적의 위치에 배치된다(단계 21). 그리고, 각 소자들간을 연결하는 배선의 RC를 추출하여 배선에 의한 지연 모델을 형성한다(단계 22). 그리고, 배선에 의한지연에 따른 신호 지연을 계산하고(단계 23), 이후에 배선을 고려한 타이밍 분석을 실시한다(단계 24). 단계 24에서의 타이밍 분석/시뮬레이션 결과 전술한 단계를 통해 형성된 물리적 설계가 소정의 스펙 범위 내에 속하는 것으로 증명되면, 디자인 룰의 적용성 등을 타진하는 등 최종적으로 회로 설계를 검증하게 된다(단계 26 또는 도 1의 단계 15). 만약 된 물리적 설계가 소정의 스펙 범위 내에 속하지 않는 것으로 판명되면, 다시 단계 12로 진행하여 논리회로가 재합성되고 전술한 21 내지 24의 단계가 반복된다.
그런데, 반도체 집적 회로의 고집적화에 따라 배선이 다층 구조화됨에 따라 다층 배선으로 인한 기생 캐패시턴스가 반도체 집적 회로의 동작에 크게 영향을 끼치게 되어, 전술한 배선 RC 추출 단계(22)에서 기생 캐패시턴스를 고려해야 한다.
또한, 반도체 집적 회로의 고집적화 및 소자 패턴의 미세화에 따라 다층 배선 구조를 실현하기 위해 평탄화 기술로서 CMP(Chemical Machanical Polishing)가 제안되어 사용되고 있다. 그런데, CMP되는 절연막의 두께는 절연막 하부에 배치된 패턴의 밀도에 따라 영향을 받게 된다. CMP공정시, 소한 패턴 밀도를 가지는 부분을 덮는 층간 절연막이 밀한 패턴 밀도를 가지는 부분을 덮는 층간 절연막에 비해 상대적으로 많이 제거되어, 디슁(dishing) 현상이 발생한다. 디슁 현상은 층간 절연막의 평탄도에 영향을 줄 뿐만 아니라, 반도체 소자의 전기적 특성의 불균일성을 초래하게 된다.
전술한 문제점을 해결하기 위해, 반도체 집적 회로의 설계시에는 포함되지 않은 더미 패턴을 제조 공정 시에 패턴이 형성되지 않았던 영역에 삽입하고 있다.즉 도 3에 도시된 것과 같이, 신호선(31a, 31b)사이에 다수의 더미 패턴(35)은 배치하고 있다. 도 3에서 예시된 더미 패턴은 경사 배열되어 있다. 더미 패턴과 신호선이 동일 평면(on-plane mode:온 플레인 모드)에 놓여지거나 신호선과 다른 평면(off-plane mode:오프-플레인 모드)에 놓여질 수 있다. 그런데, 이 더미 패턴은 금속으로 이루어져 있어, 접지되거나 또는 부유 상태에 있게 된다. 더미 패턴을 접지시키는 작업은 상당한 노력을 필요로 하므로, 대부분의 ASIC(***) 설계에서는 더미 패턴을 부유 상태로 남겨둔다. 한편, 도 3에서, 더미 패턴을 특징 짓는 데이터는 더미 패턴의 폭(Wx, Wy), 인접하는 더미 패턴간의 거리(Sx, Sy), 더미 패턴 간의 쉬프트된 거리(Tx, Ty), 신호선을 버퍼링할 수 있는 신호선과 더미 패턴간의 정의될 수 있는 최소 거리(bs) 및 정의될 수 있는 더미추출의 최소 폭(wm)을 포함한다.
따라서, 다층 배선 구조를 채택하는 반도체 집적 회로에 있어서, 동일면에 위치하는 배선(신호선) 간에 더미 패턴이 형성될 경우에는, 설계 시 고려되는 배선의 RC 추출 단계의 기생 캐패시턴스 고려 단계에서, 더미 패턴에 의한 기생 캐패시턴스도 고려되어야 한다. 더미 패턴에 의한 기생 캐패시턴스가 정확하게 예측 또는 고려되어야만 반도체 집적 회로의 전체 동작을 정확하게 예측할 수 있게 되기 때문이다.
더미 패턴을 고려한 기생 캐패시턴스를 추출하기 위해서는, 배선을 특징짓는 데이터 외에 더미 패턴에 대한 데이터를 가공하여, RC 추출기로 입력한다. 그리고 RC 추출기에서는 배선을 특징 짓는 데이터와 가공된 더미 패턴을 특징짓는 데이터를 근거로 하여 더미 패턴과 배선이 결합된 배선 구조에 대한 기생 캐패시턴스를 출력한다.
그런데, 더미 패턴에 대한 데이터의 가공 단계와 실제 더미 패턴과 배선이 결합된 배선 구조를 실현하는 것 자체가 까다롭고, 사용되는 RC 추출기에 따라 다양하게 변형되어 적용되기 때문에, 전술한 기생 캐패시턴스 추출 방법을 각종 RC 추출기에 직접 적용하는 것은 어렵다. 또한, 더미 패턴에 의한 기생 캐패시턴스를 실제로 계산하므로, 배선 구조의 기생 캐패시턴스를 추출하는데 소요되는 시간이 상당히 커지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, RC 추출기의 종류와 무관하게 사용될 수 있는 반도체 집적 회로 배선 캐패시턴스 추출 방법 및 이를 기록한 기록 매체를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 더미 패턴을 구비하는 반도체 집적 회로에 있어서, 배선 캐패시턴 추출 시간이 더미 패턴에 의해 증가되지 않는 배선 캐패시턴스 추출 방법 및 이를 기록한 기록 매체를 제공하는 것이다.
도 1은 반도체 집적 회로의 설계과정을 개략적으로 보여주는 흐름도이다.
도 2는 도 1의 물리적 설계 단계 14를 보다 상세히 보여주는 흐름도이다.
도 3은 신호선들 사이에 부유 더미 패턴이 삽입된 상태를 보여주는 도면이다.
도 4a는 RC 추출기의 입력데이터인 다층 배선의 구조를 나타내는 데이터를, 생성하기 위한 배선 구조 기본 요소(primitive)의 단면도이다.
도 4b와 도 4c는 도 4a의 기본 요소를 사용하되 각각 온-플레인 더미 모드 및 오프-플레인 더미 모드의 더미 패턴을 고려한 배선 캐패시턴스의 측정 결과를 보여주는 그래프들이다.
도 5는 본 발명에 따른 RC 추출기의 입력 데이터를 생성하기 위한 배선 구조기본 요소(primitive)의 단면도이다.
도 6은 본 발명에 따른 RC 추출기 입력 파일을 생성하는 과정을 보여주는 흐름도이다.
도 7a 내지 도 7d는 본 발명에 따른 배선 구조 기본 요소를 기초로한 입력데이터가 RC 추출에 합리적으로 채용될 수 있음을 보여주는 그래프들이다.
도 8a 및 도 8b는 본 발명이 적용된 0.18um룰의 반도체 집적 회로의 캐패시턴스와 신호 지연결과를 보여주는 그래프들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해, 다수의 신호선과, 신호선들 사이에 배치된 더미 패턴으로 이루어진 배선 구조를 데이터화한다. 배선 구조 데이터에 근거하여, 더미 패턴이 차지하는 부분을 고유전 절연물로 치환하여 형성한 배선 구조 기본 요소애 대한 데이터를 생성한다. 배선 구조 기본 요소에 관한 데이터를 RC 추출기에 입력하여 연산처리시킴으로써, 배선의 캐패시턴스를 추출한다. 이후 추출된 RC에 의해 회로 동작의 지연 시간을 계산하는 등 후속 설계 작업을 진행한다.
여기서, 배선 구조 기본 요소에는 상대적으로 낮은 유전율을 갖되 상기 고유전 절연막과 상기 신호선 사이에서 신호선을 따라 형성되어 있는 버퍼 절연층이 포함된다. 그리고, 배선 구조 기본 요소에 관한 데이터는 고유전 절연막의 유전상수, 고유전 절연막의 폭에 관한 데이터, 버퍼 절연층의 유전상수, 버퍼 절연층의 폭에 관한 데이터를 포함한다. 고유전 절연막의 유전 상수는 상기 더미 패턴을 실질적으로 고려하여 더미 패턴의 캐패시턴스를 계산한 배선 구조의 3D 시뮬레이션 결과를 이용하여 결정된다. 버퍼 절연층의 유전 상수는 배선 구조에서 신호선을 절연시키는 역할을 한 절연층의 유전 상수와 동일하다.
또한, 본 발명을 달성하기 위해서, 다수의 신호선과, 신호선들 사이에 배치된 더미 도전 패턴으로 이루어진 배선 구조를 데이터화하는 프로그램 모듈, 배선 구조 데이터에 근거하여, 상기 더미 패턴이 차지하는 부분이 고유전 절연물로 치환되어 이루어진 배선 구조 기본 요소에 관한 데이터를 생성하는 프로그램 모듈, 및 배선 구조 기본 요소에 관한 데이터를 RC 추출기에 입력하여 연산처리시킴으로써, 배선 구조의 캐패시턴스를 추출하는 프로그램 모듈을 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법이 기록된 기록 매체가 제공된다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
본 발명에 따른 반도체 집적 회로의 배선 캐패시턴스 추출 방법을 설명하기에 앞서, 부유 더미 패턴이 배선 캐패시턴스에 미치는 영향을 도 4a 내지 도 4c를 참고로 하여 구체적으로 살펴본다. 신호선(M1, M2, M3, M4, M5 및 M6) 사이에 도 3에 도시된 것과 같이 더미 패턴이 경사 배열되어 있는 경우를 예를 들어 설명한다. 미설명된 참조 번호 40은 기판 실리콘을 의미하며, 41은 필드 산화막, P은 폴리실리콘막을 의미한다. 그리고 참조 번호 42, 43, 44, 45, 46, 47 및 48은 동일 평면에 위치하는 폴리실리콘막 또는 신호선을 절연시키는 절연층이며, 49는 패시베이션막을 의미하고, ILD, IMD1, IMD2, IMD3, IMD4 및 IMD5은 상하에 배치되는 신호선들을 절연시키기 위한 층간 절연막을 의미한다. 그리고, εi(i=0, 1, ,2, 3, 4,5,6)은 유전상수를 의미한다. 캐패시턴스의 계산은 부유 더미 패턴 처리에 최적화된 3D(Dimension) 필드 솔버를 사용하였다. 여기서, 필드 산화막(41)의 두께가 0.25㎛, 절연막(42) 또는 폴리실리콘막(P)의 두께는 0.2㎛, 절연막(ILD, IMD1, IMD2)의 두께는 0.5㎛, 절연막(IMD3, IMD4, IMD5)의 두께는 0.7㎛, 신호선(M1, M2)의 두깨는 0.4㎛, 신호선(M3, M4, M5)의 두께는 0.6㎛이고 신호선(M6)은 1.2㎛이다. 그리고, 더미 패턴에서, bs는 0.8㎛, Wx=1.5㎛, Wy=(4Wx/3), Sx=Sy=0.5mm, Wm=Wx/3이다.
도 4b는 온 플레인 더미 모드에서의 배선 캐패시턴스의 증가량(0.28㎛폭을 갖는 신호선(M3)의 캐패시턴스의 증가율)을 보여주는 그래프이며, 도 4c는 오프 플레인 더미 모드에서의 배선 캐패시턴스의 증가량을 보여주는 그래프이다. 도 4b 및 도 4c에서 알 수 있는 바와 같이, 온 플레인 더미 모드 및 오프 플레인 더미 모드 양자에서 캐패시턴스의 증가가 발생하며 특히 오프 플레인 더미 모드에서는 그 증가율이 더욱 큼을 알 수 있다.
한편, 반도체 집적 회로의 실제 설계시, 많은 신호선들이 배열되고 이들이 최소한의 간격으로 라웃팅된다. 이 경우에는 신호선 사이에 더미 패턴이 삽입되지 않게 되므로, 반도체 집적 회로 전체의 배선 캐패시턴스 및 신호 지연이 도 4b및 도 4c와 같은 양상으로 나타날지가 명확하지 않게 된다.
따라서, 더미 패턴이 삽입되는 배선 구조에 대한 캐패시턴스를 재현시키면서, 실질적으로 더미 패턴이 삽입되지 않는 배선 라웃팅에도 적용될 수 있는 캐패시턴스 추출 방법을 제공하기 위해, 도 4a에 도시된 구조를 도 5에 나타난 것과 같은 구조로 변형하였다. 도 5에 도시된 변형된 배선 구조 기본 요소를 이용한 캐패시턴스 추출 방법은 캐패시턴스 데이터베이스 생성 시 더미패턴을 고려한 기생 캐패시턴스 데이터 베이스를 생성하지 않고, 변형된 배선 구조 기본 요소만을 이용해 캐패시턴스 추출 과정을 수행하게 된다. 즉, 종래에는 도 4에 도시된 배선 수직 구조로부터 생성된 입력 파일 외에 배선 즉 신호선 사이에 배치되는 더미 패턴을 고려한 데이터 베이스 파일을 생성하고, 신호선 데이터와 더미 패턴을 고려한 데이터 베이스 양자를 RC 추출기 또는 캐패시턴스 추출 프로그램 모듈에 입력하였다. 그러나, 본 발명에서는 더미 패턴에 따른 기생 캐패시턴스 데이터 베이스 파일을 고려하지 않고, 도 5에 도시된 변형된 배선 구조 기본 요소부터 생성되는 입력 파일만을 가지고, 반도체 집적 회로의 배선 캐패시턴스 추출을 수행하게 된다.
도 5의 변형된 배선 구조 기본 요소에서는, 제조 공정 시 더미 패턴이 위치하게 될 영역에 높은 유전상수(ε1 D ,ε2 D ,ε3 D ,ε4 D ,ε5 D ,ε6 D)를 갖는 고유전절연막(52, 54, 56, 58, 60 및 62)을 레이아웃한다. 그리고, 고유전절연막(52, 54, 56, 58, 60 및 62)과 배선(M1, M2, M3, M4, M5 및 M6) 사이에는 상대적으로 낮은 유전 상수(ε1,ε2,ε3,ε4,ε5,ε6)를 갖는 절연막(51, 53, 55, 57, 59 및 61)을 배선을 따라(conformally)배치한다. 절연막(51, 53, 55, 57, 59 및 61)은 배선(M1, M2, M3, M4, M5 및 M6) 사이를 채우는 본래의 절연막으로서, 더미 디자인 룰에 지정된 버퍼 스페이서와 유사하다. 절연막(51, 53, 55, 57, 59 및 61)의 폭(bs+Δ) 및/또는 고유전절연막(52, 54, 56, 58, 60 및 62)의 폭(W) 그리고, 고유전 절연막의 유전 상수(εi D, i=1, 2, 3, 4, 5, 6)는 온 플레인 모드 더미 패턴 또는 오프 플레인 모드의 더미 패턴을 고려하여 계산된 캐패시턴을 나타낼 수 있도록 조절된다.
도 6을 참고로 하여, RC 추출기의 입력 파일을 생성하는 과정을 살펴본다. 입력 파일 프로그램 모듈은 먼저 라웃팅된 배선과 제조 공정 시 배선 사이에 채워질 더미 패턴을 고려한 도 3에 도시된 것과 같은 배선 구조를 소정의 프로그램 모듈을 통해 데이터화한다(S1). 도 3의 배선 구조란 신호선 사이에 다수의 더미 패턴이 삽입되어 있는 것을 의미한다. 이때 더미 패턴은 신호선 즉 배선과 동일 평면에 있거나 또는 다른 평면에 놓여 있을 수 있다. 배선 구조 데이터는 배선과 관련된 파라미터들, 예를 들면, 배선의 두께와 길이, 그리고 배선 간의 간격에 대한 바람직한 범위값을 포함한다. 그리고, 배선 구조 데이터는 더미 패턴과 관련된 파라미터, 예를 들면 더미 패턴과 배선간의 최소 거리(도 3의 bs)에 대한 바람직한 범위 값을 포함한다.
다음, 소정의 프로그램 모듈을 구동함으로써 배선 구조 데이터에 근거하여, 더미 패턴이 차지하는 부분이 고유전 절연물로 치환되어 이루어진 배선 구조 기본 요소에 관한 데이터를 생성한다(S2). 배선 구조 기본 요소에 관한 데이터는 고유전 절연물의 유전 상수, 고유전 절연물의 두께(도 5의 W), 고유전 절연물과 배선간의 거리(도 5의 bs+Δ) 그리고 고유전 절연물과 배선간의 사이를 채우는 버퍼 절연막의 유전 상수 등을 포함한다. 버퍼 절연막은 배선과 배선 사이를 절연시키기 위해 사용되는 절연층으로 구성된다. 고유전 절연막의 두께와 그의 유전 상수는, 동일한 배선을 사용하고 배선 사이에 형성된 더미 패턴을 고려한 3D 시뮬레이션 결과를 재현할 수 있도록 결정된다.
따라서, 배선과 배선 사이가 절연층과 금속으로 이루어진 더미 패턴으로 채워지는 대신에 (상대적으로 낮은 유전상수를 갖는)절연층과 높은 유전 상수를 갖는 고유전 절연물로 채워진 구조에 관한 데이터로 이루어진 RC 추출기용 입력 파일이 생성된다(S3). 이후 RC 추출기는 전술한 입력 파일을 연산처리하여 배선의 캐패시턴스값을 계산해내게 된다.
그러면, 도 7a 내지 도 7d 및 도 8a와 도 8b를 참고로 하여, 본 발명에 따른 배선 캐패시턴스 추출 방법이 배선 사이에 더미패턴이 삽입될때의 배선 캐패시턴스를 정확히 기술하고 있는지 살펴본다.
도 4a의 배선 구조 기본 요소를 사용하고 더미 패턴 각각에 대한 캐패시턴스 영향을 일일히 체크한 3D시뮬레이션 결과는 도 7a 내지 도 7d의 그래프에서 ◆으로 표시되었으며, 도 5의 변형된 배선 구조 기본 요소를 사용하여 배선 캐패시턴스를 2D 시뮬레이션한 결과는 실선으로 표시하였다. 도 5의 변형된 배선 구조 기본 요소에서, 버퍼 절연막의 두께는 모든 신호선(M1, M2, M3, M4, M5, M6)에서 0.8㎛이며, 고유전 물질막(52, 54, 56, 58, 60, 62)의 유전 상수는 각각 28.0, 28.0, 28.5, 28.5, 28.5, 30.5인 것을 사용하였다. 여기서, 세로축은 더미 패턴이 없는 배선의 캐패시턴스에 대한 더미패턴을 고려한 캐패시턴스의 증가율을 나타내고, 가로축은 신호선과 신호선간의 거리를 나타낸다.
도 7a와 도 7b는 더미 패턴이 온 플레인 모드일 경우의 캐패시턴스를 나타내며, 각각 신호선(M3)와 신호선(M6)의 캐패시턴스를 나타낸다. 도 7c와 도 7d는 더미 패턴이 오프 플레인 모드일 경우의 캐패시턴스를 나타낸다.
도 7a 내지 도 7d를 살펴보면, 도 5의 배선 구조 기본 요소를 사용하여 배선 캐패시턴스를 2D 시뮬레이션한 결과가 도 4a의 배선 구조 기본 요소를 사용하는 3D시뮬레이션 결과를 그대로 재현하고 있음을 알 수 있다.
또한, 0.18㎛ 디자인 룰을 갖는 반도체 집적 회로에 본 발명에 따른 추출 방법을 적용하여 글로벌 배선의 캐패시턴스와 신호 지연을 분석한 도 8a 및 도 8b를 보면, 이들의 평균 증가량은 3 내지 4%로 그리 크지 않다. 이런 미미한 증가는 대부분의 네트(net)에서의 신호선과 신호선 사이의 간격은 좁고 배선의 라우팅 밀도가 높아 더미 패턴이 많이 삽입되지 않기 때문이다. 그리고, 이 결과는 본 발명에따른 캐패시턴스 추출 방법이 적절하게 동작하고 있음을 보여주기도 한다. 여기서 증가량은 도 4a의 배선 구조 기본 요소를 이용하되 더미 패턴을 고려하지 않고 추출된 캐패시턴스와 본 발명에 따라 추출된 캐패시턴스 또는 신호 지연의 차이를 의미한다.
더미 패턴이 다수 삽입된 네트에서 더미 패턴을 무시하고 배선 캐패시턴스 및/또는 신호 지연을 측정하면, 더미 패턴을 고려한 경우의 값들과 차이를 보이게 되는데, 이는 도 8a 및 도 8b에서 25% 증가를 보이는 네트가 상당수 있음을 통해 확인할 수 있다. 즉, 본 발명에 따른 배선 캐패시턴스 추출 방법은 더미 패턴의 삽입 효과를 고려하면서 수행됨을 알 수 있다.
이상의 설명에 의하면, 본 발명에 따른 캐패시턴스 추출 방법은, RC 추출기에 의한 더미패턴을 고려한 동작을 수행하지않고 추출기에 입력되는 입력 파일의 구조를 변화시킨다. 따라서 모든 종류의 RC 추출기에 본 발명에 따른 캐패시턴스 추출 방법이 용이하게 적용될 수 있다.
또한, 더미패턴을 고유전 절연물로 치환한 구조를 데이터화하므로, 더미 패턴에 기인한 배선 캐패시턴스 데이터베이스 생성 시간의 증가를 막을 수 있어, 배선 캐패시턴스 추출 시간을 단축시킬 수 있는 이점이 있다.

Claims (11)

  1. 다수의 신호선과, 신호선들 사이에 배치된 더미 도전 패턴으로 이루어진 배선 구조를 데이터화하는 단계,
    상기 배선 구조 데이터에 근거하여, 상기 더미 패턴이 차지하는 부분이 고유전 절연물로 치환되어 이루어진 배선 구조 기본 요소에 관한 데이터를 생성하는 단계, 및
    상기 배선 구조 기본 요소에 관한 데이터를 RC 추출기에서 입력하여 연산 처리시킴으로써, 상기 배선 구조의 캐패시턴스를 추출하는 단계를 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  2. 제 1 항에 있어서, 상기 배선 구조 기본 요소는 상기 고유전 절연막과 상기 신호선 사이는 상대적으로 낮은 유전율을 갖되 상기 신호선을 따라 형성되어 있는 버퍼 절연층을 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  3. 제 2 항에 있어서, 상기 배선 구조 기본 요소에 관한 데이터는 상기 버퍼 절연층의 유전상수, 상기 버퍼 절연층의 폭에 관한 데이터를 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  4. 제 2 항에서, 상기 버퍼 절연층의 유전 상수는 상기 배선 구조에서 상기 신호선을 절연시키는 절연층의 유전 상수와 동일한 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  5. 제 1 항에 있어서, 상기 배선 구조 기본 요소에 관한 데이터는 상기 고유전 절연막의 유전상수, 상기 고유전 절연막의 폭에 관한 데이터를 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  6. 제 5 항에 있어서, 상기 고유전 절연막의 유전 상수는 상기 더미 패턴을 실질적으로 고려한 배선 구조의 3D 시뮬레이션 결과를 이용하여 결정하는 반도체 집적 회로의 배산 캐패시턴스 추출 방법.
  7. 제 1 항에 있어서, 상기 배선 구조에서 상기 더미 패턴과 상기 신호선은 동일 평면에 위치하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  8. 제 1 항에 있어서, 상기 배선 구조에서 상기 더미 패턴과 상기 신호선은 다른 평면에 위치하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법.
  9. 다수의 신호선과, 신호선들 사이에 배치된 더미 도전 패턴으로 이루어진 배선 구조를 데이터화하는 프로그램 모듈,
    상기 배선 구조 데이터에 근거하여, 상기 더미 패턴이 차지하는 부분이 고유전 절연물로 치환되어 이루어진 배선 구조 기본 요소에 관한 데이터를 생성하는 프로그램 모듈, 및
    상기 배선 구조 기본 요소에 관한 데이터를 RC 추출기에서 입력하여 연산처리시킴으로써, 상기 배선 구조의 캐패시턴스를 추출하는 프로그램 모듈을 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법이 기록된 기록 매체.
  10. 제 9 항에 있어서, 상기 입력 파일은 상기 고유전 절연막의 유전상수, 상기 고유전 절연막의 폭에 관한 데이터를 포함하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법이 기록된 기록 매체.
  11. 제 10 항에 있어서, 상기 고유전 절연막의 유전 상수는 상기 더미 패턴을 실질적으로 고려한 배선 구조의 3D 시뮬레이션 결과를 이용하여 결정하는 반도체 집적 회로의 배선 캐패시턴스 추출 방법이 기록된 기록 매체.
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