CN101459171B

CN101459171B - 半导体集成电路

Info

Publication number: CN101459171B
Application number: CN2008101781370A
Authority: CN
Inventors: 礒田正典
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-12-10
Filing date: 2008-11-24
Publication date: 2013-11-06
Anticipated expiration: 2028-11-24
Also published as: TW200943521A; US20110043292A1; JP5126963B2; US20090146693A1; US8076957B2; US7843227B2; CN101459171A; JP2009141238A

Abstract

本发明旨在降低半导体集成电路的芯片面积。根据本发明的半导体集成电路包括第一晶体管、沿着Y轴与第一晶体管相邻布置的第二晶体管以及沿着X轴与第二晶体管相邻布置的第三晶体管。该半导体集成电路进一步包括第四晶体管，其沿着所述Y轴与所述第三晶体管相邻布置，且沿着所述X轴与所述第一晶体管相邻布置。所述第一至第四晶体管共享一个阱，且所述第一晶体管的输出信号和所述第二晶体管的输出信号具有彼此相反的相位。所述第二晶体管的输出信号和所述第三晶体管的输出信号具有彼此相反的相位。所述第三晶体管的输出信号和所述第四晶体管的输出信号具有彼此相反的相位。晶体管的输出进行作用使得抵消阱电势的波动。

Description

半导体集成电路

相关申请的交叉引用

在此通过参考引入2007年12月10日提交的日本专利申请No.2007-317961的全部公开内容，包括说明书、附图及摘要。

技术领域

本发明涉及用于降低半导体集成电路中的阱电势波动的技术。

背景技术

已知一种技术，其将衬底或者阱区中的电势(称为“阱电势”)设置为电源电势或者不同电势以便控制MOS(金属氧化物半导体)晶体管的阈值。向阱区提供电势被称为“阱馈电(well power feed)”。阱馈电通过专用分接头(tap)来执行。作为描述这种阱馈电的文献的例子，可以提及的是日本未审专利公开No.2003-309178(专利文献1)和日本未审专利公开No.2004-319855(专利文献2)。

专利文献1 描述了这样一种技术，该技术用于在执行布局时通过串联布置多个单元来布置用于在单元之间执行增强馈电的增强馈电单元。这些单元中的每个都具有用于提供与电源电势不同的衬底电势或者阱电势的杂质扩散区域。增强馈电单元包括电耦合到相邻单元的杂质扩散区域的杂质扩散区域，以及提供在形成于杂质扩散区域上的布线层中且电耦合到杂质扩散区域的馈电线。源极扩散区经由接触而耦合到电源布线层中的线路。

专利文献2 描述了一种布局方法，用于通过为阱馈电确定适当数量的分接头来降低分接头数目，进而实现高密度集成。

发明内容

本发明的发明人研究了传统的半导体集成电路的布局技术，并发现了如下问题。

当针对每个单元提供用于向阱区馈电的分接头时，半导体集成电路的芯片面积增大。为了降低半导体集成电路的芯片面积，数量较少的分接头将是有利的。然而，当降低了分接头数量时，不可避免地增加了分接头间隔，该间隔中的阱电阻变高，并且阱噪声(阱电势的波动)趋于增加。阱噪声导致了电路的错误操作，并进一步因锁定而导致芯片毁坏。因此，在降低分接头数量的情况下，需要防止阱噪声超过允许的范围。

本发明的一个目的是降低阱噪声。

通过对说明书和附图的描述，本发明的上述和其他目的及新颖的特征都将变得显而易见。

下面将简单介绍本申请中所公开的本发明中的代表性发明。

本发明的半导体集成电路包括：第一晶体管；第二晶体管，沿着Y轴与第一晶体管相邻布置；第三晶体管，沿着X轴与第二晶体管相邻布置；和第四晶体管，沿着Y轴与第三晶体管相邻布置，并沿着X轴与第一晶体管相邻布置。第一至第四晶体管共享一个阱，且第一晶体管的输出信号和第二晶体管的输出信号具有彼此相反的相位。第二晶体管的输出信号和第三晶体管的输出信号具有彼此相反的相位。第三晶体管的输出信号和第四晶体管的输出信号具有彼此相反的相位。晶体管的输出进行作用使得抵消阱电势的波动。结果，实现了阱噪声的降低。

下面概述本申请中公开的本发明的典型方面所实现的效果。

即，能够降低阱噪声。

附图说明

图1是示出了根据本发明的半导体集成电路的布局实例的平面图。

图2是沿着图1中的线A-A’截取的剖面视图。

图3是沿着图1中的线B-B’截取的剖面视图。

图4是图1所示半导体集成电路的MOS晶体管级别的等效电路图。

图5是图1所示半导体集成电路中的布局状态的示意性说明示图。

图6是图1所示的配置中的阱电势波动的波形图。

图7是示出了与图1所示的半导体集成电路形成对比的半导体集成电路的布局实例的平面图。

图8是图7所示半导体集成电路的等效电路图。

图9是沿着图7中的线C-C’截取的剖面视图。

图10A是沿着图7中的线D-D’截取的剖面视图。

图10B是沿着图7中的线K-K’截取的剖面视图。

图11是图7所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图12A是根据本发明的半导体集成电路的布局实例的说明示图。

图12B是根据本发明的半导体集成电路的布局实例的另一说明示图。

图12C是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图13是沿着图12C中的线E-E’截取的剖面视图。

图14是沿着图12C中的线F-F’截取的剖面视图。

图15是图12C所示半导体集成电路的MOS晶体管级别的等效电路图。

图16是图12C所示半导体集成电路中的布局状态的示意性说明示图。

图17是图12C所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图18是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图19是沿着图18中的线G-G’截取的剖面视图。

图20是沿着图18中的线H-H’截取的剖面视图。

图21是图18所示半导体集成电路中的布局状态的示意性说明示图。

图22是图18所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图23是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图24是沿着图23中的线I-I’截取的剖面视图。

图25是沿着图23中的线J-J’截取的剖面视图。

图26是图23所示半导体集成电路中的布局状态的示意性说明示图。

图27是图23所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图28是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图29是图28所示半导体集成电路的等效电路图。

图30是图28所示半导体集成电路的MOS晶体管级别的等效电路图。

图31是图28所示半导体集成电路中的布局状态的示意性说明示图。

图32是图28所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图33是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图34是图33所示半导体集成电路的等效电路图。

图35是图33所示半导体集成电路的MOS晶体管级别的等效电路图。

图36是图33所示半导体集成电路中的布局状态的示意性说明示图。

图37是图33所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图38是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图39是图38所示半导体集成电路的等效电路图。

图40是图38所示半导体集成电路中的布局状态的示意性说明示图。

图41是图38所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图42是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图43是图42所示半导体集成电路的等效电路图。

图44是图42所示半导体集成电路中的布局状态的示意性说明示图。

图45是图42所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图46是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图47是图46所示半导体集成电路的等效电路图。

图48是图47所示半导体集成电路中的布局状态的示意性说明示图。

图49是图47所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图50是示出了根据本发明的半导体集成电路的另一布局实例的平面图。

图51是图50所示半导体集成电路的等效电路图。

图52是图50所示半导体集成电路中的布局状态的示意性说明示图。

图53是图50所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图54是根据本发明的半导体集成电路的另一布局实例的平面图。

图55是图54所示半导体集成电路的等效电路图。

图56是图54所示半导体集成电路中的布局状态的示意性说明示图。

图57是图54所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。

图58是根据本发明的半导体集成电路的另一布局实例的平面图。

图59是图58所示半导体集成电路的等效电路图。

图60是图58所示半导体集成电路中的布局状态的示意性说明示图。

具体实施方式

1.代表性实施方式

首先，将对本申请中公开的本发明的代表性实施方式的概要进行描述。在代表性实施方式的概要说明中括号内提到的附图标记仅仅指示包括在该附图标记所针对的组件的概念中的部件。

(1)本发明的代表性实施方式中的半导体集成电路(10)包括：第一晶体管(Tr2)；第二晶体管(Tr3)，沿着Y轴与第一晶体管相邻布置；第三晶体管(Tr6)，沿着垂直于Y轴的X轴与第二晶体管相邻布置；和第四晶体管(Tr7)，沿着Y轴与第三晶体管相邻布置，并沿着X轴与第一晶体管相邻布置。第一至第四晶体管共享一个阱，第一晶体管的输出信号和第二晶体管的输出信号具有彼此相反的相位，第二晶体管的输出信号和第三晶体管的输出信号具有彼此相反的相位，并且第三晶体管的输出信号和第四晶体管的输出信号具有彼此相反的相位。

利用该配置，在阱被共享且彼此相邻布置的晶体管的输出信号具有相反相位的情况下，晶体管的输出进行作用，使得抵消阱电势波动。即，能够降低阱噪声。

(2)本发明的代表性实施方式中的另一半导体集成电路(10)包括：第一晶体管(Tr2)；第二晶体管(Tr7)，沿着X轴与第一晶体管相邻布置；第三晶体管(Tr6)，沿着垂直于X轴的Y轴与第二晶体管相邻布置；和第四晶体管(Tr3)，沿着X轴与第三晶体管相邻布置，并沿着Y轴与第一晶体管相邻布置。第一至第四晶体管公共享阱，第一晶体管的输出信号和第二晶体管的输出信号具有彼此相反的相位，第二晶体管的输出信号和第三晶体管的输出信号具有彼此相反的相位，并且第三晶体管的输出信号和第四晶体管的输出信号具有彼此相反的相位。

(3)第一逻辑电路通过包括第一晶体管而形成，第二逻辑电路通过包括第二晶体管而形成，第三逻辑电路通过包括第三晶体管而形成，以及第四逻辑电路通过包括第四晶体管而形成。可以对其进行构造以使得第一逻辑电路的输出信号传送到第二逻辑电路，第二逻辑电路的输出信号传送到第三逻辑电路，以及第三逻辑电路的输出信号传送到第四逻辑电路。

(4)提供用于向阱进行馈电的馈电分接头(PT和NT)，其由阱表面中与阱具有相同导电类型的有源区域形成。可以每隔多个晶体管布置馈电分接头，使得包围该多个晶体管。

(5)可以沿着X轴布置多个逻辑电路组，每个逻辑电路组包括第一、第二、第三和第四逻辑电路。

(6)馈电分接头可以布置在多个逻辑电路组的边界。

(7)第一、第二、第三和第四逻辑电路可以采用反相器(C01至C04，C11至C14)的形式，每个反相器包括p沟道型MOS晶体管和与p沟道型MOS晶体管串联耦合的n沟道型MOS晶体管。

(8)属于不同逻辑电路组的逻辑电路(C01至C04，C11至C14)可以沿着X轴或者Y轴彼此相邻地布置。

(9)第一、第三和第四逻辑电路可以采用反相器(C01、C03和C04)的形式，以实现输入信号的反相逻辑并输出结果信号，第二逻辑电路可以采用NOR门(NR01)的形式，以获得输入信号的NOR逻辑。

(10)第一、第三和第四逻辑电路可以采用反相器(C01、C03和C04)的形式，以实现输入信号的反相逻辑并输出结果信号，第二逻辑电路可以采用NAND门(ND01)的形式，以获得输入信号的NAND逻辑。

(11)可以与第四逻辑电路相邻地布置用于输出与第四逻辑电路的输出信号具有相关电平关系的信号的逻辑电路。以这样的方式，能够降低阱噪声。

(12)第一和第二逻辑电路可以采用反相器(I11和I12)的形式，以实现输入信号的反相逻辑并输出结果信号，第三逻辑电路可以采用NAND门(ND01)的形式，以获得输入信号的NAND逻辑，第四逻辑电路可以采用NOR门(NR01)的形式，以获得输入信号的NOR逻辑。第五和第六逻辑电路沿着Y轴与第四逻辑电路相邻布置，第六逻辑电路沿着X轴与第五逻辑电路相邻布置，第五逻辑电路的输出信号与第六逻辑电路的输出信号具有彼此相反的相位。以这样的方式，能够降低阱噪声。

(13)当半导体集成电路具有包括第一晶体管的第一逻辑电路、包括第二晶体管的第二逻辑电路、包括第三晶体管的第三逻辑电路、包括第四晶体管的第四逻辑电路时，将输入至第一和第三逻辑电路的信号和输入至第二和第四逻辑电路的信号设置在互补电平。以这样的方式，能够降低阱噪声。

(14)通过以环形形状耦合包括第一、第二、第三和第四逻辑电路的多个逻辑电路，可以形成环形振荡器。

2.对具体实施方式的描述

(第一实施方式)

接下来，将更加详细地描述用于实现本发明的模式。

通常，在所有用于说明实施方式的附图中，相同的附图标记指示相同部件。

图1示出了根据本发明的半导体集成电路的布局的实例。图2示出了沿着图1中的线A-A’截取的剖面视图。图3是沿着图1中的线B-B’截取的剖面视图。图4示出了图1所示半导体集成电路的MOS晶体管级别的等效电路。图5示意性示出了图1所示半导体集成电路中的单元布局状态。

在图1所示的半导体集成电路10中，多个单元形成并布置在诸如单晶硅衬底的单个半导体衬底上，其中每个单元作为一个布局单位，但本发明不限于此。通过结合该多个单元，形成具有预定功能的块。如图4所示，该单元形成为反相器，其中p沟道型MOS晶体管PMOS和n沟道型MOS晶体管NMOS串联耦合并且能够使输入信号的逻辑反相，但本发明并不限于此。该反相器级联耦合，从而形成两条反相器链。第一反相器链通过级联反相器C01、C02、C03和C04而获得。第二反相器链通过级联反相器C11、C12、C13和C14而获得。在图1中，通过虚线示出了单元的分隔线。第一和第二反相器链的驱动能力按顺序增加。特别地，在第一反相器链中，驱动能力按照反相器C01、C02、C03和C04的顺序增加，且用于形成每个反相器的MOS晶体管的栅极尺寸增加。在第二反相器链中，驱动能力按照反相器C11、C12、C13和C14的顺序增加，且用于形成反相器的MOS晶体管的栅极尺寸或者并联耦合的MOS晶体管的数量增加。MOS晶体管的栅极尺寸越大，芯片占用面积变得越大。因此，在该实施方式中，如从图5中可以明显看出的那样，单元的芯片占用面积按照反相器C01、C02、C03和C04(C11、C12、C13和C14)的顺序增加。在该实施方式中，通过布置两条反相器链使得块的P-阱WP1和WP2彼此相邻，从而这些P阱为多个n沟道型MOS晶体管所共享。

在图1中，从顶部开始按照顺序布置：N阱WN1，其中形成了反相器C11至C14的p沟道型MOS晶体管；P阱WP1，其中形成了反相器C11至C14的n沟道型MOS晶体管；P阱WP2，其中形成了反相器C01至C04的n沟道型MOS晶体管；以及N阱WN2，其中形成了反相器C01至C04的p沟道型MOS晶体管。P阱WP1和WP2一体地设置并且统称为P阱WP。

反相器C01、C02、C03和C04以及反相器C11、C12、C13和C14在由图1所示的虚线指示的划分位置处被划分。由于反相器C01、C02、C03和C04以及反相器C11、C12、C13和C14的基本配置彼此类似，所以将只详细描述反相器C01的配置。

反相器C01包括p沟道型MOS晶体管PMOS和n沟道型MOS晶体管NMOS。p沟道型MOS晶体管PMOS形成在p型半导体衬底(p-sub)上的N阱WN2中，n沟道型MOS晶体管NMOS形成在p型半导体衬底(p-sub)上的P阱WP2中。p沟道型MOS晶体管PMOS和n沟道型MOS晶体管NMOS具有漏电极D、栅电极G和源电极S。在n沟道型MOS晶体管NMOS的情况下，如图2所示，漏电极D和源电极S形成在杂质浓度高于N阱的杂质浓度的n⁺区中。在p沟道型MOS晶体管PMOS的情况下，漏电极D和源电极S形成在杂质浓度高于P阱的杂质浓度的p⁺区中。经由VDD线L1向p沟道型MOS晶体管PMOS的源电极S提供高电势侧电源VDD，该VDD线L1由设置在半导体集成电路10的外围的第一层金属线M1来形成。经由VSS线L2向n沟道型MOS晶体管NMOS的源电极S提供低电势侧电源VSS，该VSS线L2由设置在半导体集成电路10的中心部分中的第一层金属线M1来形成。p沟道型MOS晶体管PMOS的栅电极G和n沟道型MOS晶体管NMOS的栅电极G在由12所指示的Y轴方向上延伸，并且通过由第二层金属线M2形成的输入线L3彼此耦合。p沟道型MOS晶体管PMOS的漏电极D和n沟道型MOS晶体管NMOS的漏电极D经由通过第一层金属线M1形成的输出线L4彼此耦合，并且反相器C01的输出端子从该耦合部分引出。通过由第二层金属线M2制成的线L3向反相器C01的输入端子(门12)和反相器C11的输入端子(门12)传送反相器C01和C11所共用的输入信号IN。

图2和图3中的WP01、WP02、WP03和WP04表示在P阱WP2中的晶体管内的阱部分。类似地，WN01、WP11和WN11示出了与相应阱WN2、WP1和WN1中的晶体管对应的阱部分。示出它们以便于随后对于噪声分析的说明，并且这并不意味着这些阱区是电隔离的。在该实例中，经由块中形成的分接头来向阱区供电。分接头是与阱具有相同导电类型的杂质有源层，并且形成在衬底的表面上。分接头的杂质浓度比阱区的杂质浓度高。

如下还将描述分接头中与阱导电类型相同的杂质浓度。

在导电类型与衬底表面中形成的阱的导电类型相反的源极-漏极区11中，还包括与阱导电类型相同且具有低浓度的杂质。可以说分接头的与阱导电类型相同的杂质浓度高于与相反导电类型的源极-漏极区域11中的阱的具有相同导电类型的杂质的浓度。

具体地，在P阱WP1和WP2的情况下，这意味着P型分接头PT(PT1、PT2和PT3)的P型杂质浓度高于形成在P阱内的N型源极-漏极区域11中的P型杂质浓度。由于该分接头耦合到金属线，并且可以将电压施加到阱，因此还可以将其称作馈电分接头。

在图1中，晶体管的栅极12在Y方向上延伸，晶体管在X方向上从左到右顺序地布置。

在该实例中，将馈电分接头的间隔设置为等于或者小于8个MOS晶体管栅极，并且将馈电分接头布置在块的中心部分以及块的两端。在图2示出的实例中，P阱馈电分接头PT2布置在块的中心部分，而P阱馈电分接头PT1和PT3布置在块的两端。

在这种情况下，图1示出的布局在X方向上被划分成两个区域。从分接头PT1至分接头PT2的区域将被称作“a”区域，从分接头PT2至分接头PT3的区域将被称作“b”区域。换言之，每隔多个晶体管布置分接头，使得所述多个晶体管夹在相邻分接头之间。

与反相器C11、C12、C13和C14中的n沟道型MOS晶体管对应的P阱区域WP1以及与反相器C01、C02、C03和C04中的n沟道型MOS晶体管的P阱区域WP2一体为P阱区WP。例如，从图3中明显可见，反相器C01的P阱区WP2和反相器C11的P阱区WP1彼此耦合和一体化，从而构成P阱区域WP。类似地，在“b”区域中，P阱区域由反相器C04和C14共享。从图2明显可见，反相器C01、C02、C03和C04以及分接头PT1和PT2通过隔离区域13而隔离。

使用第一层金属线M1，形成用于提供高电势侧电源VDD的VDD线和用于提供低电势侧电源VSS的VSS线。经由VDD线和VSS线，提供用于操作反相器的电源。经由这些线，将低电势侧电源VSS提供至P阱WP1和WP2，并将高电势侧电源VDD提供到N阱WN1和WN2。

现在将描述与图1所示的半导体集成电路形成对比的对象。

图7示出了与图1所示的半导体集成电路形成对比的半导体集成电路70的布局的实例。图8示出了图7所示半导体集成电路70的等效电路图。图9示出了沿着图7中的线C-C′截取的剖面视图。图10A示出了沿着图7中的线D-D′截取的剖面视图。图10B示出了沿着图7中的线K-K′截取的剖面视图。

在图7所示的半导体集成电路70中，也形成了如图8所示均通过级联多个反相器而构造的两条反相器链。

在图7所示的电路布局中，用于向N阱区域WN1和WN2馈电的分接头NT设置在半导体集成电路70的外围，用于向P阱区域WP馈电的分接头PT设置在半导体集成电路70的中心部分。分接头NT和PT在Y轴方向的宽度分别以Yn和Yp示出。由于N阱馈电分接头NT和P阱馈电分接头PT布置在每个单元的外围，所以阱电阻的最大值由从馈电分接头至P阱和N阱之间边界的长度来确定。在每个单元中的阱电阻值是恒定的，与栅极数量无关。然而，在布局配置中，馈电分接头区域(NT和PT)总是存在于每个单元中，并且是N阱和P阱的一部分，使得半导体集成电路70的芯片面积很大。即，在如图7所示的配置中，由于针对每个单元提供馈电分接头(NT和PT)，所以芯片面积因馈电分接头(NT和PT)的存在而很大。

图11示出了图7所示半导体集成电路70的输入/输出信号与阱电势波动之间的关系。

反相器C01至C04以及C11至C14中的每一个中出现的阱噪声变为每个阱区域中的组合噪声。然而，馈电分接头布置在两条反相器链(C01至C04)和(C11至C14)之间的边界中，所以在反相器链中出现的噪声并不会彼此干扰。由于馈电分接头总是针对每个单元来布置，因此，芯片面积因区域的数量而变得更大。

另一方面，在如图1所示的半导体集成电路10中，将馈电分接头布置在块中的任意位置，且在每个单元的外围没有布置馈电分接头。因此，与如图7所示针对每个单元布置馈电分接头的配置相比，馈电分接头的数量可以降低，因数量降低而使芯片面积也降低。

通过除去在图7的单元中布置的馈电分接头，块在Y方向上的长度Yi变得比如图7所示情况下的长度Ye短。由于在块内设置馈电分接头，所以X方向上的长度仅仅因分接头区域数量增加而增加。然而，与Y方向上的长度降低的作用相比，芯片面积得到降低。通过在允许阱噪声的范围内加宽馈电分接头的间隔并降低分接头的数量，可以进一步降低芯片面积。

图6(A)和图6(B)示出了在如图1所示半导体集成电路10中的阱电势的波动。通过虚线示出的阱电势波动是单个反相器的阱电势波动。通过实线示出的阱电势波动是阱电势波动的组合。

图6(A)示出了图1中的“a”区域的阱电势波动，图6(B)示出了图1中的“b”区域的阱电势波动。

在该实施方式中，两条反相器链彼此相邻布置，使得反相器C01至C04的输出信号具有顺序的不同相位(上升信号和下降信号逐级改变)，阱噪声逐级导致使用阱供给电势作为边界的正电势波动和负电势波动。在反相器链之间，在反相器之前和之后抵消了阱噪声。另一方面，相邻反相器链也执行类似操作。因此如图6(A)和图6(B)所示，例如在P阱WP中出现的阱噪声是P阱WP01和WP11中的阱噪声的组合，其大小是单个P阱中出现的阱噪声的两倍(2Vnp)。

在该实施方式中，可以得到下列效果。

(1)由于每隔多个晶体管布置馈电分接头使得夹住多个晶体管以及使得该馈电分接头在栅极的纵向方向上相对，所以在块的Y方向上的长度Yi变得比如图7所示情况下的长度Ye短。尽管仅因在块中设置的馈电分接头而使分接头区域的数量增加，X方向上的长度增加，但是与在Y方向上的长度缩短的效果相比，芯片面积变得更小。

(2)通过在允许阱噪声的范围内加宽馈电分接头的间隔，可以降低分接头的数量，从而可以进一步降低芯片面积。

(第二实施方式)

将对第二实施方式进行描述。

图12A示出了半导体集成电路10的布局实例。

在半导体集成电路10中，如图12A中(B)所示，从顶部开始按照顺序布置了其中形成了p沟道型MOS晶体管Tr4和Tr5的N阱WN1、其中形成了n沟道型MOS晶体管Tr3、Tr6、Tr2和Tr7的P阱WP以及其中形成了p沟道型MOS晶体管Tr1和Tr8的N阱WN2。n沟道型MOS晶体管Tr2、Tr3、Tr6和Tr7共享P阱。一个反相器通过串联耦合p沟道型MOS晶体管Tr1和n沟道型MOS晶体管Tr2而形成。一个反相器通过串联耦合p沟道型MOS晶体管Tr8和n沟道型MOS晶体管Tr7而形成。一个反相器通过串联耦合p沟道型MOS晶体管Tr4和n沟道型MOS晶体管Tr3而形成。一个反相器通过串联耦合p沟道型MOS晶体管Tr5和n沟道型MOS晶体管Tr6而形成。通过将这些反相器彼此耦合，能够以预定方向来传送信号。

将针对如图12A所示共享P阱的MOS晶体管Tr2、Tr3、Tr6和Tr7来进行描述。MOS晶体管Tr3沿着Y轴与MOS晶体管Tr2相邻布置。MOS晶体管Tr6沿着垂直于Y轴的X轴与MOS晶体管Tr3相邻布置。MOS晶体管Tr7沿着X轴与MOS晶体管Tr2相邻布置，并且沿着Y轴与MOS晶体管Tr6相邻布置。当信号以Tr2、Tr3、Tr6和Tr7的顺序传送时，在每个MOS晶体管Tr2、Tr3、Tr6和Tr7中使信号的逻辑反相。因此，MOS晶体管Tr2的输出信号和MOS晶体管Tr3的输出信号具有彼此相反的相位。MOS晶体管Tr3的输出信号和MOS晶体管Tr6的输出信号具有彼此相反的相位。MOS晶体管Tr6的输出信号和MOS晶体管Tr7的输出信号具有彼此相反的相位。MOS晶体管的输出信号的逻辑改变引起阱电势的波动(阱噪声)。然而，在阱被共享且彼此相邻布置的MOS晶体管的输出信号具有相反相位的情况下，MOS晶体管的输出进行作用，从而抵消P阱中的电势波动。因此，能够降低阱噪声。

由于MOS晶体管Tr2的输出信号和MOS晶体管Tr6的输出信号具有相同的相位，所以不能抵消P阱WP中的电势波动。然而，在MOS晶体管Tr2和Tr6之间的距离比沿着X轴或者Y轴彼此相邻布置的MOS晶体管之间的距离长，使得阱噪声的影响较小。由于信号经由MOS晶体管Tr3从MOS晶体管Tr2传送到MOS晶体管Tr6，所以在出现在TR2和Tr6中的阱噪声之间存在时间差。因此，噪声重叠部分较小，对阱噪声的影响也较小。

图12B示出了半导体集成电路10的另一布局实例。图12B示出了以与图12A的(A)中所示情况类似的方式共享P阱的MOS晶体管Tr2、Tr3、Tr6和Tr7。

如图12B所示的半导体集成电路10在信号传输方向方面与如图12A所示有很大不同。具体而言，在如图12B所示的配置中，MOS晶体管Tr7沿着X轴与MOS晶体管Tr2相邻布置。MOS晶体管Tr6沿着垂直于X轴的Y轴与MOS晶体管Tr7相邻布置。MOS晶体管Tr3沿着X轴与MOS晶体管Tr6相邻布置，并且沿着Y轴与MOS晶体管Tr2相邻布置。n沟道型MOS晶体管Tr2的输出信号被传送到n沟道型MOS晶体管Tr7，n沟道型MOS晶体管Tr7的输出信号被传送到n沟道型MOS晶体管Tr6，n沟道型MOS晶体管Tr6的输出信号被传送到n沟道型MOS晶体管Tr3。

由于在每个MOS晶体管Tr2、Tr7、Tr6和Tr3中使信号的逻辑反相，所以MOS晶体管Tr2的输出信号和MOS晶体管Tr7的输出信号具有彼此相反的相位。MOS晶体管Tr7的输出信号和MOS晶体管Tr6的输出信号具有彼此相反的相位。MOS晶体管Tr6的输出信号和MOS晶体管Tr3的输出信号具有彼此相反的相位。因此，与图12A所示情况类似，在图12B所示的配置中，在阱被共享且彼此相邻布置的MOS晶体管的输出信号具有相反相位的情况下，MOS晶体管的输出进行作用，使得抵消P阱中的电势波动。因此，能够降低阱噪声。

通过第二实施方式，可以得到下列效果。

(1)在P阱WP被共享且彼此相邻布置的MOS晶体管的输出信号具有相反相位的情况下，MOS晶体管的输出进行作用，使得抵消P阱WP中的电势波动。因此，能够降低阱噪声。

(2)由于可以通过效果(1)来降低阱噪声，可以将每隔多个晶体管布置馈电分接头(使之包围如第一实施方式的图1中示出的多个晶体管并使之在栅极的纵向上相对)的配置应用到如图12A和图12B所示的配置。

由于在第二实施方式中利用了降低阱噪声的配置，因此认为，在如图7所示的P阱WP01和WP11(WP1)之间连续提供分接头的必要性很低。

同样通过将配置改变为每隔多个晶体管布置馈电分接头使之包围多个晶体管并使之在栅极的纵向上相对的配置，可以抑制阱噪声的影响。利用该效果，通过加宽分接头间隔，可以降低馈电分接头面积。因此，能够进一步降低芯片面积。

在图12A的(B)中，形成在P阱中的n沟道型MOS晶体管可以用作MOS晶体管Tr1、Tr8、Tr4和Tr5，形成在N阱中的p沟道型MOS晶体管可以用作MOS晶体管Tr2、Tr7、Tr3和Tr6。在N阱WN被共享且彼此相邻布置的MOS晶体管的输出信号具有相反相位的情况下，MOS晶体管的输出进行作用，使得抵消了N阱中的电势波动。

(第三实施方式)

将对第三实施方式进行描述。

图12C示出了根据本发明的半导体集成电路10的另一布局实例。图13是沿着图12C中的线E-E’截取的剖面视图。图14是沿着图12C中的线F-F’截取的剖面视图。图15示出了图12C所示半导体集成电路10的MOS晶体管级别的等效电路。图16示意性地示出了图12C所示半导体集成电路10中的单元布局状态。

图12C所示的半导体集成电路10包括如图15所示的多个反相器C01至C04以及C11至C14。多个反相器C01至C04以及C11至C14中的每一个均通过串联耦合p沟道型MOS晶体管和n沟道型MOS晶体管而构成。当反相器C01、C02、C03和C04以及反相器C11、C12、C13和C14如图12A所示共享P阱WP(WP1和WP2)且彼此相邻布置的MOS晶体管的输出信号具有彼此相反的相位时，MOS晶体管的输出进行作用使得抵消P阱WP中的电势波动。具体而言，反相器C01和反相器C02被布置成在P阱WP中彼此相邻，其中反相器C01的输出信号输入到反相器C02。与反相器C02相邻的反相器C03并排布置。与反相器C03相邻的反相器C04以及反相器C03被布置成在P阱WP中彼此相邻。类似地，反相器C11和反相器C12被布置成在P阱WP中彼此相邻，其中反相器C11的输出信号输入到反相器C12中。与反相器C12相邻的反相器C13并排布置。与反相器C13相邻的反相器C14以及反相器C13被布置成在P阱WP中彼此相邻。利用该配置，布置多个单元使得彼此相邻单元的输出逻辑电平彼此不同。以与图12A所示的情况类似的方式，在多个反相器C11、C12、C13和C14中的n沟道型MOS晶体管共享P阱WP(WP1和WP2)，并且彼此相邻布置的MOS晶体管的输出信号具有相反相位。如图13所示，在P阱馈电分接头PT1和PT2所夹区域中的P阱WP01中出现的噪声以及在P阱WP04中出现的噪声变为使用阱馈电电势作为边界的正电势波动和负电势波动。类似地，如图14所示，在P阱WP01和WP02中出现的噪声也变为正电势波动和负电势波动。

图13和图14中的WP01、WP04、WP11和W14指示了与P阱WP2中的晶体管对应的阱。WP02指示与P阱WP1中的晶体管对应的阱。类似地，WN01和WN02指示与阱WN2和WN1中的晶体管对应的阱。示出它们以便于随后将给出的对噪声分析的说明，并且阱区并不是电隔离的。

图17是图12C所示半导体集成电路中的输入/输出信号和阱电势波动的波形图。出现在反相器链(C01至C04)中的阱噪声在同一阱区域中出现，并且被组合。由于反相器C01和C02中阱噪声的正、负符号彼此不同，因此可以相互抵消阱噪声。然而，反相器C02的栅极尺寸的大小约是反相器C01的两倍，且噪声的出现也存在延迟，因此偏移电势并未变为0。类似地，反相器C02和C03中的噪声也可以彼此抵消，反相器C03和C04中的噪声也可以彼此抵消。因此，在区域中出现的阱噪声小于在单个单元中出现的阱噪声。

如图17所示，在单元C01和C03中出现的阱噪声具有使用阱供给电势作为边界的正电势和负电势。当噪声组合时，噪声增加。然而，大量反相器在噪声出现时间方面存在延迟，使得很难存在噪声叠加部分。

在反相器链中的反相器(C11至C14)并排布置，同时夹着阱馈电分接头PT2和PT3。由于它们以与反相器链(C01至C04)类似的方式布置，所以反相器链(C11至C14)中的阱噪声抵消作用与反相器链(C01至C04)中的类似。由于馈电分接头PT插入在反相器链(C01至C04以及C11至C14)之间，所以难以施加阱噪声的影响。

第三实施方式产生了降低分接头区域的效果，以便以与图1所示的半导体集成电路10类似的方式降低面积。

特别地，在第三实施方式中，布置了多个单元，以使得彼此相邻布置的单元的输出逻辑电平彼此变得不同，使得在同一阱区域中阱噪声彼此抵消。因此，能够降低阱噪声。由于阱噪声得到降低，因此在降低阱噪声的范围内确定馈电分接头的间隔的情况中，可以进一步加宽馈电分接头之间的间隔。因此，分接头的数量能够因加宽量而降低，芯片面积可以进一步降低。

在第三实施方式中，以与图12A所示的情况相似的方式，仅仅关注n沟道型MOS晶体管。同样通过关注构成反相器链的p沟道型MOS晶体管，也可以得到与N阱噪声降低类似的效果。

在第三实施方式的布局不能同时应用到n沟道型MOS晶体管和p沟道型MOS晶体管的情况下，当多个块以列方向布置时，第三实施方式的布局可以应用至具有较高阱电阻值的晶体管。

根据在阱中出现的阱噪声，可以逐个阱地对分接头间隔(分接头之间的栅极数量)进行控制。

尽管在该实施方式中以反相器作为实例，但是在除反相器之外的逻辑电路的输出信号互补的情况下仍然可以得到类似的效果。该实施方式并不限于反相器链。在彼此相邻布置的电路中也可以产生降低阱噪声的效果，其中对所述电路的输入是彼此独立的且其中信号是互补的。

(第四实施方式)

将对第四实施方式进行描述。

图18示出了根据本发明的半导体集成电路10的另一布局实例。图21示意性地示出了图18所示半导体集成电路10中的单元布局状态。图18所示的半导体集成电路10包括多个反相器C01至C04以及C11至C14。如图18所示的半导体集成电路10在反相器布局方面与如图12C所示的半导体集成电路有很大不同。从图16与图21的比较可以明显看出，图21中的反相器C11至C14被布置为从图16的状态转动180度。图19是沿着图18中的线G-G’截取的剖面视图。图20是沿着图18中的线H-H’截取的剖面视图。

如图19所示，P阱WP01和WP04布置在由P阱馈电分接头PT1和PT2所夹的区域中。出现在P阱WP01和WP04的阱噪声变为使用阱馈电电势作为边界的正电势波动和负电势波动。出现在如图20所示P阱WP01和WP02的阱噪声与如图14所示的情况中的类似。

图22示出了图18所示半导体集成电路10的输入/输出信号与阱电势波动之间的关系。如图22所示，由组合反相器C01至C04中出现的噪声所得到的噪声与出现在反相器C14中的部分阱噪声相互干扰。具体地，如图18所示，反相器C04和C14的三个栅极彼此面对，使得半导体集成电路10的X轴方向的布局变得比第三实施方式中的情况下的更短。然而，该噪声与出现在反相器C14中的部分阱噪声相互干扰。例如，如图22所示，包括反相器C14中噪声的组合噪声的最大值几乎等于仅在反相器C04中出现的噪声的最大值。

在第四实施方式中，仅关注了n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，也可以得到阱噪声降低类似的效果。

当在列方向布置了多个块且第四实施方式的电路配置不能同时施加到n沟道型MOS晶体管和p沟道型MOS晶体管时，可以将第四实施方式的布局应用至具有较高阱电阻值的晶体管。

尽管在该实施方式中以反相器作为实例，但是在除反相器之外的电路的输出信号互补的情况下也可以得到类似的效果。第四实施方式可以应用到该电路。

本发明并不限于反相器链。在彼此相邻布置的电路中也可以产生降低阱噪声的效果，其中对所述电路的输入是彼此独立的且其中信号是互补的。

在第四实施方式中，两条反相器链以点对称的方式布置，使得在P阱WP1和WP2中布置的栅极的数目差变小。

当两条反相器链如第三实施方式的图12C和图16所示并行布置时，在P阱WP1和WP2中布置的栅极的数目差比如图18所示的大。换言之，存在其中并未布置栅极的大的冗余部分。

如上所示，在本实施方式中，通过减少其中未布置栅极的冗余部分，可以降低布局面积。

尽管已经描述了使用两条相同反相器链的情况，但是本发明并不局限于布置相同电路的情况。只要在P阱WP1和WP2中布置的栅极的数目差小于并行布置两个电路情况下的数目差，就可以使用两个不同电路。本发明还可以应用到N阱。

(第五实施方式)

将对第五实施方式进行描述。

图23示出了根据本发明的半导体集成电路10的另一布局实例。图24是沿着图23中的线I-I’截取的剖面视图。图25是沿着图23中的线J-J’截取的剖面视图。图26示意性地示出了图23所示半导体集成电路10中的单元布局状态。图23所示的半导体集成电路10包括多个反相器C01至C04以及C11至C14。如图23所示的半导体集成电路10在反相器布局方面与如图18所示的半导体集成电路有很大不同。正如从图21和图26之间的比较可以明显了解的，交换了反相器C12和C13的布局位置，并且交换了反相器C11和C14的布局位置。在如图23所示的配置中，反相器C04的一部分面向反相器C11中的一个栅极以及反相器C14中的一个栅极。

图27示出了图23所示半导体集成电路中的输入/输出信号和阱电势波动的关系。

尽管在反相器C11中出现的阱噪声与在反相器C04中出现的阱噪声相互干扰，但是阱噪声出现的定时与C01中的阱噪声出现的定时相同，并且相位相同，使得反相器C01中的阱噪声增加。与反相器C04中出现的阱噪声相互干扰的反相器C14中出现的阱噪声对应于一个栅极，另外该位置接近馈电分接头，因此使得阱噪声的干扰很难出现。因此，在阱中组合的阱噪声的最大值比反相器C04中出现的阱噪声小。在该实施方式中的芯片面积等于如图18所示的电路中的芯片面积，且小于如图1所示的电路中的芯片面积。阱噪声中的最大值小于反相器C04中的阱噪声，反相器C04中的阱噪声是一个单元中单个噪声的最大值。

在第五实施方式中，仅关注了n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，也可以得到阱噪声降低类似的效果。当多个块以列方向布置时，在第五实施方式的布局不能同时施加到n沟道型MOS晶体管和p沟道型MOS结构的情况下，可以将第五实施方式的布局应用至具有较高阱电阻值的晶体管。

尽管与图12A的情况类似，在该实施方式中以反相器作为实例，但是在除反相器之外的电路的输出信号互补的情况下仍然可以得到类似的效果。该实施方式并不限于反相器链。在彼此相邻布置的电路中也可以产生降低阱噪声的效果，其中对所述电路的输入是彼此独立的且其中信号是互补的。

在第五实施方式中，以线对称的方式布置反相器链，使得在P阱WP1和WP2中布置的栅极的数目差变小。

同样在第五实施方式中，P阱WP1和WP2中布置的栅极的数目差小于第三实施方式中的数目差，因此布局面积能够得到减小。

(第六实施方式)

将对第六实施方式进行描述。

图28示出了根据本发明的半导体集成电路10的另一布局实例。图29示出了图28所示半导体集成电路10的等效电路。图30示出了图28所示半导体集成电路10的MOS晶体管级别的等效电路。图31示意性地示出了图28所示半导体集成电路10中的单元布局状态。

图28所示的半导体集成电路10就NOR门包括在逻辑电路组中这一点而言与图7中所示的半导体集成电路有很大不同。具体而言，输入信号IN1的逻辑通过反相器C01反相，反相器C01的输出信号n01和输入信号IN2之间的NOR逻辑通过NOR门NR01得到，NOR门NR01的输出信号在后一级被传送到反相器C03。如图30所示，作为NOR门NR01，可以应用一种已知电路，该电路通过耦合两个p沟道型MOS晶体管301和302以及两个n沟道型MOS晶体管303和304而形成。

图32示出了图28所示半导体集成电路中的输入/输出信号和阱电势波动的关系。

当NOR门NR01的输入信号IN2变成高电平时，输出信号n02的电势此后被固定到DC(直流)电势电平。假设阱区域中产生的噪声电势变为最大值并且使用输入信号IN2处于低电平作为条件，来描述本实施方式。

输入信号IN2固定到低电平，并且将另一输入信号IN1设置为与时钟同步的信号。在输出信号n01至n04中重复反相。使用P阱供给电势的正电势和负电势也包括在阱WP中产生的噪声分量中。结果，反相器C01和NOR门NR01中的阱噪声相互抵消。类似地，NOR门NR01和反相器C03中的阱噪声相互抵消。在反相器C03和反相器C04中的阱噪声相互抵消。由于电路的栅极尺寸在越后面的级中越大，所以阱噪声的大小在越后面的级中越大。组合的阱噪声小于在单个反相器C04中出现的阱噪声。在该实施方式中，即使NOR门存在于由馈电分接头所夹的电路的布局配置中，通过将彼此相邻布置的电路的输出信号设置为互补电平，仍能够抑制阱噪声。此外，以与图1所示的半导体集成电路的情况类似的方式，可以降低馈电分接头的数量。因此，能够得到与图1等中所示的半导体集成电路类似的效果。

在第六实施方式中，以与图12A所示的情况相似的方式，仅仅关注n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，可以得到类似的效果。

当该方法不能同时应用到n沟道型MOS晶体管和p沟道型MOS晶体管时，可以将该方法应用到具有较高阱电阻值的晶体管中。

在用除反相器外的其输出互补的电路来替换作为电路实例的反相器的情况下，也能够得到上述效果。

在第六实施方式中，NOR门NR01插入在第二反相器链处。然而，本发明并不局限于该配置，并且NOR门NR01可以插入在任何级中。在布置了多个NOR门的情况下，也可以获得与上述类似的效果。

尽管在该实施方式中使用了两条反相器链时，在使用更大数目反相器链的情况下也可以得到类似效果。

尽管在该实施方式中电路级数为4，但是在其他级数的情况下，也可以获得上述效果。

在该实施方式中，形成逻辑电路的MOS晶体管的栅极尺寸在越后面的级中越大。当彼此相邻布置的电路的输出信号具有互补电平关系而与栅极尺寸无关时，可以有效地降低阱噪声。

(第七实施方式)

将对第七实施方式进行描述。

图33示出了根据本发明的半导体集成电路10的另一布局实例。图34示出了图33所示半导体集成电路10的等效电路。图35示出了图33所示半导体集成电路10的MOS晶体管级别的等效电路。图36示意性地示出了图33所示半导体集成电路10中的单元布局状态。

图33所示的半导体集成电路10就包括NAND门以替换NOR门这一点而言与图28所示的集成电路有很大不同。具体而言，输入信号IN1的逻辑通过反相器C01反相，反相器C01的输出信号n01和输入信号IN2之间的NAND逻辑通过NAND门ND01得到，NAND门ND01的输出信号在后一级被传送到反相器C03。如图35所示，作为NAND门ND01，可以应用一种已知电路，该电路通过耦合两个p沟道型MOS晶体管351和352以及两个n沟道型MOS晶体管353和354而形成。

图37示出了图33所示半导体集成电路中的输入/输出信号和阱电势波动之间的关系。

在该实施方式中，假设了阱区域中产生的噪声电势变为最大值且输入信号IN2处于高电平的情况。除了通过NAND门ND01来获得NAND逻辑这一点外，该实施方式的效果类似于图28所示的半导体集成电路情况下的效果。因此，阱噪声可以得到降低，并且可以降低馈电分接头的数目。

在第七实施方式中，以与图12A所示的情况相似的方式，仅仅关注了n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，可以得到类似的效果。

在用除反相器外的其输出互补的电路来替换在该实施方式中作为电路实例的反相器的情况下，也能够得到上述效果。

在第七实施方式中，NAND门ND01插入在第二反相器链处。然而，本发明并不局限于该配置，并且NAND门ND01可以插入在任何级中。在布置了多个NAND门的情况下，也可以获得与上述类似的效果。

尽管在该实施方式中使用了两条反相器链作为实例，但在使用其他数目的反相器链的情况下也可以得到类似效果。

在该实施方式中，布置了NAND门和反相器的组合。同样在布置了NOR门或者其他逻辑电路与反相器的组合的情况下，只要彼此相邻布置的电路的输出信号互补，也可以降低阱噪声。

在该实施方式中，栅极尺寸在越后面的级中越大。然而，与栅极尺寸无关，只要彼此相邻布置的电路的输出信号互补，就可以有效降低阱噪声。

(第八实施方式)

将对第八实施方式进行描述。

图38示出了根据本发明的半导体集成电路10的另一布局实例。图39示出了图38所示半导体集成电路10内包括的逻辑电路。图40示意性地示出了图38所示半导体集成电路10中的单元布局状态。

如图38所示的半导体集成电路10与图33所示的半导体集成电路的不同之处在于：通过添加反相器C05、C06和C07，形成了能够对地址信号AD1和AD2进行解码并输出互补电平信号的地址解码缓冲器。从反相器C04得到解码输出信号A12T，从反相器C07得到具有与解码输出信号A12T互补电平的解码输出信号A12B。

同样在第八实施方式中，通过将用于生成与目标电路的输出信号互补的输出信号的电路布置为与目标电路相邻，也能够抑制阱噪声。即使当与目标电路相邻布置的电路不是位于下一级的电路时，如果相邻电路的输出信号与目标电路的输出互补，则能够抑制阱噪声。

将单元布置为彼此相邻，以使得输出信号互补。仅仅将反相器C03和C05以输出信号具有相同相位(其在相同定时上升和跟随)的关系布置为彼此相邻。

图41示出了图38所示半导体集成电路中的输入/输出信号和阱电势波动的关系。

由于反相器C03和C05的栅极尺寸相对较小，所以组合的阱噪声也相对较小。将节点n02的信号分支并传送到反相器C03和C05。反相器C06和C03的输出信号与在后一级的反相器C07和C04的输出信号彼此互补，反相器C06和C03布置为彼此相邻，并且反相器C07和C04布置为彼此相邻。反相器C06和C03共享阱。因此，以类似于上述实例中的方式，来抑制阱噪声。

在第八实施方式中，以与图12A所示的情况相似的方式，仅仅关注了n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，可以得到类似的效果。

在第八实施方式中，使用反相器作为实例。同样在使用除反相器外的其输出互补的电路的情况下，也产生降低阱噪声的效果。

尽管在该实施方式中使用地址解码缓冲器作为实例，但是在布置向其输入了互补信号的其他电路的情况下，也可以得到上述效果。

(第九实施方式)

将对第九实施方式进行描述。

图42示出了根据本发明的半导体集成电路10的另一布局实例。图43示出了图42所示半导体集成电路10的等效电路。图44示意性地示出了图42所示半导体集成电路10中的单元布局状态。

在图42所示的半导体集成电路10与图38所示的半导体集成电路的不同之处在于：形成用于对输入地址信号进行解码的解码器。

在图42所示的半导体集成电路10中，通过将用于生成与目标电路的输出信号互补的输出信号的电路布置为与目标电路相邻，能够抑制阱区域中出现的阱噪声。如图42所示，反相器I11和I12、NAND门ND01以及NOR门NR01彼此相邻布置。相邻电路的输出信号彼此互补。类似地，将反相器I21、I22、I31和I32布置为彼此相邻，并且将NAND门ND02和NOR门NR01布置为彼此相邻。由于彼此相邻布置的单元的输出信号具有互补的电平，所以在阱区域中出现的噪声得到了抑制。尽管反相器I22的输出信号和NOR门NR01的输出信号具有相同的相位，但是由于在阱噪声出现的定时方面具有延迟时间差，因此噪声不能组合。类似地，反相器I31的输出信号和NAND门ND02的输出信号具有相同相位。然而，由于在阱噪声出现定时上具有延迟时间差，因此噪声不能组合。

单元位于由馈电分接头所夹着的区域内并属于“a”区域。输出彼此互补的信号的反相器I01和I02处于相邻区域内并且属于“b”区域。反相器I01和I02处于输出级。通过耦合如(1)和(2)划分的、并行的、具有相同逻辑的电路，增加驱动能力。

图45示出了图42所示半导体集成电路中的输入/输出信号和阱电势波动之间的关系。图45(A)示出了图42所示半导体集成电路的“a”区域内的P阱中的噪声。图45(B)示出了图42所示半导体集成电路的“b”区域内的P阱中的噪声。

MOS晶体管中出现的阱噪声出现在彼此相邻的正电势和负电势的电路中。由于阱噪声彼此抵消，因此与单个电路中出现的阱噪声相比组合阱噪声较小。由于馈电分接头之间栅极的数目为5，“b”区域中出现噪声的分接头之间的阱电阻值变为布置了八个栅极情况下的5/8。由于“b”区域中的电路是输出缓冲部分，且反相器的栅极尺寸相对较大，所以通过降低阱电阻，使得阱噪声得到抑制。因为反相器I01和I02的输出信号彼此互补，因此在反相器I01和I02中出现的阱噪声彼此抵消。

在第九实施方式中，仅关注了n沟道型MOS晶体管。通过将该方法应用到构成反相器的p沟道型MOS晶体管，可以得到类似的效果。

在使用除本实施方式中使用的反相器外的其输出互补的电路的情况下，也产生降低阱噪声的效果。

尽管在该实施方式中使用了四条反相器链时，但在使用其他多个数目的反相器链的情况下也可以得到上述效果。

(第十实施方式)

将对第十实施方式进行描述。

图46示出了根据本发明的半导体集成电路的另一布局实例。图47示出了图46所示半导体集成电路10的等效电路。图48示意性地示出了图46所示半导体集成电路中的单元布局状态。

图46所示的半导体集成电路就形成如图42所示的两个解码器这一点而言与图42所示的集成电路有很大不同。将两个解码器布置为沿着Y轴彼此相邻。由于布置在P阱中的单元的阱噪声与图42的情况下的阱噪声类似，因此将不重复该描述。仅仅描述在N阱中出现的阱噪声。

图49示出了图46所示半导体集成电路中的输入/输出信号和阱电势波动之间的关系。图49(A)示出了图46所示半导体集成电路的“a”区域内的N阱中的噪声。图49(B)示出了图46所示半导体集成电路的“b”区域内的N阱中的噪声。

在该实施方式中，对用于对地址信号AD1、AD2和AD3进行解码以得到输出信号OUT0的解码器470和用于对地址信号AD4、AD5和AD6进行解码以得到输出信号OUT1的解码器471进行布置，以便使其彼此相邻。在电路操作中，出现布置在N阱中的电路的阱噪声。例如，在将地址信号AD6固定在低电平的情况下，不选择输出信号OUT1。在地址信号AD01至AD05处于转变的情况下，在共同布置了如图46所示的两个块的N阱中的反相器I111中将会出现阱噪声。反相器I111、I021以及I031在相同定时接收高电平信号。结果，尽管阱噪声变为三倍，但是第一输入级的栅极尺寸较小，使得阱噪声处于允许范围内。在其他电路中，输出满足互补电平关系的信号，使得阱噪声相互抵消。在“b”区域中，输出缓冲器输出DC(直流)电平信号，使得在解码器471内不出现阱噪声。在“b”区域中，N阱噪声仅仅出现在解码器470侧。

在用其输出互补的其他电路来替换在该实施方式中采用的反相器和逻辑电路形式的电路的情况下，也能够得到类似效果。

在该实施方式中，以解码器作为实例。当使用该实施方式的配置方法时，利用具有其他功能的电路，通过降低分接头的数目，也可以降低芯片面积。

(第十一实施方式)

将对第十一实施方式进行描述。

图50示出了根据本发明的半导体集成电路10的另一布局实例。图51示出了图50所示半导体集成电路10的等效电路。图52示意性地示出了图50所示半导体集成电路10中的单元布局状态。

图50所示的半导体集成电路10与图1所示的半导体集成电路有很大不同，其不同之处在于：多个反相器C01至C04以及多个反相器C11至C14，其中向多个反相器C01至C04传送输入信号INT，以及向多个反相器C11至C14传送互补电平的输入信号INT和INB。

图53示出了图50所示半导体集成电路10中的输入/输出信号和阱电势波动之间的关系。

在图53中，INT和INB表示互补电平的输入信号，OUT01至OUT04以及OUT11至OUT14表示输出信号。在该实施方式中，在反相器C01至C04和C11至C14中出现的阱噪声彼此互补，因此组合的噪声彼此互补并彼此抵消。在导线的添加和每个反相器的栅极尺寸与该实施方式中几乎相同的情况下，阱噪声几乎变为0V。

在利用其他逻辑电路替换反相器的情况下，可以得到类似的效果。

(第十二实施方式)

将对第十二实施方式进行描述。

图54示出了根据本发明的半导体集成电路10的另一布局实例。图55示出了图54所示半导体集成电路10的等效电路。图56示意性地示出了图54所示半导体集成电路10中的单元布局状态。

在图54所示的半导体集成电路10就通过多个反相器形成环形振荡器这一点而言与图1所示的集成电路有很大不同。

在该实施方式中，级联耦合了七个反相器C01至C07，并且反相器C07的输出信号被反馈到反相器C01。反相器C07的输出信号经由通过级联耦合反相器C08至C10而形成的缓冲器来输出。

图57示出了图54所示半导体集成电路中的输入/输出信号和阱电势波动之间的关系。

如图57所示，在环形反相器链中，通过信号反馈，发生振荡。在构成环形振荡器时，布置前级和后级的反相器，使得每个反相器彼此相邻。利用该配置，构成反相器的MOS晶体管的尺寸变得彼此相等，并且可以降低阱噪声。

在通过反相器C08至C10所构成的输出缓冲器中，反相器C09的MOS晶体管的尺寸为2倍，反相器C10的MOS晶体管的尺寸为4倍。因此，阱噪声变为两倍和四倍。然而，由于阱噪声在彼此相邻布置的单元之间彼此抵消，因此降低了噪声。

(第十三实施方式)

将对第十三实施方式进行描述。

图58示出了根据本发明的半导体集成电路10的另一布局实例。图59示出了图58所示半导体集成电路10的等效电路。图60示意性地示出了图58所示半导体集成电路10中的单元布局状态。

在图58所示的半导体集成电路10就布置多个单元以使得信号以逆时针方向传送这一点而言与图12C所示的集成电路有很大不同。

具体而言，在该实施方式中，通过布置多个反相器使得在反相器C01、C02、C03和C04中的信号传送方向以及在反相器C11、C12、C13和C14中的信号传送方向都变为逆时针方向，来构造反相器链的块。

同样在该实施方式中，在目标电路(该实施方式中的反相器)的左侧、右侧、顶部和底部上的电路的输出信号与目标电路的输出信号互补。因此，能够降低阱噪声。

在图58中，IN表示输入信号，OUT1和OUT2表示输出信号。在输入端子和输出端子布置在布局块的左侧上的情况下，通过布置反相器使得信号传送方向如在实施方式那样变为逆时针方向，输出信号的线长度可以缩短。产生了能够降低信号延迟的效果。在这种情况下，也将输出信号与目标电路互补的电路布置为与目标电路相邻。即，能够降低出现在反相器中的阱噪声。

尽管在该实施方式中以反相器作为实例，但是在利用其输出互补的其他电路来代替反相器的情况下，仍然可以得到类似的效果。

此处已经具体描述了本发明人所实现的本发明。然而，本发明很明显并不仅限于上述实施方式，而是可以在不脱离本发明的精神的情况下对本发明进行各种修改。

Claims

1.一种半导体集成电路，包括：

第一晶体管；

第二晶体管，沿着Y轴与所述第一晶体管相邻布置；

第三晶体管，沿着垂直于所述Y轴的X轴与所述第二晶体管相邻布置；以及

第四晶体管，沿着所述Y轴与所述第三晶体管相邻布置，且沿着所述X轴与所述第一晶体管相邻布置，

其中所述第一至第四晶体管共享一个阱，

其中所述第一晶体管的输出信号和所述第二晶体管的输出信号具有彼此相反的相位，

其中所述第二晶体管的输出信号和所述第三晶体管的输出信号具有彼此相反的相位，以及

其中所述第三晶体管的输出信号和所述第四晶体管的输出信号具有彼此相反的相位。

2.一种半导体集成电路，包括：

第一晶体管；

第二晶体管，沿着X轴与所述第一晶体管相邻布置；

第三晶体管，沿着垂直于所述X轴的Y轴与所述第二晶体管相邻布置；

第四晶体管，沿着所述X轴与所述第三晶体管相邻布置，且沿着所述Y轴与所述第一晶体管相邻布置，

其中所述第一至第四晶体管共享一个阱，

其中所述第二晶体管的输出信号和所述第三晶体管的输出信号具有彼此相反的相位，

3.根据权利要求1或2所述的半导体集成电路，进一步包括：

第一逻辑电路，包括所述第一晶体管；

第二逻辑电路，包括所述第二晶体管；

第三逻辑电路，包括所述第三晶体管；以及

第四逻辑电路，包括所述第四晶体管，

其中所述第一逻辑电路的输出信号传送至所述第二逻辑电路，

其中所述第二逻辑电路的输出信号传送至所述第三逻辑电路，以及

其中所述第三逻辑电路的输出信号传送至所述第四逻辑电路。

4.根据权利要求1或2所述的半导体集成电路，进一步包括：用于向所述阱进行馈电的馈送分接头，其由阱表面中与阱具有相同导电类型的有源区域形成，

其中每隔多个晶体管布置馈电分接头，使得包围该多个晶体管。

5.根据权利要求3所述的半导体集成电路，其中沿着所述X轴布置多个逻辑电路组，每个逻辑电路组包括所述第一、第二、第三和第四逻辑电路。

6.根据权利要求5所述的半导体集成电路，进一步包括：用于向所述阱进行馈电的馈电分接头，由阱表面中与阱具有相同导电类型的有源区域形成，

其中馈电分接头布置在所述多个逻辑电路组的边界。

7.根据权利要求3所述的半导体集成电路，其中所述第一、第二、第三和第四逻辑电路中的每一个均是反相器，该反相器包括p沟道型MOS晶体管和与所述p沟道型MOS晶体管串联耦合的n沟道型MOS晶体管。

8.根据权利要求5所述的半导体集成电路，其中属于不同逻辑电路组的逻辑电路沿着所述X轴或者所述Y轴彼此相邻地布置。

9.根据权利要求5所述的半导体集成电路，

其中所述第一、第三和第四逻辑电路中的每一个均是用于实现输入信号的反相逻辑并输出结果信号的反相器，以及

其中所述第二逻辑电路是用于获得输入信号的NOR逻辑的NOR门。

10.根据权利要求5所述的半导体集成电路，

其中所述第二逻辑电路是用于获得输入信号的NAND逻辑的NAND门。

11.根据权利要求10所述的半导体集成电路，其中与所述第四逻辑电路相邻地布置用于输出与所述第四逻辑电路的输出信号具有相关电平关系的信号的逻辑电路。

12.根据权利要求5所述的半导体集成电路，

其中所述第一和第二逻辑电路中的每一个均是用于实现输入信号的反相逻辑并输出结果信号的反相器，

其中所述第三逻辑电路是用于获得输入信号的NAND逻辑的NAND门，

其中所述第四逻辑电路是用于获得输入信号的NOR逻辑的NOR门，

其中第五和第六逻辑电路沿着所述Y轴与所述第四逻辑电路相邻布置，

其中第六逻辑电路沿着所述X轴与所述第五逻辑电路相邻布置，

其中所述第五逻辑电路的输出信号和所述第六逻辑电路的输出信号具有彼此相反的相位。

13.根据权利要求1或2所述的半导体集成电路，进一步包括：

第一逻辑电路，包括所述第一晶体管；

第二逻辑电路，包括所述第二晶体管；

第三逻辑电路，包括所述第三晶体管；以及

第四逻辑电路，包括所述第四晶体管，

其中输入到所述第一和第三逻辑电路的信号和输入到所述第二和第四逻辑电路的信号处于互补电平。

14.根据权利要求1或2所述的半导体集成电路，其中包括所述第一、第二、第三和第四逻辑电路的多个逻辑电路以环形形状耦合，从而形成环形振荡器。