JPH08167654A

JPH08167654A - Ｃｍｏｓインバータ回路及びｃｍｏｓ集積回路

Info

Publication number: JPH08167654A
Application number: JP6311705A
Authority: JP
Inventors: Hideaki Matsuda; 英明松田
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1994-12-15
Filing date: 1994-12-15
Publication date: 1996-06-25
Anticipated expiration: 2018-03-10
Also published as: JP3384421B2

Abstract

(57)【要約】【目的】ＣＭＯＳインバータ回路及びＣＭＯＳ集積回
路の幅を狭くする。【構成】ＰＭＯＳトランジスタ１のゲートと、ＮＭＯ
Ｓトランジスタ２のゲートとが、１本の共通なポリシリ
コン配線１３によって形成され、その一端において、外
部から信号を直接入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、半導
体集積回路を構成する半導体素子に用いて好適なＣＭＯ
Ｓインバータ回路及びＣＭＯＳ集積回路に関する。

【０００２】

【従来の技術】画像信号を作り出す素子であるイメージ
センサにおいては、その受光部を構成する画素を駆動す
るために、複数段の走査回路（ドライバ回路、バッファ
回路、論理回路、レベルシフト回路、レジスタ回路等）
が、受光部の周囲に設けられることが必要とされる。図
１１は、上述したイメージセンサの一構成例を示す図で
ある。受光部２００は、複数の画素２０１によって構成
されており、受光部２００の外周には、画素２０１を駆
動するための走査回路によって構成される周辺回路部２
０２が形成されている。

【０００３】上述した周辺回路部２０２を構成する走査
回路は、画素２０１を１段毎に駆動する。したがって、
１段分の走査回路は、１画素ピッチ２０１Ｐの幅に納め
る必要がある。

【０００４】以下、上述した周辺回路部２０２を構成す
る、従来の走査回路について説明する。

【０００５】まず、上述した走査回路の基本構成とし
て、従来のＣＭＯＳインバータ回路について説明する。
図１２は、従来のＣＭＯＳインバータ回路の一構成例を
示す回路図である。また、図１３は、図１２のＣＭＯＳ
インバータ回路の構成を示すパターン図である。ＰＭＯ
Ｓトランジスタ１は、Ｎ−ウェル上に形成されており、
ＮＭＯＳトランジスタ２は、Ｐ−ウェル上に形成されて
いる。

【０００６】所定の電圧ＶＤＤが印加されているアルミ
配線２１が分岐してＰＭＯＳトランジスタ１のソースを
形成しており、同様に、グラウンド（ＧＮＤ）に接地さ
れているアルミ配線２２が分岐してＮＭＯＳトランジス
タ２のソースを形成している。

【０００７】ＰＭＯＳトランジスタ１のゲートとＮＭＯ
Ｓトランジスタ２のゲートは、１本のポリシリコン配線
１３によって形成されており、外部からの信号入力を伝
達するアルミ配線３１と、ポリシリコン配線１３の両ト
ランジスタ間において、スルーホール３２を介して接続
されている。このアルミ配線３１は、外部からの信号入
力線としての第２層アルミ配線３１ｂと、ポリシリコン
配線１１への接続線としての第１層アルミ配線３１ａと
が、スルーホール２５を介して接続されることによって
構成されている。

【０００８】ＰＭＯＳトランジスタ１のドレインとＮＭ
ＯＳトランジスタ２のドレインは、１本の第１層アルミ
配線１２ａによって共通に形成されており、第１層アル
ミ配線１２ａの一端が、スルーホール２６を介して、第
２層アルミ配線１２ｂに接続されている。この第２層ア
ルミ配線１２ｂから、このＣＭＯＳインバータ回路の出
力信号が出力される。

【０００９】第１層アルミ配線１２ａ上において、ＰＭ
ＯＳトランジスタ１のドレイン部と、ＮＭＯＳトランジ
スタ２のドレイン部とに、それぞれ、コンタクトホール
１１ａ，１１ｂが形成されており、各トランジスタ１，
２の出力信号を、第１層アルミ配線１２ａに伝達する。
また、アルミ配線２１上において、コンタクトホール２
３が形成され、同様にアルミ配線２２上において、コン
タクトホール２４が形成され、各ウェルの電位を取って
いる。

【００１０】なお、アルミ配線３１が、第１層アルミ配
線３１ａと第２層アルミ配線３２ｂとに分割され、スル
ーホール２５を介して接続されることによって構成され
るのは、所定の電圧ＶＤＤが印加されているアルミ配線
２１とショートしないようにするためである。また、第
１層アルミ配線１２ａと、第２層アルミ配線１２ｂとを
１本で構成しない理由も同様である。

【００１１】次に、図１２及び図１３に示したＣＭＯＳ
インバータ回路の動作を説明する。外部からアルミ配線
３１に入力された信号が、スルーホール３２を介して、
ポリシリコン配線１３に伝達され、各トランジスタ１，
２のゲートに入力される。この信号が高レベル信号”
１”のとき、ＰＭＯＳトランジスタ１はオフし、ＮＭＯ
Ｓトランジスタ２はオンする。したがって、このＣＭＯ
Ｓインバータ回路の出力は、低レベル信号”０”とな
る。

【００１２】一方、外部からアルミ配線３１に入力され
た信号が、低レベル信号”０”のとき、ＰＭＯＳトラン
ジスタ１はオンし、ＮＭＯＳトランジスタ２はオフす
る。したがって、このＣＭＯＳインバータ回路の出力
は、高レベル信号”１”となる。

【００１３】つまり、このＣＭＯＳインバータ回路にお
いては、入力信号が反転されて出力される。

【００１４】次に、図１１に示す周辺回路部２０２を構
成する走査回路の例として、図１２及び図１３に示すＣ
ＭＯＳインバータ回路によって構成される従来のドライ
バ回路について説明する。図１４は、従来のドライバ回
路の一構成例を示す回路図である。また、図１５は、図
１４のドライバ回路の構成を示すパターン図である。こ
のドライバ回路は、図１２及び図１３に示すＣＭＯＳイ
ンバータ回路が、図１５において、上下方向に、２段接
続されることによって構成されており、１段目のＣＭＯ
Ｓインバータ回路４１の出力信号を伝達するアルミ配線
１２と、２段目のＣＭＯＳインバータ回路４２のポリシ
リコン配線１３とが、スルーホール３２を介して接続さ
れている。

【００１５】このドライバ回路においては、１段目のＣ
ＭＯＳインバータ回路４１に信号が入力され、その反転
信号が２段目のＣＭＯＳインバータ回路４２に入力され
る。そして、この信号は、ＣＭＯＳインバータ回路４２
によって、さらに反転され、出力される。つまり、この
ドライバ回路は、入力信号と等しい信号を出力する。

【００１６】１段目のＣＭＯＳインバータ回路４１と２
段目のＣＭＯＳインバータ回路４２の接続状態を説明す
る。１段目のＣＭＯＳインバータ回路４１の出力信号を
伝達するアルミ配線１２と、２段目のＣＭＯＳインバー
タ回路４２のポリシリコン配線１３とが、スルーホール
３２を介して接続されている。

【００１７】また、各ＣＭＯＳインバータ回路４１，４
２のその他の構成は、図１２及び図１３に示すＣＭＯＳ
インバータ回路の構成と同様である。

【００１８】ところで、近年、表示画像をより鮮明にす
るために、図１１に示すイメージセンサの受光部２００
を構成する画素２０１の数を増やすようになされてい
る。この画素数の増加にともなって、画素サイズを縮小
化する必要が生じる。さらに、画素サイズの縮小化にと
もない、１画素ピッチ２０１Ｐも狭くなる。

【００１９】したがって、画素を駆動するための走査回
路の幅も狭くする必要があり、走査回路を構成するドラ
イバ回路等の幅を狭くしなければならない。

【００２０】しかしながら、図１４及び図１５に示すよ
うなドライバ回路においては、ドライバ回路の幅（図１
５においては、縦方向の長さ）として、トランジスタ２
個分の長さが必要とされる。よって、図１５に示すドラ
イバ回路を用いる走査回路は、走査回路の幅を、所定の
幅より狭くすることができない。

【００２１】そこで、従来、図１５に示すドライバ回路
の幅を狭くするために、様々な工夫がなされており、以
下において説明する。

【００２２】図１６は、図１４に示すドライバ回路の他
の構成例を示すパターン図である。この図においては、
Ｐ−ウェルの両側にＮ−ウェルを配置し、図１２及び１
３に示すＣＭＯＳインバータ回路を、図中、左右方向に
２段接続した構成となっている。

【００２３】すなわち、このドライバ回路は、図中、左
側のＮ−ウェル及び中央のＰ−ウェルにおいて、第１段
目のＣＭＯＳインバータ回路４１が構成され、図中、右
側のＮ−ウェル及び中央のＰ−ウェルにおいて、第２段
目のＣＭＯＳインバータ回路４２が構成されている。ま
た、Ｐ−ウェル上における、インバータ回路４１とイン
バータ回路４２との間には、グラウンド（ＧＮＤ）に接
地されたアルミ配線２２が配置されている。

【００２４】１段目のＣＭＯＳインバータ回路４１の第
１層アルミ配線１２ａと、２段目のＣＭＯＳインバータ
回路４２の第１層アルミ配線３１ａとが、第２層アルミ
配線３１ｂを介して接続されており、アルミ配線２２と
のショートが防止されている。ＣＭＯＳインバータ回路
４１，４２のその他の構成は、図１３に示すＣＭＯＳイ
ンバータ回路と同様である。

【００２５】このような構成にすることによって、ドラ
イバ回路の幅を、トランジスタ１個分の幅にすることが
でき、図１５に示すドライバ回路の幅に比べて、狭くす
ることができる。

【００２６】しかしながら、図１６に示すように、ウェ
ルの数を増やすことによって、ＣＭＯＳインバータ回路
４１と４２を、図中、左右方向に並ぶように配置する
と、ウェルの数が３個となり、ウェルの数に対応して、
電源ラインとしてのアルミ配線を配置しなければならず
（この場合、アルミ配線２１が２本とアルミ配線２２が
１本）、さらに、ウェルの電位を取るためのコンタクト
ホールをウェル近傍において配置しなければならないの
で（この場合、コンタクトホール２３が４個とコンタク
トホール２４が２個）、ウェルの境界近傍において、ト
ランジスタを配置することができなくなる。したがっ
て、走査回路の幅は狭くできるが、長さ（図１６におい
て、左右方向の長さ）が長くなってしまい、ドライバ回
路の面積増加につながってしまう。

【００２７】そこで、ＣＭＯＳインバータ回路４１，４
２を、図中、左右方向に配置することによって生じるに
ドライバ回路の面積増加の問題点を解決するために、図
１７に示すように、ウェルの数を２個にし、さらに、１
段目のＣＭＯＳインバータ回路４１を構成するＰＭＯＳ
トランジスタ１とＮＭＯＳトランジスタ２とを、それぞ
れ、ウェル（Ｎ−ウェル、Ｐ−ウェル）上において、外
側に配置し、２段目のＣＭＯＳインバータ回路４２を構
成するＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ
２とを、それぞれ、ウェル上において内側に配置するこ
とによって構成されるドライバ回路が提案されている。

【００２８】この場合においては、第１段目のＣＭＯＳ
インバータ回路４１のＰＭＯＳトランジスタ１のゲート
とＮＭＯＳトランジスタ２のゲートとが、別々のポリシ
リコン配線１３ａ，１３ｂによって構成されており、そ
れぞれ、スルーホール３２ａ，３２ｂを介して、第１層
アルミ配線３１ａに接続されている。

【００２９】また、第１段目のＣＭＯＳインバータ回路
４１のＰＭＯＳトランジスタ１のソースと、第２段目の
ＣＭＯＳインバータ回路４２のＰＭＯＳトランジスタの
ソースとが、所定の電圧ＶＤＤが印加されたアルミ配線
２１からの分岐によって、共通に形成されている。同様
に、第１段目のＣＭＯＳインバータ回路４１のＮＭＯＳ
トランジスタ２のソースと、第２段目のＣＭＯＳインバ
ータ回路４２のＮＭＯＳトランジスタ２のソースとが、
ＧＮＤに接地されているアルミ配線２２からの分岐によ
って、共通に形成されている。

【００３０】さらに、第１段目のＣＭＯＳインバータ回
路４１のＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ２のドレインとがアルミ配線１２によって
形成されており、スルーホール３２を介し、第２段目の
ＣＭＯＳインバータ回路４２のポリシリコン配線１３に
接続されている。

【００３１】このような構成にすることによって、ウェ
ルの数を、図１５に示す構成と同じ２個に保ちつつ、ド
ライバ回路の幅を図１５に示す構成よりも狭くすること
ができる。

【００３２】また、図１７に示すドライバ回路の構成を
応用して、半導体集積回路を構成する場合もある。半導
体集積回路の一例として、図１８に、従来のレベルシフ
ト回路の構成を示す。ＰＭＯＳトランジスタ１０１のゲ
ートには、外部から信号電圧が入力される。また、ＰＭ
ＯＳトランジスタ１０１は、そのソースが、所定の電圧
ＶＤＤが印加されているアルミ配線１１１から分岐して
形成され、そのドレインが、ＰＭＯＳトランジスタ１０
２のソースに接続されている。

【００３３】さらに、ＰＭＯＳトランジスタ１０２のド
レインは、ＮＭＯＳトランジスタ１０３のドレインに接
続されており、ＮＭＯＳトランジスタ１０３のソース
は、所定の電圧ＶＬが印加されているアルミ配線２２に
接続されている。また、ＰＭＯＳトランジスタ１０２と
ＮＭＯＳトランジスタ１０３のベースには、所定の電圧
ＶＲが、常に印加されている。

【００３４】上述したＰＭＯＳトランジスタ１０２のド
レインと、ＮＭＯＳトランジスタ１０３のドレインとの
接続点における電圧が、ドライバ回路１００に入力され
る。ドライバ回路１００は、図１７に示すドライバ回路
と、ほぼ同様の構成であるが、アルミ配線２１、２２に
印加される電圧が、図１７の場合と異なっており、それ
ぞれ、所定の電圧ＶＨ，ＶＬが印加されている。

【００３５】次に、上述した、所定の電圧ＶＤＤを５
Ｖ、ＶＲを−２Ｖ、ＶＨを−２Ｖ、ＶＬを−５Ｖとし
て、図１８に示すレベルシフト回路の動作について説明
する。また、ＰＭＯＳトランジスタ１０１のゲートに印
加される信号電圧を、０Ｖまたは５Ｖの２種類とする。

【００３６】ＰＭＯＳトランジスタ１０１は、そのゲー
トに５Ｖの信号電圧が印加されると、そのゲート−ソー
ス間の電位差が０Ｖとなり、オフする。また、ＮＭＯＳ
トランジスタ１０３は、そのゲート−ソース間の電位差
が＋３Ｖであるので、オンする。

【００３７】すると、ＰＭＯＳトランジスタ１０１がオ
フなので、電流がほとんど流れず、後段のドライバ回路
１００へも、ほとんど電流が流れない。よって、ＮＭＯ
Ｓトランジスタ１０３を負荷抵抗とみなすと、この負荷
抵抗における電圧降下は、ほぼ０となる。したがって、
この場合、ドライバ回路１００に入力される信号電圧
は、アルミ配線２２に印加されている所定の電圧−５Ｖ
（＝ＶＬ）となる。

【００３８】さらに、ドライバ回路１００は、この信号
電圧−５Ｖが印加されると、上述したように、出力信号
電圧として、−５Ｖ（＝ＶＬ）を出力する。

【００３９】一方、ＰＭＯＳトランジスタ１０１のゲー
トに、０Ｖの信号電圧が印加されると、ＰＭＯＳトラン
ジスタ１０１は、そのゲート−ソース間の電位差が−５
Ｖとなり、オンする。また、上述したように、ＮＭＯＳ
トランジスタ１０３は、オンしている。また、ＰＭＯＳ
トランジスタ１０２は、この場合において、ＰＭＯＳト
ランジスタ自身がオンするように、さらに、ドライバ回
路１００に入力する信号電圧が、上述したＶＨと等しい
値（−２Ｖ）となるように設定されている。

【００４０】したがって、この場合、ドライバ回路１０
０には、信号電圧−２Ｖが入力され、さらに、このドラ
イバ回路１００からの出力信号電圧は、−２Ｖ（＝Ｖ
Ｈ）となる。

【００４１】次に、図１８に示すレベルシフト回路の構
成パターンを説明する。図１９は、図１８に示すレベル
シフト回路の構成を示すパターン図である。図中、この
レベルシフト回路の基板は、左から、ＰＭＯＳトランジ
スタ１０１，１０２が形成されているＮ−ウェル、サブ
ストレートとしてのＰ−ウェル、図１７に示すドライバ
回路が形成されるＮ−ウェル、Ｐ−ウェルによって構成
されている。また、ＮＭＯＳトランジスタ１０３は、図
中、１番右に配置されているＰ−ウェル上において、ド
ライバ回路１００の外側に形成されている。

【００４２】上述した、サブストレートとしてのＰ−ウ
ェル上には、サブストレート電圧ＶＳＵＢが印加された
アルミ配線１３０と、上述した所定の電圧ＶＲが印加さ
れているアルミ配線１１２が形成されている。

【００４３】ＰＭＯＳトランジスタ１０２のゲートとＮ
ＭＯＳトランジスタ１０３のゲートは、１本の共通なポ
リシリコン配線１３３によって構成されており、スルー
ホール１３２を介して、アルミ配線１１２と接続されて
いる。また、ＰＭＯＳトランジスタ１０２のドレインを
形成している第１層アルミ配線１３１ａと、ＮＭＯＳト
ランジスタ１０３のドレインを形成している第１層アル
ミ配線１３１ｂとが、第２層アルミ配線１３１ｃによっ
て接続されている。

【００４４】また、第１層アルミ配線１３１ｂは、スル
ーホール１３５を介して、ドライバ回路１００内の第１
段目のＣＭＯＳインバータ回路４１を構成するＰＭＯＳ
トランジスタ１のゲートと接続され、さらに、スルーホ
ール１３６を介して、ドライバ回路１００内の第１段目
のＣＭＯＳインバータ回路４１を構成するＮＭＯＳトラ
ンジスタ４２のゲートと、接続されている。従って、ド
ライバ回路１００内の１段目のＣＭＯＳインバータ回路
を構成する各トランジスタ１，２のゲートには、ＰＭＯ
Ｓトランジスタ１０２のドレインと、ＮＭＯＳトランジ
スタ１０３のドレインとの接続点の電圧が入力されるこ
ととなる。

【００４５】

【発明が解決しようとする課題】ところで、上述した走
査回路（ドライバ回路）の構成においては、アルミ配線
幅が、ポリシリコン配線幅に比較して大きく、また、ア
ルミ配線とアルミ配線とが隣合う場合において、ショー
トを防ぐために、アルミ配線間に、所定の幅のスペース
を設ける必要があり、そのスペースが、ポリシリコン配
線とポリシリコン配線間のスペースに比べて、比較的大
きい。

【００４６】しかしながら、以上に述べた従来例におい
ては、アルミ配線の使用について考慮されていないの
で、さらなる画素の縮小化に対応できないという課題を
有する。

【００４７】さらに、レベルシフト回路に代表される半
導体集積回路においても、近年、さらなる縮小化が望ま
れている。

【００４８】本発明はこのような状況に鑑みてなされた
ものであり、ＣＭＯＳインバータ回路及びＣＭＯＳ集積
回路の幅を狭くすることを目的とする。

【００４９】

【課題を解決するための手段】請求項１に記載のＣＭＯ
Ｓインバータ回路は、Ｎ−ウェルを基板として形成され
るＰＭＯＳトランジスタ（例えば図２のＰＭＯＳトラン
ジスタ１）と、Ｐ−ウェルを基板として形成されるＮＭ
ＯＳトランジスタ（例えば図２のＮＭＯＳトランジスタ
２）とによって構成されるＣＭＯＳインバータ回路にお
いて、ＰＭＯＳトランジスタのゲートと、ＮＭＯＳトラ
ンジスタのゲートとが、外部からの信号を直接入力する
１本の共通なポリシリコン配線（例えば図２のポリシリ
コン配線１３）によって形成されることを特徴とする。

【００５０】請求項２に記載のＣＭＯＳ集積回路は、Ｎ
−ウェルを基板として形成されるＰＭＯＳトランジスタ
（例えば図４のＰＭＯＳトランジスタ１）と、Ｐ−ウェ
ルを基板として形成されるＮＭＯＳトランジスタ（例え
ば図４のＮＭＯＳトランジスタ２）とによって構成され
るＣＭＯＳインバータ回路（例えば図４のＣＭＯＳイン
バータ回路４１，４２）を２段接続することによって構
成されるＣＭＯＳ集積回路において、第１段目のＣＭＯ
Ｓインバータ回路（例えば図４のＣＭＯＳインバータ回
路４１）を構成するＰＭＯＳトランジスタのドレイン
と、ＮＭＯＳトランジスタのドレインとが、別々のアル
ミ配線（例えば図４のアルミ配線６１，６２）によって
形成され、第２段目のＣＭＯＳインバータ回路（例えば
図４のＣＭＯＳインバータ回路４２）を構成するＰＭＯ
Ｓトランジスタのゲートと、ＮＭＯＳトランジスタのゲ
ートとが、第１段目のＣＭＯＳインバータ回路から出力
される信号を入力する１本の共通なポリシリコン配線
（例えば図４のポリシリコン配線１３）によって形成さ
れ、このポリシリコン配線の両端において、上述した２
本のアルミ配線が接続されることを特徴とする。

【００５１】請求項３に記載のＣＭＯＳ集積回路は、Ｎ
−ウェルを基板として形成されるＰＭＯＳトランジスタ
（例えば図６のＰＭＯＳトランジスタ１）と、Ｐ−ウェ
ルを基板として形成されるＮＭＯＳトランジスタ（例え
ば図６のＮＭＯＳトランジスタ２）とによって構成され
るＣＭＯＳインバータ回路（ＣＭＯＳインバータ回路４
１，４２）を２段接続することによって構成されるＣＭ
ＯＳ集積回路において、第１段目のＣＭＯＳインバータ
回路を構成するＰＭＯＳトランジスタのゲートと、ＮＭ
ＯＳトランジスタのゲートとが、外部からの信号を直接
入力する１本の共通なポリシリコン配線（例えば図６の
ポリシリコン配線１３）によって形成されることを特徴
とする。

【００５２】請求項４に記載のＣＭＯＳ集積回路は、Ｎ
−ウェルを基板として形成されるＰＭＯＳトランジスタ
（例えば図８のＰＭＯＳトランジスタ１）と、Ｐ−ウェ
ルを基板として形成されるＮＭＯＳトランジスタ（例え
ば図８のＮＭＯＳトランジスタ２）とによって構成され
るＣＭＯＳインバータ回路（例えば図８のＣＭＯＳイン
バータ回路４１，４２）を複数段接続することによって
構成されるＣＭＯＳ集積回路において、第ｎ段目のＣＭ
ＯＳインバータ回路（例えば図８のＣＭＯＳインバータ
回路４１）を構成するＰＭＯＳトランジスタのゲート
と、ＮＭＯＳトランジスタのゲートとが、外部または第
ｎ−１段目のＣＭＯＳインバータ回路からの信号が直接
入力される１本の共通なポリシリコン配線（例えば図８
のポリシリコン配線１３）によって形成され、第ｎ段目
のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジ
スタのドレインと、ＮＭＯＳトランジスタのドレインと
が、別々のアルミ配線（例えば図８のアルミ配線６１，
６２）によって形成され、第ｎ＋１段目のＣＭＯＳイン
バータ回路（例えば図８のＣＭＯＳインバータ回路４
２）を構成するＰＭＯＳトランジスタのゲートと、ＮＭ
ＯＳトランジスタのゲートとが、第ｎ段目のＣＭＯＳイ
ンバータ回路から出力される信号を入力する１本の共通
なポリシリコン配線（例えば図８のポリシリコン配線１
３）によって形成され、このポリシリコン配線の両端に
おいて、上述した２本のアルミ配線が接続されることを
特徴とする。

【００５３】

【作用】本発明のＣＭＯＳインバータ回路においては、
ＰＭＯＳトランジスタ１のゲートとＮＭＯＳトランジス
タのゲートとを、１本の共通なポリシリコン配線１３に
よって形成したので、ＣＭＯＳインバータ回路の幅を狭
くすることができる。

【００５４】本発明のＣＭＯＳ集積回路においては、１
段目のＣＭＯＳインバータ回路４１のＰＭＯＳトランジ
スタ１のドレインと、ＮＭＯＳトランジスタ２のドレイ
ンとが、別々のアルミ配線６１，６２によって形成さ
れ、２段目のＣＭＯＳインバータ回路４２のＰＭＯＳト
ランジスタ１のゲートとＮＭＯＳトランジスタ２のゲー
トとを共通に形成するポリシリコン配線１３の両端にお
いて、アルミ配線６１，６２が、それぞれ、接続され
る。さらに、１段目のＣＭＯＳインバータ回路４１のＰ
ＭＯＳトランジスタ１のゲートと、ＮＭＯＳトランジス
タ２のゲートとを１本の共通なポリシリコン配線１３に
よって形成するようにした。したがって、ＣＭＯＳ集積
回路の幅を狭くすることができる。

【００５５】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。なお、従来例と同様の構成には、同一の
符号を付し、適宜説明を省略する。

【００５６】図１は、本発明のＣＭＯＳインバータ回路
の一実施例の構成を示す回路図である。また、図２は、
図１に示すＣＭＯＳインバータ回路の構成を示すパター
ン図である。この場合のＣＭＯＳインバータ回路の構成
は、ＰＭＯＳトランジスタ１のゲートと、ＮＭＯＳトラ
ンジスタのゲートとが１本のポリシリコン配線１３によ
って形成され、図１２及び図１３に示す従来例の場合と
異なり、アルミ配線を介さず、外部より、信号の入力
を、直接受けるようになされている。その他の構成は、
図１３に示す場合と同様である。

【００５７】このような構成にすることによって、図１
３に示す従来のＣＭＯＳインバータ回路におけるアルミ
配線３１ａを排除することが可能となり、アルミ配線１
本分だけ、ＣＭＯＳインバータ回路の幅を狭くすること
が可能となる。

【００５８】図３は、本発明のＣＭＯＳ集積回路の一実
施例であるドライバ回路の構成を示す回路図である。ま
た、図４は、図３に示すドライバ回路の構成を示すパタ
ーン図である。なお、本実施例におけるドライバ回路の
構成は、図１７のドライバ回路の構成とほぼ同様であ
る。

【００５９】第１段目のＣＭＯＳインバータ回路４１を
構成するＰＭＯＳトランジスタ１のドレインと、ＮＭＯ
Ｓトランジスタ２のドレインとが、別々のアルミ配線６
１，６２によって構成されている。また、このアルミ配
線６１，６２は、それぞれ、スルーホール７１，７２を
介して、第２段目のＣＭＯＳインバータ回路４２のＰＭ
ＯＳトランジスタ１とＮＭＯＳトランジスタ２のゲート
を形成しているポリシリコン配線１３の両端に接続さ
れ、信号を伝達している。その他の構成は、図１７と同
様である。

【００６０】このような構成にすることによって、図１
７におけるアルミ配線１２を排除することが可能とな
り、図１７のドライバ回路の幅より、アルミ配線１本分
だけ狭くすることができる。

【００６１】図５は、本発明の他の実施例のドライバ回
路の構成を示す回路図である。また、図６は、図５に示
すドライバ回路の構成を示すパターン図である。なお、
本実施例におけるドライバ回路の構成も、図１７に示す
従来例の場合と、ほぼ同様である。

【００６２】本実施例においては、第１段目のＣＭＯＳ
インバータ回路４１のＰＭＯＳトランジスタ１のゲート
と、ＮＭＯＳトランジスタ２のゲートとが、別々に形成
されておらず、１本の共通なポリシリコン配線１３によ
って形成されており、さらに、このポリシリコン配線１
３は、外部から入力される信号を、アルミ配線を介さ
ず、直接入力するようになされている。つまり、第１段
目のＣＭＯＳインバータ回路４１は、図１に示す本発明
のＣＭＯＳインバータ回路と同様の構成となっている。
その他の構成は、図１７に示す場合と同様である。

【００６３】このような構成にすることによって、図１
７における第１層アルミ配線３１ａをポリシリコン配線
１３に代替することができ、その分だけ、ドライバ回路
の幅を狭くすることが可能となる。

【００６４】図３及び図４に示した実施例と、図５及び
図６に示した実施例とを組み合わせることによって、ド
ライバ回路の幅をさらに狭くすることも可能である。図
７は、この場合の実施例の構成を示す回路図である。ま
た、図８は、図７に示すドライバ回路の構成を示すパタ
ーン図である。

【００６５】この場合のドライバ回路においては、第１
段目のＣＭＯＳインバータ回路４１のＰＭＯＳトランジ
スタ１のゲートと、ＮＭＯＳトランジスタ２のゲートと
が１本の共通なポリシリコン配線１３によって形成さ
れ、外部から入力される信号が、アルミ配線を介さず、
直接入力される。

【００６６】また、第１段目のＣＭＯＳインバータ回路
４１のＰＭＯＳトランジスタ１のドレインと、ＮＭＯＳ
トランジスタ２のドレインとが、別々のアルミ配線６
１，６２によって形成されている。さらに、第２段目の
ＣＭＯＳインバータ回路４２のＰＭＯＳトランジスタ１
のゲートと、ＮＭＯＳトランジスタ２のゲートとを共通
に形成しているポリシリコン配線１３の両端において、
上述した、アルミ配線６１，６２が、それぞれ、スルー
ホール７１，７２を介して接続されており、第１段目の
ＣＭＯＳインバータ回路４１の出力信号が、第２段目の
ＣＭＯＳインバータ回路４２に入力されるようになされ
ている。

【００６７】その他の構成については、図１７の場合と
同様である。

【００６８】つまり、本実施例のドライバ回路において
は、図１７におけるアルミ配線１２を排除でき、さら
に、第１層アルミ配線３１ａをポリシリコン配線１３に
代替することができ、その分だけ、ドライバ回路の幅を
狭くすることが可能となる。

【００６９】また、図１８及び図１９に示すレベルシフ
ト回路の幅を狭くすることも可能であり、その構成例を
図９に示す。また、図１０は、図９に示すレベルシフト
回路のパターン図である。このレベルシフト回路におい
ては、ドライバ回路１００の構成を、図８に示すドライ
バ回路の構成と同様にすることができる。さらに、ＰＭ
ＯＳトランジスタ１０２のドレインを形成する第１層ア
ルミ配線１３１ａと、ＮＭＯＳトランジスタ１０３のド
レインを形成する第１層アルミ配線１３１ｂとが、それ
ぞれ、ドライバ回路１００の第１段目のＣＭＯＳインバ
ータ回路４１の各トランジスタ１，２のゲートを形成す
る１本の共通なポリシリコン配線１３の両端に接続され
ている。そのほかの構成は、図１９の場合と同様であ
る。

【００７０】次に、以上に述べた実施例の数値的効果に
ついて述べる。なお、アルミ配線幅を２．６ｕｍ、アル
ミ配線とアルミ配線との間に設ける間隔を２．０ｕｍ、
ポリシリコン配線幅を２．０ｕｍ、ポリシリコン配線と
ポリシリコン配線との間に設ける間隔を１．０ｕｍとす
る。各トランジスタのドレイン及びソースを形成するア
ルミ配線と、ゲートを形成するポリシリコン配線とはオ
ンライン（配線間隔が０）である（つまり、トランジス
タの幅は、常に、（２．６＋２．０＋２．６）ｕｍ＝
７．２ｕｍとなる）。一方、各トランジスタ内における
アルミ配線とトランジスタ外のポリシリコン配線との間
隔は、０．５ｕｍである。

【００７１】さらに、各回路の上部において、同様の回
路が設けられるので、次の回路の配線との間隔を取る必
要もある。

【００７２】上述した数値を用いて、各回路の幅を算出
する。従来のＣＭＯＳインバータ回路である図１３に示
すＣＭＯＳインバータ回路の幅は、次に示すような値と
なる。

【００７３】図１３に示すＣＭＯＳインバータ回路の幅＝（トランジスタ１及び２の幅）＋（アルミ配線３１とトランジスタ１及び２との間に設ける間隔）＋（アルミ配線３１の幅）＋（次の回路との間に設ける幅）＝（７．２＋２．０＋２．６＋２．０）ｕｍ＝１３．８ｕｍ

【００７４】また、図２に示す本発明のＣＭＯＳインバ
ータ回路の幅は、次に示すような値となる。

【００７５】図２に示すＣＭＯＳインバータ回路の幅＝（トランジスタ１及び２の幅）＋（次の回路との間に設ける幅）＝（７．２＋２．０）ｕｍ＝９．２ｕｍ

【００７６】従って、本発明のＣＭＯＳインバータ回路
の一実施例である図２に示すＣＭＯＳインバータ回路の
幅は、図１３に示す従来のＣＭＯＳインバータ回路の幅
よりも、４．６ｕｍ狭くすることができる。

【００７７】同様に、図１７に示す従来のドライバ回路
の幅と、図８に示すドライバ回路の幅を算出すると、図
１７に示す従来のドライバ回路の幅は１８．４ｕｍであ
り、図８に示すドライバ回路の幅は１０．２ｕｍであ
る。従って、本発明のＣＭＯＳ集積回路の一実施例であ
る図８に示すドライバ回路の幅は、図１７に示す従来の
ドライバ回路の幅よりも、８．２ｕｍ狭くすることがで
きる。

【００７８】さらに、図１９に示す従来のレベルシフト
回路の幅と、図１０に示すレベルシフト回路の幅を、上
記と同様にを算出する。なお、図１９に示すレベルシフ
ト回路において、ポリシリコン配線１３３と第１層アル
ミ配線１３１ｂとが、重ねて配置されてる。すると、図
１９に示す従来のレベルシフト回路の幅は、１８．４ｕ
ｍとなり、図１０に示すレベルシフト回路の幅は１３．
２ｕｍとなる。従って、本発明のＣＭＯＳ集積回路の一
実施例である図１０に示すレベルシフト回路の幅は、図
１９に示す従来のレベルシフト回路の幅よりも、５．２
ｕｍ狭くすることができる。

【００７９】

【発明の効果】以上のように、本発明のＣＭＯＳインバ
ータ回路及びＣＭＯＳ集積回路によれば、トランジスタ
間の接続を、アルミ配線によらず、ポリシリコン配線に
よって形成するようにしたので、ＣＭＯＳインバータ回
路及びＣＭＯＳ集積回路の幅を狭くすることができる。

【図面の簡単な説明】

【図１】本発明のＣＭＯＳインバータ回路の一実施例の
構成を示す回路図である。

【図２】図１に示すＣＭＯＳインバータ回路のパターン
図である。

【図３】本発明のＣＭＯＳ集積回路のドライバ回路の一
実施例の構成を示す回路図である。

【図４】図３に示すドライバ回路のパターン図である。

【図５】本発明のＣＭＯＳ集積回路のドライバ回路の他
の実施例の構成を示す回路図である。

【図６】図５に示すドライバ回路のパターン図である。

【図７】本発明のＣＭＯＳ集積回路のドライバ回路の他
の実施例の構成を示す回路図である。

【図８】図７に示すドライバ回路のパターン図である。

【図９】本発明のＣＭＯＳ集積回路のレベルシフト回路
の一実施例の構成を示す回路図である。

【図１０】図９に示すレベルシフト回路のパターン図で
ある。

【図１１】イメージセンサの構成を示す図である。

【図１２】従来のＣＭＯＳインバータ回路の一構成例を
示す回路図である。

【図１３】図１３に示すＣＭＯＳインバータ回路のパタ
ーン図である。

【図１４】従来のドライバ回路の一構成例を示す回路図
である。

【図１５】図１４に示すドライバ回路のパターン図であ
る。

【図１６】図１４に示すドライバ回路の他のパターン図
である。

【図１７】図１４に示すドライバ回路の他のパターン図
である。

【図１８】従来のレベルシフト回路の一構成例を示す回
路図である。

【図１９】図１８に示すレベルシフト回路のパターン図
である。

【符号の説明】

１ＰＭＯＳトランジスタ２ＮＭＯＳトランジスタ１０信号入力回路１１ａ，１１ｂコンタクトホール１２アルミ配線１２ａ第１層アルミ配線１２ｂ第２層アルミ配線１３，１３ａ，１３ｂポリシリコン配線２１，２２アルミ配線２３，２４コンタクトホール２５，２６スルーホール３１アルミ配線３１ａ第１層アルミ配線３１ｂ第２層アルミ配線３２，３２ａ，３２ｂスルーホール４１第１段目のＣＭＯＳインバータ回路４２第２段目のＣＭＯＳインバータ回路６１，６２アルミ配線７１，７２スルーホール１００ドライバ回路１０１ＰＭＯＳトランジスタ１０２ＰＭＯＳトランジスタ１０３ＮＭＯＳトランジスタ１１１，１１２，１３０，アルミ配線１３１ａ，１３１ｂ第１層アルミ配線１３１ｃ第２層アルミ配線１３２スルーホール１３３ポリシリコン配線１３５，１３６スルーホール２００受光部２０１画素２０１Ｐ１画素ピッチ２０２周辺回路部

Claims

【特許請求の範囲】

【請求項１】Ｎ−ウェルを基板として形成されるＰＭ
ＯＳトランジスタと、Ｐ−ウェルを基板として形成され
るＮＭＯＳトランジスタとによって構成されるＣＭＯＳ
インバータ回路において、前記ＰＭＯＳトランジスタのゲートと、前記ＮＭＯＳト
ランジスタのゲートとが、外部からの信号を直接入力す
る１本の共通なポリシリコン配線によって形成されるこ
とを特徴とするＣＭＯＳインバータ回路。
【請求項２】Ｎ−ウェルを基板として形成されるＰＭ
ＯＳトランジスタと、Ｐ−ウェルを基板として形成され
るＮＭＯＳトランジスタとによって構成されるＣＭＯＳ
インバータ回路を、２段接続することによって構成され
るＣＭＯＳ集積回路において、第１段目のＣＭＯＳインバータ回路を構成する前記ＰＭ
ＯＳトランジスタのドレインと、前記ＮＭＯＳトランジ
スタのドレインとが、別々のアルミ配線によって形成さ
れ、第２段目のＣＭＯＳインバータ回路を構成する前記ＰＭ
ＯＳトランジスタのゲートと、前記ＮＭＯＳトランジス
タのゲートとが、信号の入力を受ける１本の共通なポリ
シリコン配線によって形成され、前記ポリシリコン配線は、その一端において、前記第１
段目のＣＭＯＳインバータ回路の前記ＰＭＯＳトランジ
スタのドレインを形成する前記アルミ配線と接続され、
その他端において、前記第１段目のＣＭＯＳインバータ
回路の前記ＮＭＯＳトランジスタのドレインを形成する
前記アルミ配線と接続されることを特徴とするＣＭＯＳ
集積回路。
【請求項３】Ｎ−ウェルを基板として形成されるＰＭ
ＯＳトランジスタと、Ｐ−ウェルを基板として形成され
るＮＭＯＳトランジスタとによって構成されるＣＭＯＳ
インバータ回路を、２段接続することによって構成され
るＣＭＯＳ集積回路において、第１段目のＣＭＯＳインバータ回路を構成する前記ＰＭ
ＯＳトランジスタのゲートと、前記ＮＭＯＳトランジス
タのゲートとが、外部からの信号を直接入力する１本の
共通なポリシリコン配線によって形成されることを特徴
とするＣＭＯＳ集積回路。
【請求項４】Ｎ−ウェルを基板として形成されるＰＭ
ＯＳトランジスタと、Ｐ−ウェルを基板として形成され
るＮＭＯＳトランジスタとによって構成されるＣＭＯＳ
インバータ回路を、複数段接続することによって構成さ
れるＣＭＯＳ集積回路において、第ｎ段目のＣＭＯＳインバータ回路の前記ＰＭＯＳトラ
ンジスタのゲートと、前記ＮＭＯＳトランジスタのゲー
トとが、外部または第ｎ−１段目のＣＭＯＳインバータ
回路からの信号が直接入力される１本の共通なポリシリ
コン配線によって形成され、前記第ｎ段目のＣＭＯＳインバータ回路の前記ＰＭＯＳ
トランジスタのドレインと、前記ＮＭＯＳトランジスタ
のドレインとが、別々のアルミ配線によって形成され、第ｎ＋１番目の前記ＣＭＯＳインバータ回路の前記ＰＭ
ＯＳトランジスタのゲートと、前記ＮＭＯＳトランジス
タのゲートとが、前記第ｎ段目のＣＭＯＳインバータ回
路から出力される信号を入力する１本の共通なポリシリ
コン配線によって形成され、前記第ｎ＋１段目のＣＭＯＳインバータ回路の前記１本
のポリシリコン配線は、その一端において、前記第ｎ段
目のＣＭＯＳインバータ回路の前記ＮＭＯＳトランジス
タのドレインを形成する前記アルミ配線と接続され、そ
の他端において、前記第ｎ段目のＣＭＯＳインバータ回
路のＰＭＯＳトランジスタのドレインを形成する前記ア
ルミ配線と接続されることを特徴とするＣＭＯＳ集積回
路。