JP5095712B2 - 不揮発性強誘電体メモリ装置のセンシングアンプ - Google Patents

Description

本発明は不揮発性強誘電体メモリ装置に関するもので、特にデータを格納しているセルからの出力データを３段階に増幅する不揮発性強誘電体メモリ装置のセンシングアンプの構造に関する。

一般に不揮発性強誘電体メモリ、いわゆるＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータは保存される。

図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。

以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来技術の不揮発性強誘電体メモリの単位セルを示した。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。

このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタＴ１が導通状態となる。

このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシタにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。

このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。

し、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。

このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合はロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。

このようにセンスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。

図４は従来技術に従う不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、メインセルアレイ部４１をほぼ矩形の形状の領域として配置し、その中の一部を参照セルアレイ部４２に割り当てる。その矩形の領域のメインセルアレイ部４１のいずれかの辺に沿って、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置する。
さらにメインセルアレイ部４１の他の辺、図面では下辺側にセンスアンプ部４４を構成させている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する回路である。センスアンプ４４は複数個のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。

このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて以下に説明する。
図５は図４の部分的詳細図である。図で分かるように、メインセルアレイはＤＲＡＭのように折り返し型ビットライン（folded bitline)構造を有する。そして、参照セルアレイ部４２もまた折り返し型のビットライン構造を有し、参照セルワードラインと参照セルプレートラインを対として構成されている。この際、２対の参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１及びＲＷＬ＿２，ＲＰＬ＿２とする。

メインセルワードラインＭＷＬ＿Ｎ−１及びメインセルプレートラインＭＰＬ＿Ｎ−１が活性化すると、参照セルワードラインＲＷＬ＿１と参照セルプレートラインＲＰＬ＿１も活性化する。したがって、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。

また、メインセルワードラインＭＷＬ＿ＮとメインセルプレートラインＭＰＬ＿Ｎが活性化すると、参照セルワードラインＲＷＬ＿２と参照セルプレートラインＲＰＬ＿２も活性化される。したがって、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。ここで、参照セルによるビットラインレベルＲＥＦはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ）とＢ＿Ｌ（ロー）との間にある。したがって、参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの間にするための参照セルの動作方法は二つある。

第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
このように、従来技術の不揮発性強誘電体メモリ装置は前記二つの方法を用いることで、センスアンプ部４４で必要とする参照電圧を作り出していた。

図６は図４のセンシングアンプ部を詳細に示すもので、センシングアンプ部を構成する複数のセンシングアンプのうち任意の一つを示した。
図６に示すように、従来の技術によるセンシングアンプはラッチ型センシングアンプ部の構造を有する。すなわち、二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタとで構成され、そのトランジスタがラッチ形態のインバータ構造を形成している。

第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き合うように形成され、第１ＰＭＯＳトランジスタＭＰ１の出力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１ＰＭＯＳトランジスタＭＰ１のゲートに連結される。そして、第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２の入力端にはＳＡＰ信号が印加される。このＳＡＰ信号は第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２を活性化させるための活性化信号である。

第１ＰＭＯＳトランジスタＭＰ１の出力端には第１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳトランジスタＭＮ２が直列に連結される。
第２ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳトランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳトランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタＭＮ２のゲートに連結される。そして、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２の入力端は共通にＳＡＮ信号が印加される。ここで、ＳＡＮ信号は第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させるための活性化信号である。

第１ＰＭＯＳトランジスタＭＰ１及び第１ＮＭＯＳトランジスタＭＮ１の出力端はビットラインＢ＿Ｎに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２及び第２ＮＭＯＳトランジスタＭＮ２の出力端は次のビットラインＢ＿Ｎ＋１に連結される。このようなセンシングアンプはその出力がそれぞれビットラインＢ＿Ｎ，Ｂ＿Ｎ＋１に連結され、メインセルと参照セルへの入出力を可能とする。
したがって、センシングアンプ不活性化時のプリチャージの間はＳＡＰ，ＳＡＮ，Ｂ＿Ｎ，Ｂ＿Ｎ＋１の信号が全て１／２Ｖｃｃの状態を維持する。
反面、活性化時にはＳＡＰが「ハイ」レベルにプルアップされ、ＳＡＮは接地レベルにプルダウンされる。

しかし、従来の不揮発性強誘電体メモリ装置は次のような問題点があった。
第一に、互いに異なるデータバスを用いてデータの読み出し及び書込みが行われるので、複数のデータバスが必要となり、レイアウトを効率的に設計することができない。
第二に、読み出し及び書込みに従う安定した増幅を期待できない。

本発明は上記のような従来技術の問題点を解決するためになされたもので、読み出し用データバスと書込み用データバスとを別々に構成せず、一つのデータバスを用いて読み出し及び書込みが行えるようにすることで、増幅の安定性を向上させるようにした不揮発性強誘電体メモリ装置のセンシングアンプを提供することが目的である。

上記の目的を達成するための本発明の不揮発性強誘電体メモリ装置のセンシングアンプは、ビットラインの信号を３段にわたって増幅するようにしたものである。本発明は、半導体メモリ装置のビットラインの信号を増幅する第１増幅ステージと、データの読み出し及び書込み時に共通に用いられ、第１増幅ステージの出力信号をインターフェースする第１データバスと、前期第１データバスの信号を増幅する第２増幅ステージと、データの読み出し及び書込み時に共通に用いられ、第２増幅ステージの出力信号をインターフェースする第２データバスと、第２データバスの信号を増幅する第３増幅ステージとを含むことを特徴とする。

以上で詳述したように、本発明の不揮発性強誘電体メモリ装置のセンシングアンプは次のような効果がある。
各増幅ステージに印加されるコントロール信号を適切に調節することで、読み出し用データバスと書込み用データバスとを別々に構成せず、一つのデータバスを用いて読み出し及び書込みが行えるので、レイアウトの設計が容易であり且つデータバスに対するロードを減らすことができる。

一般の強誘電体のヒステリシスループを示す特性図。 従来技術による不揮発性強誘電体メモリの単位セルの構成図。 従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。 読み出しモードの動作を示すタイミング図。 従来技術による不揮発性強誘電体メモリ装置の構成ブロック図。 図４の部分的詳細図。 従来の不揮発性強誘電体メモリ装置によるセンシングアンプの構成図。 本発明の不揮発性強誘電体メモリ素子の単位セルの構成図。 本発明の不揮発性強誘電体メモリ装置の簡略化した回路的構成図。 本発明の不揮発性強誘電体メモリ装置の動作タイミング図。 本発明の不揮発性強誘電体メモリ装置によるセンシングアンプの階層構造を示す構成ブロック図。 本発明の第１実施形態による不揮発性強誘電体メモリ装置のセンシングアンプの構成図。 本発明の第２実施形態による不揮発性強誘電体メモリ装置のセンシングアンプの構成図。 本発明の第３実施形態による不揮発性強誘電体メモリ装置のセンシングアンプの構成図。 本発明の第４実施形態による不揮発性強誘電体メモリ装置のセンシングアンプの構成図。 本発明の不揮発性強誘電体メモリ装置のセンシングアンプによる第１増幅ステージの詳細構成図。 読み出しモード時第１増幅ステージの出力波形の変化を示す波形図。 本発明の不揮発性強誘電体メモリ装置のセンシングアンプによる第２増幅ステージの詳細構成図。 本発明の不揮発性強誘電体メモリ装置のセンシングアンプによる第３増幅ステージの詳細構成図。

以下、本発明の不揮発性強誘電体メモリ装置のセンシングアンプの実施形態を説明する。
まず、本不揮発性強誘電体メモリ装置のセンシングアンプを説明するため、まず不揮発性強誘電体メモリ装置そのものについて説明する。
図７は本発明の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図７に示すように、本実施形態の不揮発性強誘電体メモリ素子の単位セルは、行方向に並べて形成され、互いに一定の間隔を有する第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２の間に形成されている。これらの第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を横切る方向に第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２が形成されている。これらの第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２及び第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２とで形成された空間内にそれぞれ第１トランジスタＴ１と第１強誘電体キャパシタＦＣ１及び第２トランジスタＴ２と第２強誘電体キャパシタＦＣ２が配置されている。第１トランジスタＴ１はゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌ１に連結されている。第２トランジスタＴ２は、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結されている。また第１強誘電体キャパシタＦＣ１は、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結され、第２強誘電体キャパシタＦＣ２が、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結されている。

このような単位セルを複数個形成してセルアレイ部を構成するが、データの格納単位から見れば、一対のスプリットワードラインと一つのビットラインとに連結される一つのトランジスタＴ１及び一つの強誘電体キャパシタＦＣ１が単位セルとなるが、構造的に見れば一対のスプリットワードラインと二つのビットラインとに連結される二つのトランジスタ及び二つの強誘電体キャパシタが単位セルとなる。これにより、本実施形態では構造的側面における２Ｔ／２Ｃ構造を単位セルとして定義する。

以下、本実施形態の不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図８は本不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図８に示すように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、そのスプリットワードライン対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成され、それぞれのビットラインとビットラインとの間には両側のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成されている。さらに、センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部が配置され、ビットラインとデータラインの接続を切り換える選択スイッチングＣＳが設けられている。

このような本実施形態の不揮発性強誘電体メモリ装置の動作を図９に示すタイミング図を参照して説明する。
図９のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される以前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２双方が「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに互いに反対極性の電界が加えられているので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。

反面、ロジック「ロー」が格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧を誘起する。ビットラインにセルデータが十分に載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。

一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」の状態では復元できないので、次のＴ２，Ｔ３区間で再格納させるようにする。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続けるので、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に戻す。

Ｔ３区間は前記第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間であって、第１トランジスタＴ１はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に戻す。

以下、本発明の不揮発性強誘電体メモリ装置のセンシングアンプの実施形態を添付の図面を参照して詳細に説明する。
図１０は本センシングアンプの階層構造を簡略化した構成ブロック図である。
図１０に示すように、本発明によるセンシングアンプはセルアレイ部１００の複数のビットラインの信号をセンシング及び増幅して、第１データバス１１２を介して出力する第１増幅ステージ１１１と、第１増幅ステージ１１１の出力信号を増幅して第２データバス１１４を介して出力する第２増幅ステージ１１５と、第２増幅ステージ１１５の出力信号をセンシングして増幅する第３増幅ステージ１１７とを備えている。ここで、第１データバス１１２と第２データバス１１４はデータの読み出し及び書込み時共通に用いられる。第３増幅ステージ１１７の出力信号は入／出力バッファ部２００を介して入／出力パッドに与えられる。

このような３段階の増幅過程を用いる場合、各増幅段階でコントロール信号を異なるようにして、読み出し及び書込みモード時にデータバスを共用できるようになる。すなわち、データバスを共用して読み出し及び書込みを行うことができる。

読み出しモード及び書込みモード時の増幅過程を以下に説明する。
まず、読み出しモード時は第１増幅ステージ１１１でセルアレイ部１００のデータを１次増幅する。この第１増幅ステージ１１１はセルアレイ部１００のメインビットライン毎に連結されたセンシングアンプのアレイで構成される。第１増幅ステージ１１１の出力信号（センシングアンプの出力信号）は共通の出力バスの第１データバス１１２を介して第２増幅ステージ１１５へ伝達される。

第２増幅ステージ１１５は第１データバス１１２を介して伝達された信号を２次増幅する。第２増幅ステージ１１５の出力信号は出力バスの第２データバス１１４を介して第３増幅ステージへ伝達される。その後、第３増幅ステージ１１７はその伝達された信号を３次増幅する。増幅した信号は入／出力バッファ部２００を経て入／出力バッドに印加される。

一方、ライトモード時にはセルアレイ部１００に連結された第１増幅ステージ１１１は、読み出し及び書込みに関係なく、一次的にセルのデータをセンシングする。すなわち、読み出しモードでのように、第１増幅ステージ１１１はセルアレイ部１００のデータを１次増幅する。その後、第２増幅ステージ１１５と第３増幅ステージ１１７では書き込むデータが入力され、それぞれ増幅される。

第１増幅ステージ１１１の出力ノードはスイッチング素子によってデータバスと連結されるが、スイッチング素子をターンオンすることで、最初に第１増幅ステージ１１１で増幅したセルアレイ部１００のデータが第２増幅ステージ１１５で増幅したデータに変わる。すなわち、第２増幅ステージ１１５の書込むデータが第１増幅ステージ１１１のセルデータと変わり、その変わったデータが第１増幅ステージ１１１の新たなデータとなる。したがって、第１増幅ステージ１１１の新たなデータをビットラインへ伝達することで、メインセルに新たなデータを書込むことができる。

以上のような動作の説明から、読み出し用データバスと書込み用データバスとを別々に構成せず、一つのデータバスを用いて読み出しと書込みとを行えることが分かるであろう。

以下、本発明の不揮発性強誘電体メモリ装置のセンシングアンプの実施形態を説明する。
図１１は本発明の第１実施形態を示す。図１１に示すように、矩形の領域に配置された複数のセルアレイ部１００がマトリックス形態で形成されている。各セルアレイ部１００の図面上の上部と下部にそれぞれ第１増幅ステージ１１１を形成させてある。これらの第１増幅ステージ１１１の行方向に同一線上に並んでいる第１増幅ステージ１１１が共用できるように第１データバス１１２が配置されている。第１データバス１１２は、第１増幅ステージ１１１の出力信号をインターフェースしている。この第１データバス１１２にはスイッチング部１１３が接続されている。スイッチング部１１３の出力に第２データバス１１４が接続されている。図示のように、セルアレイ１００の一方の側の第１データバスに接続されたスイッチング部１１３の出力と他方の側の第１データバスに接続されたスイッチング部１１３の出力とはそれぞれ別々に第２データバス１１４に接続されている。この第２データバス１１４には第２増幅ステージ１１５が接続されており、ここで第２データバス１１４を介して伝達された信号をセンシング及び増幅する。第２増幅ステージ１１５には第３データバス１１６を介して第３増幅ステージ１１７が連結されている。第３増幅ステージ１１７は第３データバス１１６の信号をセンシングし、増幅する。各データバスはそれに接続された増幅ステージの出力信号をインターフェースする。

本実施形態は、さらにマトリックス状に配置されたセルアレイの行方向の間に両方のセルアレイ部１００に駆動信号を出力するスプリットワードラインドライバ部１１８が配置されている。ここで、各増幅ステージの間のデータバスはデータの読み出し時だけでなく、書込み時にも使用される。したがって、データの読み出し及び書込みが同一のデータバスを通して行われることが分かるであろう。

第１増幅ステージ１１１は各セルアレイ部１００のメインビットライン毎に連結されたセンシングアンプにより構成されている。センシングアンプは第１データバス１１２を共用してる。スイッチング部１１３は第１データバス１１２に載せられた信号を第２データバス１１４へ送るときに選択的にオンとなる。したがって、第２データバス１１４はターンオンしたスイッチング部を通過した信号を第２増幅ステージ１１５へ転送する。第３増幅ステージ１１７は入／出力パッドの数だけのセンシングアンプで構成され、各センシングアンプの出力信号はそれぞれの入／出力パッドに印加される。

本発明の第１実施形態による動作を以下に説明する。
各セルアレイ部１００の上部と下部にはそれぞれ第１増幅ステージ１１１が構成されている。第１増幅ステージ１１１は複数のセンシングアンプで構成されている。そのセンシングアンプの数はセルアレイ部のビットラインの数と同一である。センシングアンプは上または下側にのみ形成しているが、これは本実施形態ではセンシングアンプをビットラインによって上部と下部とに分離して形成したためである。すなわち、ビットラインの数がｎであれば、ｎ／２のビットラインの信号は上側の第１増幅ステージ１１１で増幅し、残りのｎ／２のビットラインの信号は下側の第１増幅ステージ１１１で増幅するようにした。

このように、第１増幅ステージ１１１をそれぞれのセルアレイ部を中心として上部と下部とに分離して形成した後、上部の第１増幅ステージ１１１が共用できるよう上部に第１データバス１１２を構成し、下部の第１増幅ステージ１１１が共用できるよう下部に第１データバス１１２を構成する。そして、各セルアレイ部１００の上部及び下部に形成された第１データバス１１２はそれぞれスイッチング部１１３と連結する。この際、スイッチング部１１３は各セルアレイ部１００を中心として上部及び下部にそれぞれ位置した第１データバス１１２に連結され、一つのセルアレイ部に対して二つのスイッチング部が構成されている。すなわち、セルアレイ部１００がカラム方向にｎ固形成されると、スイッチング部１１３は各セルアレイ部１００当たり２ｎ個必要となる。２ｎ個のスイッチング部１１３のうちターンオンした一対のスイッチング部を通過した信号のみ第２データバス１１４へ伝達される。

第２データバス１１４はスイッチング部１１３を通過した信号を第２増幅ステージ１１５へ伝達する。この第２増幅ステージ１１５は第２データバス１１４を介して伝達された信号をセンシング及び増幅して第３データバス１１６に出力する。
そして、第３データバス１１６を介して伝達された信号は第３増幅ステージ１１７でセンシング及び増幅する。この際、第３増幅ステージ１１７は入／出力パッドの数だけのセンシングアンプで構成されている。

一方、図１２は本発明の第２実施形態を示すものである。
図１２に図示の第２実施形態は第２データバスを複数、従って第２増幅ステージを複数個用意したものである。
本発明の第１実施形態では第２データバスが一つだけであったのに対して、第２実施形態では第２データバスを複数とした。すなわち、カラム方向に複数個のセルアレイ部１００が形成されている場合、セルアレイ部１００を複数のグループに分けて、そのグループ毎に第２データバスを形成した。したがって、第２データバスが複数であるので、第２データバスと連結される第２増幅ステージも複数個設けてある。そして、それぞれの第２増幅ステージの出力側に第２スイッチング部を配置する。したがって、第２スイッチング部は第２増幅ステージの数だけ設け、第２スイッチング部のうちターンオンしたスイッチング部を通過した信号を第３データバスが第３増幅ステージにインターフェースする。

図１２に示すように、マトリックス形態に形成された複数個のセルアレイ部１００の図面上上部と下部にそれぞれ第１増幅ステージ１１１が配置されている。
データの読み出し及び書込み時に共通に用いられ、行方向に同一線上に位置した第１増幅ステージ１１１が共用する第１データバス１１２がそれぞれのステージを通して配置されている。第１スイッチング部１１３がそれぞれの第１データバス１１２と連結されている。本実施形態においては、セル１００のいくつかの列がグループ化され、それぞれのグループ毎に第２データバス１１４＿１，１１４＿２,...１１４＿Ｎを設け、それぞれの第２データバスへグループ毎に第１スイッチング部１１３を介して第１データバスが接続される。それぞれの第２データバスにはそれぞれ第２増幅ステージ１１５＿１〜１１５＿Ｎが配置されている。
さらに、それぞれの第２増幅ステージ１１５＿１〜１１５＿Ｎには第２スイッチング部１１９＿１〜１１９＿Ｎが連結され、それらの出力が第３データバス１１６を介して第３増幅ステージ１１７に送られるようになっている。

以下、本発明の第２実施形態による動作を説明する。
まず、ビットラインの信号を第１増幅ステージ１１１で増幅して第１データバス１１２へ送り、その後、第１スイッチング部１１３を介して第２データバス１１４へ送る過程は本発明の第１実施形態と同様である。したがって、本第２実施形態では第２増幅ステージ１１４＿１，１１４＿２,...１１４＿Ｎから第３データバス１１６及び第３増幅ステージ１１７へ信号が伝達される過程についてのみ説明する。

図面に示すように、複数の第２データバス１１４＿１，１１４＿２,...１１４＿Ｎが形成され、それぞれの第２データバス１１４＿１〜１１４＿Ｎ毎に第２増幅ステージ１１５＿１〜１１５＿Ｎが連結されている。それぞれの第２増幅ステージ１１５＿１〜１１５＿Ｎは自分と連結されている第２データバス１１４＿１〜１１４＿Ｎを介して送られてきた信号をセンシング及び増幅する。

第２増幅ステージ１１５＿１〜１１５＿Ｎで増幅された信号は第２スイッチング部１１９＿１〜１１９＿Ｎによってどのステージで増幅された信号が第３データバス１１６へ伝達されるかが決定されるが、第２スイッチング部１１９＿１〜１１９＿Ｎは第２増幅ステージ１１５＿１〜１１５＿Ｎ毎に連結されているので、第２スイッチング部１１９＿１〜１１９＿Ｎのうちどれがターオンされるかに従って、第３データバス１１６へ伝達されるセルアレイ部１１０のデータが決定される。したがって、複数個の第２スイッチング部１１９＿１,...１１９＿Ｎのうちターンオンしたスイッチング部を通過した信号が第３データバス１１６へ伝達される。第３データバス１１６は第３増幅ステージ１１７へ信号を伝達する。
このとき、第３増幅ステージ１１７は第３データバス１１６を介して伝達される信号をセンシング及び増幅してその値を入／出力パッドに出力する。ここで、一つの第１データバスがｎ／２ビットに構成されると、一つの第２データバスはｎビットに構成される。

一方、図１３は本発明の第３実施形態を示した。
この第３実施形態はセルアレイ部が行方向にのみ形成された場合を示す。すなわち、高集積度が必要ないメモリの場合、セルアレイ部をマトリックス形態に形成せず、行方向にのみ形成してもよい。このときにもデータの読み出し及び書込みを同一のデータバスを介して行うことができる。

本発明の第１，第２実施形態では第１データバス毎にスイッチング部が連結されていたが、第３実施形態では第１データバス１１２が直接第２増幅ステージ１２０と連結されている。セルアレイ部がカラム方向に少なくとも２列以上構成される場合、セルアレイ部のうち任意の一つを選択するためにはスイッチング部が必要であったが、本発明の第３実施形態のように１列にセルアレイ部を構成すると、スイッチング部が不必要となる。すなわち、第１データバス１１２を直接第２増幅ステージ１２０と連結して、第２増幅ステージ１２０で上側の第１データバス１１２と下側の第１データバス１１２を介して伝達された信号を増幅して、これを第２データバス１１４へ伝達し、第２データバス１１４は再び第３増幅ステージ１１７へ増幅された信号を伝達する。

図１４は本発明の第４実施形態を示すものであって、セルアレイ部をマトリックス形態に構成しても、第１データバスと第２増幅ステージとの間にスイッチング部を配置せず、第２増幅ステージ１２０＿１〜１２０＿Ｎの出力端にスイッチング部を構成する場合である。このような本発明の第４実施形態ではセルアレイ部１００がカラム方向に設けられた数だけ第２増幅ステージ１２０＿１〜１２０＿Ｎを用意している。そして、第２増幅ステージ１２０＿１〜１２０＿Ｎと第２データバス１１４との間にスイッチング部１２１＿１〜１２１＿Ｎを構成している。すなわち、複数個の第２増幅ステージ１２０＿１〜１２０＿Ｎを形成し、それぞれの第２増幅ステージ毎に連結されるスイッチング部１２１＿１〜１２１＿Ｎを構成する。そして、スイッチング部１２１＿１〜１２１＿Ｎの出力は、第２データバス１１４に連結され、スイッチング部１２１＿１〜１２１＿Ｎのオン／オフ状態に従って、任意のスイッチング部を通過した信号のみを第２データバス１１４へ伝達される。第３増幅ステージ１１７は第２データバス１１４を介して伝達された信号を増幅して、入／出力パッドに印加する。

以上で説明した本発明の実施形態によるセンシングアンプはメモリセルのデータをセンシングして最終的に入／出力パッドに印加するときに、３段の増幅ステージを用いて、データの読み出し及び書込みを同一のデータバスを用いて行っている。これは各増幅ステージに印加されるコントロール信号を調節することで可能である。

一方、図１５は本発明の不揮発性強誘電体メモリ装置のセンシングアンプによる第１増幅ステージの構成をより詳細に示すものである。ここで、図１５は第１増幅ステージを構成する複数個のセンシングアンプのうち任意の一つである。

図１５は参照信号に対してメインビットラインの信号をセンシングする第１増幅ステージを詳細に示すものである。
図に示すように、ソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタＴ１と、ソースに印加される参照信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のドレインと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３，第４トランジスタのドレインに共通に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、増幅したメインビットラインの信号をデータバスＤＢ１にスイッチングする第９トランジスタＴ９と、ソースが第４トランジスタＴ４のドレインに連結され、増幅したメインビットライン信号の逆位相信号をデータバーバスＤＢＢ１にスイッチングする第１０トランジスタＴ１０とを備えている。

メインビットラインの信号を第１トランジスタＴ１のドレインにスイッチングする第１１トランジスタＴ１１がさらに設けられ、参照信号を第２トランジスタＴ２のソースにスイッチングする第１２トランジスタＴ１２がさらに設けられている。そして、第１１トランジスタＴ１１はメインビットラインコントロール信号ＢＬＣにより制御され、第１２トランジスタＴ１２は参照ビットラインコントロール信号ＲＬＣにより制御される。

第１トランジスタＴ１は増幅した信号を第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。また、第１，第２トランジスタＴ１，Ｔ２はデータの書込み時にオンの状態を維持し、データの読み出し時にはオフの状態を維持する。
第９，第１０トランジスタＴ９，Ｔ１０はカラム選択信号ＣＳにより制御される。

このような第１増幅ステージにおいて、第６，第７トランジスタＴ６，Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタＰＭＯＳで構成され、その他はＮＭＯＳトランジスタで構成されている。第５トランジスタＴ５はセンシングアンプ活性化信号ＳＥＮにより動作し、第８トランジスタＴ８はセンシングアンプ等電位化信号ＳＥＱにより動作する。そして、第１，第２トランジスタＴ１，Ｔ２のゲートにはラッチイネーブルコントロール信号ＬＥＣが印加される。

このように構成された第１増幅ステージの動作を以下に説明する。
まず、プリチャージの間はメインビットラインコントロール信号ＢＬＣと参照ビットラインコントロール信号ＲＬＣ及びラッチイネーブルコントロール信号ＬＥＣが「ハイ」レベルとなり、カラム選択信号ＣＳ, センシングアンプ活性化信号ＳＥＮ及びセンシングアンプ等電位化信号ＳＥＱは「ロー」レベルとなる。

読み出しモードで活性化する時は、センシングアンプ等電位化信号ＳＥＱとセンシングアンプ活性化信号ＳＥＮは「ハイ」レベルとなり、メインビットラインコントロール信号ＢＬＣと参照ビットラインコントロール信号ＢＬＣ及びラッチイネーブルコントロール信号ＬＥＣは「ロー」レベルにセットアップされる。したがって、メインビットラインの信号は増幅されて、データバスＤＢ１とデータバーバスＤＢＢ１を介して第２増幅ステージに出力される。このとき、ラッチイネーブルコントロール信号ＬＥＣが「ロー」レベルに遷移することによって、メインビットラインとデータバスＤＢ１及びデータバーバスＤＢＢ１が互いに分離される。

次いで、書込みモードの場合はセンシングアンプの活性化信号ＳＥＮが「ハイ」レベルに変わる前に、センシングアンプ等電位化信号ＳＥＱ, カラム選択信号ＣＳ, そして、ラッチイネーブルコントロール信号ＬＥＣを「ハイ」レベルにセットアップさせる。したがって、セルに書込むデータがデータバスＤＢ１とデータバーバスＤＢＢ１を介して入力され、メインビットラインへ伝達される。

メインビットラインに十分伝達されると、残りの信号はそのまま維持した状態でセンシングアンプの活性化信号ＳＥＮを「ハイ」レベルに遷移させる。したがって、第１増幅ステージが活性化状態となり、書き込むデータをメインビットラインを介して当該セルへ伝達する。このように、第１増幅ステージに印加されるコントロール信号を適切に調節し、セルのデータを読み出してデータバス及びデータバーバスを介して出力する読み出し動作と、データバス及びデータバーバスを介して入ってくる書込むデータを、メインビットラインを介して当該セルに格納する書込み動作を行うことができる。

参考のため、図１６に図１５の回路構成において読み出しモード時のノードＳＮ１及びＳＮ２における出力波形の変化を示す。区間Ａはプリチャージ区間であり、区間Ｂは増幅区間であり、区間Ｃは疑似ラッチ区間であり、区間Ｄは実際のラッチ区間である。そして、区間Ｅは出力区間を表す。

図１７は本発明の不揮発性強誘電体メモリ装置による第２増幅ステージの詳細構成図である。
この回路は、図１７に示すように、データバスＤＢ１及びデータバーバスＤＢＢ１を介して伝達される信号をセンシングして、その出力を外のデータバスＤＢ２及びデータバーバスＤＢＢ２に印加するセンシングアンプである。ソースに印加されるデータバスＤＢ１の信号をスイッチングする第１トランジスタＴ１と、ソースに印加されるデータバーバスＤＢＢ１の信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のソースと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３，第４トランジスタＴ３，Ｔ４のソースと共通に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは前期第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、データバスＤＢ１とデータバーバスＤＢＢ１とを等電位化させる第９トランジスタＴ９とで構成される。

ここで、第１トランジスタＴ１は増幅した信号を前期第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。

第６，第７トランジスタＴ６，Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタＰＭＯＳで、その他はＮＭＯＳランジスタで構成する。第９トランジスタＴ９はデータバスＤＢ１とデータバーバスＤＢＢ１を等電位化させる信号ＤＬＥＱにより動作し、第５トランジスタＴ５はセンシングアンプ活性化信号ＤＳＥＮにより動作する。第８トランジスタＴ８はセンシングアンプ等電位化信号ＤＳＥＮにより動作する。そして、第１、第２トランジスタＴ１，Ｔ２のゲートにはラッチイネーブルコントロール信号ＤＬＥＣが印加される。

このように構成された第２増幅ステージの動作を以下に説明する。
まず、プリチャージの間はデータバスＤＢ１とデータバーバスＤＢＢ１とを等電位化させるデータバス等電位化信号ＤＬＥＱ及びラッチイネーブルコントロール信号ＤＬＥＣは「ハイ」レベルであり、センシングアンプ等電位化信号ＤＳＥＱとセンシングアンプ活性化信号ＤＳＥＮは「ロー」レベルである。したがって、第１増幅ステージの出力をインターフェースするデータバスＤＢ１及びデータバーバスＤＢＢ１は「ハイ」レベルにプリチャージされる。

読み出しモードの活性化時には、センシングアンプ等電位化信号ＤＳＥＱ及びセンシングアンプ活性化信号ＤＳＥＮが「ハイ」レベルとなり、データライン等電位化信号ＤＬＥＱ及びラッチイネーブルコントロール信号ＤＬＥＣが「ロー」レベルにセットアップされると、データバスＤＢ１及びデータバーバスＤＢＢ１の信号が増幅される。この際、ラッチイネーブルコントロール信号ＤＬＥＣは「ロー」レベルに変わり、データバスＤＢ１とデータバーバスＤＢＢ１は第２増幅ステージの出力をインターフェースするデータバスＤＢ２及びデータバーバスＤＢＢ２とは互いに分離される。

書込みモードの場合は、センシングアンプ活性化信号ＤＳＥＮが「ハイ」レベルと変わる前に、センシングアンプ等電位化信号ＤＳＥＱ及びラッチイネーブルコントロール信号ＤＬＥＣを「ハイ」レベルにセットアップさせ、データバス等電位化信号ＤＬＥＱは「ロー」レベルにセットアップさせる。したがって、セルに書込む出力側のデータがデータバスＤＢ２とデータバーバスＤＢＢ２を介して入力され、入力側のデータバスＤＢ１とデータバーバスＤＢＢ１へ伝達される。
書込むデータがデータバスＤＢ１及びデータバーバスＤＢＢ１へ十分伝達されると、残りの信号はそのまま維持した状態で、センシングアンプの活性化信号ＤＳＥＮを「ハイ」レベルに遷移させる。したがって、第２増幅ステージが活性化状態となって増幅したデータ（セルに書込むデータ）が第１増幅ステージへ伝達され、結局メインビットラインを介してデータを書込むことができる。

図１８は本発明の不揮発性強誘電体メモリ装置のセンシングアンプによる第３増幅ステージの例をより詳細に示すものである。
図１８に示す第３増幅ステージは第２増幅ステージからデータバスＤＢ２とデータバーバスＤＢＢ２を介して伝達された信号を増幅して、入／出力パッドへ伝達する。
その構成を見ると、データバスＤＢ２を介して伝達される信号をスイッチングする第１トランジスタＴ１と、データバーバスＤＢＢ２を介して伝達された信号をスイッチングする第２トランジスタＴ２とを備えている。さらに、第１トランジスタＴ１のソースと第２トランジスタＴ２のソースとを等電位化させる第３トランジスタＴ３と、第１トランジスタＴ１のドレインと第２トランジスタＴ２のドレインとを等電位化させる第４トランジスタＴ４と、ソースに印加されるデータバスＤＢ２の信号をスイッチングする第５トランジスタＴ５と、ソースに印加されるデータバーバスＤＢＢ２の信号をスイッチングする第６トランジスタＴ６と、ゲートが第６トランジスタＴ６のソースと連結され、ドレインは第５トランジスタのドレインと連結される第７トランジスタＴ７と、ゲートが第５トランジスタＴ５の入力端と連結され、ドレインは第６トランジスタＴ６のドレインと連結される第８トランジスタＴ８と、ソースが接地端に連結され、ドレインは第７，第８トランジスタＴ７，Ｔ８トランジスタＴ７，Ｔ８のソースと共通に連結される第９トランジスタＴ９と、ゲートが第６トランジスタＴ６のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第５トランジスタＴ５のドレインと連結される第１０トランジスタＴ１０と、ゲートが第５トランジスタＴ５のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第６トランジスタＴ６のドレインと連結される第１１トランジスタＴ１１と、第１０トランジスタＴ１０のドレインと第１１トランジスタＴ１１のドレインとを等電位化させる第１２トランジスタＴ１２と、増幅した信号を入／出力パッドにスイッチングする第１３トランジスタＴ１３とで構成される。

ここで、第３トランジスタＴ３と第４トランジスタＴ４は、データバスＤＢ２とデータバーバスＤＢＢ２とを等電位化させるデータバス等電位化信号ＤＬＯＥＱにより制御される。そして、第５トランジスタＴ５は増幅した信号を第８トランジスタＴ８のゲートにフィードバックさせる機能をさらに含み、第６トランジスタＴ６は増幅した信号を第７トランジスタＴ７のゲートにフィードバックさせる機能をさらに含む。第９トランジスタＴ９はセンシングアンプ活性化信号ＤＯＳＥＮにより動作し、第１２トランジスタＴ１２はセンシングアンプ等電位化信号ＤＯＳＥＱにより動作する。第５トランジスタＴ５と第６トランジスタＴ６のゲートにはラッチイネーブルコントロール信号ＤＯＬＥＣが印加される。

第１，第２トランジスタＴ１，Ｔ２と第３，第４トランジスタＴ３，Ｔ４はデータバスとデータバーバスに載せられたデータをスイッチングするとともに二つのバスを等電位化させる機能を果たしている。参考として説明すると、各実施形態におけるスイッチング部は、それぞれデータバスに載せられた信号をスイッチングする第１トランジスタＴ１とデータバーバスに載せられた信号をスイッチングする第２トランジスタＴ２と、第１，第２トランジスタＴ１，Ｔ２の入力端を等電位化させる第３トランジスタＴ３と、第１，第２トランジスタＴ１，Ｔ２の出力端を等電位化させる第４トランジスタＴ４とで構成される。

このように構成された本実施形態による第３増幅ステージの動作を以下に説明する。
まず、プリチャージの間は第３増幅ステージの入力側のデータバスＤＢ２及びデータバーバスＤＢＢ２は「ハイ」レベルにプリチャージされる。この際、第１，第２トランジスタＴ１，Ｔ２のゲートに印加される制御信号ＤＯＣ１と第３，第４トランジスタＴ３，Ｔ４のゲートに印加される制御信号ＤＬＯＥＱは「ハイ」レベルであり、センシングアンプ活性化信号ＤＯＳＥＮとセンシングアンプ等電位化信号ＤＯＳＥＱ及びラッチイネーブルコントロール信号ＤＯＬＥＣは「ロー」レベルである。

読み出しモードで活性化する時は第３，第４トランジスタＴ３，Ｔ４のゲートに印加される制御信号ＤＬＯＥＱのみ「ロー」レベルとなり、その他のＤＯＣ１，ＤＬＯＥＱ, ＤＯＳＥＮ , ＤＯＳＥＱ信号及び増幅した信号を入／出力バッファにスイッチングする第１３トランジスタＴ１３のゲートに印加される制御信号ＤＯＣＳは、「ハイ」レベルにセットアップされ、データバスＤＢ２とデータバーバスＤＢＢ２の信号が増幅された後、入／出力バッファを介して入／出力パッドに印加される。

書込みモードでは、センシングアンプ活性化信号ＤＯＳＥＮが「ハイ」レベルに変わる前に、制御信号を調節して入／出力バッファ部から入力される信号（書込むデータ）が第３増幅ステージのデータバスＤＢ２とデータバーバスＤＢＢ２とへ伝達されるようにする。書込むデータがデータバスＤＢ２とデータバーバスＤＢＢ２へ十分伝達されると、残りの信号をそのまま維持した状態でセンシングアンプ活性化信号ＤＯＳＥＮのみを「ハイ」レベルに遷移させる。

したがって、第３増幅ステージが活性化状態となって増幅を行い、増幅した信号はデータバスＤＢ２及びデータバーバスＤＢＢ２を介して第２増幅ステージへ伝達される。
第２増幅ステージは、データバスＤＢ２及びデータバーバスＤＢＢ２を介して伝達された信号を増幅し、データバスＤＢ１及びデータバーバスＤＢＢ１を介して第１増幅ステージへ伝達する。
その後、第１増幅ステージは入力された信号をセンシングして、メインビットラインを介してセルへ伝達することで書込み動作が完了する。

１１１…第１増幅ステージ、１１２…第１データバス、１１３…スイッチング部、１１４…第２データバス、１１５…第２増幅ステージ、１１６…第３データバス、１１７…第３増幅ステージ

Claims (10)

1. 参照信号に対してメインビットラインの信号を増幅する第１ないし第３増幅ステージを含む不揮発性強誘電体メモリ装置における、前記第１増幅ステージに使用されるセンシングアンプにおいて、
   ソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタと；
   ソースに印加される参照信号をスイッチングする第２トランジスタと；
   ゲートが前記第２トランジスタのソースと連結され、ドレインは前記第１トランジスタのドレインと連結される第３トランジスタと；
   ゲートが前記第１トランジスタの入力端と連結され、ドレインは前記第２トランジスタのドレインと連結される第４トランジスタと；
   ソースが接地端に連結され、ドレインは前記第３，第４トランジスタのソースと共通に連結される第５トランジスタと；
   ゲートが前記第２トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第１トランジスタのドレインと連結される第６トランジスタと；
   ゲートが前記第１トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第２トランジスタのドレインと連結される第７トランジスタと；
   前記第６トランジスタのドレインと第７トランジスタのドレインとを等電位化させる第８トランジスタと；
   ソースが前記第３トランジスタのドレインに連結され、増幅したメインビットラインの信号をデータラインにスイッチングする第９トランジスタと；
   ソースが前記第４トランジスタのドレインに連結され、前記増幅したメインビットライン信号の逆位相信号をデータバーラインにスイッチングする第１０スイッチング素子と
   を含むことを特徴とする不揮発性強誘電体メモリ装置のセンシングアンプ。
2. 前記メインビットラインの信号を前記第１トランジスタのソースにスイッチングする第１１トランジスタをさらに含み、前記参照信号を前記第２トランジスタのソースにスイッチングする第１２トランジスタをさらに含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
3. 前記第６，第７トランジスタ及び第８トランジスタはＰＭＯＳトランジスタであり、その他はＮＭＯＳトランジスタであることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
4. 前記第１トランジスタは増幅した信号を前記第４トランジスタのゲートにフィードバックさせる機能をさらに含み、前記第２トランジスタは増幅した信号を第３トランジスタのゲートにフィードバックさせる機能をさらに含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
5. 前記第１，第２トランジスタはデータの書込み時オンの状態を維持し、データの読み出し時にはオフの状態を維持することを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
6. 参照信号に対してメインビットラインの信号を増幅する第１ないし第３増幅ステージを含む不揮発性強誘電体メモリ装置における、前記第２増幅ステージに使用されるセンシングアンプにおいて、
   ソースに印加されるデータラインの信号をスイッチングする第１トランジスタと；
   ソースに印加されるデータバーラインの信号をスイッチングする第２トランジスタと；
   ゲートが前記第２トランジスタのソースと連結され、ドレインは前記第１トランジスタのドレインと連結される第３トランジスタと；
   ゲートが前記第１トランジスタの入力端と連結され、ドレインは前記第２トランジスタのドレインと連結される第４トランジスタと；
   ソースが接地端に連結され、ドレインは前記第３，第４トランジスタのソースと共通に連結される第５トランジスタと；
   ゲートが前記第２トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第１トランジスタのドレインと連結される第６トランジスタと；
   ゲートが前記第１トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第２トランジスタのドレインと連結される第７トランジスタと；
   前記第６トランジスタのドレインと第７トランジスタのドレインとを等電位化させる第８トランジスタと；
   前記入力側のデータラインとデータバーラインとを等電位化させる第９トランジスタと
   を含むことを特徴とする不揮発性強誘電体メモリ装置のセンシングアンプ。
7. 前記第１トランジスタは増幅した信号を前記第４トランジスタのゲートにフィードバックさせる機能をさらに含み、前記第２トランジスタは増幅した信号を前記第３トランジスタのゲートにフィードバックさせる機能をさらに含むことを特徴とする請求項６記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
8. 前記第６，７スイッチング素子及び第８スイッチング素子はＰＭＯＳトランジスタより構成され、その他はＮＭＯＳトランジスタより構成されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置のセンシングアンプ。
9. 参照信号に対してメインビットラインの信号を増幅する第１ないし第３増幅ステージを含む不揮発性強誘電体メモリ装置における、前記第３増幅ステージに使用されるセンシングアンプにおいて、
   前記データラインを介して入力されるメインビットラインの信号をスイッチングする第１トランジスタと；
   前記データバーラインを介して入力される前記逆位相信号をスイッチングする第２トランジスタと；
   前記第１トランジスタのソースと前記第２トランジスタのソースとを等電位化させる第３トランジスタと；
   前記第１トランジスタのドレインと前記第２トランジスタのドレインとを等電位化させる第４トランジスタと；
   ソースに印加されるデータラインの信号をスイッチングする第５トランジスタと；
   ソースに印加されるデータバーラインの信号をスイッチングする第６トランジスタと；
   ゲートが前記第６トランジスタのソースと連結され、ドレインは前記第５トランジスタのドレインと連結される第７トランジスタと；
   ゲートが前記第５トランジスタの入力端と連結され、ドレインは前記第６トランジスタのドレインと連結される第８トランジスタと；
   ソースが接地端に連結され、ドレインは前記第７，第８トランジスタのソースと共通に連結される第９トランジスタと；
   ゲートが前記第６トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第５トランジスタのドレインと連結される第１０トランジスタと；
   ゲートが前記第５トランジスタのドレインに連結され、ソースは電源電圧端に連結され、ドレインは前記第６トランジスタのドレインと連結される第１１トランジスタと；
   前記第１０トランジスタのドレインと第１１トランジスタのドレインとを等電位化させる第１２トランジスタと；
   増幅したビットラインの信号を前記入／出力パッドにスイッチングする第１３トランジスタとを含むことを特徴とする不揮発性強誘電体メモリ装置のセンシングアンプ。
10. 前記第５トランジスタは増幅した信号を前記第８トランジスタのゲートにフィードバックさせる機能をさらに含み、前記第６トランジスタは増幅した信号を前記第７トランジスタのゲートにフィードバックさせる機能をさらに含むことを特徴とする請求項９記載の不揮発性強誘電体メモリ装置のセンシングアンプ。

Images