JP4553453B2 - 不揮発性強誘電体メモリ装置 - Google Patents
不揮発性強誘電体メモリ装置 Download PDFInfo
- Publication number
- JP4553453B2 JP4553453B2 JP2000212943A JP2000212943A JP4553453B2 JP 4553453 B2 JP4553453 B2 JP 4553453B2 JP 2000212943 A JP2000212943 A JP 2000212943A JP 2000212943 A JP2000212943 A JP 2000212943A JP 4553453 B2 JP4553453 B2 JP 4553453B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pull
- sensing amplifier
- cell array
- amplifier unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、センシングアンプを共有することでレイアウトを効率的に減少させることができる不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されることなく、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、且つ書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移すると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移し、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位にさせられる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによって選択されたワードラインの「ロー」信号が「ハイ」信号に遷移する。同時に選択されたセルのプレートラインに「ハイ」信号を印加してデータを読み出す。その際、強誘電体メモリに格納されたロジック値「１」に相応するデータは破壊され、強誘電体メモリにロジック値「０」が格納されていれば、それに相応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後、破壊されたデータは元のデータに戻らなければならない。そのため、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成図である。
図４に示すように、単位セルのアレイからなり、ほぼ矩形の領域に配置されたメインセルアレイ部４１の図面上下側の一部を参照セルアレイ部４２に割り当ててている。その矩形の領域のメインセルアレイ部４１の一方の辺、図面では左側に沿って、メインセルアレイ部４１と参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３が配置されている。さらにメインセルアレイ部４１の参照セルアレイ部４２に沿ってセンシングアンプ部４４が配置されている。ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する回路である。センシングアンプ部４４は複数のセンシングアンプにより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて以下に説明する。
図５は図４の部分的詳細図であって、図面で分かるように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインを対とした二対により構成される。この際、二対の参照セルワードラインと参照セルプレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及びＲＷＬ_２，ＲＰＬ_２とする。
【００１３】
メインセルワードラインＷＬ_Ｎ−１とメインセルプレートラインＰＬ_Ｎ−１が活性化されると、同時に参照セルワードラインＲＷＬ_１と参照セルプレートラインＲＰＬ_１も活性化される。したがって、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１４】
また、メインセルワードラインＭＷＬ_ＮとメインセルプレートラインＭＰＬ_Ｎが活性化されると、同時に参照セルワードラインＲＷＬ_２と参照セルプレートラインＲＰＬ_２も活性化される。したがって、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。
【００１５】
図６は図４の部分的詳細図であって、センシングアンプ部を構成する複数のセンシングアンプのうち任意の一つのみを示している。
図６に示すように、従来技術によるセンシングアンプはラッチ型センシングアンプの構造を有する。すなわち、二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタで構成され、そのトランジスタはラッチ形態のインバータ構造を成している。
【００１６】
その構成を見ると、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１ＰＭＯＳトランジスタＭＰ１のゲートに連結される。
そして、第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２の入力端には共通にＳＡＰ信号が印加される。
【００１７】
ＳＡＰ信号は第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２を活性化させるための活性化信号である。第１ＰＭＯＳトランジスタＭＰ１の出力端には第１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳトランジスタＭＮ２が直列に連結される。
この際、第２ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳトランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳトランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタＭＮ２のゲートに連結される。そして、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２の入力端には共通にＳＡＮ信号が印加される。ＳＡＮ信号は第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させるための活性化信号である。
【００１８】
第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２の出力端は次のビットバーラインＢＢ／Ｌに連結される。このようなセンシングアンプはその出力がそれぞれビットラインＢ／Ｌ，ビットバーラインＢＢ／Ｌに連結され、メインセル及び参照セルへの入出力を可能とする。
センシングアンプ不活性化時のプリチャージの間はＳＡＰ，ＳＡＮ，Ｂ／Ｌ，ＢＢ／Ｌの信号が全て１／２Ｖｃｃの状態を維持する。
反面、活性化時にはＳＡＰが「ハイ」レベルにプルアップし、ＳＡＮは接地レベルにプルダウンする。
【００１９】
図７は、隣接した、例えば図面上上下に配置されたセルアレイの双方へ共通に一つのセンシングアンプを配置して、その一つのセンシングアンプを用いて上部のセルアレイ部と下部のセルアレイ部とのデータをセンシングできるように構成したものである。
【００２０】
図７の符号「４１ａ」は上部のセルアレイ部を表し、「４１ｂ」は下部のセルアレイ部を表す。上部のセルアレイ部４１ａのデータをセンシングするためには、コントロール信号のＴＳＥＬ信号を「ハイ」レベルとし、ＢＳＥＬ信号は「ロー」レベルとする。従って、下部のセルアレイ部とセンシングアンプとの経路は遮断され、上部のセルアレイ部とセンシングアンプの経路が形成される。これにより、上部セルアレイ部のビットラインとビットバーラインに載せられた信号をセンシングアンプがセンシングする。
【００２１】
逆に、下部セルアレイ部のデータをセンシングするためには、コントロール信号のＴＳＥＬ信号は「ロー」レベルに遷移させ、ＢＳＥＬ信号は「ハイ」レベルに遷移させる。従って、上部のセルアレイ部とセンシングアンプとの経路は遮断され、下部のセルアレイ部とセンシングアンプの経路が形成される。これによって、下部セルアレイ部のビットライン及びビットバーラインに載せられた信号をセンシングアンプがセンシングする。このように、上下のセルアレイに共通にセンシングアンプを配置するとセンシングアンプをそれぞれのセルアレイ毎に配置した場合に比してスペースを節約することができる。すなわち、レイアウトを効率的に低減することができる。
【００２２】
【発明が解決しようとする課題】
しかし、以上のような従来不揮発性強誘電体メモリ装置は次のような問題点があった。
センシングアンプの入力端が上部及び下部のビットラインにスイッチング素子を通じて直接連結されているので、ビットラインとビットバーラインの負荷が異なることがある。従って、負荷が異なった状態で増幅が行われるので、増幅が不安定となる。
【００２３】
本発明は上記した従来技術の問題点を解決するために成されたもので、垂直方向に複数並べて形成されたセルアレイ部を有するメモリ装置において、レイアウトを効率的に低減させることができるように隣接したセルアレイ部の間にセンシングアンプの構成を形成させた際に、ビットラインとビットバーラインとの負荷が異なった場合でも、増幅が安定的に行える不揮発性強誘電体メモリ装置を提供することが目的である。
【００２４】
【課題を解決するための手段】
本発明は、上下のセルアレイの間に配置されるセンシングアンプをプルダウンセンシングアンプ部とプルアップセンシングアンプ部とに区分して、セルアレイの間に配置されるセンシングアンプにはプルダウンセンシングアンプ部を二つ用意し、一方を一方のセルアレイ用とし、他方をそのセルアレイと反対側に配置されたセルアレイ用とすると共に、プルアップセンシングアンプ部を双方のセルアレイ部が共有できるようにしたことを特徴とするものである。
【００２５】
【発明の実施の形態】
以下、本発明による不揮発性強誘電体メモリ装置を実施形態に基づいて説明する。
図８は本発明の不揮発性強誘電体メモリ装置の一実施形態の単位セルを示すものである。
図８に示すように、行方向に形成され、互いに一定の間隔をもつ第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２、これらの第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２、ゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌに連結される第１トランジスタＴ１と、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結された第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結された第２強誘電体キャパシタＦＣ２とで構成される。
【００２６】
このような単位セルを複数形成してセルアレイ部が構成されるが、データの格納単位としては、一対のスプリットワードラインと一つのビットライン、一つのトランジスタと一つの強誘電体キャパシタが単位セルとなるが、構造的には、一対のスプリットワードラインと二つのビットライン、二つのトランジスタと二つの強誘電体キャパシタとで単位セルとなる。
【００２７】
以下、本不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図９は本不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図９に示すように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、スプリットワードライン対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成されている。それぞれのビットラインとビットラインとの間にはその双方のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成されている。センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部（図示せず）が別に備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳがさらに備えられる。
【００２８】
このような本発明の不揮発性強誘電体メモリ装置の動作を図１０に示すタイミング図を参照して説明する。
図１０のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が共に「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」を格納していた強誘電体キャパシタはビットライン側とスプリットワードライン側とは互いに反対極性であるので、強誘電体の極性が破壊されて多量の電流がビットラインに流れ、ビットラインに高電圧が誘起される。
【００２９】
反面、ロジック「ロー」が格納されていた強誘電体キャパシタはビットライン側とスプリットワードライン側とが同一極性であるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。
ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３０】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が共に「ハイ」の状態では復せず、次のＴ２，Ｔ３区間で復される。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３１】
Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間であって、第１トランジスタＴ１がオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３２】
図１１は本発明の不揮発性強誘電体メモリ装置の実施例を説明するための構成ブロック図である。
図１１に示すように、矩形の領域を占めるセルアレイ部１１_１, １１_２,..., １１_Ｎが多数垂直及び水平方向にマトリックス形態に配置されている。本実施形態は、垂直方向のセルアレイ部の間にそれぞれ三つのアンプ部が配置されている。そのアンプ部は、上側のセルアレイ部のビットラインレベルをプルダウン増幅する第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと、下側のセルアレイ部のビットラインレベルをプルダウン増幅する第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎと、これらの間に配置され、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎの出力又は第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの出力をプルアップ増幅するプルアップセンシングアンプ部１３＿１〜１３＿Ｎで構成されている。
【００３３】
さらに、セルアレイ部の垂直方向に並べた両外側にはセルアレイ部のデータをセンシングするためのセンシングアンプ部１５＿１，１５＿２が配置されているが、これは第１プルダウンセンシングアンプ部及び第２プルダウンセンシングアンプ部のいずれか一つとプルアップセンシングアンプ部とが組み合わされた構造である。
すなわち、一つのプルダウンセンシングアンプ部とプルアップセンシングアンプ部とが連結され、最外側に配置したセルアレイ部のデータをセンシングするためのセンシングアンプ部１５＿１，１５＿２が垂直方向の並びのそれぞれの外側に配置されている。
【００３４】
第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの構成は同一である。ただ、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎの入力端は、上側に位置したセルアレイ部のビットラインと連結され、第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの入力端は下側に位置したセルアレイ部のビットラインに連結される。そして、第１、第２プルダウンセンシングアンプ部のそれぞれの出力端はプルアップセンシングアンプ部１３＿１〜１３＿Ｎの入力端に共通に連結される。
【００３５】
一方、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎとプルアップセンシングアンプ部１３＿１〜１３＿Ｎは同時に活性化され、第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎとプルアップセンシングアンプ部１３＿１〜１３＿Ｎも同時に活性化される。しかし、第１プルダウンセンシングアンプ部とプルアップセンシングアンプ部が活性化状態であれば、第２プルダウンセンシング部は不活性化状態を維持し、逆に第２プルダウンセンシングアンプ部とプルアップセンシングアンプ部が活性化状態であれば、第１プルダウンセンシングアンプ部は不活性化状態を維持する。
【００３６】
図１２は本発明の不揮発性強誘電体メモリ装置による第１、第２プルダウンセンシングアンプ部とプルアップセンシングアンプ部を中心に示す構成ブロック図である。
図１２に示すように、第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１とが組み合わされた完全な一つのセンシングアンプ部１２ａが構成され、第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１とが組み合われて完全なまた一つのセンシングアンプ部１４ａが構成される。ここで、プルアップセンシングアンプ部１３＿１は共通に使用されることが分かる。
【００３７】
このように構成された本発明の不揮発性強誘電体メモリ装置において、上側に位置したセルアレイ部１１＿１のデータをセンシング及び増幅するためには、第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１を活性化させ、第２プルダウンセンシングアンプ部１４＿１を不活性化させる。
【００３８】
第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１が活性化状態で、上側に位置したセルアレイ部１１＿１のビットラインレベルが参照レベルより低ければ、第１プルダウンセンシングアンプ部１２＿１がプルダウン増幅を行い、参照レベル以上であれば、第１プルダウンセンシングアンプ部１２＿１の出力をプルアップセンシングアンプ部１３＿１がプルアップ増幅する。
【００３９】
逆に、下側に位置したセルアレイ部１１＿２のデータをセンシング及び増幅するためには、第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１を活性化させ、第１プルダウンセンシングアンプ部１２＿１は不活性化させる。
【００４０】
第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１が活性化状態で、下側に位置したセルアレイ部１１＿２のビットラインレベルが参照レベルより低ければ、第２プルダウンセンシングアンプ部１４＿１がプルダウン増幅を行い、参照レベル以上であれば、第２プルダウンセンシングアンプ部１４＿１の出力をプルアップセンシングアンプ部１３＿１がプルアップ増幅する。
【００４１】
以下、第１、第２プルダウンセンシングアンプ部の一つとプルアップセンシングアンプ部とが組み合わされて構成される外側に位置したセンシングアンプ部をより詳細に説明する。
【００４２】
図１３は本不揮発性強誘電体メモリ装置によるセンシングアンプ部の構成図であって、アレイの並びの外側に位置したセルアレイ部のデータをセンシングするためのセンシングアンプを示すものである。
図１３に示すように、ビットラインに載せられた信号をスイッチングする第１トランジスタＴ１と、参照信号発生回路部（図示せず）から出力される参照信号をスイッチングする第２トランジスタＴ２と、第１トランジスタＴ１を介して伝達されるビットラインの信号をスイッチングする第３トランジスタＴ３と、第２トランジスタＴ２を介して伝達される参照信号をスイッチングする第４トランジスタＴ４と、ゲートが第４トランジスタＴ４の入力端と連結され、ドレインは第３トランジスタＴ３の出力端に連結される第５トランジスタＴ５と、ゲートが第３トランジスタＴ３の入力端に連結され、ドレインは第４トランジスタＴ４の出力端に連結される第６トランジスタＴ６と、カラム選択信号ＣＳにより制御され、第５トランジスタＴ５の出力端とデータラインＤ／Ｌとの間に連結される第７トランジスタＴ７と、カラム選択信号ＣＳにより制御され、第６トランジスタＴ６の出力端とデータバーラインＤＢ／Ｌとの間に連結される第８トランジスタＴ８と、ドレインが第５トランジスタＴ５及び第６トランジスタＴ６のドレインに共通に連結され、ソースは接地端ＧＮＤに連結される第９トランジスタと、ソースが電源電圧端Ｖccに連結され、ドレインは第２トランジスタＴ２の出力端と連結される第１０トランジスタＴ１０と、ソースが電源電圧端に連結され、ドレインは第３トランジスタＴ３の出力端と第１０トランジスタＴ３のゲートに共通に連結される第１１トランジスタＴ１１と、第１０トランジスタＴ１０のドレインと第１１トランジスタＴ１１のドレインとを等電位化させる第１２トランジスタＴ１２とで構成される。
【００４３】
ここで、第１１トランジスタＴ１１のゲートは第１０トランジスタＴ１０のドレインと連結される。第１トランジスタＴ１はビットラインコントロール信号ＢＬＣにより制御され、第２トランジスタＴ２は参照ビットラインコントロール信号ＲＬＣにより制御される。第３、第４トランジスタＴ３、Ｔ４はラッチイネーブルコントロール信号ＬＥＣにより制御される。第９トランジスタＴ９はセンシングアンプ活性化信号ＳＥＮにより制御される。第１２トランジスタＴ１２はセンシングアンプ等電位化信号ＳＥＱにより制御される。
【００４４】
図１４は図１３に示すセンシングアンプ部のノードＳＮ３及びＳＮ４における出力波形の変化を示す。ここで、区間Ａはプリチャージ区間であり、区間Ｂは増幅区間である。そして、区間Ｃは疑似ラッチ区間であり、区間Ｄは実際のラッチ区間であり、区間Ｅは出力区間を表す。
【００４５】
一方、図１５は本不揮発性強誘電体メモリ装置のプルダウンセンシングアンプの詳細構成図である。
図１５に示すプルダウンセンシングアンプは図１３に図示のセンシングアンプ部の一部であることが分かる。
その構成を見ると、メインビットラインの信号をスイッチングする第１トランジスタＴ１と、参照信号をスイッチングする第２トランジスタＴ２と、第１トランジスタＴ１を介して伝達されるメインビットラインの信号をスイッチングする第３トランジスタＴ３と、第２トランジスタＴ２を介して伝達される参照信号をスイッチングする第４トランジスタＴ４と、ゲートが第４トランジスタＴ４の入力端に連結され、ドレインは第３トランジスタＴ３の出力端と連結される第５トランジスタＴ５と、ゲートが第３トランジスタＴ３の入力端と連結され、ドレインは第４トランジスタＴ４の出力端と連結される第６トランジスタＴ６と、ソースが接地端ＧＮＤに連結され、ドレインは第５、第６トランジスタＴ５、Ｔ６のドレインと共通に連結される第９トランジスタＴ９とで構成される。
【００４６】
このようなプルダウンセンシングアンプ部は、第９トランジスタＴ９のゲートに印加されるセンシングアンプ活性化信号が「ハイ」レベルに遷移すると、ゲートに参照信号が印加される第５トランジスタＴ５と、ゲートにビットラインの信号が印加される第６トランジスタＴ６とにより増幅作用が起こる。そして、その出力信号はノードＳＮ３及びＳＮ４へ伝達され、その出力はラッチイネーブルコントロール信号ＬＥＣにより再びノードＳＮ１及びＳＮ２へ伝達される。従って、その出力信号はビットラインコントロール信号ＢＬＣにより第１トランジスタＴ１及び第２トランジスタＴ２を介してセルのビットラインへ伝達される。
【００４７】
図１６は本不揮発性強誘電体メモリ装置によるプルアップセンシングアンプ部を詳細に示すものである。
図１６に示すのプルアップセンシングアンプ部は図１３に図示のセンシングアンプ部の一部であることが分かる。すなわち、プルアップセンシングアンプ部は図１３に図示のセンシングアンプ部の構成のうち、図１５に図示のプルダウンセンシングアンプの構成部分を除いた部分より構成される。
【００４８】
このようなプルアップセンシングアンプ部はノードＳＮ３及びＳＮ４を介して入力されるビットラインの信号をプルアップ増幅する。ここで、ノードＳＮ３は前述した第３トランジスタＴ３の出力端であり、同様にＳＮ４は第４トランジスタＴ４の出力端である。第３、第４トランジスタＴ３、Ｔ４はプルダウンセンシングアンプ部を構成する素子であるので、結局プルアップセンシングアンプ部はプルダウンセンシングアンプ部を介して入力されるビットラインの信号をプルアップ増幅するということができる。
【００４９】
図１６に示すプルアップセンシングアンプ部の構成を見ると、プルダウンセンシングアンプ部からビットラインの信号が伝達されるノードＳＮ３及びＳＮ４にそれぞれドレインが連結され、電源電圧端Ｖｃｃにソースが連結される二つのＰＭＯＳトランジスタＴ１０、Ｔ１１と、ＰＭＯＳトランジスタＴ１０、Ｔ１１のドレインを互いに等電位化させるＰＭＯＳトランジスタＴ１２と、プルアップ増幅された信号をデータライン及びデータバーラインに選択的に伝達する二つのＮＭＯＳトランジスタＴ７、Ｔ８とで構成されている。
【００５０】
すなわち、ビットラインに載せられたデータが参照信号のレベル以上であれば、プルダウンセンシングアンプ部を構成する第３、第４トランジスタＴ３、Ｔ４を介して伝達されたビットライン信号を、プルアップセンシングアンプ部がプルアップ増幅する。
【００５１】
このような過程は読み出しモードの場合である。一方、書き込みモードでは、データライン及びデータバーラインに載せられたデータが、参照信号のレベル以上であれば、プルアップセンシングアンプ部でプルアップ増幅され、ノードＳＮ３及びＳＮ４を経てプルダウンセンシングアンプを構成する第３、第４トランジスタＴ３、Ｔ４及び第１、第２トランジスタＴ１、Ｔ２を介してビットラインへ伝達される。
【００５２】
上記のようなプルアップセンシングアンプにおいて、第１２トランジスタＴ１２はノードＳＮ３とＳＮ４とを等電位化させる機能を行うだけでなく、ノードＳＮ３及びＳＮ４に誘起された信号がプルダウンセンシングアンプ部により増幅されても、ラッチモードとなることを防止する機能を果たす。
これにより、入力が変わってもその変更した入力に対して再び増幅が行われるようにすることができる。従って、第１２トランジスタＴ１２はプリチャージ区間と初期のセンシングアンプの増幅区間にわたってオンの状態を維持する。
【００５３】
【発明の効果】
以上詳述したように、本発明の不揮発性強誘電体メモリ装置は、センシングアンプを垂直方向に並べられたセルアレイ部の隣接する二つのアレイ部の間に配置され、双方のアレイが共用できるようにしているので、センシングアンプが占める面積を最小化することにより、レイアウトを効率的に低減させることができる。しかも、その際、センシングアンプをプルダウンセンシングアンプ部とプルアップセンシングアンプ部とに区分し、プルダウンセンシングアンプ部を上側と下側とのアレイで別々のものとしてプルアップセンシングアンプ部を共用するようにしたので、負荷の変化に対しても安定に動作し、増幅の安定性を確保することができる。
【図面の簡単な説明】
【図１】 一般的な強誘電体のヒステリシスループを示す特性図。
【図２】 従来技術による不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】 従来不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング図。
【図４】 従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成図。
【図５】 図４の部分的詳細図。
【図６】 図４のセンシングアンプの詳細構成図。
【図７】 従来の不揮発性強誘電体メモリ装置によるセルアレイ部とセンシングアンプ間の構成図。
【図８】 本発明の不揮発性強誘電体メモリ装置による単位セル構成図。
【図９】 本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図１０】 本発明の不揮発性強誘電体メモリ装置の動作タイミング図。
【図１１】 本発明の不揮発性強誘電体メモリ装置の構成ブロック図。
【図１２】 図１１の部分的拡大図。
【図１３】 本発明の不揮発性強誘電体メモリ装置によるセンシングアンプの構成図。
【図１４】 図１３に図示のセンシングアンプの出力ノードにおける波形の変化を示す図面。
【図１５】 本発明の不揮発性強誘電体メモリ装置によるプルダウンセンシングアンプの構成図。
【図１６】 本発明の不揮発性強誘電体メモリ装置によるプルアップセンシングアンプの構成図。
【符号の説明】
１１＿１〜１１＿Ｎ：セルアレイ部
１２＿１〜１２＿Ｎ：第１プルダウンセンシングアンプ部
１３＿１〜１３＿Ｎ：プルアップセンシングアンプ部
１４＿１〜１４＿Ｎ：第２プルダウンセンシングアンプ部
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、センシングアンプを共有することでレイアウトを効率的に減少させることができる不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されることなく、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、且つ書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移すると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移し、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位にさせられる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによって選択されたワードラインの「ロー」信号が「ハイ」信号に遷移する。同時に選択されたセルのプレートラインに「ハイ」信号を印加してデータを読み出す。その際、強誘電体メモリに格納されたロジック値「１」に相応するデータは破壊され、強誘電体メモリにロジック値「０」が格納されていれば、それに相応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後、破壊されたデータは元のデータに戻らなければならない。そのため、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成図である。
図４に示すように、単位セルのアレイからなり、ほぼ矩形の領域に配置されたメインセルアレイ部４１の図面上下側の一部を参照セルアレイ部４２に割り当ててている。その矩形の領域のメインセルアレイ部４１の一方の辺、図面では左側に沿って、メインセルアレイ部４１と参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３が配置されている。さらにメインセルアレイ部４１の参照セルアレイ部４２に沿ってセンシングアンプ部４４が配置されている。ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する回路である。センシングアンプ部４４は複数のセンシングアンプにより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて以下に説明する。
図５は図４の部分的詳細図であって、図面で分かるように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインを対とした二対により構成される。この際、二対の参照セルワードラインと参照セルプレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及びＲＷＬ_２，ＲＰＬ_２とする。
【００１３】
メインセルワードラインＷＬ_Ｎ−１とメインセルプレートラインＰＬ_Ｎ−１が活性化されると、同時に参照セルワードラインＲＷＬ_１と参照セルプレートラインＲＰＬ_１も活性化される。したがって、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１４】
また、メインセルワードラインＭＷＬ_ＮとメインセルプレートラインＭＰＬ_Ｎが活性化されると、同時に参照セルワードラインＲＷＬ_２と参照セルプレートラインＲＰＬ_２も活性化される。したがって、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。
【００１５】
図６は図４の部分的詳細図であって、センシングアンプ部を構成する複数のセンシングアンプのうち任意の一つのみを示している。
図６に示すように、従来技術によるセンシングアンプはラッチ型センシングアンプの構造を有する。すなわち、二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタで構成され、そのトランジスタはラッチ形態のインバータ構造を成している。
【００１６】
その構成を見ると、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１ＰＭＯＳトランジスタＭＰ１のゲートに連結される。
そして、第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２の入力端には共通にＳＡＰ信号が印加される。
【００１７】
ＳＡＰ信号は第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２を活性化させるための活性化信号である。第１ＰＭＯＳトランジスタＭＰ１の出力端には第１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳトランジスタＭＮ２が直列に連結される。
この際、第２ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳトランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳトランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタＭＮ２のゲートに連結される。そして、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２の入力端には共通にＳＡＮ信号が印加される。ＳＡＮ信号は第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させるための活性化信号である。
【００１８】
第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２の出力端は次のビットバーラインＢＢ／Ｌに連結される。このようなセンシングアンプはその出力がそれぞれビットラインＢ／Ｌ，ビットバーラインＢＢ／Ｌに連結され、メインセル及び参照セルへの入出力を可能とする。
センシングアンプ不活性化時のプリチャージの間はＳＡＰ，ＳＡＮ，Ｂ／Ｌ，ＢＢ／Ｌの信号が全て１／２Ｖｃｃの状態を維持する。
反面、活性化時にはＳＡＰが「ハイ」レベルにプルアップし、ＳＡＮは接地レベルにプルダウンする。
【００１９】
図７は、隣接した、例えば図面上上下に配置されたセルアレイの双方へ共通に一つのセンシングアンプを配置して、その一つのセンシングアンプを用いて上部のセルアレイ部と下部のセルアレイ部とのデータをセンシングできるように構成したものである。
【００２０】
図７の符号「４１ａ」は上部のセルアレイ部を表し、「４１ｂ」は下部のセルアレイ部を表す。上部のセルアレイ部４１ａのデータをセンシングするためには、コントロール信号のＴＳＥＬ信号を「ハイ」レベルとし、ＢＳＥＬ信号は「ロー」レベルとする。従って、下部のセルアレイ部とセンシングアンプとの経路は遮断され、上部のセルアレイ部とセンシングアンプの経路が形成される。これにより、上部セルアレイ部のビットラインとビットバーラインに載せられた信号をセンシングアンプがセンシングする。
【００２１】
逆に、下部セルアレイ部のデータをセンシングするためには、コントロール信号のＴＳＥＬ信号は「ロー」レベルに遷移させ、ＢＳＥＬ信号は「ハイ」レベルに遷移させる。従って、上部のセルアレイ部とセンシングアンプとの経路は遮断され、下部のセルアレイ部とセンシングアンプの経路が形成される。これによって、下部セルアレイ部のビットライン及びビットバーラインに載せられた信号をセンシングアンプがセンシングする。このように、上下のセルアレイに共通にセンシングアンプを配置するとセンシングアンプをそれぞれのセルアレイ毎に配置した場合に比してスペースを節約することができる。すなわち、レイアウトを効率的に低減することができる。
【００２２】
【発明が解決しようとする課題】
しかし、以上のような従来不揮発性強誘電体メモリ装置は次のような問題点があった。
センシングアンプの入力端が上部及び下部のビットラインにスイッチング素子を通じて直接連結されているので、ビットラインとビットバーラインの負荷が異なることがある。従って、負荷が異なった状態で増幅が行われるので、増幅が不安定となる。
【００２３】
本発明は上記した従来技術の問題点を解決するために成されたもので、垂直方向に複数並べて形成されたセルアレイ部を有するメモリ装置において、レイアウトを効率的に低減させることができるように隣接したセルアレイ部の間にセンシングアンプの構成を形成させた際に、ビットラインとビットバーラインとの負荷が異なった場合でも、増幅が安定的に行える不揮発性強誘電体メモリ装置を提供することが目的である。
【００２４】
【課題を解決するための手段】
本発明は、上下のセルアレイの間に配置されるセンシングアンプをプルダウンセンシングアンプ部とプルアップセンシングアンプ部とに区分して、セルアレイの間に配置されるセンシングアンプにはプルダウンセンシングアンプ部を二つ用意し、一方を一方のセルアレイ用とし、他方をそのセルアレイと反対側に配置されたセルアレイ用とすると共に、プルアップセンシングアンプ部を双方のセルアレイ部が共有できるようにしたことを特徴とするものである。
【００２５】
【発明の実施の形態】
以下、本発明による不揮発性強誘電体メモリ装置を実施形態に基づいて説明する。
図８は本発明の不揮発性強誘電体メモリ装置の一実施形態の単位セルを示すものである。
図８に示すように、行方向に形成され、互いに一定の間隔をもつ第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２、これらの第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２、ゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌに連結される第１トランジスタＴ１と、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結された第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結された第２強誘電体キャパシタＦＣ２とで構成される。
【００２６】
このような単位セルを複数形成してセルアレイ部が構成されるが、データの格納単位としては、一対のスプリットワードラインと一つのビットライン、一つのトランジスタと一つの強誘電体キャパシタが単位セルとなるが、構造的には、一対のスプリットワードラインと二つのビットライン、二つのトランジスタと二つの強誘電体キャパシタとで単位セルとなる。
【００２７】
以下、本不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図９は本不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図９に示すように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、スプリットワードライン対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成されている。それぞれのビットラインとビットラインとの間にはその双方のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成されている。センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部（図示せず）が別に備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳがさらに備えられる。
【００２８】
このような本発明の不揮発性強誘電体メモリ装置の動作を図１０に示すタイミング図を参照して説明する。
図１０のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が共に「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」を格納していた強誘電体キャパシタはビットライン側とスプリットワードライン側とは互いに反対極性であるので、強誘電体の極性が破壊されて多量の電流がビットラインに流れ、ビットラインに高電圧が誘起される。
【００２９】
反面、ロジック「ロー」が格納されていた強誘電体キャパシタはビットライン側とスプリットワードライン側とが同一極性であるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。
ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３０】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が共に「ハイ」の状態では復せず、次のＴ２，Ｔ３区間で復される。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３１】
Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間であって、第１トランジスタＴ１がオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００３２】
図１１は本発明の不揮発性強誘電体メモリ装置の実施例を説明するための構成ブロック図である。
図１１に示すように、矩形の領域を占めるセルアレイ部１１_１, １１_２,..., １１_Ｎが多数垂直及び水平方向にマトリックス形態に配置されている。本実施形態は、垂直方向のセルアレイ部の間にそれぞれ三つのアンプ部が配置されている。そのアンプ部は、上側のセルアレイ部のビットラインレベルをプルダウン増幅する第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと、下側のセルアレイ部のビットラインレベルをプルダウン増幅する第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎと、これらの間に配置され、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎの出力又は第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの出力をプルアップ増幅するプルアップセンシングアンプ部１３＿１〜１３＿Ｎで構成されている。
【００３３】
さらに、セルアレイ部の垂直方向に並べた両外側にはセルアレイ部のデータをセンシングするためのセンシングアンプ部１５＿１，１５＿２が配置されているが、これは第１プルダウンセンシングアンプ部及び第２プルダウンセンシングアンプ部のいずれか一つとプルアップセンシングアンプ部とが組み合わされた構造である。
すなわち、一つのプルダウンセンシングアンプ部とプルアップセンシングアンプ部とが連結され、最外側に配置したセルアレイ部のデータをセンシングするためのセンシングアンプ部１５＿１，１５＿２が垂直方向の並びのそれぞれの外側に配置されている。
【００３４】
第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの構成は同一である。ただ、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎの入力端は、上側に位置したセルアレイ部のビットラインと連結され、第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎの入力端は下側に位置したセルアレイ部のビットラインに連結される。そして、第１、第２プルダウンセンシングアンプ部のそれぞれの出力端はプルアップセンシングアンプ部１３＿１〜１３＿Ｎの入力端に共通に連結される。
【００３５】
一方、第１プルダウンセンシングアンプ部１２＿１〜１２＿Ｎとプルアップセンシングアンプ部１３＿１〜１３＿Ｎは同時に活性化され、第２プルダウンセンシングアンプ部１４＿１〜１４＿Ｎとプルアップセンシングアンプ部１３＿１〜１３＿Ｎも同時に活性化される。しかし、第１プルダウンセンシングアンプ部とプルアップセンシングアンプ部が活性化状態であれば、第２プルダウンセンシング部は不活性化状態を維持し、逆に第２プルダウンセンシングアンプ部とプルアップセンシングアンプ部が活性化状態であれば、第１プルダウンセンシングアンプ部は不活性化状態を維持する。
【００３６】
図１２は本発明の不揮発性強誘電体メモリ装置による第１、第２プルダウンセンシングアンプ部とプルアップセンシングアンプ部を中心に示す構成ブロック図である。
図１２に示すように、第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１とが組み合わされた完全な一つのセンシングアンプ部１２ａが構成され、第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１とが組み合われて完全なまた一つのセンシングアンプ部１４ａが構成される。ここで、プルアップセンシングアンプ部１３＿１は共通に使用されることが分かる。
【００３７】
このように構成された本発明の不揮発性強誘電体メモリ装置において、上側に位置したセルアレイ部１１＿１のデータをセンシング及び増幅するためには、第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１を活性化させ、第２プルダウンセンシングアンプ部１４＿１を不活性化させる。
【００３８】
第１プルダウンセンシングアンプ部１２＿１とプルアップセンシングアンプ部１３＿１が活性化状態で、上側に位置したセルアレイ部１１＿１のビットラインレベルが参照レベルより低ければ、第１プルダウンセンシングアンプ部１２＿１がプルダウン増幅を行い、参照レベル以上であれば、第１プルダウンセンシングアンプ部１２＿１の出力をプルアップセンシングアンプ部１３＿１がプルアップ増幅する。
【００３９】
逆に、下側に位置したセルアレイ部１１＿２のデータをセンシング及び増幅するためには、第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１を活性化させ、第１プルダウンセンシングアンプ部１２＿１は不活性化させる。
【００４０】
第２プルダウンセンシングアンプ部１４＿１とプルアップセンシングアンプ部１３＿１が活性化状態で、下側に位置したセルアレイ部１１＿２のビットラインレベルが参照レベルより低ければ、第２プルダウンセンシングアンプ部１４＿１がプルダウン増幅を行い、参照レベル以上であれば、第２プルダウンセンシングアンプ部１４＿１の出力をプルアップセンシングアンプ部１３＿１がプルアップ増幅する。
【００４１】
以下、第１、第２プルダウンセンシングアンプ部の一つとプルアップセンシングアンプ部とが組み合わされて構成される外側に位置したセンシングアンプ部をより詳細に説明する。
【００４２】
図１３は本不揮発性強誘電体メモリ装置によるセンシングアンプ部の構成図であって、アレイの並びの外側に位置したセルアレイ部のデータをセンシングするためのセンシングアンプを示すものである。
図１３に示すように、ビットラインに載せられた信号をスイッチングする第１トランジスタＴ１と、参照信号発生回路部（図示せず）から出力される参照信号をスイッチングする第２トランジスタＴ２と、第１トランジスタＴ１を介して伝達されるビットラインの信号をスイッチングする第３トランジスタＴ３と、第２トランジスタＴ２を介して伝達される参照信号をスイッチングする第４トランジスタＴ４と、ゲートが第４トランジスタＴ４の入力端と連結され、ドレインは第３トランジスタＴ３の出力端に連結される第５トランジスタＴ５と、ゲートが第３トランジスタＴ３の入力端に連結され、ドレインは第４トランジスタＴ４の出力端に連結される第６トランジスタＴ６と、カラム選択信号ＣＳにより制御され、第５トランジスタＴ５の出力端とデータラインＤ／Ｌとの間に連結される第７トランジスタＴ７と、カラム選択信号ＣＳにより制御され、第６トランジスタＴ６の出力端とデータバーラインＤＢ／Ｌとの間に連結される第８トランジスタＴ８と、ドレインが第５トランジスタＴ５及び第６トランジスタＴ６のドレインに共通に連結され、ソースは接地端ＧＮＤに連結される第９トランジスタと、ソースが電源電圧端Ｖccに連結され、ドレインは第２トランジスタＴ２の出力端と連結される第１０トランジスタＴ１０と、ソースが電源電圧端に連結され、ドレインは第３トランジスタＴ３の出力端と第１０トランジスタＴ３のゲートに共通に連結される第１１トランジスタＴ１１と、第１０トランジスタＴ１０のドレインと第１１トランジスタＴ１１のドレインとを等電位化させる第１２トランジスタＴ１２とで構成される。
【００４３】
ここで、第１１トランジスタＴ１１のゲートは第１０トランジスタＴ１０のドレインと連結される。第１トランジスタＴ１はビットラインコントロール信号ＢＬＣにより制御され、第２トランジスタＴ２は参照ビットラインコントロール信号ＲＬＣにより制御される。第３、第４トランジスタＴ３、Ｔ４はラッチイネーブルコントロール信号ＬＥＣにより制御される。第９トランジスタＴ９はセンシングアンプ活性化信号ＳＥＮにより制御される。第１２トランジスタＴ１２はセンシングアンプ等電位化信号ＳＥＱにより制御される。
【００４４】
図１４は図１３に示すセンシングアンプ部のノードＳＮ３及びＳＮ４における出力波形の変化を示す。ここで、区間Ａはプリチャージ区間であり、区間Ｂは増幅区間である。そして、区間Ｃは疑似ラッチ区間であり、区間Ｄは実際のラッチ区間であり、区間Ｅは出力区間を表す。
【００４５】
一方、図１５は本不揮発性強誘電体メモリ装置のプルダウンセンシングアンプの詳細構成図である。
図１５に示すプルダウンセンシングアンプは図１３に図示のセンシングアンプ部の一部であることが分かる。
その構成を見ると、メインビットラインの信号をスイッチングする第１トランジスタＴ１と、参照信号をスイッチングする第２トランジスタＴ２と、第１トランジスタＴ１を介して伝達されるメインビットラインの信号をスイッチングする第３トランジスタＴ３と、第２トランジスタＴ２を介して伝達される参照信号をスイッチングする第４トランジスタＴ４と、ゲートが第４トランジスタＴ４の入力端に連結され、ドレインは第３トランジスタＴ３の出力端と連結される第５トランジスタＴ５と、ゲートが第３トランジスタＴ３の入力端と連結され、ドレインは第４トランジスタＴ４の出力端と連結される第６トランジスタＴ６と、ソースが接地端ＧＮＤに連結され、ドレインは第５、第６トランジスタＴ５、Ｔ６のドレインと共通に連結される第９トランジスタＴ９とで構成される。
【００４６】
このようなプルダウンセンシングアンプ部は、第９トランジスタＴ９のゲートに印加されるセンシングアンプ活性化信号が「ハイ」レベルに遷移すると、ゲートに参照信号が印加される第５トランジスタＴ５と、ゲートにビットラインの信号が印加される第６トランジスタＴ６とにより増幅作用が起こる。そして、その出力信号はノードＳＮ３及びＳＮ４へ伝達され、その出力はラッチイネーブルコントロール信号ＬＥＣにより再びノードＳＮ１及びＳＮ２へ伝達される。従って、その出力信号はビットラインコントロール信号ＢＬＣにより第１トランジスタＴ１及び第２トランジスタＴ２を介してセルのビットラインへ伝達される。
【００４７】
図１６は本不揮発性強誘電体メモリ装置によるプルアップセンシングアンプ部を詳細に示すものである。
図１６に示すのプルアップセンシングアンプ部は図１３に図示のセンシングアンプ部の一部であることが分かる。すなわち、プルアップセンシングアンプ部は図１３に図示のセンシングアンプ部の構成のうち、図１５に図示のプルダウンセンシングアンプの構成部分を除いた部分より構成される。
【００４８】
このようなプルアップセンシングアンプ部はノードＳＮ３及びＳＮ４を介して入力されるビットラインの信号をプルアップ増幅する。ここで、ノードＳＮ３は前述した第３トランジスタＴ３の出力端であり、同様にＳＮ４は第４トランジスタＴ４の出力端である。第３、第４トランジスタＴ３、Ｔ４はプルダウンセンシングアンプ部を構成する素子であるので、結局プルアップセンシングアンプ部はプルダウンセンシングアンプ部を介して入力されるビットラインの信号をプルアップ増幅するということができる。
【００４９】
図１６に示すプルアップセンシングアンプ部の構成を見ると、プルダウンセンシングアンプ部からビットラインの信号が伝達されるノードＳＮ３及びＳＮ４にそれぞれドレインが連結され、電源電圧端Ｖｃｃにソースが連結される二つのＰＭＯＳトランジスタＴ１０、Ｔ１１と、ＰＭＯＳトランジスタＴ１０、Ｔ１１のドレインを互いに等電位化させるＰＭＯＳトランジスタＴ１２と、プルアップ増幅された信号をデータライン及びデータバーラインに選択的に伝達する二つのＮＭＯＳトランジスタＴ７、Ｔ８とで構成されている。
【００５０】
すなわち、ビットラインに載せられたデータが参照信号のレベル以上であれば、プルダウンセンシングアンプ部を構成する第３、第４トランジスタＴ３、Ｔ４を介して伝達されたビットライン信号を、プルアップセンシングアンプ部がプルアップ増幅する。
【００５１】
このような過程は読み出しモードの場合である。一方、書き込みモードでは、データライン及びデータバーラインに載せられたデータが、参照信号のレベル以上であれば、プルアップセンシングアンプ部でプルアップ増幅され、ノードＳＮ３及びＳＮ４を経てプルダウンセンシングアンプを構成する第３、第４トランジスタＴ３、Ｔ４及び第１、第２トランジスタＴ１、Ｔ２を介してビットラインへ伝達される。
【００５２】
上記のようなプルアップセンシングアンプにおいて、第１２トランジスタＴ１２はノードＳＮ３とＳＮ４とを等電位化させる機能を行うだけでなく、ノードＳＮ３及びＳＮ４に誘起された信号がプルダウンセンシングアンプ部により増幅されても、ラッチモードとなることを防止する機能を果たす。
これにより、入力が変わってもその変更した入力に対して再び増幅が行われるようにすることができる。従って、第１２トランジスタＴ１２はプリチャージ区間と初期のセンシングアンプの増幅区間にわたってオンの状態を維持する。
【００５３】
【発明の効果】
以上詳述したように、本発明の不揮発性強誘電体メモリ装置は、センシングアンプを垂直方向に並べられたセルアレイ部の隣接する二つのアレイ部の間に配置され、双方のアレイが共用できるようにしているので、センシングアンプが占める面積を最小化することにより、レイアウトを効率的に低減させることができる。しかも、その際、センシングアンプをプルダウンセンシングアンプ部とプルアップセンシングアンプ部とに区分し、プルダウンセンシングアンプ部を上側と下側とのアレイで別々のものとしてプルアップセンシングアンプ部を共用するようにしたので、負荷の変化に対しても安定に動作し、増幅の安定性を確保することができる。
【図面の簡単な説明】
【図１】 一般的な強誘電体のヒステリシスループを示す特性図。
【図２】 従来技術による不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】 従来不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング図。
【図４】 従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置の構成図。
【図５】 図４の部分的詳細図。
【図６】 図４のセンシングアンプの詳細構成図。
【図７】 従来の不揮発性強誘電体メモリ装置によるセルアレイ部とセンシングアンプ間の構成図。
【図８】 本発明の不揮発性強誘電体メモリ装置による単位セル構成図。
【図９】 本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図１０】 本発明の不揮発性強誘電体メモリ装置の動作タイミング図。
【図１１】 本発明の不揮発性強誘電体メモリ装置の構成ブロック図。
【図１２】 図１１の部分的拡大図。
【図１３】 本発明の不揮発性強誘電体メモリ装置によるセンシングアンプの構成図。
【図１４】 図１３に図示のセンシングアンプの出力ノードにおける波形の変化を示す図面。
【図１５】 本発明の不揮発性強誘電体メモリ装置によるプルダウンセンシングアンプの構成図。
【図１６】 本発明の不揮発性強誘電体メモリ装置によるプルアップセンシングアンプの構成図。
【符号の説明】
１１＿１〜１１＿Ｎ：セルアレイ部
１２＿１〜１２＿Ｎ：第１プルダウンセンシングアンプ部
１３＿１〜１３＿Ｎ：プルアップセンシングアンプ部
１４＿１〜１４＿Ｎ：第２プルダウンセンシングアンプ部
Claims (17)
- 垂直及び水平方向に多数マトリックス形態に形成された複数のセルアレイ部を有する不揮発性強誘電体メモリ装置において、
垂直方向のセルアレイ部の間に配置され、各セルアレイ部毎に対応されるように形成され、その対応したセルアレイ部のデータをプルダウン増幅するプルダウンセンシングアンプ部； 上側のセルアレイ部と下側のセルアレイ部が共有し、上側のセルアレイ部のデータ又は下側のセルアレイ部のデータを選択的にプルアップ増幅するプルアップセンシングアンプ部
を含み、
ラッチイネーブルコントロール信号が入力されると、前記プルダウンセンシングアンプ部と前記プルアップセンシングアンプ部が前記セルアレイ部に同時に連結される
ことを特徴とする不揮発性強誘電体メモリ装置。 - 前記垂直方向に並べられた複数のセルアレイ部の両外側に位置したセルアレイ部のデータをセンシングするセンシングアンプ部は、一つのプルダウンセンシングアンプ部とプルアップセンシングアンプ部とが組み合わされた構成とされたことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
- 各セルアレイ部に対応されるように形成されたプルダウンセンシングアンプ部のうち、上側のセルアレイ部に対応されるプルダウンセンシングアンプ部とプルアップセンシングアンプ部とが同時に活性化されるか、又は下側のセルアレイ部に対応されるプルダウンセンシングアンプ部とプルアップセンシングアンプ部とが同時に活性化されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
- 垂直方向に並んで配置された第１セルアレイ部と第２セルアレイ部；
そのセルアレイ部に駆動信号を出力する第１，第２スプリットワードラインドライバ部；
前記第１セルアレイ部のデータを選択的にプルダウンさせる第１プルダウンセンシングアンプ部；
前記第２セルアレイ部のデータを選択的にプルダウンさせる第２プルダウンセンシングアンプ部；
前記第１セルアレイ部と前記第２セルアレイ部が共有し、各セルアレイ部のデータを選択的にプルアップさせるプルアップセンシングアンプ部を含み、
ラッチイネーブルコントロール信号が入力されると、前記第１プルダウンセンシングアンプ部と前記プルアップセンシングアンプ部が前記第１セルアレイ部に同時に連結される、または、前記第２プルダウンセンシングアンプ部と前記プルアップセンシングアンプ部が前記第２セルアレイ部に同時に連結される
ことを特徴とする不揮発性強誘電体メモリ装置。 - 前記第１プルダウンセンシングアンプ部と第２プルダウンセンシングアンプ部は同時に活性化されることはなく、いずれも活性化されるときはプルアップセンシングアンプ部と同時に活性化されることを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記第１プルダウンセンシングアンプ部と前記プルアップセンシングアンプ部とが活性化されたとき、前記第１セルアレイ部のビットラインレベルが参照レベル以上であれば、前記プルアップセンシングアンプ部がプルアップ増幅し、参照レベル以下であれば、前記第１プルダウンセンシングアンプ部がプルダウン増幅することを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記第２プルダウンセンシングアンプ部と前記プルアップセンシングアンプ部が活性化されたとき、前記第２セルアレイ部のビットラインレベルが参照レベル以上であれば、前記プルアップセンシングアンプ部がプルアップ増幅し、参照レベル以下であれば、前記第２プルダウンセンシングアンプ部がプルダウン増幅することを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記プルアップセンシングアンプ部は前記プルダウンセンシングアンプ部を介して伝達されたビットラインの信号をプルアップ増幅することを特徴とする請求項６又は７記載の不揮発性強誘電体メモリ装置。
- 前記第１、第２セルアレイ部のそれぞれが垂直と水平方向にマトリックス形態に多数配置されることを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記第１、第２セルアレイ部が多数垂直方向に並べられた列の外側に位置したセルアレイ部のデータをセンシングするためのセンシングアンプ部は、前記第１プルダウンセンシングアンプ部と組み合わされた構造を有することを特徴とする請求項９記載の不揮発性強誘電体メモリ装置。
- 前記第１プルダウンセンシングアンプ部と前記第２プルダウンセンシングアンプ部は同一の構造を有することを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
- 前記第１、第２セルアレイ部の並びの外側に位置したセルアレイ部のデータをセンシングするためのセンシングアンプ部は
メインビットラインの信号をスイッチングする第１トランジスタと、
参照信号をスイッチングする第２トランジスタと、
ラッチイネーブル信号により制御され、前記第１トランジスタの出力信号をスイッチングする第３トランジスタと、前記ラッチイネーブル信号により制御され、前記第２トランジスタの出力信号をスイッチングする第４トランジスタと、
ゲートが前記第４トランジスタの入力端に連結され、ドレインは前記第３トランジスタの出力端に連結される第５トランジスタと、
ゲートが前記第３トランジスタの入力端に連結され、ドレインは前記第４トランジスタの出力端に連結される第６トランジスタと、
前記第５トランジスタの出力端とデータラインとの間に形成され、カラム選択信号により制御される第７トランジスタと、
前記第６トランジスタの出力端とデータバーラインとの間に形成され、カラム選択信号により制御される第８トランジスタと、
前記ドレインが前記第５トランジスタ及び第６トランジスタのソースと共通に連結され、ソースは接地端に連結され、センシングアンプ活性化信号により動作する第９トランジスタと、
ソースが電源電圧端に連結され、ドレインは前記第３トランジスタの出力端に連結される第１０トランジスタと、
ソースが電源電圧端に連結され、ドレインは前記第４トランジスタの出力端と第１０トランジスタのゲートと共通に連結される第１１トランジスタと、
前記第１０トランジスタのドレインと第１１トランジスタのドレインとを等電位化させる第１２トランジスタと
を含むことを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。 - 前記第１０、第１１トランジスタ及び第１２トランジスタはＰＭＯＳトランジスタより構成され、その他はＮＭＯＳトランジスタより構成されることを特徴とする請求項１２記載の不揮発性強誘電体メモリ装置。
- 前記プルアップセンシングアンプ部は、前記外側に位置したセンシングアンプ部のうち前記第５トランジスタの出力端とデータラインとの間に形成され、カラム選択信号により制御される第７トランジスタと、
前記第６トランジスタの出力端とデータバーラインとの間に形成され、カラム選択信号により制御される第８トランジスタと、
ソースが電源電圧端に連結され、ドレインは前記第３トランジスタの出力端に連結される第１０トランジスタと、
ソースが電源電圧端に連結され、ドレインは前記第４トランジスタの出力端と第１０トランジスタのゲートと共通に連結される第１１トランジスタと、
前記第１０トランジスタのドレインと第１１トランジスタのドレインとを等電位化させる第１２トランジスタと
で構成されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。 - 前記第１プルダウンセンシングアンプ部は
前記第１、第２セルアレイ部のうち、第１セルアレイ部のメインビットラインの信号をスイッチングする第１トランジスタと、
参照信号をスイッチングする第２トランジスタと、
ラッチイネーブルコントロール信号により制御され、前記第１トランジスタの出力信号をスイッチングする第３トランジスタと、
前記ラッチイネーブルコントロール信号により制御され、前記第２トランジスタの出力信号をスイッチングする第４トランジスタと、
ゲートが前記第４トランジスタの入力端に連結され、ドレインは前記第３トランジスタの出力端に連結される第５トランジスタと、
ゲートが前記第３トランジスタの入力端に連結され、ドレインは前記第４トランジスタの出力端に連結される第６トランジスタと、
ソースが接地端に連結され、ドレインは前記第５、第６トランジスタのドレインと共通に連結される第９トランジスタと
で構成されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。 - 前記第５トランジスタのドレインは前記プルアップセンシングアンプ部を構成する第１０トランジスタのドレインと連結され、第６トランジスタのドレインは第１１トランジスタのドレインと連結されることを特徴とする請求項１５記載の不揮発性強誘電体メモリ装置。
- 前記第２プルダウンセンシングアンプ部は前記第１プルダウンセンシングアンプ部と同一の構造を有し、その内前記第１トランジスタは前記第１、第２セルアレイ部のうち第２セルアレイ部のメインビットラインの信号をスイッチングすることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990029647A KR100335119B1 (ko) | 1999-07-21 | 1999-07-21 | 불휘발성 강유전체 메모리 장치 |
| KR29647/1999 | 1999-07-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057073A JP2001057073A (ja) | 2001-02-27 |
| JP4553453B2 true JP4553453B2 (ja) | 2010-09-29 |
Family
ID=19603493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000212943A Expired - Fee Related JP4553453B2 (ja) | 1999-07-21 | 2000-07-13 | 不揮発性強誘電体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4553453B2 (ja) |
| KR (1) | KR100335119B1 (ja) |
| DE (1) | DE10035108B4 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499631B1 (ko) * | 2002-11-08 | 2005-07-05 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
| KR100709436B1 (ko) | 2006-02-17 | 2007-04-18 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 장치 및 그 형성 방법 |
| US7842990B2 (en) | 2006-02-17 | 2010-11-30 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device including trench capacitor |
| KR100709455B1 (ko) * | 2006-02-17 | 2007-04-18 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 형성 방법 |
| JP2007257786A (ja) * | 2006-03-24 | 2007-10-04 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885415B2 (ja) * | 1989-03-17 | 1999-04-26 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5367213A (en) * | 1993-06-09 | 1994-11-22 | Micron Semiconductor, Inc. | P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines |
| US5668765A (en) * | 1996-06-06 | 1997-09-16 | Philips Electronics North America Corporation | Charge transfer sense amplifier |
| KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
-
1999
- 1999-07-21 KR KR1019990029647A patent/KR100335119B1/ko not_active IP Right Cessation
-
2000
- 2000-07-13 JP JP2000212943A patent/JP4553453B2/ja not_active Expired - Fee Related
- 2000-07-19 DE DE10035108A patent/DE10035108B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001057073A (ja) | 2001-02-27 |
| DE10035108B4 (de) | 2006-08-17 |
| DE10035108A1 (de) | 2001-02-08 |
| KR100335119B1 (ko) | 2002-05-04 |
| KR20010010654A (ko) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6181640B1 (en) | Control circuit for semiconductor memory device | |
| JP3756714B2 (ja) | 不揮発性強誘電体メモリ装置 | |
| JP5095712B2 (ja) | 不揮発性強誘電体メモリ装置のセンシングアンプ | |
| JP3935807B2 (ja) | 不揮発性強誘電体メモリ及びその駆動方法 | |
| JP2006302466A (ja) | 半導体記憶装置 | |
| JP4331804B2 (ja) | 不揮発性強誘電体メモリ装置の駆動回路 | |
| JP4633900B2 (ja) | 不揮発性強誘電体メモリ装置 | |
| JP4787392B2 (ja) | Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 | |
| JP4008766B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| JP4624530B2 (ja) | 不揮発性強誘電体メモリのセルブロック構造 | |
| KR100379513B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그의 구동방법 | |
| KR100281125B1 (ko) | 비휘발성 강유전체 메모리장치 | |
| JP4031698B2 (ja) | 不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法 | |
| JP4544713B2 (ja) | 不揮発性強誘電体メモリ素子の駆動回路 | |
| JP4553453B2 (ja) | 不揮発性強誘電体メモリ装置 | |
| KR100344819B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 구동회로 | |
| JP4404456B2 (ja) | 不揮発性強誘電体メモリ装置の参照レベル発生回路 | |
| JP4139660B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| US6324090B1 (en) | Nonvolatile ferroelectric memory device | |
| JP3906178B2 (ja) | 強誘電体メモリ | |
| JPH1064267A (ja) | ディラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100615 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100713 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |