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Die
Erfindung betrifft einen nichtflüchtigen ferroelektrischen
Speicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher,
bei dem das Layout durch gemeinsame Nutzung eines Leseverstärkers wirkungsvoll
verkleinerbar ist.
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Ein
nichtflüchtiger
ferroelektrischer Speicher, nämlich
ein ferroelektrischer Direktzugriffsspeicher (FRAM) verfügt im Allgemeinen über eine
Datenverarbeitungsgeschwindigkeit, die so hoch wie die eines dynamischen
Direktzugriffsspeichers (DRAM) ist, und er hält Daten selbst dann aufrecht,
wenn die Spannung abgeschaltet ist. Aus diesem Grund haben nichtflüchtige ferroelektrische
Speicher als Speicher der nächsten
Generation viel Aufmerksamkeit auf sich gezogen.
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FRAMs
und DRAMs sind Speicher mit beinahe gleichen Strukturen, und sie
enthalten einen ferroelektrischen Kondensator mit der Eigenschaft
hoher Restpolarisation. Dies ermöglicht
es, dass Daten selbst dann nicht gelöscht werden, wenn ein elektrisches
Feld weggenommen wird.
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1 zeigt die Hystereseschleife
eines üblichen
Ferroelektrikums. Wie es in 1 dargestellt ist,
bleiben Daten, die durch die durch ein elektrisches Feld induzierte
Polarisation gespeichert wurden, selbst beim Wegnehmen des elektrischen
Felds in gewissem Ausmaß (Zustände d und
a) wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation)
ohne Löschung
erhalten.
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Dieser
Effekt lässt
sich dadurch als Speicherzelle eines Speichers verwenden, dass die
Zustände
d und a den logischen Werten 1 bzw. 0 gleichgesetzt werden.
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Wenn
nachfolgend der Kürze
halber von einem Speicher die Rede ist, ist darunter ein nichtflüchtiger
ferroelektrischer Speicher zu verstehen.
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Nun
wird ein bekannter Speicher unter Bezugnahme auf die beigefügten 2 und 6 beschrieben. 2 zeigt eine Einheitszelle dieses Speichers.
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Wie
es in 2 dargestellt
ist, beinhaltet der bekannte Speicher eine in einer Richtung ausgebildete
Bitleitung B/L; eine die Bitleitung schneidende Wortleitung W/L;
eine in der Richtung der Wortleitung verlaufende und von dieser
beabstandete Plattenleitung P/L; einen Transistor T1, dessen Gate
mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung
verbunden ist; und einen ferroelektrischen Kondensator FC1, dessen
erster Anschluss mit dem Drain des Transistors T1 verbunden ist
und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden
ist.
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Nachfolgend
wird ein Daten-Eingabe/Ausgabe-Vorgang bei diesem bekannten Speicher
beschrieben.
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3a ist ein zeitbezogenes
Diagramm zum Veranschaulichen des Betriebs im Schreibmodus dieses
Speichers, und 3b ist
ein entsprechendes Diagramm für
den Lesemodus.
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Im
Schreibmodus wird ein von außen
angelegtes Chipfreigabesignal CSBpad vom hohen in den niedrigen
Zustand aktiviert. Dabei startet der Schreibmodus, wenn gleichzeitig
ein Schreibfreigabesignal WEBpad vom hohen in den niedrigen Zustand
angelegt wird.
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Anschließend wird,
wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an
eine entsprechende Wortleitung angelegter Impuls vom niedrigen in
den hohen Zustand überführt, wodurch eine
Zelle ausgewählt
wird.
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An
eine entsprechende Plattenleitung werden in einer Periode, in der
die Wortleitung auf hohem Zustand gehalten wird, ein hohes Signal
in einer bestimmten Periode und ein niedriges Signal in einer bestimmten
Periode sequenziell angelegt.
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Um
den logischen Wert 1 oder 0 in die ausgewählte Zelle zu schreiben, wird
ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes
oder niedriges Signal an eine entsprechende Bitleitung angelegt.
Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt,
und in den ferroelektrischen Kondensator wird der logische Wert
1 eingeschrieben, wenn das an die Plattenleitung angelegte Signal
in einer Periode niedrig ist, in der das an die Wortleitung angelegte
Signal hoch ist.
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Wenn
ein niedriges Signal an die Bitleitung angelegt wird, wird der logische
Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn
dabei das an die Plattenleitung angelegte Signal hoch ist.
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Nun
wird ein Lesevorgang für
den in eine durch den obigen Vorgang im Schreibmodus eingespeicherten
Datenwert beschrieben.
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Wenn
das von außen
zugeführte
Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert
wird, erhalten alle Bitleitungen durch ein Ausgleichssignal dieselbe
niedrige Spannung, bevor eine entsprechende Wortleitung ausgewählt wird.
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Dann
wird die jeweilige Bitleitung inaktiv und es erfolgt eine Adressendecodierung.
In einer entsprechenden Wortleitung wird mittels der decodierten Adresse
ein niedriges Signal in ein hohes Signal überführt, wodurch die entsprechende
Zelle ausgewählt
wird.
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An
die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um den in der Zelle gespeicherten,
dem logischen Wert 1 entsprechenden Datenwert zu zerstören.
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Wenn
in der ferroelektrischen Zelle der logische Wert 0 gespeichert ist,
wird der entsprechende Datenwert nicht zerstört.
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Der
zerstörte
Datenwert und der nicht zerstörte
Datenwert werden wegen des oben genannten Prinzips auf Grundlage
der Hystereseschleife als verschiedene Werte ausgegeben, so dass
ein Leseverstärker
den logischen Wert 1 oder 0 erfasst.
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Anders
gesagt, wird, wenn der Datenwert zerstört ist, der Zustand d in den
Zustand f überführt, wie
es durch die Hystereseschleife in 1 dargestellt
ist. Wenn der Datenwert nicht zerstört ist, wird der Zustand a
in den Zustand f überführt. Demgemäß wird dann,
wenn der Datenwert zerstört
ist, der logische Wert 1 ausgegeben, wenn der Leseverstärker nach
dem Verstreichen einer bestimmten Zeit aktiviert wird, während im
Fall eines nicht zerstörten
Datenwerts der logische Wert 0 ausgegeben wird.
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Wie
oben genannt, wird, nachdem der Leserverstärker einen Datenwert ausgegeben
hat, die Plattenleitung vom hohen Zustand in den niedrigen Zustand
deaktiviert, während
ein hohes Signal an die entsprechende Wortleitung angelegt wird,
um den ursprünglichen
Datenwert wiederherzustellen.
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4 ist ein Blockdiagramm
des bekannten Speichers.
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Wie
es in 4 dargestellt
ist, beinhaltet der bekannte Speicher ein Hauptzellenarray 41;
ein Bezugszellenarray 42, das dem unteren Teil des Hauptzellenarrays 41 zugeordnet
ist; einen Wortleitungstreiber 43, der auf einer Seite
des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal
an das Hauptzellenarray 41 und das Bezugszellenarray 42 zu
legen; und einen Leseverstärker 44,
der im unteren Teil des Bezugszellenarrays 42 ausgebildet
ist.
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Der
Wortleitungstreiber 43 legt das Ansteuerungssignal an eine
Hauptwortleitung des Hauptzellenarrays 41 und eine Bezugswortleitung
des Bezugszellenarrays 42 an.
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Der
Leseverstärker 44 verfügt über eine
Anzahl einzelner Leseverstärker,
und er verstärkt
Signale einer Bitleitung und einer inversen Bitleitung.
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Nun
wird die Funktion dieses Speichers unter Bezugnahme auf 5 beschrieben, die eine
detaillierte Teilansicht zu 4 ist.
Wie es aus der Zeichnung erkennbar ist, verfügt das Hauptzellenarray auf
dieselbe Weise wie ein DRAM über
eine Struktur mit gefalteter Bitleitung.
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Auch
das Bezugszellenarray 42 verfügt über eine Struktur mit gefalteter
Bitleitung, und es enthält eine
Bezugszellen-Wortleitung
und eine Bezugszellen-Plattenleitung in Paaren. Die Bezugszellen-Wortleitung
und die Bezugszellen-Plattenleitung als RWL_1 und RPL_1 bzw. RWL_2
und RPL_2 bezeichnet.
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Wenn
die Hauptzellen-Wortleitung MWL_N – 1 und die Hauptzellen-Plattenleitung
MPL_N – 1
aktiviert werden, werden die Bezugszellen-Wortleitung RWL_1 und
die Bezugszellen-Plattenleitung RPL_1 aktiviert. Daher wird der
Datenwert in einer Hauptzelle auf die Bitleitung B/L geladen, und
ein Datenwert in einer Bezugszelle wird auf die inverse Bitleitung BB/L
geladen.
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Wenn
die Hauptzellen-Wortleitung MWL_N und die Hauptzellen-Plattenleitung MPL_N
aktiviert werden, werden die Bezugszellen-Wortleitung RWL_2 und
die Bezugszellen-Plattenleitung RPL_2 aktiviert. Daher wird der
Datenwert in einer Hauptzelle auf die inverse Bitleitung BB/L geladen,
und der Datenwert in einer Bezugszelle wird auf die Bitleitung B/L
geladen.
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6 ist eine detaillierte
Detailansicht zu 4,
und sie zeigt einen der mehreren Einzelleseverstärker, die den Leseverstärker aufbauen.
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Wie
es in 6 dargestellt
ist, verfügt
der bekannte Leseverstärker über die
Struktur eines solchen vom Latchtyp.
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Anders
gesagt, beinhaltet der Leserverstärker zwei PMOS-Transistoren und
zwei NMOS-Transistoren, die jeweils über Inverterstruktur vom Latchtyp
verfügen.
Ein erster PMOS-Transistor
MP1 und ein zweiter PMOS-Transistor MP2 sind einander zugewandt.
Der Ausgangsanschluss des ersten PMOS-Transistors MP1 ist mit dem
Gate des zweiten PMOS-Transistors MP2 verbunden, und der Ausgangsanschluss
dieses zweiten PMOS-Transistors MP2 ist mit dem Gate des ersten
NMOS-Transistors MP1 verbunden.
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An
die Eingangsanschlüsse
des ersten und zweiten PMOS-Transistors MP1 und MP2 wird ein Signal
SAP gemeinsam angelegt. Dieses Signal SAP ist ein aktives Signal,
das den ersten und zweiten PMOS-Transistor MP1 und MP2 aktiviert.
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Der
erste NMOS-Transistor MN1 ist mit dem Ausgangsanschluss des ersten
PMOS-Transistors MP1 in Reihe geschaltet, während de zweite NMOS-Transistor
MN2 mit dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 in
Reihe geschaltet ist.
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Der
Ausgangsanschluss des zweiten NMOS-Transistors MN2 ist mit dem Gate
des ersten NMOS-Transistors MN1 verbunden, während der Ausgangsanschluss
dieses ersten NMOS-Transistors MN1 mit dem Gate des zweiten NMOS-Transistors
MN2 verbunden ist.
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An
die Eingangsanschlüsse
des ersten und zweiten NMOS-Transistors MN1 und MN2 wird ein Signal
SAN gemeinsam angelegt. Dieses Signal SAN ist ein aktives Signal,
das den ersten und zweiten NMOS-Transistor MN1 und MN2 aktiviert.
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Die
Ausgangsanschlüsse
des ersten PMOS-Transistors MP1 und des ersten NMOS-Transistors
MN1 sind gemeinsam mit der Bitleitung B_N verbunden, während die
Ausgangsanschlüsse
des zweiten PMOS-Transistors MP2 und des zweiten NMOS-Transis tors
MN2 mit der nächsten
Bitleitung B_N + 1 verbunden sind.
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Das
Ausgangssignal des Leseverstärkers wird
auf die Bitleitungen B_N und B_N + 1 gegeben, um in die Hauptzelle
bzw. die Bezugszelle eingegeben und ausgegeben zu werden, wodurch
Eingabe/Ausgabe-Vorgänge
in die Hauptzelle und die Bezugszelle ermöglicht sind.
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Das
Signal SAP, das Signal SAN sowie die Signale B_N und B_N + 1 werden
alle für
eine Vorabladeperiode, in der der Leseverstärker inaktiv ist, auf 1/2 Vcc
gehalten. Andererseits wird das Signal SAP auf den hohen Pegel gezogen
und das Signal SAN wird auf den niedrigen Pegel gezogen.
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7 zeigt ein System zum Wahrnehmen von
Signalen aus einem oberen Zellenarray und einem unteren Zellenarray
unter Verwendung des bekannten Leseverstärkers.
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Die
Bezugszahl 41a bezeichnet das obere Zellenarray, und 41b bezeichnet
das untere Zellenarray. Um Daten im oberen Zellenarray zu erfassen, wird
ein Steuersignal TSEL auf den hohen Pegel überführt, und ein anderes Steuersignal
BSEL wird auf den niedrigen Pegel überführt. Demgemäß wird der Pfad zwischen dem
unteren Zellenarray und dem Leseverstärker gesperrt während der
Pfad zwischen dem oberen Zellenarray und dem Leseverstärker geöffnet wird.
Dann erfasst der Leseverstärker
das Signal auf der Bitleitung und der inversen Bitleitung im oberen
Zellenarray.
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Andererseits
wird zum Erfassen von Daten im unteren Zellenarray ein Steuersignal
TSEL auf den niedrigen Pegel überführt, und
ein anderes Steuersignal BSEL wird auf den hohen Pegel überführt. Demgemäß wird der
Pfad zwischen dem oberen Zellenarray und dem Leseverstärker gesperrt
und der Pfad zwischen dem unteren Zellenarray und dem Leseverstärker wird geöffnet. Der
Leseverstärker
erfasst das Signal auf der Bitleitung und der inversen Bitleitung
des unteren Zellenarrays.
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Demgemäß besteht
beim bekannten Speicher das Problem, dass Lasten hinsichtlich der
Bitleitung und der inversen Bitleitung differieren können, da
der Eingangsanschluss der Leseverstärkers über ein Schaltbauteil unmittelbar
mit den oberen und unteren Bitleitungen verbunden wird. Da dadurch
der Verstärkungsvorgang
bei verschiedenen Lasten erfolgen kann, kann die Verstärkung instabil
werden.
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Kang,
H. B., et al.: "Multi-phase-driven split-word-line
ferroelectric memory without plate line" IEEE International Solid-State Circuits
Conference, 15–17
Feb. 1999, 108–109
und Koike H., "A 60ns
1MB Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate
Line Write/Read Scheme", IEEE
International Solid-State Circuits Conference, 10. Feb. 1996, 368–369, 475
beschreiben den Aufbau einer Einheitszelle in einem nichtflüchtigen
ferroelektrischen Speicher, wobei insbesondere die erstgenannte
Schrift den Schaltungsaufbau einer Einheitszelle zeigt, wie sie
in der vorliegenden Erfindung verwendet wird.
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Die
US 5,367,213 beschreibt
eine Pullup-Schaltung für
P-Kanal-Leseverstärker
in einem DRAM. Hierbei werden an einem Ende eines Datenleitungspaares
eines DRAMs Pullup-Leseverstärker und
zwischen zwei Unterarrays Pulldown-Leseverstärker angeordnet, wobei jeder
Pullup-Leseverstärker
unter Steuerung einer WRITE-Leitung mit einem Pullup-Knoten gekoppelt
ist. Auf der anderen Seite ist jeder Pulldown-Leserverstärker unter
Steuerung einer NLAT-Leitung mit Masse verbunden. Hierbei sind die
Pullup- und Pulldown-Leseverstärker
durch Trenntransistoren getrennt.
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Die
US 5,228,106 und die
US 5,668,765 beschreiben
Latchtyp-Leseverstärker
mit Ausgleichstransistoren. Wie insbesondere in der
US 5,228,106 gezeigt, erfolgt das
Auslesen einer Einheitszelle eines Zellenarrays in einem statischen
Speicher mittels eines Leseverstärkers.
Dieser Leseverstärker
weist jedoch nur einen Pullup- und
einen Pulldown-Teil auf.
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Die
US 4,873,664 beschreibt
einen ferroelektrischen Speicher, der eine Plattenleitung verwendet.
Ein Signal auf der Plattenleitung verursacht eine Spannungsänderung
in der Bitleitung abhängig
vom Zellenzustand. Hierbei verwendet eine Blind zellenanordnung einen
Kondensator pro Zelle und eine andere Anordnung verwendet zwei Kondensatoren
pro Zelle ohne Blindkondensator. Zum Auslesen der Zellen werden
gewöhnliche
Leseverstärker
verwendet.
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Der
Erfindung liegt die Aufgabe zu Grunde, einen nichtflüchtigen
ferroelektrischen Speicher mit verringerter Layoutfläche zu schaffen.
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Diese
Aufgabe ist durch den Speicher gemäß Anspruch 1 gelöst.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen des Speichers sind in den Unteransprüchen dargelegt.
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Hierbei
weist die Erfindung den Vorteil auf, dass ein nichtflüchtiger
ferroelektrischer Speicher mit stabiler Verstärkung geschaffen wird.
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Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu, deren
Prinzipien zu erläutern.
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1 zeigt
die Hystereseschleife eines üblichen
Ferroelektrikums;
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2 ist
eine schematische Darstellung der Einheitszelle eines bekannten
Speichers;
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3a und 3b sind
zeitbezogene Diagramme zum Veranschaulichen des Betriebs des bekannten
Speichers im Schreib- bzw. Lesemodus;
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4 ist
ein Blockdiagramm des bekannten Speichers mit einer Zelle mit 1T/1C-Struktur;
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5 ist
eine detaillierte Teilansicht zu 4;
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6 ist
eine detaillierte schematische Ansicht eines Leseverstärkers in 4;
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7 ist
ein Blockdiagramm eines Zellenarrays und eines Leseverstärkers beim
bekannten Speicher;
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8 ist
ein Blockdiagramm der Einheitszelle eines Speichers gemäß einem
Ausführungsbeispiel
der Erfindung;
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9 ist
ein Schaltbild des Speichers des Ausführungsbeispiels;
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10 ist
ein zeitbezogenes Diagramm zum Betrieb des Speichers des Ausführungsbeispiels;
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11 ist
ein Blockdiagramm eines Speichers gemäß dem Ausführungsbeispiel;
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12 ist
eine vergrößerte Teilansicht
zu 11;
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13 ist
ein Blockdiagramm eines Leseverstärkers im Speicher des Ausführungsbeispiels;
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14 zeigt
die Änderung
von Signalverläufen
am Ausgangsknoten des in 13 dargestellten Leseverstärkers;
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15 ist
ein Blockdiagramm eines Pulldown-Leseverstärkers im Speicher des Ausführungsbeispiels;
und
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16 ist
ein Blockdiagramm eines Pullup-Leseverstärkers im Speicher gemäß dem Ausführungsbeispiel.
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Nun
wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung
Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt
sind.
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Wie
es schematisch in 8 dargestellt ist, verfügt eine
Einheitszelle im Speicher gemäß dem Ausführungsbeispiel über eine
erste und eine zweite Teilwortleitung SWL1 und SWL2, die mit einem
bestimmten Intervall in Zeilenrichtung ausgebildet sind; eine erste
und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite
Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen
ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung
SWL1 verbunden ist und dessen Drain mit der Bitleitung B/L1 verbunden
ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen
die Source des ersten Transistors T1 und die zweite Teilwortleitung
SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit
der zweiten Teilwortleitung SWL2 verbun den ist und dessen Drain
mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten ferroelektrischen
Kondensator FC2, der zwischen die Source des zweiten Transistors
T2 und die erste Teilwortleitung SWL1 geschaltet ist.
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Eine
Anzahl von Einheitszellen bildet ein Zellenarray. Hinsichtlich der
Datenspeicherung beinhaltet eine Einheitszelle ein Paar Teilwortleitungen,
eine Bitleitung, einen Transistor 1T und einen ferroelektrischen
Kondensator 1C. Hinsichtlich der Datenstruktur beinhaltet die Einheitszelle
ein Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren
2T und zwei ferroelektrische Kondensatoren 2C.
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Nun
wird der Betrieb dieses Speichers im Einzelnen beschrieben.
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Wie
es im Schaltbild der 9 dargestellt ist, ist eine
Anzahl von Teilwortleitungspaaren mit jeweils einer ersten und einer
zweiten Teilwortleitung SWL1 und SWL2 in Zeilenrichtung ausgebildet.
Die Teilwortleitungspaare schneidend ist eine Anzahl von Bitleitungen
B/Ln und B/Ln + 1 ausgebildet. Zwischen den jeweiligen Bitleitungen
sind Leseverstärker
SA ausgebildet, die über
die Bitleitungen übertragene Daten
erfassen und die Daten an eine Datenleitung D/L oder eine inverse
Datenleitung D/L übertragen. Dabei
sind ferner ein Leseverstärker-Freigabeabschnitt
(nicht dargestellt) und ein Auswählschaltabschnitt
CS vorhanden. Der Leseverstärker-Freigabeabschnitt
gibt ein Leseverstärker-Freigabesignal SEN
zum Freigeben der Leseverstärker
SA aus, und der Auswählschaltabschnitt
CS schaltet in selektiver Weise Bitleitungen und Datenleitungen.
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Nun
wird der Betrieb dieses Speichers unter Bezugnahme auf das in 10 dargestellte
Zeitdiagramm beschrieben.
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Eine
Periode T0 in 10 bezeichnet die Periode vor
dem Aktivieren der ersten Teilwortleitung SWL1 und der zweiten Teilwortleitung
SWL2 auf hoch(H). In dieser Periode T0 werden alle Bitleitungen
auf den Schwellenspannungspegel eines NMOS-Transistors vorab aufgeladen.
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Eine
Periode T1 bezeichnet eine Periode, in der die ersten und zweiten
Teilwortleitungen SWL1 und SWL2 alle den Pegel H erhalten. In dieser
Periode T1 wird der Datenwert im ferroelektrischen Kondensator einer
Hauptzelle an die Hauptbitleitung übertragen, wodurch sich der
Bitleitungspegel ändert.
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Dabei
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert hoch die Polarität
des Ferroelektrikums zerstört,
da an die Bitleitung und die Teilwortleitung elektrische Felder
mit entgegengesetzten Polaritäten
angelegt werden, so dass ein großer Strom fließt, wodurch
in der Bitleitung eine hohe Spannung erzeugt wird.
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Andererseits
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert niedrig die Polarität
des Ferroelektrikums nicht zerstört,
da elektrische Felder derselben Polaritäten an die Bitleitung und die
Teilwortleitung angelegt werden, so dass ein kleiner Strom fließt, wodurch
in der Bitleitung eine relativ niedrige Spannung erzeugt wird.
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Wenn
der Zellendatenwert ausreichend auf die Bitleitung geladen ist,
wird das Leseverstärker-Freigabesignal
SEN auf hoch überführt, um
den Leseverstärker
zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.
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Der
logische Datenwert H in der zerstörten Zelle kann im Zustand,
in dem sich die erste und die zweite Teilwortleitung SWL1 und SWL2
auf hoch befinden, nicht wiederhergestellt werden, jedoch kann er
in Perioden T2 und T3 wiederhergestellt werden.
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Anschließend wird
die erste Teilwortleitung SWL1, in der genannten Periode T2, auf
niedrig überführt, die
zweite Teilwortleitung SWL2 wird in den hohen Zustand überführt und
der zweite Transistor T2 wird eingeschaltet. Dabei wird, wenn die
entsprechende Bitleitung auf hohem Pegel liegt, ein hoher Datenwert
an eine Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen,
so dass der logische Wert 1 wiederhergestellt wird.
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In
der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die
zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor
T1 wird eingeschaltet. Dabei wird der logische Wert 1 wiederhergestellt,
wenn die entsprechende Bitleitung hoch ist.
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Gemäß dem in 11 dargestellten
Blockdiagramm verfügt
der Speicher des Ausführungsbeispiels über eine
Anzahl von in einer Matrix ausgebildeten Zellenarrays 11_1, 11_2,
..., 11_N; erste Pulldown-Leseverstärker 12_1, 12_2,
..., 12_N, die zwischen senkrechten Zellenarrays innerhalb
der Anzahl der Zellenarrays ausgebildet sind, um eine Pulldown-Verstärkung des
Bitleitungspegels eines oberen Zellenarrays vorzunehmen; zweite
Pulldown-Leseverstärker 14_1, 14_2,
..., 14_N, um eine Pulldown-Verstärkung des Bitleitungspegels
eines unteren Zellenarrays vorzunehmen; und Pullup-Leseverstärker 13_1, 13_2,
..., 13_N, um eine Pullup-Verstärkung des Ausgangssignals der
ersten Pulldown-Leseverstärker 12_1, 12_2,
..., 12_N oder des Ausgangssignals der zweiten Pulldown-Leseverstärker 14_1, 14_2,
..., 14_N vorzunehmen.
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Die
Leseverstärker 15_1 und 15_2 zum
Erfassen von Daten in einem Zellenarray an der äußersten Position in senkrechter Richtung
verfügen über ein
System, in dem der Pullup-Leseverstärker und entweder der erste
oder der zweite Pulldown-Leseverstärker kombiniert
sind.
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Das
heißt,
dass von den zwei Pulldown-Leseverstärkern einer mit dem Pullup-Leseverstärker verbunden
wird, um die Leseverstärker 15_1 und 15_2 zum
Erfassen der Daten im äußersten
Zellenarray zu bilden.
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In
diesem Fall weisen die ersten Pulldown-Leseverstärker 12_1, 12_2,
..., 12_N und die zweiten Pulldown-Leseverstärker 14_1, 14_2,
..., 14_N dasselbe System auf, jedoch mit der Ausnahme,
dass der Ausgangsanschluss der ersten Pulldown-Leseverstärker 12_1, 12_2,
..., 12_N mit der Bitleitung im oberen Zellenarray verbunden
ist, während
der Eingangsanschluss der zweiten Pulldown-Leseverstärker 14_1, 14_2,
..., 14_N mit der Bitleitung im unteren Zellenarray verbunden
ist. Die Ausgangsanschlüsse
der ersten und zweiten Pulldown-Leseverstärker sind
gemeinsam mit dem Eingangsanschluss des Pullup-Leseverstärkers 13_1, 13_2,
..., 13_N verbunden.
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Indessen
werden die ersten Pulldown-Leseverstärker 12_1, 12_2,
..., 12_N und die Pullup-Leseverstärker 13_1, 13_2,
..., 13_N gleichzeitig aktiviert, und auch die zweiten
Pulldown-Leseverstärker 14_1, 14_2,
..., 14_N und die Pullup-Leseverstärker 13_1, 13_2,
..., 13_N werden gleichzeitig aktiviert.
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Wenn
jedoch die ersten Pulldown-Leseverstärker und die Pullup-Leseverstärker aktiv
sind, werden die zweiten Pulldown-Leseverstärker inaktiv gehalten. Im Gegensatz
hierzu werden die ersten Pulldown-Leseverstärker inaktiv gehalten, wenn
die zweiten Pulldown-Leseverstärker
und die Pullup-Leseverstärker
aktiv sind.
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12 ist
ein Blockdiagramm, das die ersten und zweiten Pulldown-Leseverstärker und
einen Pullup-Leseverstärker
im Speicher des Ausführungsbeispiels
zeigt. Demgemäß sind ein
erster Pulldown-Leseverstärker 12_1 und
ein Pullup-Leseverstärker 13_1 zum
Bilden eines vollständigen
Leseverstärkers 12a kombiniert,
und ein zweiter Pulldown-Leseverstärker 14_1 und der
Pullup-Leseverstärker 13_1 sind
kombiniert, um einen anderen vollständigen Leseverstärker 14a zu
bilden. Hier sei darauf hingewiesen, dass der Pullup-Leseverstärker 13_1 für jeden der
Pulldown-Leseverstärker
gemeinsam verwendet wird.
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Beim
erfindungsgemäßen Speicher
mit dem vorstehend genannten System werden, um einen Datenwert im
oberen Zellenarray 11_1 zu erfassen und zu verstärken, ein
erster Pulldown-Leseverstärker 12_1 und
ein Pullup-Leseverstärker 13_1 aktiviert,
während
der zweite Pulldown-Leseverstärker 14_1 nicht
aktiviert wird.
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Wenn
der erste Pulldown-Leseverstärker 12_1 und
der Pullup-Leseverstärker 13_1 aktiviert sind
und sich der Bitleitungspegel im oberen Zellenarray 11_1 unter
einem Bezugspegel befindet, führt
der erste Pulldown-Leseverstärker 12_1 eine Pulldown-Verstärkung aus.
Wenn sich der Bitleitungspegel im oberen Zellenarray 11_1 über dem
Bezugspegel befindet, führt
der Pullup-Leseverstärker 13_1 eine
Pullup-Verstärkung
des Ausgangssignals des ersten Pulldown-Leseverstärkers 12_1 aus.
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Um
dagegen einen Datenwert im unteren Zellenarray 11_2 zu
erfassen und zu verstärken,
werden der zweite Pulldown-Leseverstärker 14_1 und der
Pullup-Leseverstärker 13_1 aktiviert,
und der erste Pulldown-Leseverstärker 12_1 wird
nicht aktiviert.
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Wenn
der zweite Pulldown-Leseverstärker 14_1 und
der Pullup- Leseverstärker 13_1 aktiviert sind
und sich der Bitleitungspegel im unteren Zellenarray 11_2 unter
einem Bezugspegel befindet, führt
der zweite Pulldown-Leseverstärker 14_1 eine Pulldown-Verstärkung aus,
und wenn sich der Bitleitungspegel über dem Bezugspegel befindet,
führt der Pullup-Leseverstärker 13_1 eine
Verstärkung
des Ausgangssignals des zweiten Pulldown-Leseverstärkers 14_1 aus.
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Nun
wird der Leseverstärker
an einer äußersten
Position, der einen Pulldown-Leseverstärker und einen Pullup-Leseverstärker aufweist,
im Speicher des Ausführungsbeispiels
im Einzelnen beschrieben, der über
erste und zweite Pulldown-Leseverstärker sowie Pullup-Leseverstärker verfügt.
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13 ist
ein Blockdiagramm eines Leseverstärkers zum Erfassen von Daten
im äußersten Zellenarrays
eines Speichers des Ausführungsbeispiels.
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Gemäß 13 verfügt der Leseverstärker im
Speicher des Ausführungsbeispiels über einen ersten
Transistor T1 zum Schalten eines auf die Bitleitung geladenen Signals;
einen zweiten Transistor T2 zum Schalten eines Bezugssignals von
einer Bezugssignal-Erzeugungsschaltung (nicht dargestellt); einen
dritten Transistor T3 zum Schalten eines über dem ersten Transistor T1
gelieferten Signals von der Bitleitung; einen vierten Transistor
T4 zum Schalten eines über
den zweiten Transistor T2 gelieferten Bezugssignals; einen fünften Transistor
T5, dessen Gate mit dem Eingangsanschluss des vierten Transistors
T4 verbunden ist und dessen Drain mit dem Ausgangsanschluss des
dritten Transistors T3 verbunden ist; einen sechsten Transistor
T6, dessen Gate mit dem Eingangsanschluss des dritten Transistors
T3 verbunden ist und dessen Drain mit dem Ausgangsanschluss des
vierten Transistors T4 verbunden ist; einen siebten Transistor T7,
der zwischen den Ausgangsanschluss des fünften Transistors T5 und eine
Datenleitung D/L geschaltet ist und durch ein Spaltenauswählsignal
gesteuert wird; einen achten Transistor T8, der zwischen den Ausgangsanschluss
des sechsten Transistors T6 und eine inverse Datenleitung DB/L geschaltet
ist und durch das Spaltenauswählsignal
gesteuert wird; einen neunten Transistor T9, dessen Source mit einem
Masseanschluss GND verbunden ist und dessen Drain mit den Drains
des fünften
und sechsten Transistors T5 und T6 verbunden ist; einen zehnten
Transistor T10, dessen Source mit einem Versorgungsspannungsanschluss
Vcc verbunden ist und dessen Drain mit dem Ausgangsanschluss des
zweiten Transistors T2 verbunden ist; einen elften Transistor T11,
dessen Source mit dem Versorgungsspannungsanschluss verbunden ist
und dessen Drain sowohl mit dem Ausgangsanschluss des dritten Transistors
T3 als auch dem Gate des zehnten Transistors T10 verbunden ist;
und einem zwölften
Transistor T12 zum Ausgleichen der Drains des zehnten Transistors
T10 und des elften Transistors T11.
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Das
Gate des elften Transistors T11 ist mit dem Drain des zehnten Transistors
T10 verbunden.
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Der
erste Transistor T1 wird durch ein Bitleitungs-Steuersignal BLC
gesteuert, und der zweite Transistor T2 wird durch ein Bezugsbitleitungs-Steuersignal
RLC gesteuert. Der dritte und der vierte Transistor T3 und T4 werden
durch ein Latchfreigabe-Steuersignal LEC gesteuert. Der neunte Transistor
T9 wird durch ein Leseverstärker-Freigabesignal SEN
gesteuert. Der zwölfte
Transistor T12 wird durch ein Leseverstärker-Ausgleichssignal SEQ gesteuert. Bei
den in 14 dargestellten Signalverläufen an Knoten
SN3 und SN4 des in 13 dargestellten Leseverstärkers repräsentiert
A eine Vorabladeperiode, B eine Verstärkungsperiode, C eine Pseudolatchperiode,
D eine tatsächliche
Latchperiode und E eine Ausgabeperiode.
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Der
im detaillierten Blockdiagramm der 15 dargestellte
Pulldown-Leseverstärker
im Speicher des Ausführungsbeispiels
ist Teil des in 13 dargestellten Leseverstärkers.
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Der
Pulldown-Leseverstärker
gemäß 15 verfügt über einen
ersten Transistor T1 zum Schalten eines Signals von der Hauptbitleitung;
einen zweiten Transistor T2 zum Schalten eines Bezugssignals; einen
dritten Transistor T3 zum Schalten des über den ersten Transistor T1
empfangenen Signals von der Hauptbitleitung; einen vierten Transistor
T4 zum Schalten eines über
den zweiten Transistor T2 empfangenen Bezugssignals; einen fünften Transistor T5,
dessen Gate mit dem Eingangsanschluss des vierten Transistors T4
verbunden ist und dessen Drain mit dem Ausgangsanschluss des dritten
Transistors T3 verbunden ist; einen sechsten Transistor T6, dessen
Gate mit dem Eingangsanschluss des dritten Transistors T3 verbunden
ist und dessen Drain mit dem Ausgangsanschluss des vierten Transistors
T4 verbunden ist; und einen neunten Transistor T9, dessen Source
mit einem Masseanschluss GND verbunden ist und dessen Drain mit
den Drains des fünften
und sechsten Transistors T5 und T6 verbunden ist.
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Wenn
ein an das Gate des neunten Transistors T9 geliefertes Leseverstärker-Freigabesignal
auf den hohen Pegel überführt wird,
erfolgt durch den fünften
Transistor T5, dessen Gate das Bezugssignal empfängt, und den sechsten Transistor
T6, dessen Gate das Signal von der Bitleitung empfängt, ein
Verstärkungsvorgang.
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Dann
wird das Ausgangssignal an Knoten SN3 und SN4 geliefert, und dann
wird es auf das Latchfreigabe-Steuersignal LEC hin an Knoten SN1 und
SN2 geliefert. Das heißt,
dass das Ausgangssignal auf ein Bitleitungs-Steuersignal BLC hin über den ersten
und zweiten Transistor T1 und T2 an die Zellen bitleitung geliefert
wird. Der in 16 dargestellte Pullup-Leseverstärker im
Speicher des Ausführungsbeispiels
ist Teil des in 13 dargestellten Leseverstärkers. Das
heißt,
dass er innerhalb des in 13 dargestellten
Leseverstärkers
die Teile ausschließlich
des in 15 dargestellten Pulldown-Leseverstärkers aufweist.
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Dieser
Pullup-Leseverstärker
verstärkt
das über
die Knoten SN3 und SN4 gelieferte Signal von der Bitleitung. Der
Knoten SN3 ist der Ausgangsanschluss des dritten Transistors T3,
und der Knoten SN4 ist der Ausgangsanschluss des vierten Transistors
T4.
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Da
der dritte und der vierte Transistor T3 und T4 Bauteile im Pullup-Leseverstärker sind,
kann gesagt werden, dass der Pullup-Leseverstärker schließlich eine Pullup-Verstärkung des
Signals von der Bitleitung ausführt,
das über
den Pulldown-Leseverstärker
geliefert wird.
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Der
in 16 dargestellte Pullup-Leseverstärker verfügt über zwei
PMOS-Transistoren T10 und T11, deren Drains mit den Knoten SN3 bzw.
SN4 verbunden sind, denen vom Pulldown-Leseverstärker ein Signal von der Bitleitung
zugeführt
wird, und mit Sources, die mit einem Versorgungsspannungsanschluss
Vcc verbunden sind; einen anderen PMOS-Transistor 12 zum Ausgleichen
der Drains der PMOS-Transistoren T10 und T11; und zwei NMOS-Transistoren
T7 und T8 zum selektiven Übertragen
des pullup-verstärkten
Signals an eine Datenleitung und eine inverse Datenleitung.
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Das
heißt,
dass dann, wenn der Datenwert auf der Bitleitung über dem
Pegel eines Bezugssignals liegt, der Pullup-Leseverstärker eine
Pullup-Verstärkung
des über
den dritten und vierten Transistor T3 und T4 im Pulldown-Leseverstärker übertragenen Bitleitungssignals
ausführt.
Dieser Prozess er folgt im Lesemodus.
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Wenn
sich dagegen der Datenwert auf der Datenleitung und der inversen
Datenleitung im Schreibmodus über
dem Pegel des Bezugssignals befindet, wird das Bitleitungssignal
durch den Pullup-Leseverstärker
pullup-verstärkt,
es durchläuft
die Knoten SN3 und SN4, und es wird über den dritten und vierten
Transistor T3 und T4 sowie den ersten und zweiten Transistor T1
und T2 im Pulldown-Leseverstärker
an die Bitleitung geliefert.
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Beim
obigen Pullup-Leseverstärker
dient der zwölfte
Transistor T12 nicht nur zum Ausgleichen der Knoten SN3 und SN4,
sondern er verhindert auch, dass der Pullup-Leseverstärker in
einen Latchmodus umschaltet, und zwar obwohl ein durch die Knoten SN3
und SN4 induziertes Signal durch den Pulldown-Leseverstärker verstärkt wird.
Demgemäß kann eine
Verstärkung
immer dann erfolgen, wenn sich das Eingangssignal ändert. Daher
kann der zwölfte
Transistor T12 während
der gesamten Vorabladeperiode und der Verstärkungsperiode des Eingangs-Leseverstärkers im
eingeschalteten Zustand gehalten werden.
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Wie
erläutert,
verfügt
der erfindungsgemäße nichtflüchtige ferroelektrische
Speicher über
den Vorteil, dass die Leseverstärker
jeweils in einen Pulldown-Leseverstärker und einen Pullup-Leseverstärker unterteilt
sind, wobei der Pullup-Leseverstärker von
einem oberen und einem unteren Zellenarray, die in vertikaler Richtung
angeordnet sind, gemeinsam genutzt wird, was es erlaubt, die durch
die Leseverstärker
belegte Fläche
zu minimieren, um dadurch eine effekte Verringerung des Layouts
zu erleichtern und für
Stabilität
folgend auf einen Verstärkungsvorgang
zu sorgen.