JP3157313B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、多段増幅器を備える半
導体記憶装置等の半導体装置に関する。
導体記憶装置等の半導体装置に関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量の増大に伴う
データ出力系の階層構造化及びチップ面積の増大に伴う
データバス寄生容量の増加に対応するために、多段増幅
器が用いられている。図１はデータ出力系の階層構造化
の１例を示すブロック図である。メモリセルアレイ１夫
々に第１リードアンプR1が設けられ、４つの第１リード
アンプR1，R1，R1，R1毎に１つの第２リードアンプR2が
設けられ、２つの第２リードアンプR2，R2に第３リード
アンプR3が設けられている。これら３段階のリードアン
プによりメモリセルアレイ１から出力されたデータは次
々に増幅され、第３リードアンプR3の出力は出力回路２
へ与えられる。このような多段増幅器においては、デー
タ信号の伝達速度及び各段の増幅器の消費電力が問題と
なる。
データ出力系の階層構造化及びチップ面積の増大に伴う
データバス寄生容量の増加に対応するために、多段増幅
器が用いられている。図１はデータ出力系の階層構造化
の１例を示すブロック図である。メモリセルアレイ１夫
々に第１リードアンプR1が設けられ、４つの第１リード
アンプR1，R1，R1，R1毎に１つの第２リードアンプR2が
設けられ、２つの第２リードアンプR2，R2に第３リード
アンプR3が設けられている。これら３段階のリードアン
プによりメモリセルアレイ１から出力されたデータは次
々に増幅され、第３リードアンプR3の出力は出力回路２
へ与えられる。このような多段増幅器においては、デー
タ信号の伝達速度及び各段の増幅器の消費電力が問題と
なる。
【０００３】図２は第１，第２，第３リードアンプR1,
R2, R3にＮ型差動増幅器を用いた場合を示す回路図であ
り、夫々１個のリードアンプとこれらの接続状態とを示
す。第１リードアンプR1は以下のような構成である。即
ちP-chのトランジスタＴP1（ＴP2，ＴP3，ＴP4）とN-ch
のトランジスタＴN1（ＴN2，ＴN3，ＴN4）との４組の直
列回路が並列に接続され、そのP-ch側の接続部は電源
に、N-ch側の接続部はN-chのトランジスタＴG を介して
接地されている。そしてトランジスタＴN1，ＴN2，
ＴN3，ＴN4のゲートはこの第１リードアンプR1の入力部
であり、トランジスタＴN1，ＴN4のゲートは共にデータ
バスDB1 に接続されており、トランジスタＴN2，ＴN3の
ゲートは反転データバス #DB1 に接続されている。さら
にトランジスタＴP1，ＴP2（ＴP3，ＴP4）のゲートはト
ランジスタＴP2，ＴN2（ＴP4，ＴN4）の接続部に接続さ
れており、トランジスタＴP1，ＴN1（ＴP3，ＴN3）の接
続部はデータバスDB2 （反転データバス #DB2 ）に接続
されている。
R2, R3にＮ型差動増幅器を用いた場合を示す回路図であ
り、夫々１個のリードアンプとこれらの接続状態とを示
す。第１リードアンプR1は以下のような構成である。即
ちP-chのトランジスタＴP1（ＴP2，ＴP3，ＴP4）とN-ch
のトランジスタＴN1（ＴN2，ＴN3，ＴN4）との４組の直
列回路が並列に接続され、そのP-ch側の接続部は電源
に、N-ch側の接続部はN-chのトランジスタＴG を介して
接地されている。そしてトランジスタＴN1，ＴN2，
ＴN3，ＴN4のゲートはこの第１リードアンプR1の入力部
であり、トランジスタＴN1，ＴN4のゲートは共にデータ
バスDB1 に接続されており、トランジスタＴN2，ＴN3の
ゲートは反転データバス #DB1 に接続されている。さら
にトランジスタＴP1，ＴP2（ＴP3，ＴP4）のゲートはト
ランジスタＴP2，ＴN2（ＴP4，ＴN4）の接続部に接続さ
れており、トランジスタＴP1，ＴN1（ＴP3，ＴN3）の接
続部はデータバスDB2 （反転データバス #DB2 ）に接続
されている。
【０００４】また第２リードアンプR2及び第３リードア
ンプR3は第１リードアンプR1と同様の構成であり、同一
のスイッチング・レベルを持つように回路定数が決めら
れている。このように構成された第１リードアンプR1と
メモリセルアレイ１とを接続しているデータバスDB1 ，
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されている。そして第１リード
アンプR1（第２リードアンプR2）と第２リードアンプR2
（第３リードアンプR3）とを接続しているデータバスDB
2 （DB3 ），反転データバス #DB2 （ #DB3 ）間にはイ
コライズ回路EQ2 （EQ3 ）が介装されており、第３リー
ドアンプR3と出力回路２とを接続しているデータバスDB
4 ，反転データバス #DB4 間にはイコライズ回路EQ4 が
介装されている。これらプリチャージ回路PR，イコライ
ズ回路EQ1 ，EQ2 ，EQ3 ，EQ4 へはイコライズ信号SEが
与えられるようになっており、各トランジスタＴ G のゲ
ートへは増幅器活性化信号SAが与えられるようになって
いる。
ンプR3は第１リードアンプR1と同様の構成であり、同一
のスイッチング・レベルを持つように回路定数が決めら
れている。このように構成された第１リードアンプR1と
メモリセルアレイ１とを接続しているデータバスDB1 ，
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されている。そして第１リード
アンプR1（第２リードアンプR2）と第２リードアンプR2
（第３リードアンプR3）とを接続しているデータバスDB
2 （DB3 ），反転データバス #DB2 （ #DB3 ）間にはイ
コライズ回路EQ2 （EQ3 ）が介装されており、第３リー
ドアンプR3と出力回路２とを接続しているデータバスDB
4 ，反転データバス #DB4 間にはイコライズ回路EQ4 が
介装されている。これらプリチャージ回路PR，イコライ
ズ回路EQ1 ，EQ2 ，EQ3 ，EQ4 へはイコライズ信号SEが
与えられるようになっており、各トランジスタＴ G のゲ
ートへは増幅器活性化信号SAが与えられるようになって
いる。
【０００５】次にこの多段増幅器の動作について説明す
る。図３はこの多段増幅器における動作を示すタイミン
グチャートである。まず初期状態ではイコライズ信号SE
が活性であり、プリチャージ回路PR，イコライズ回路EQ
1 ，EQ2 ，EQ3 ，EQ4 により各データバス対はプリチャ
ージ・イコライズされている。
る。図３はこの多段増幅器における動作を示すタイミン
グチャートである。まず初期状態ではイコライズ信号SE
が活性であり、プリチャージ回路PR，イコライズ回路EQ
1 ，EQ2 ，EQ3 ，EQ4 により各データバス対はプリチャ
ージ・イコライズされている。
【０００６】そしてこのときアドレスが変化するとそれ
を受けてイコライズ信号SEが非活性化し、プリチャージ
・イコライズを中断する。次にメモリセルアレイ１より
データバスDB1 にデータが出力されると、そのデータは
第１リードアンプR1，第２リードアンプR2及び第３リー
ドアンプR3において次々に高速にて増幅，伝達されて出
力回路２へ出力される。そしてイコライズ信号SEが活性
状態に戻ると各データバス対はプリチャージ状態へ戻
す。増幅器活性化信号SAは常時活性状態である。
を受けてイコライズ信号SEが非活性化し、プリチャージ
・イコライズを中断する。次にメモリセルアレイ１より
データバスDB1 にデータが出力されると、そのデータは
第１リードアンプR1，第２リードアンプR2及び第３リー
ドアンプR3において次々に高速にて増幅，伝達されて出
力回路２へ出力される。そしてイコライズ信号SEが活性
状態に戻ると各データバス対はプリチャージ状態へ戻
す。増幅器活性化信号SAは常時活性状態である。
【０００７】
【発明が解決しようとする課題】しかしこれらの増幅器
では、プリチャージ状態の電位がスイッチングレベルと
等しいためプリチャージ・イコライズ期間中に貫通電流
が流れ、余分な電流を消費するという問題があった。そ
こで図３に破線で示すように増幅器活性化信号SAをプリ
チャージ状態では非活性化しておき、メモリセルアレイ
からデータが出力されると同時に活性化させることが一
般的に行われている。このような動作を行うためには、
アドレスが変化してからメモリセルアレイよりデータが
出力されるまでの時間をシミュレートしなければならな
い。ところがこの時間はプロセスのばらつき，アクセス
するメモリセルの位置によって異なり、正確にシミュレ
ートすることは非常に困難である。従って伝達速度の低
下または消費電力量の増加は免れない。また新たにシミ
ュレート回路を必要とするので、チップ面積の増大につ
ながる。本発明は、かかる事情に鑑みてなされたもので
あり、多段増幅器を常時活性状態にしておいても、貫通
電流が流れない半導体装置を提供することを目的とす
る。
では、プリチャージ状態の電位がスイッチングレベルと
等しいためプリチャージ・イコライズ期間中に貫通電流
が流れ、余分な電流を消費するという問題があった。そ
こで図３に破線で示すように増幅器活性化信号SAをプリ
チャージ状態では非活性化しておき、メモリセルアレイ
からデータが出力されると同時に活性化させることが一
般的に行われている。このような動作を行うためには、
アドレスが変化してからメモリセルアレイよりデータが
出力されるまでの時間をシミュレートしなければならな
い。ところがこの時間はプロセスのばらつき，アクセス
するメモリセルの位置によって異なり、正確にシミュレ
ートすることは非常に困難である。従って伝達速度の低
下または消費電力量の増加は免れない。また新たにシミ
ュレート回路を必要とするので、チップ面積の増大につ
ながる。本発明は、かかる事情に鑑みてなされたもので
あり、多段増幅器を常時活性状態にしておいても、貫通
電流が流れない半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】第１発明に係る半導体装
置は、ＣＭＯＳ型増幅器を複数段接続して構成される多
段増幅器を有する半導体装置において、交互に配設され
た一導電型トランジスタを入力部とするＣＭＯＳ型差動
増幅器、及び他導電型トランジスタを入力部とするＣＭ
ＯＳ型差動増幅器と、プリチャージ状態で、これらの入
力部がN-chトランジスタである場合はそのゲート電圧を
N-chトランジスタの閾値電圧Ｖtnとし、P-chトランジス
タである場合はそのゲート電圧を（電源電圧−P-chトラ
ンジスタの閾値電圧）とするように構成された回路とを
備えることを特徴とする。第２発明に係る半導体装置
は、ＣＭＯＳ型増幅器を複数段接続して構成される多段
増幅器を有する半導体装置において、ＣＭＯＳ型差動増
幅器と、ＣＭＯＳインバータと、プリチャージ状態で、
ＣＭＯＳ型差動増幅器の入力部がN-chトランジスタであ
る場合はこのトランジスタのゲート電圧をN-chトランジ
スタの閾値電圧、ＣＭＯＳインバータのP-chトランジス
タのゲート電圧を（電源電圧−P-chトランジスタの閾値
電圧）とし、ＣＭＯＳ型差動増幅器の入力部がP-chトラ
ンジスタである場合はこのトランジスタのゲート電圧を
（電源電圧−P-chトランジスタの閾値電圧）、ＣＭＯＳ
インバータのN-chトランジスタのゲート電圧をN-chトラ
ンジスタの閾値電圧とするように構成された回路とを備
えることを特徴とする。
置は、ＣＭＯＳ型増幅器を複数段接続して構成される多
段増幅器を有する半導体装置において、交互に配設され
た一導電型トランジスタを入力部とするＣＭＯＳ型差動
増幅器、及び他導電型トランジスタを入力部とするＣＭ
ＯＳ型差動増幅器と、プリチャージ状態で、これらの入
力部がN-chトランジスタである場合はそのゲート電圧を
N-chトランジスタの閾値電圧Ｖtnとし、P-chトランジス
タである場合はそのゲート電圧を（電源電圧−P-chトラ
ンジスタの閾値電圧）とするように構成された回路とを
備えることを特徴とする。第２発明に係る半導体装置
は、ＣＭＯＳ型増幅器を複数段接続して構成される多段
増幅器を有する半導体装置において、ＣＭＯＳ型差動増
幅器と、ＣＭＯＳインバータと、プリチャージ状態で、
ＣＭＯＳ型差動増幅器の入力部がN-chトランジスタであ
る場合はこのトランジスタのゲート電圧をN-chトランジ
スタの閾値電圧、ＣＭＯＳインバータのP-chトランジス
タのゲート電圧を（電源電圧−P-chトランジスタの閾値
電圧）とし、ＣＭＯＳ型差動増幅器の入力部がP-chトラ
ンジスタである場合はこのトランジスタのゲート電圧を
（電源電圧−P-chトランジスタの閾値電圧）、ＣＭＯＳ
インバータのN-chトランジスタのゲート電圧をN-chトラ
ンジスタの閾値電圧とするように構成された回路とを備
えることを特徴とする。
【０００９】
【作用】第１発明にあっては、一導電型トランジスタを
入力部とするＣＭＯＳ型差動増幅器と他導電型トランジ
スタを入力部とするＣＭＯＳ型差動増幅器とを交互に接
続し、回路構成により、プリチャージ状態で、例えば入
力部がN-chトランジスタである場合はそのゲート電圧を
閾値電圧Ｖtnとし、P-chトランジスタである場合はその
ゲート電圧を（電源電圧Ｖcc）−（閾値電圧Ｖtp）とす
るので、各増幅器を常時活性状態にしておいても、プリ
チャージ状態では各増幅器の入力素子はオフに近い状態
であり、貫通電流はほとんど流れない。またデータ入力
時には上述の電位を少しでも越えるとデータバスがオン
しはじめるので、高速にてデータを順次増幅，伝達する
ことができる。
入力部とするＣＭＯＳ型差動増幅器と他導電型トランジ
スタを入力部とするＣＭＯＳ型差動増幅器とを交互に接
続し、回路構成により、プリチャージ状態で、例えば入
力部がN-chトランジスタである場合はそのゲート電圧を
閾値電圧Ｖtnとし、P-chトランジスタである場合はその
ゲート電圧を（電源電圧Ｖcc）−（閾値電圧Ｖtp）とす
るので、各増幅器を常時活性状態にしておいても、プリ
チャージ状態では各増幅器の入力素子はオフに近い状態
であり、貫通電流はほとんど流れない。またデータ入力
時には上述の電位を少しでも越えるとデータバスがオン
しはじめるので、高速にてデータを順次増幅，伝達する
ことができる。
【００１０】第２発明にあっては、ＣＭＯＳ型増幅器と
してＣＭＯＳ型差動増幅器とＣＭＯＳインバータとを用
い、回路構成により、プリチャージ状態で、例えばＣＭ
ＯＳ型差動増幅器の入力部がN-chトランジスタである場
合はこのトランジスタのゲート電圧を閾値電圧Ｖtn、Ｃ
ＭＯＳインバータのP-chトランジスタのゲート電圧を
（電源電圧Ｖcc）−（閾値電圧Ｖtp）とし、ＣＭＯＳ型
差動増幅器の入力部がP-chトランジスタである場合はこ
のトランジスタのゲート電圧を（電源電圧Ｖcc）−（閾
値電圧Ｖtp）、ＣＭＯＳインバータのN-chトランジスタ
のゲート電圧を閾値電圧Ｖtnとすることとしても第１発
明と同様の効果が得られる。
してＣＭＯＳ型差動増幅器とＣＭＯＳインバータとを用
い、回路構成により、プリチャージ状態で、例えばＣＭ
ＯＳ型差動増幅器の入力部がN-chトランジスタである場
合はこのトランジスタのゲート電圧を閾値電圧Ｖtn、Ｃ
ＭＯＳインバータのP-chトランジスタのゲート電圧を
（電源電圧Ｖcc）−（閾値電圧Ｖtp）とし、ＣＭＯＳ型
差動増幅器の入力部がP-chトランジスタである場合はこ
のトランジスタのゲート電圧を（電源電圧Ｖcc）−（閾
値電圧Ｖtp）、ＣＭＯＳインバータのN-chトランジスタ
のゲート電圧を閾値電圧Ｖtnとすることとしても第１発
明と同様の効果が得られる。
【００１１】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図４は第１発明に係る半導体装置
を半導体記憶装置に適用した場合を示す回路図であり、
３段のＣＭＯＳ型差動増幅器を第１，第２，第３リード
アンプとして用いた場合を示す。図中１は、メモリセル
アレイであり、データバスDB1 ，反転データバス #DB1
を介してＮ型差動増幅器である第１リードアンプR1が接
続されている。そしてデータバスDB2 ，反転データバス
BR> #DB2 を介してＰ型差動増幅器である第２リードア
ンプR2が接続されており、データバスDB3 ，反転データ
バス#DB3 を介してＮ型差動増幅器である第３リードア
ンプR3が接続されている。さらにデータバスDB4 ，反転
データバス #DB4 を介して出力回路２に接続されてい
る。
き具体的に説明する。図４は第１発明に係る半導体装置
を半導体記憶装置に適用した場合を示す回路図であり、
３段のＣＭＯＳ型差動増幅器を第１，第２，第３リード
アンプとして用いた場合を示す。図中１は、メモリセル
アレイであり、データバスDB1 ，反転データバス #DB1
を介してＮ型差動増幅器である第１リードアンプR1が接
続されている。そしてデータバスDB2 ，反転データバス
BR> #DB2 を介してＰ型差動増幅器である第２リードア
ンプR2が接続されており、データバスDB3 ，反転データ
バス#DB3 を介してＮ型差動増幅器である第３リードア
ンプR3が接続されている。さらにデータバスDB4 ，反転
データバス #DB4 を介して出力回路２に接続されてい
る。
【００１２】第１リードアンプR1は以下のような構成で
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴN1，ＴN2，ＴN3，ＴN4のゲートはこの
第１リードアンプR1の入力部であり、トランジスタ
ＴN1，ＴN4のゲートは共にデータバスDB1 に接続されて
おり、トランジスタＴN2，ＴN3のゲートは反転データバ
ス #DB1 に接続されている。さらにトランジスタＴP1，
ＴP2（ＴP3，ＴP4）のゲートはトランジスタＴP2，ＴN2
（ＴP4，ＴN4）の接続部に接続されており、トランジス
タＴP1，ＴN1（ＴP3，ＴP4）の接続部はデータバスDB2
（反転データバス#DB2 ）に接続されている。
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴN1，ＴN2，ＴN3，ＴN4のゲートはこの
第１リードアンプR1の入力部であり、トランジスタ
ＴN1，ＴN4のゲートは共にデータバスDB1 に接続されて
おり、トランジスタＴN2，ＴN3のゲートは反転データバ
ス #DB1 に接続されている。さらにトランジスタＴP1，
ＴP2（ＴP3，ＴP4）のゲートはトランジスタＴP2，ＴN2
（ＴP4，ＴN4）の接続部に接続されており、トランジス
タＴP1，ＴN1（ＴP3，ＴP4）の接続部はデータバスDB2
（反転データバス#DB2 ）に接続されている。
【００１３】第２リードアンプR2は以下のような構成で
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴP1，ＴP2，ＴP3，ＴP4のゲートはこの
第２リードアンプR2の入力部であり、トランジスタＴP1
のゲートはデータバスDB2に接続されている一方、トラ
ンジスタＴP5を介して電源に接続されている。トランジ
スタＴP4のゲートはデータバスDB2 に接続されている一
方、トランジスタＴ P6を介して電源に接続されている。
トランジスタＴP2，ＴP3のゲートは反転データバス #DB
2 に接続されている。さらにトランジスタＴN1，Ｔ
N2（ＴN3，ＴN4）のゲートはトランジスタＴP2，Ｔ
N2（ＴP4，ＴN4）の接続部に接続されており、トランジ
スタＴP1，ＴN1の接続部はデータバスDB3 に接続されて
いる一方、トランジスタＴP5のゲートにも接続されてい
る。トランジスタＴP3，ＴN3の接続部は反転データバス
#DB3 に接続されている一方、トランジスタＴP6のゲー
トにも接続されている。
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴP1，ＴP2，ＴP3，ＴP4のゲートはこの
第２リードアンプR2の入力部であり、トランジスタＴP1
のゲートはデータバスDB2に接続されている一方、トラ
ンジスタＴP5を介して電源に接続されている。トランジ
スタＴP4のゲートはデータバスDB2 に接続されている一
方、トランジスタＴ P6を介して電源に接続されている。
トランジスタＴP2，ＴP3のゲートは反転データバス #DB
2 に接続されている。さらにトランジスタＴN1，Ｔ
N2（ＴN3，ＴN4）のゲートはトランジスタＴP2，Ｔ
N2（ＴP4，ＴN4）の接続部に接続されており、トランジ
スタＴP1，ＴN1の接続部はデータバスDB3 に接続されて
いる一方、トランジスタＴP5のゲートにも接続されてい
る。トランジスタＴP3，ＴN3の接続部は反転データバス
#DB3 に接続されている一方、トランジスタＴP6のゲー
トにも接続されている。
【００１４】第３リードアンプR3は以下のような構成で
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴN1，ＴN2，ＴN3，ＴN4のゲートはこの
第３リードアンプR3の入力部であり、トランジスタＴN1
のゲートはデータバスDB3に接続されている一方、トラ
ンジスタＴN5を介して接地されている。トランジスタＴ
N4のゲートはデータバスDB3 に接続されている一方、ト
ランジスタＴN6を介して接地されている。トランジスタ
ＴN2，ＴN3のゲートは反転データバス #DB3に接続され
ている。さらにトランジスタＴP1，ＴP2（ＴP3，ＴP4）
のゲートはトランジスタＴP2，ＴN2（ＴP4，ＴN4）の接
続部に接続されており、トランジスタＴP1，ＴN1の接続
部はデータバスDB4 に接続されている一方、トランジス
タＴN5のゲートにも接続されている。トランジスタ
ＴP3，ＴN3の接続部は反転データバス #DB4 に接続され
ている一方、トランジスタＴN6のゲートにも接続されて
いる。
ある。即ちP-chのトランジスタＴP1（ＴP2，ＴP3，
ＴP4）とN-chのトランジスタＴN1（ＴN2，ＴN3，ＴN4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴN1，ＴN2，ＴN3，ＴN4のゲートはこの
第３リードアンプR3の入力部であり、トランジスタＴN1
のゲートはデータバスDB3に接続されている一方、トラ
ンジスタＴN5を介して接地されている。トランジスタＴ
N4のゲートはデータバスDB3 に接続されている一方、ト
ランジスタＴN6を介して接地されている。トランジスタ
ＴN2，ＴN3のゲートは反転データバス #DB3に接続され
ている。さらにトランジスタＴP1，ＴP2（ＴP3，ＴP4）
のゲートはトランジスタＴP2，ＴN2（ＴP4，ＴN4）の接
続部に接続されており、トランジスタＴP1，ＴN1の接続
部はデータバスDB4 に接続されている一方、トランジス
タＴN5のゲートにも接続されている。トランジスタ
ＴP3，ＴN3の接続部は反転データバス #DB4 に接続され
ている一方、トランジスタＴN6のゲートにも接続されて
いる。
【００１５】データバスDB1 ，反転データバス #DB1 間
にはプリチャージ回路PR及びイコライズ回路EQ1 が介装
されており、データバスDB2 ，反転データバス #DB
2 間，データバスDB3 ，反転データバス #DB3 間，デー
タバスDB4 ，反転データバス #DB4 間には夫々イコライ
ズ回路EQ2 ，イコライズ回路EQ3 ，イコライズ回路EQ4
が介装されている。そしてこれらプリチャージ回路PR，
イコライズ回路EQ1 ，EQ2，EQ3 ，EQ4 にはイコライズ
信号SEが与えられるようになっている。
にはプリチャージ回路PR及びイコライズ回路EQ1 が介装
されており、データバスDB2 ，反転データバス #DB
2 間，データバスDB3 ，反転データバス #DB3 間，デー
タバスDB4 ，反転データバス #DB4 間には夫々イコライ
ズ回路EQ2 ，イコライズ回路EQ3 ，イコライズ回路EQ4
が介装されている。そしてこれらプリチャージ回路PR，
イコライズ回路EQ1 ，EQ2，EQ3 ，EQ4 にはイコライズ
信号SEが与えられるようになっている。
【００１６】図５は図４に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴP5，ＴP6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。同様にデータバス対DB３は帰還素子
であるＴN5，ＴN6とイコライズ回路EQ3 によりＶtnにプ
リチャージ・イコライズされる。データバス対DB４は第
３リードアンプR3の容量特性によりＶcc/2にプリチャー
ジ・イコライズされる。
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴP5，ＴP6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。同様にデータバス対DB３は帰還素子
であるＴN5，ＴN6とイコライズ回路EQ3 によりＶtnにプ
リチャージ・イコライズされる。データバス対DB４は第
３リードアンプR3の容量特性によりＶcc/2にプリチャー
ジ・イコライズされる。
【００１７】このようなプリチャージ状態では、第１リ
ードアンプR1，第２リードアンプR2，第３リードアンプ
R3はいずれも動作状態であるにもかかわらず、夫々の入
力素子のゲート電圧は閾値であるためほとんどカットオ
フ状態であり、貫通電流は極めて少ない。次にアドレス
が変化すると、メモリセルアレイ１よりデータバスD
B1 ，反転データバス #DB1 にデータが出力されるが、
その前にアドレスの変化を検知してイコライズ信号SEを
非活性状態とし、プリチャージ回路PR，イコライズ回路
EQ1 ，EQ2 ，EQ3 ，EQ4 を非活性状態としておく。そし
てこの状態でデータバスDB1 ，反転データバス #DB1 に
データが現れると、第１リードアンプR1，第２リードア
ンプR2，第３リードアンプR3は既に動作状態であるから
データは増幅されて出力回路２へ出力される。
ードアンプR1，第２リードアンプR2，第３リードアンプ
R3はいずれも動作状態であるにもかかわらず、夫々の入
力素子のゲート電圧は閾値であるためほとんどカットオ
フ状態であり、貫通電流は極めて少ない。次にアドレス
が変化すると、メモリセルアレイ１よりデータバスD
B1 ，反転データバス #DB1 にデータが出力されるが、
その前にアドレスの変化を検知してイコライズ信号SEを
非活性状態とし、プリチャージ回路PR，イコライズ回路
EQ1 ，EQ2 ，EQ3 ，EQ4 を非活性状態としておく。そし
てこの状態でデータバスDB1 ，反転データバス #DB1 に
データが現れると、第１リードアンプR1，第２リードア
ンプR2，第３リードアンプR3は既に動作状態であるから
データは増幅されて出力回路２へ出力される。
【００１８】以上の如き構成の半導体記憶装置は、デー
タバスDB1 ，反転データバス #DB1にデータが現れた時
点で各リードアンプは動作状態であること、閾値から各
データバス対がオンしはじめるため次段の増幅器がデー
タの入力開始と同時に増幅作用が可能であること、帰還
素子は増幅器によるデータの反転によりカットオフする
ため増幅作用にほとんど影響を及ぼさないことにより高
速なデータの伝達が可能である。
タバスDB1 ，反転データバス #DB1にデータが現れた時
点で各リードアンプは動作状態であること、閾値から各
データバス対がオンしはじめるため次段の増幅器がデー
タの入力開始と同時に増幅作用が可能であること、帰還
素子は増幅器によるデータの反転によりカットオフする
ため増幅作用にほとんど影響を及ぼさないことにより高
速なデータの伝達が可能である。
【００１９】図６は第２発明に係る半導体装置を示す回
路図であり、増幅段が２段の半導体記憶装置の場合を示
す。メモリセルアレイ１にデータバスDB1 ，反転データ
バス#DB1 を介してＮ型差動増幅器である第１リードア
ンプR1が接続されており、第１リードアンプR1の構成は
図４に示すものと同様である。この第１リードアンプR1
にはデータバスDB2 ，反転データバス #DB2 を介して、
第２リードアンプR2としてのＣＭＯＳインバータ回路 I
NVa ,INVb が夫々接続されている。そしてこのＣＭＯＳ
インバータ回路 INVa ,INVb は夫々データバスDB3 ，反
転データバス #DB3 を介して出力回路２に接続されてい
る。
路図であり、増幅段が２段の半導体記憶装置の場合を示
す。メモリセルアレイ１にデータバスDB1 ，反転データ
バス#DB1 を介してＮ型差動増幅器である第１リードア
ンプR1が接続されており、第１リードアンプR1の構成は
図４に示すものと同様である。この第１リードアンプR1
にはデータバスDB2 ，反転データバス #DB2 を介して、
第２リードアンプR2としてのＣＭＯＳインバータ回路 I
NVa ,INVb が夫々接続されている。そしてこのＣＭＯＳ
インバータ回路 INVa ,INVb は夫々データバスDB3 ，反
転データバス #DB3 を介して出力回路２に接続されてい
る。
【００２０】インバータ回路 INVa の入側はP-chのトラ
ンジスタＴP7を介して電源にも接続されており、インバ
ータ回路 INVa の出側にトランジスタＴP7のゲートが接
続されている。またインバータ回路 INVb の入側はP-ch
のトランジスタＴP8を介して電源にも接続されており、
インバータ回路 INVb の出側にトランジスタＴP8のゲー
トが接続されている。
ンジスタＴP7を介して電源にも接続されており、インバ
ータ回路 INVa の出側にトランジスタＴP7のゲートが接
続されている。またインバータ回路 INVb の入側はP-ch
のトランジスタＴP8を介して電源にも接続されており、
インバータ回路 INVb の出側にトランジスタＴP8のゲー
トが接続されている。
【００２１】また図４の場合と同様にデータバスDB1 ，
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されており、データバスDB
2 （DB3），反転データバス #DB2 （ #DB3 ）間にはイ
コライズ回路EQ2 （EQ3 ）が介装されている。そしてこ
れらプリチャージ回路PR，イコライズ回路EQ1 ，EQ2 ，
EQ3 へはイコライズ信号SEが与えられるようになってい
る。
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されており、データバスDB
2 （DB3），反転データバス #DB2 （ #DB3 ）間にはイ
コライズ回路EQ2 （EQ3 ）が介装されている。そしてこ
れらプリチャージ回路PR，イコライズ回路EQ1 ，EQ2 ，
EQ3 へはイコライズ信号SEが与えられるようになってい
る。
【００２２】図７は図６に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴP5，ＴP6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。このときインバータ回路 INVa ,INV
b はほとんどカットオフしているためデータバス対DB３
は略Ｖssにプリチャージ・イコライズされている。この
場合も図４の場合と同様、プリチャージ状態に流れる貫
通電流は極めて少なく、また高速なデータの伝達も可能
である。
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴP5，ＴP6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。このときインバータ回路 INVa ,INV
b はほとんどカットオフしているためデータバス対DB３
は略Ｖssにプリチャージ・イコライズされている。この
場合も図４の場合と同様、プリチャージ状態に流れる貫
通電流は極めて少なく、また高速なデータの伝達も可能
である。
【００２３】なお第１リードアンプR1である差動増幅器
の入力部をP-chのトランジスタとし、プリチャージ状態
のこのトランジスタのゲート電圧がＶcc−Ｖtpであり、
ＣＭＯＳインバータのN-chのトランジスタのゲート電圧
がＶtnであるような回路構成としても同様の効果が得ら
れる。
の入力部をP-chのトランジスタとし、プリチャージ状態
のこのトランジスタのゲート電圧がＶcc−Ｖtpであり、
ＣＭＯＳインバータのN-chのトランジスタのゲート電圧
がＶtnであるような回路構成としても同様の効果が得ら
れる。
【００２４】上述の図６に示す出力回路２を以下の構成
とすることにより、より高速化が実現する。以下、構成
及び動作について説明する。図８はこの出力回路を示す
構成図である。反転データバス #DB 3 はインバータ回路
INV 6 入側に接続されており、インバータ回路 INV 6 出
側はインバータ回路INV 1 入側に接続されている。また
インバータ回路 INV 1 出側はトランジスタＴ12のゲート
に接続されている。このトランジスタＴ12は、一方は電
源に接続されたトランジスタＴ11と接続され、他方は接
地されている。そしてこのトランジスタＴ11，Ｔ12の接
続部は出力端子OUT に接続されている。
とすることにより、より高速化が実現する。以下、構成
及び動作について説明する。図８はこの出力回路を示す
構成図である。反転データバス #DB 3 はインバータ回路
INV 6 入側に接続されており、インバータ回路 INV 6 出
側はインバータ回路INV 1 入側に接続されている。また
インバータ回路 INV 1 出側はトランジスタＴ12のゲート
に接続されている。このトランジスタＴ12は、一方は電
源に接続されたトランジスタＴ11と接続され、他方は接
地されている。そしてこのトランジスタＴ11，Ｔ12の接
続部は出力端子OUT に接続されている。
【００２５】またデータバスDB 3 はインバータ回路 INV
5 入側に接続されており、インバータ回路 INV 5 出側は
インバータ回路 INV2 入側とトランジスタＴ13のゲート
とに接続されている。トランジスタＴ13は一方はトラン
ジスタＴ11のゲートと接続され、他方は接地されてい
る。インバータ回路 INV2 の出側はインバータ回路 INV
3 入側及びトランジスタＴ16に接続され、さらにこのト
ランジスタＴ16はトランジスタＴ11のゲートに接続され
ている。インバータ回路 INV3 の出側はインバータ回路
INV4 入側及びトランジスタＴ17に接続され、さらにこ
のトランジスタＴ17はトランジスタＴ16のゲートに接続
され、トランジスタＴ17のゲートは電源に接続されてい
る。インバータ回路 INV4 の出側は昇圧キャパシタＣを
介してN-chのトランジスタＴ14及びP-chのトランジスタ
Ｔ15に接続されている。このトランジスタＴ15はトラン
ジスタＴ11のゲートに接続され、さらにゲートはインバ
ータ回路 INV 5 出側に接続され、トランジスタＴ15の基
板電位は昇圧キャパシタＣ側のノードに設定されてい
る。トランジスタＴ14のゲート及び昇圧キャパシタＣと
接続されていない方の端子は電源に接続されている。
5 入側に接続されており、インバータ回路 INV 5 出側は
インバータ回路 INV2 入側とトランジスタＴ13のゲート
とに接続されている。トランジスタＴ13は一方はトラン
ジスタＴ11のゲートと接続され、他方は接地されてい
る。インバータ回路 INV2 の出側はインバータ回路 INV
3 入側及びトランジスタＴ16に接続され、さらにこのト
ランジスタＴ16はトランジスタＴ11のゲートに接続され
ている。インバータ回路 INV3 の出側はインバータ回路
INV4 入側及びトランジスタＴ17に接続され、さらにこ
のトランジスタＴ17はトランジスタＴ16のゲートに接続
され、トランジスタＴ17のゲートは電源に接続されてい
る。インバータ回路 INV4 の出側は昇圧キャパシタＣを
介してN-chのトランジスタＴ14及びP-chのトランジスタ
Ｔ15に接続されている。このトランジスタＴ15はトラン
ジスタＴ11のゲートに接続され、さらにゲートはインバ
ータ回路 INV 5 出側に接続され、トランジスタＴ15の基
板電位は昇圧キャパシタＣ側のノードに設定されてい
る。トランジスタＴ14のゲート及び昇圧キャパシタＣと
接続されていない方の端子は電源に接続されている。
【００２６】以上の如き構成の出力回路では、読み出し
時以外はデータバスDB 3 ，反転データバス #DB 3 は電源
電圧Ｖssにプリチャージされており、トランジスタＴ11
のゲートはトランジスタＴ13によりＶssにクランプされ
ている。このときトランジスタＴ15はオフしており、昇
圧キャパシタＣはトランジスタＴ14によりＶcc−Ｖtnに
プリチャージされている。次に“１”の読み出しが開始
されると、データバスDB 3 がＶccに立ち上がり、トラン
ジスタＴ13がオフ、トランジスタＴ15がオンして昇圧キ
ャパシタＣとトランジスタＴ11のゲートとが接続され、
トランジスタＴ11のゲートの電位はＶcc−Ｖtn−ｘ（ｘ
は昇圧キャパシタＣとトランジスタＴ11のゲート容量の
比で決定される）となる。このようにすると負荷容量で
あるトランジスタＴ11のゲートの駆動を早期にて行え
る。
時以外はデータバスDB 3 ，反転データバス #DB 3 は電源
電圧Ｖssにプリチャージされており、トランジスタＴ11
のゲートはトランジスタＴ13によりＶssにクランプされ
ている。このときトランジスタＴ15はオフしており、昇
圧キャパシタＣはトランジスタＴ14によりＶcc−Ｖtnに
プリチャージされている。次に“１”の読み出しが開始
されると、データバスDB 3 がＶccに立ち上がり、トラン
ジスタＴ13がオフ、トランジスタＴ15がオンして昇圧キ
ャパシタＣとトランジスタＴ11のゲートとが接続され、
トランジスタＴ11のゲートの電位はＶcc−Ｖtn−ｘ（ｘ
は昇圧キャパシタＣとトランジスタＴ11のゲート容量の
比で決定される）となる。このようにすると負荷容量で
あるトランジスタＴ11のゲートの駆動を早期にて行え
る。
【００２７】次にインバータ回路 INV2 の出力がＶccに
立ち上がり、トランジスタＴ16のゲートがセルフブース
トにより昇圧され、トランジスタＴ11のゲートにＶccが
与えられる。このとき既にある程度の電位に達している
ため、早期にトランジスタＴ16のゲートを立ち下げるこ
とができ、インバータ回路 INV3 の遅延時間を短く設定
することができる。このように上述の出力回路では昇圧
回路活性時の初期の段階で負荷容量の駆動を早期に開始
することができ、負荷容量を駆動するドライバで昇圧キ
ャパシタをチャージする必要がなくなるため昇圧動作の
高速化が可能となる。なお本発明の適用は半導体記憶装
置に限るものではなく、多段増幅器を有する他の半導体
装置にも適用することができる。
立ち上がり、トランジスタＴ16のゲートがセルフブース
トにより昇圧され、トランジスタＴ11のゲートにＶccが
与えられる。このとき既にある程度の電位に達している
ため、早期にトランジスタＴ16のゲートを立ち下げるこ
とができ、インバータ回路 INV3 の遅延時間を短く設定
することができる。このように上述の出力回路では昇圧
回路活性時の初期の段階で負荷容量の駆動を早期に開始
することができ、負荷容量を駆動するドライバで昇圧キ
ャパシタをチャージする必要がなくなるため昇圧動作の
高速化が可能となる。なお本発明の適用は半導体記憶装
置に限るものではなく、多段増幅器を有する他の半導体
装置にも適用することができる。
【００２８】
【発明の効果】以上のように本発明に係る半導体記憶装
置では、増幅器を常時活性状態にしておいても、プリチ
ャージ状態では各増幅器の入力素子はオフに近い状態で
あり、貫通電流はほとんど流れず、またデータ入力時に
は設定電位を少しでも越えるとデータバスがオンしはじ
めるので、高速にてデータを伝達することができ、高速
且つ低消費電流にて多段増幅器を動作させ得る等、本発
明は優れた効果を奏する。
置では、増幅器を常時活性状態にしておいても、プリチ
ャージ状態では各増幅器の入力素子はオフに近い状態で
あり、貫通電流はほとんど流れず、またデータ入力時に
は設定電位を少しでも越えるとデータバスがオンしはじ
めるので、高速にてデータを伝達することができ、高速
且つ低消費電流にて多段増幅器を動作させ得る等、本発
明は優れた効果を奏する。
【図１】従来の多段増幅器におけるデータ出力系の階層
構造化の１例を示す説明図である。
構造化の１例を示す説明図である。
【図２】従来の多段増幅器を示す回路図である。
【図３】図２に示す多段増幅器の動作を示すタイミング
チャートである。
チャートである。
【図４】第１発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。
幅器を示す回路図である。
【図５】図４に示す多段増幅器の動作を示すタイミング
チャートである。
チャートである。
【図６】第２発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。
幅器を示す回路図である。
【図７】図６に示す多段増幅器の動作を示すタイミング
チャートである。
チャートである。
【図８】高速動作が可能な出力回路を示す回路図であ
る。
る。
１ メモリセルアレイ ２ 出力回路 R1 第１リードアンプ R2 第２リードアンプ R3 第３リードアンプ PR プリチャージ回路 EQ1 ，EQ2 ，EQ3 イコライズ回路 Ｔ トランジスタ INVa ,INVb インバータ回路
Claims (2)
- 【請求項１】 ＣＭＯＳ型増幅器を複数段接続して構成
される多段増幅器を有する半導体装置において、交互に
配設された一導電型トランジスタを入力部とするＣＭＯ
Ｓ型差動増幅器、及び他導電型トランジスタを入力部と
するＣＭＯＳ型差動増幅器と、プリチャージ状態で、こ
れらの入力部がN-chトランジスタである場合はそのゲー
ト電圧をN-chトランジスタの閾値電圧Ｖtnとし、P-chト
ランジスタである場合はそのゲート電圧を（電源電圧−
P-chトランジスタの閾値電圧）とするように構成された
回路とを備えることを特徴とする半導体装置。 - 【請求項２】 ＣＭＯＳ型増幅器を複数段接続して構成
される多段増幅器を有する半導体装置において、ＣＭＯ
Ｓ型差動増幅器と、ＣＭＯＳインバータと、プリチャー
ジ状態で、ＣＭＯＳ型差動増幅器の入力部がN-chトラン
ジスタである場合はこのトランジスタのゲート電圧をN-
chトランジスタの閾値電圧、ＣＭＯＳインバータのP-ch
トランジスタのゲート電圧を（電源電圧−P-chトランジ
スタの閾値電圧）とし、ＣＭＯＳ型差動増幅器の入力部
がP-chトランジスタである場合はこのトランジスタのゲ
ート電圧を（電源電圧−P-chトランジスタの閾値電
圧）、ＣＭＯＳインバータのN-chトランジスタのゲート
電圧をN-chトランジスタの閾値電圧とするように構成さ
れた回路とを備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30496192A JP3157313B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30496192A JP3157313B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131878A JPH06131878A (ja) | 1994-05-13 |
| JP3157313B2 true JP3157313B2 (ja) | 2001-04-16 |
Family
ID=17939400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30496192A Expired - Fee Related JP3157313B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157313B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301822B1 (ko) * | 1999-07-21 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리 장치의 센싱앰프 |
-
1992
- 1992-10-16 JP JP30496192A patent/JP3157313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06131878A (ja) | 1994-05-13 |
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Legal Events
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|---|---|---|---|
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