JP5071138B2

JP5071138B2 - 電流負帰還回路およびそれを用いるｄｃ−ｄｃコンバータ

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Publication number: JP5071138B2
Application number: JP2008031306A
Authority: JP
Inventors: 保徳中橋; 聰山根
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-02-13
Filing date: 2008-02-13
Publication date: 2012-11-14
Anticipated expiration: 2028-02-13
Also published as: JP2009194971A; US20090273325A1; US8098059B2; DE102009008580A1

Description

本発明は、電流モードで制御を行うための電流負帰還回路およびそれを用いるDC-DCコンバータにおいて、簡便な回路で高速に電流モード制御のためのインダクタンス電流に略比例するもしくはインダクタンス電流の２次関数となる電流を検出可能とし、且つスイッチングノイズの影響を低減できる電流負帰還回路およびそれを用いるDC-DCコンバータに関する。

図６は、従来の電流負帰還回路およびそれを用いる降圧(buck)型のDC-DCコンバータの構成を示す図である。DC-DCコンバータの例としては、この他に昇圧(boost)型、昇降圧(buck/boost)型、反転(invert)型があるが、図６に示す降圧型のDC-DCコンバータをその代表例にして説明する。

図６において、１は入力電源端子(VIN端子)、２は負荷につながる出力端子(OUTPUT)の出力電圧Voutを抵抗R3(17)と抵抗R2(18)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、３はインダクタンス15のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、４は第２の入力電源端子であるグランド端子(GND端子)、５はクロック信号を出力する発振器(OSC)、６はスロープ補償を行うための信号を生成するスロープ発生器(Slope Gen)、８は帰還電圧と基準電圧VREF1(７)を比較して誤差信号Vrを出力する誤差増幅器(Error Amp)、９は誤差増幅器８の出力Vrとスロープ補償を行うスロープ発生器６の出力及び電流検出回路11の出力Viの和とを比較して誤差信号Vrをパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、10はインダクタンスL1(15)の充電期間を制御するスイッチング素子Q1(13)を駆動するドライバ(SW(Switch) Driver)、11はインダクタンスL1(15)の充電電流（インダクタンス電流）に比例した信号を検出抵抗R1(12)の電圧降下として検出し出力する電流検出回路(Current Detect)、14はスイッチング素子Q1(13)がOFFの期間にインダクタンスL1(15)から負荷に流れる電流経路を提供するダイオード(D1)、16は出力コンデンサ(Cout)である。ここで、Current Detect 11及び電流検出抵抗R1(12)は電流検出部30を構成し、OSC５及びSlope Gen６は鋸歯状波（単に鋸波ともいう）生成部40を構成し、Error Amp８、基準電圧VREF1(７)、PWM Comp ９、抵抗R3(17)及び抵抗R2(18)はFB(帰還)制御部100を構成し、SW(Switch) Driver 10、スイッチング素子Q1(13)、インダクタンスL1(15)、ダイオードD1(14)及び出力コンデンサCout16は出力生成部200を構成している。そして上記電流検出部30と上記鋸歯状波生成部40とで電流負帰還回路50を構成する。

図６は、電流モードで制御が行われる回路を適用した降圧型のDC-DCコンバータであり、各部の動作波形を図７に示す。図７に示すように、スイッチング素子Q1(13)がONの時はVIN端子１を経て電源(図示せず)よりスイッチング素子Q1(13)を介してインダクタンスL1(15)に電流が流れる。スイッチング素子Q1(13)がOFFの場合はインダクタンスL1(15)に蓄積したエネルギーがダイオードD1(14)を電流経路として負荷に放出される。従ってインダクタンスL1(15)の電流は図７のL1電流(６)のようになる。この状態はインダクタンスL1(15)の電流が連続的な状態であることを示している。負荷が軽くなるとインダクタンスL1(15)の電流が断続的な状態になるが、ここでは簡単のためにインダクタンスL1(15)の電流が連続的な状態にあるとして動作を説明する。

スイッチング素子Q1(13)のON/OFFは、SW Driver 10を介してPWM比較器９の出力によりスイッチング素子Q1(13)のゲートをHigh/Lowに駆動して行われる。PWM比較器９は２つの入力電圧、すなわち図６に示すVrとViにスロープ発生器６の出力を加算した信号Vslop(２)とを比較して、図７のVr(１)が増加中の信号Vslop(２)より大の状態(図７のt1〜t2)でスイッチング素子Q1(13)がONとなるように制御する。Vslop(２)が Vr(１)に等しくなった時(すなわち図７のt2)にPWM比較器９の出力は反転し、スイッチング素子Q1(13)がOFFとなる。Viはスイッチング素子Q1(13)のON期間におけるインダクタンスL1(15)の電流に比例した電圧であり、電流検出抵抗R1(12)の電圧を電流検出回路(Current Detect)11で測定して得られる。このCurrent Detect 11は一般にハイサイド電流測定としてよく使われるオペアンプを使った回路(例えば、特許文献１参照)である。Vrは誤差増幅器８の出力であり、図７のVr(１)に示すような波形を示す。誤差増幅器８の出力であるVrは、基準電圧７と出力電圧Voutを分割抵抗R3(17)，R2(18)で分割した電圧(FB-IN端子２の電圧)の差電圧を増幅した信号である。図６においては、出力電圧Voutが設定より低い場合は誤差増幅器８の出力は高くなり（出力電圧Voutと設定電圧との差が大きいほど誤差増幅器８の出力はより高くなる）、設定より高い場合は逆に低くなる。この誤差増幅器８の出力電圧の高低は図７に示すVr(１)の高低となり、Vrが低い場合はt2がt1側に、高い場合はt3側に移動する。この移動でスイッチング素子Q1(13)のON時間のDuty比が変わる結果となり、ON時間が長い場合は出力電圧を上げる結果となり、短い場合は下げる結果となる。この作用により、出力電圧Voutは次の式で表される値に安定する。

Vout = VREF1*(1+R3/R2) （１）
（ただし、VREF1は基準電圧７の電圧）
図７の破線で示す鋸歯状波は、Vi(３)にスロープ発生器６の出力電圧を重畳させた波形(Vslop(２))となっているが、これはスロープ補償として知られている機能を実現しているためで、スロープ発生器６の出力を電流検出回路11の出力と合成(加算）して得られた波形である。このスロープ補償は、スイッチング素子Q1(13)のON時間のDuty比が50％以上で電流モード制御を行った場合にサブハーモニック発振が起こることがあり、このため動作が不安定となることを改善するために付加される。

サブハーモニック発振およびスロープ補償について、以下説明しておく。まず、DC-DCコンバータが安定状態にある、もしくは平衡状態にあるときは、図７のt1〜t2の期間におけるL1電流(６)の増加量とt2〜t3の期間におけるL1電流(６)の減少量とが等しくなっている。そして、Duty比が50％以上になっているということは、t1〜t2の期間におけるL1電流(６)の傾き（増加率：m1とする）がt2〜t3の期間におけるL1電流(６)の傾き(減少率：-m2とする）の絶対値（m2)より小さい(m1<m2)ということである。ここで、時刻t3のL1電流(６)の値が時刻t1のL1電流(６)の値から少しずれた場合を考える。時刻t3のL1電流(６)の値は、次の周期における時刻t1のL1電流(６)の値となるが、m1<m2であると時刻t1のL1電流(６)のずれが拡大することが示される（例えば、特許文献２参照）。これがサブハーモニック発振である。逆に、m1>m2であれば、時刻t1におけるL1電流(６)のずれが周期ごとに減少していくのでサブハーモニック発振を抑えることができる。本来はm1<m2という関係を逆転させるために、電流検出回路11の出力Vi（傾きm1)にスロープ発生器６の出力（その傾きをm3とする）を加算してm1+m3＞m2としてサブハーモニック発振を抑えるのが、スロープ補償である。

このような付加機能を必要とするが、電流モード制御の利点はそれを補って余りあるものであり、最近では必要不可欠の技術となっている。つまりDC-DCコンバータの制御ループが負帰還ループであるため、安定に制御するためには発振しないように位相余裕を確保しなければならない。一般に電圧成分のみの負帰還では位相回りによる発振を解決するのが困難である。図６に示す回路のオープンループの伝達関数L(s)は図８に示すブロックダイアグラムの各伝達関数の積で表され、次式のようになる。

L(s)＝H(s)*G1(s)*G2(s) （２）
図８のブロックダイアグラムにおいてブロック60は、上記式２の伝達関数H(s)を呈するブロックであり、またブロック70は、上記式２の伝達関数G1(s)を呈するブロックであり、またブロック80は、上記式２の伝達関数G2(s)を呈するブロックである。

ここで、PWM比較器９に入力されるスロープ波形にインダクタンスL1(15)の電流に比例する信号を使うことにより位相進み成分が導入され、位相余裕が確保できる。このため電流モード制御が広く採用されている。

上述したように特許文献１には、高電位側に設けた検出抵抗とオペアンプの組み合わせで電流検出を行うＤＣ−ＤＣコンバータが開示されている。
また特許文献２には、パルス信号のサブハーモニック発振を抑えるようにしたスイッチング電源装置が開示されている。

また特許文献３には、高電位側に設けた検出抵抗の電圧を一旦電流に変換してから再度電圧に戻すＤＣ−ＤＣコンバータが開示されている。
特開２００６−３４５６２８号公報（図１，図２）特開２００４−４０８５６号公報（図３、段落００５５〜００６０）特開２００１−２４５４６９号公報（図１，図２、段落００１４〜００１６）

図６に示した従来の電流負帰還回路およびそれを用いるDC-DCコンバータの構成での第１の問題点は、電流検出回路(Current Detect)11によってハイサイド電流を測定することに関するものである。電流検出抵抗R1(12)が入力電源端子VIN１とスイッチング素子Q1(13)の間にあるため、スイッチング素子Q1(13)のON/OFFにより電流検出信号ノイズが乗ることは一般に良く知られている。これを動作波形で示したものが図９である。図９のCurrent Detect 11の実際の出力波形(５)に示すように、スイッチング素子Q1(13)のON/OFFに伴ってノイズが出力波形に乗ってくる。このままではPWM比較器９が誤動作してしまうので、図９のマスク信号(６)に示すように、スイッチング素子Q1(13)のON期間に乗ってくるノイズをマスク信号でマスクしてPWM比較器９に入らないようにする方法が採られている。しかし、ノイズの乗っている時間が長い場合には制御動作に影響を与えるので、最近のクロック周波数が１MHz以上と高くなっているDC-DCコンバータには使用できない場合が出てくる。

図６に示した従来の電流負帰還回路およびそれを用いるDC-DCコンバータの構成での第２の問題点は、同じくクロック周波数が高くなってくる場合に、電流検出回路(Current Detect)11の動作周波数が高くなるのでスリューレート(Slew Rate : SR)が高いものが要求されることにある。クロック周波数が１MHz以上になると、正確にインダクタンスL1(15)の電流に比例した出力波形を得るためには、スリューレートSRに数10V/μsから100V/μs以上の性能が要求される。これは消費電力の増大とその結果による電力変換効率の低下を招く。

上述した特許文献１は、高電位側に設けた検出抵抗とオペアンプの組み合わせで電流検出を行う技術を開示するものの、この技術は本明細書で言う従来技術に相当し、本発明が課題とする上記従来技術に対する問題点の解決には役立たない。また特許文献２は、サブハーモニック発振を抑える技術を開示しているものの、スリューレートSRの問題、スイッチングノイズの問題についてどのようにして解決するかは示していない。また特許文献３は、オペアンプ34（34は特許文献３中の番号）を用いるので、スリューレートSRの問題が残ってしまうし、スイッチングノイズの問題も解決されていない。

本発明は、従来技術に関する以上の課題を解決し、簡便な回路で高速に電流モード制御のためのインダクタンス電流に略比例する、もしくはインダクタンスの充電電流の２次関数となる電流を生成・出力可能とし、且つスイッチングノイズの影響を低減できる電流負帰還回路およびそれを用いるDC-DCコンバータを提供することを目的とする。

上記課題を解決するために本発明は、スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段に設けられたPWM比較器に対して、鋸歯状波を生成して該鋸歯状波を入力する鋸歯状波生成手段を有する電流負帰還回路であって、前記スイッチング素子を流れるインダクタンスの充電電流を検出する電流検出手段を有し、該電流検出手段は、前記スイッチング素子を流れる前記インダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流を出力するカレントミラー回路を備え、前記鋸歯状波生成手段は、発振器と、定電流源と、相補関係にある第一及び第二のMOSFETと、キャパシタを有し、前記発振器の発振出力に従い前記第一及び前記第二のMOSFETを相補的にオン/オフして前記キャパシタを放電または定電流で充電する充放電手段を備え、前記鋸歯状波生成手段は、前記充放電手段による充電のための定電流と前記カレントミラー回路から出力される電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成することを特徴とする。

また本発明は、スイッチング素子を有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段を有するDC-DCコンバータにおいて、該DC-DCコンバータは、前記スイッチング素子のオン／オフを制御するドライバと、前記スイッチング素子を構成する第一と第二のPch MOSFETと、インダクタンスと、出力コンデンサとを有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、前記負荷に前記エネルギーを放出する出力生成手段と、前記ドライバを制御する信号を出力するPWM比較器を少なくとも有し前記出力生成手段に対して一連のコンバータシーケンスを制御する制御手段と、前記制御手段に設けられたPWM比較器に対して、前記スイッチング素子を流れるインダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流をカレントミラー回路で生成して出力する電流検出手段と、発振器の発振出力に従い第一及び第二のMOSFETを相補的にオン/オフしてキャパシタを放電または定電流で充電する充放電手段を有し、該充放電手段による定電流と前記カレントミラー回路から出力された電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成し入力する鋸歯状波生成手段とを有する電流負帰還回路と、を備えることを特徴とする。

本発明によれば、インダクタンスの充電期間の電流に略比例する、もしくは当該充電期間の電流の２次関数となる電流をカレントミラー回路で生成して出力し、カレントミラー回路の出力電流を鋸歯状波生成手段の充電電流と加算して鋸歯状波を生成させるため、簡便な回路で高速に電流モード制御のためのインダクタンス電流に略比例する、もしくはインダクタンスの充電電流の２次関数となる電流を生成・出力可能とし、且つスイッチング素子のON/OFFノイズの影響を特別な回路を付加することなく低減することができ、ICの製作コストを下げることが可能である。

以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。
［実施例１］
図１は、本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第１実施例を示す図であり、図１で図６と共通する構成要素については同一の番号を付与している。そして、Error Amp８、基準電圧VREF1(７)、PWM Comp ９、抵抗R3(17)及び抵抗R2(18)はFB(帰還)制御部100を構成し、SW(Switch) Driver 10、スイッチング素子Q1(13) ，Q6(19)、インダクタンスL1(15)、ダイオードD1(14)及び出力コンデンサCout16は出力生成部200を構成しているのは、図６と同様である。

図１において定電流源I2(24)、第一のスイッチ素子であってキャパシタC1(27)への充電経路となるPch MOSFET Q5(25)、第二のスイッチ素子であってキャパシタC1(27)の放電経路となるNch MOSFET Q4(26)、及び、キャパシタC1(27)でもって鋸歯状波生成部400を構成する。

Pch MOSFETは、Ｐチャネル金属酸化膜半導体電界効果トランジスタ(P-channel metal oxide semiconductor field effect transistor )の略であり、Nch MOSFETは、Ｎチャネル金属酸化膜半導体電界効果トランジスタ(N-channel metal oxide semiconductor field effect transistor )の略である。

図１において発振器５の出力が、Lowレベルの時は、Pch MOSFET Q5(25)がONになりキャパシタC1(27)は定電流源I2(24)の電流で充電される。これにより、キャパシタC1(27)の電圧は、図１の各部の動作波形を示す図４のC1電圧(５)の点線で示されるように、直線的に上昇する。この関係は次式で表される。

Vc = I24 * t / C1 （３）
ここでVcはキャパシタC1(27)の電位（両端電圧）、I24は定電流源I2(24)の電流、C1はキャパシタC1(27)の容量、tは時間である。

次に発振器５の出力が、Highレベルになると、Pch MOSFET Q5(25)はOFFになり、一方、Nch MOSFET Q4(26)はONになり、キャパシタC1(27)の電荷は、Nch MOSFET Q4(26)を通して放電されて零になる。発振器５の出力のLowレベル期間はHighレベル期間の10％以下に設定されており、図１の各部の動作波形を示す図４のC1電圧(５)の点線のように鋸歯状波が得られる。

また図１では、カレントミラー回路を構成する第一のPch MOSFET Q2(21)と第二のPch MOSFET Q3(22)、電流調整抵抗R4(20)、電流検出抵抗R1(12)、および、定電流源I1(23)とで電流検出部300を構成する。図１においてはスイッチング素子Pch MOSFET Q1(13)と相似関係にある（すなわち、サイズ以外のパラメータを揃えた）第二のスイッチング素子Pch MOSFET Q6(19)をPch MOSFET Q1(13)と並列に接続し（ゲートとドレインを共通接続し）、電流検出抵抗R1(12)をそのソースと入力電源端子VIN１の間に接続している。電流検出抵抗R1(12)は、インダクタンスL1(15)の充電電流に比例した電流を検出するためのものであることは図６と同様である。これは、図６のように電流検出抵抗R1(12)をPch MOSFET Q1(13)のソースと入力電源端子VIN１との間に接続した場合は、Pch MOSFET Q1(13)に負荷電流と同じ大電流が流れることから、抵抗値１Ω以下が必要となり、ICで製作する場合に電流検出抵抗R1(12)を作るのが困難となるのを防止するためである。図１のようにスイッチング素子Pch MOSFET Q6(19)をスイッチング素子Pch MOSFET Q1(13)と並列に接続して、Pch MOSFET Q6(19)のゲート幅をPch MOSFET Q1(13)のゲート幅の1 / Nの大きさにすると電流検出抵抗R1(12)の抵抗値はN倍でよくなり、ICでの製作が容易となる。そして上記電流検出部300と上記鋸歯状波生成部400とで本発明の実施形態に係る電流負帰還回路500を構成するものである。

図１で、電流検出抵抗R1(12)の電流が大きくなると、カレントミラー回路の出力電流すなわちPch MOSFET Q3(22)のドレイン電流も大きくなる。両者は、図１の各部の動作波形を示す図４のR1電流(３)とQ3電流(４)に示すような波形になる。この関係は次式で表される。

IQ3 * R4 + VGS(Q3) = (IQ2 + IL1 ／N)*R1 + VGS(Q2) （４）
ここでIQ3はPch MOSFET Q3(22)のドレイン電流、IQ2はPch MOSFET Q2(21)のドレイン電流で定電流源I1(23)の電流I23と同じ、IL1はインダクタンスL1(15)の充電期間の電流、Nはスイッチング素子Pch MOSFET Q1(13)とスイッチング素子Pch MOSFET Q6(19)のゲート幅（ここでは両者のゲート長が等しい場合を考える）の比、VGS(Q3)とVGS(Q2)はそれぞれPch MOSFET Q3(22)、Pch MOSFET Q2(21)のゲート・ソース間電圧、R4とR1は電流調整抵抗R4(20)と電流検出抵抗R1(12)の抵抗値である。

従って上記式４は以下に示す式５のようにインダクタンスL1(15)の電流とほぼ比例関係になる。これについては後述する。
IQ3 = ( (I23 + IL1 ／ N)*R1 + VGS(Q2) −VGS(Q3))／R4 （５）
図１においてカレントミラー回路の出力電流IQ3は鋸歯状波を作る定電流源I2(24)の電流I24と加算されてキャパシタC1(27)を充電する。この結果、キャパシタC1(27)の電圧波形は図１の各部の動作波形を示す図４のC1電圧(５)の実線のようになる。キャパシタC1(27)の電圧Vcは次式で表される。

Vc = (1/C1)*∫(I24＋IQ3)dt (６)
ここで上記式５について補足すると、Pch MOSFET Q2(21)はダイオード接続されていて、流れる電流が定電流源I1(23)で規定される一定の電流I1となっているので、そのゲート・ソース間電圧は一定となる。すなわち、VGS(Q2)=const.である。

一方、Pch MOSFET Q3(22)が飽和領域で動作しているとして、IQ3とVGS(Q3)の関係は次式となる。
IQ3=K(VGS(Q3)-VT)² (７)
ここで、KはPch MOSFET Q3(22)のチャネル長,チャネル幅,キャリアの移動度および単位面積あたりのゲート酸化膜容量により決まる定数、VTはPch MOSFET Q3(22)の閾値電圧である。また、キャパシタC1(27)を放電させてからの充電を考えているので、Pch MOSFET Q3(22)のソース・ドレイン間の電圧は十分大きく、Pch MOSFET Q3(22)が飽和領域で動作していると考えてよい。

上記式７を変形すると次の式８のようになる。
VGS(Q3)=(IQ3/K)^1/2+VT (８)
つまり上記式５において、右辺第１項（R1が掛かっている項）はIL1に関する一次式であるのに対し、右辺第２項はIQ3に関する（１／２）次式であるから、第1項の変化分に対し第２項の変化分を無視できるとすれば、上記式５は一次式と近似できる。もちろん、上記式５に上記式８を代入して厳密にIQ3を求めることができる（（IQ3）^1/2をxとおくと、式５はxに関する２次方程式になる。これよりxを求めて、自乗すればよい）。厳密解はIL1に関する一次式ではないが、IL1に対し単調増加するものになる（式の形式は、IQ3=A(IL1+(IL1+B)^1/2+C)²となる。ここで、A,B,Cは定数）。以上のことから、Pch MOSFET Q3(22)のドレイン電流IQ3は、インダクタンスL1(15)の電流IL1とほぼ比例関係になることが分かる。

充電の結果、キャパシタC1(27)の電位が上昇して誤差増幅器８の出力電圧Vrと等しくなると、PWM比較器９は反転しSW Driver 10を介してスイッチング素子Q1(13)及びスイッチング素子Q6(19)をOFFとする(図４に示すt2時点参照）。図４に示すt2時点以降は、カレントミラー回路の出力電流は零となるので、キャパシタC1(27)は定電流源I2(24)の電流（厳密にいうと、式３も含め、カレントミラー回路を介した定電流源I1(23)の寄与分（定電流）も加算されている）でのみ充電され、図１の各部の動作波形を示す図４のC1電圧(５)の点線と同じ傾きで上昇する。

このことは、定電流源I2(24)の電流によるキャパシタC1(27)の充電電圧がスロープ補償を行うための信号であり、その傾きが前述のスロープ発生器６の出力の傾きm3に相当するということを意味する。すなわち、図６においてスロープ補償を行うスロープ発生器６の出力をViに重畳したのと同じ効果をもたらす。また、インダクタンスL1(15)の電流IL1とほぼ比例関係にあるPch MOSFET Q3(22)のドレイン電流IQ3をキャパシタC1(27)で充電した電圧を、電流信号として扱う形となっているので、電流信号はインダクタンスL1(15)の電流IL1の自乗に比例した信号となる。両者の和信号と、Error Amp８の出力である信号VrをPWM Comp ９で比較してスイッチング動作を制御しているので、前述のサブハーモニック発振およびスロープ補償に関する説明と同じ記号を使うと、（m1 * t^２＋m3 * t）の傾きとm2の大小関係がサブハーモニック発振を決める条件となっている。（m1 * t^２＋m3 * t）は時間tに関する高次項を含むために時間の経過に伴いその傾きが大きくなることから、（（m1 * t^２＋m3 * t）の傾き）＞m2というサブハーモニック発振を防ぐ条件が成り立ち易くなっている。

また、図１の各部の動作波形を示す図４に示すように、R1電流(３)とQ3電流(４)にはスイッチング素子Q1(13)及びスイッチング素子Q6(19)のON/OFFに伴ってノイズが乗ってくるが、上記式６に示したようにキャパシタC1(27)の電圧Vcが充電電流の積分で求まることから、ノイズ電流は鋸歯状波生成部400の一要素であるキャパシタC1(27)を充電する際に平均化されて、図４のC1電圧(５)に示すようにほとんど無視できるレベルになる。従って図７に示したようなノイズをマスクするマスク信号を必要としない。さらに、図１に示すカレントミラー回路の場合には、図６に示したオペアンプ方式の電流検出回路(Current Detect)11とは異なり、スリューレートによる制約が事実上無く、波形の劣化が起きない。

上記説明ではもっぱら電流検出部300を構成する要素として電流調整抵抗R4(20)が必要であるように説明したが、電流調整抵抗R4(20)は無くても構わない。すなわち電流調整抵抗R4(20)が無い場合には、上記式４は次の式９となる。

VGS(Q3) = (I23 + IL1 /N)*R1 + VGS(Q2) (９)
この式９に上記式８を代入すると、次式のようになる。但し、I23は定電流源I1(23)の電流である。

(IQ3/K)^1/2= (I23 + IL1 /N)*R1 + VGS(Q2)−VT
これよりはIQ3は、次の式１０のようになる。
IQ3=K*((I23 + IL1 /N)*R1 + VGS(Q2)−VT)² (１０)
上記したようにVGS(Q2)=const.であり、I23,VTも定数なので、式１０はIL1に関する２次関数となる。従い、電流調整抵抗20(R4)が無いと、IQ3はインダクタンスL1(15)の電流IL1の影響をより強く受けることになる。
［実施例２］
図２は、本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第２実施例を示す図であり、図１のスイッチング素子Q1(13)をPch MOSFETではなくNch MOSFETで構成したものである。図２で図１と共通する構成要素については同一の番号を付与している。そして、Error Amp８、基準電圧VREF1(７)、PWM Comp ９、抵抗R3(17)及び抵抗R2(18)はFB(帰還)制御部100を構成し、SW(Switch) Driver 10、Nch MOSFETで構成したスイッチング素子Q1(13)、インダクタンスL1(15)、ダイオードD1(14)及び出力コンデンサCout16は出力生成部220を構成しているのは、図１とほぼ同様である。そして図１と同様に、電流検出部300と鋸歯状波生成部400とで本発明の実施形態に係る電流負帰還回路500を構成するものである。

図２の出力生成部220においてスイッチング素子Q1(13)をNch MOSFETで構成するのは、Nch MOSFETはPch MOSFETより移動度が３倍大きいため、IC化面積が１／３で済む利点があるからである。このため、最近ではDC-DCコンバータのHi-Side(ハイサイド)にNch MOSFETが使用されることが多い。図２においても、スイッチング素子Q1(13)のドレインと入力電源端子VIN１の間に入れられた電流検出抵抗R1(12)と、図１と同様、Pch MOSFET Q2(21)、Pch MOSFET Q3(22)、電流調整抵抗R4(20)、および、定電流源I1(23)から成るカレントミラー回路とでインダクタンスの充電電流にほぼ比例する電流が生成・出力される。なお、第１実施例と同様に電流調整抵抗R4(20)は無くても構わない。その理由は上記実施例１で述べたとおりである。
［実施例３］
図２に示す第２実施例の場合では、前述の如くインダクタンス電流IL1が大きいため電流検出抵抗R1(12)の値がIC製作に困難なほど小さくなることが懸念される。このため、図３に示す本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第３実施例では、スイッチング素子Q1(13)と相似関係で且つゲート幅が当該スイッチング素子Q1(13)の1／Nのスイッチング素子Q6(19)をスイッチング素子Q1(13)と並列に接続して（ゲートとソースを共通接続して）、そのドレインと入力電源端子VIN１の間に電流検出抵抗R1(12)を入れ且つカレントミラー回路を介してインダクタンスの充電電流にほぼ比例する電流を生成・出力する。図３で図２と共通する構成要素については同一の番号を付与している。そして、Error Amp８、基準電圧VREF1(７)、PWM Comp ９、抵抗R3(17)及び抵抗R2(18)はFB(帰還)制御部100を構成し、SW(Switch) Driver 10、Nch MOSFETで構成したスイッチング素子Q1(13),Q6(19)、インダクタンスL1(15)、ダイオードD1(14)及び出力コンデンサCout16は出力生成部240を構成しているのは、図２とほぼ同様である。そして図２と同様に、電流検出部300と鋸歯状波生成部400とで本発明の実施形態に係る電流負帰還回路500を構成するものである。

なお、第２実施例と同様に電流調整抵抗R4(20)は無くても構わない。その理由は上記実施例１で述べたとおりである。
［実施例４］
図５は、本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第４実施例の構成を示す図であり、本発明の第４実施例では、図１で説明した本発明の実施形態に係る電流負帰還回路を用いるDC-DCコンバータとして昇圧型DC-DCコンバータに適用した構成を示すものである。図５で図３と共通する構成要素については同一の番号を付与している。そして、Error Amp８、基準電圧VREF1(７)、PWM Comp ９、抵抗R3(17)及び抵抗R2(18)はFB(帰還)制御部100を構成し、SW(Switch) Driver 10、Nch MOSFETで構成したスイッチング素子Q1(13),Q6(19)、インダクタンスL1(15)、ダイオードD1(14)及び出力コンデンサCout16は出力生成部260を構成しているのは、図３とほぼ同様である。そして図３と同様に、電流検出部300と鋸歯状波生成部400とで本発明の実施形態に係る電流負帰還回路500を構成するものである。

昇圧型DC-DCコンバータに適用した場合に、図５に示す電流検出部300は、電流検出抵抗12と、２つのカレントミラー回路を構成するNch MOSFET 21，Nch MOSFET 22 、及びPch MOSFET 28 ，Pch MOSFET 29と、電流調整抵抗20と、定電流源23とで構成する。なお、上記第２及び第３実施例と同様に電流調整抵抗R4(20)は無くても構わない。その理由は上記実施例１で述べたものと同様である。上記の実施例と同様に、インダクタンスL1(15)の充電電流にほぼ比例した（電流調整抵抗R4(20)がない場合は、インダクタンスL1(15)の充電電流の２次関数となる）電流を、Nch MOSFET 21とNch MOSFET 22からなるカレントミラー回路が生成・出力し、さらにそれをPch MOSFET 28 とPch MOSFET 29からなるカレントミラー回路がコピーして、キャパシタC1(27)に供給する。

図５に示す昇圧型DC-DCコンバータの構成は、図１のPch MOSFET Q1(13)、PchMOSFET Q6(19)、Pch MOSFET Q2(21)、Pch MOSFET Q3(22)、をNch MOSFETに置き換え、電源とGNDを置き換えることで降圧型DC-DCコンバータと同様に制御可能な昇圧型DC-DCコンバータとなる。さらに、キャパシタC1(27)への充電電流を供給するために更にPch MOSFET Q7(28)、Pch MOSFET Q8(29)のカレントミラー回路を追加する。このようにして降圧型DC-DCコンバータと同様な方法で昇圧型DC-DCコンバータを実現できる。

なお、上記のいずれの実施例においても、ダイオードD1(14)をNch MOSFETなどによる同期整流素子に置き換えてもよい。

本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第１実施例を示す図である。本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第２実施例を示す図である。本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第３実施例を示す図である。図１の各部の動作波形を示す図である。本発明の実施形態に係る電流負帰還回路およびそれを用いるDC-DCコンバータの第４実施例を示す図である。従来の電流負帰還回路およびそれを用いる降圧型のDC-DCコンバータの構成例を示す図である。図６の各部の動作波形を示す図である。図６に示す回路のオープンループの伝達関数L(s)を説明するためのブロックダイアグラムを示す図である。図６に示したスイッチング素子から発生するノイズをマスクする様子を示した波形図である。

符号の説明

１入力電源端子(VIN端子)
２帰還電圧入力端子(FB-IN端子)
３出力端子(OUT端子)
４グランド端子(GND端子)
５発振器(OSC)
６スロープ補償を行うための信号を生成するスロープ発生器(Slope Gen)
７基準電圧
８誤差増幅器(Error Amp)
９ PWM比較器(PWM Comp)
10 ドライバ(SW Driver)
11 電流検出回路(Current Detect)
12 電流検出抵抗
13 スイッチング素子
14 ダイオード
15 インダクタンス
16 出力コンデンサ
17 分圧抵抗
18 分圧抵抗
19 スイッチング素子
20 電流検出抵抗
21 MOSFET
22 MOSFET
23 定電流源
24 定電流源
25 Pch MOSFET
26 Nch MOSFET
27 キャパシタ
28 Pch MOSFET
29 Pch MOSFET
100 FB(帰還)制御部
200 出力生成部
300 電流検出部
400 鋸歯状波生成部
500 電流負帰還回路

Claims

スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段に設けられたPWM比較器に対して、鋸歯状波を生成して該鋸歯状波を入力する鋸歯状波生成手段を有する電流負帰還回路であって、
前記インダクタンスの充電電流を検出する電流検出手段を有し、
該電流検出手段は、前記スイッチング素子を流れる前記インダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流を出力するカレントミラー回路を備え、
前記鋸歯状波生成手段は、発振器と、定電流源と、相補関係にある第一及び第二のMOSFETと、キャパシタを有し、前記発振器の発振出力に従い前記第一及び前記第二のMOSFETを相補的にオン/オフして前記キャパシタを放電または定電流で充電する充放電手段を備え、
前記鋸歯状波生成手段は、前記充放電手段による充電のための定電流と前記カレントミラー回路から出力される電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成することを特徴とする電流負帰還回路。
前記カレントミラー回路が第三および第四のMOSFETを有し、該第三および第四のMOSFETのゲートが前記第三のMOSFETのドレインに接続され、前記電流検出手段は、前記スイッチング素子を構成する MOSFETのうちの少なくとも一部のMOSFETのソースおよび前記第三のMOSFETのソースと入力電源端子との間に接続された電流検出抵抗であり、前記第三のMOSFETのドレインに定電流源が接続され、前記第四のMOSFETのドレインを前記鋸歯状波生成手段の前記キャパシタに直接または第二のカレントミラー回路を介して接続したことを特徴とする請求項１記載の電流負帰還回路。
スイッチング素子を有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段を有するDC-DCコンバータにおいて、
該DC-DCコンバータは、
前記スイッチング素子のオン／オフを制御するドライバと、前記スイッチング素子を構成する第一と第二のPch MOSFETと、インダクタンスと、出力コンデンサとを有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、前記負荷に前記エネルギーを放出する出力生成手段と、
前記ドライバを制御する信号を出力するPWM比較器を少なくとも有し、前記出力生成手段に対して一連のコンバータシーケンスを制御する制御手段と、
前記制御手段に設けられたPWM比較器に対して、前記スイッチング素子を流れるインダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流をカレントミラー回路で生成して出力する電流検出手段と、発振器の発振出力に従い第一及び第二のMOSFETを相補的にオン/オフしてキャパシタを放電または定電流で充電する充放電手段を有し、該充放電手段による定電流と前記カレントミラー回路から出力された電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成し入力する鋸歯状波生成手段とを有する電流負帰還回路と、
を備えることを特徴とするDC-DCコンバータ。
前記出力生成手段に設けられる前記第二のPch MOSFETのゲート幅を前記第一のPch MOSFETのゲート幅の1/Nに設定するとともに前記第一と前記第二のPch MOSFETを並列接続し、さらに前記第二のPch MOSFETのソースと入力電源端子間に電流検出抵抗を接続したことを特徴とする請求項３記載のDC-DCコンバータ。
スイッチング素子を有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段を有するDC-DCコンバータにおいて、
該DC-DCコンバータは、
前記スイッチング素子のオン／オフを制御するドライバと、前記スイッチング素子を構成するNch MOSFETと、インダクタンスと、出力コンデンサとを有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、前記負荷に前記エネルギーを放出する出力生成手段と、
前記ドライバを制御する信号を出力するPWM比較器を少なくとも有し、前記出力生成手段に対して一連のコンバータシーケンスを制御する制御手段と、
前記制御手段に設けられたPWM比較器に対して、前記スイッチング素子を流れるインダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流をカレントミラー回路で生成して出力する電流検出手段と、発振器の発振出力に従い第一及び第二のMOSFETを相補的にオン/オフしてキャパシタを放電または定電流で充電する充放電手段を有し、該充放電手段による定電流と前記カレントミラー回路によって検出された電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成し入力する鋸歯状波生成手段とを有する電流負帰還回路と、
を備えることを特徴とするDC-DCコンバータ。
前記出力生成手段に設けられた前記スイッチング素子を構成するNch MOSFETに並列接続する第二のNch MOSFETを設け、該第二のNch MOSFETのゲート幅を前記Nch MOSFETのゲート幅の1/Nに設定し、さらに前記第二のNch MOSFETのソースと入力電源端子間に電流検出抵抗を接続したことを特徴とする請求項５記載のDC-DCコンバータ。
スイッチング素子を有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、負荷に該エネルギーを放出する一連のコンバータシーケンスを制御する制御手段を有するDC-DCコンバータにおいて、
該DC-DCコンバータは、
前記スイッチング素子のオン／オフを制御するドライバと、前記スイッチング素子を構成する第一と第二のNch MOSFETと、インダクタンスと、出力コンデンサとを有し、前記スイッチング素子をオン／オフしてインダクタンスにエネルギーを蓄積し、入力電源から供給されるエネルギーに前記エネルギーを重畳して前記負荷に放出する出力生成手段と、
前記ドライバを制御する信号を出力するPWM比較器を少なくとも有し、前記出力生成手段に対して一連のコンバータシーケンスを制御する制御手段と、
前記制御手段に設けられたPWM比較器に対して、前記スイッチング素子を流れるインダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流をカレントミラー回路で生成して出力する電流検出手段と、発振器の発振出力に従い第一及び第二のMOSFETを相補的にオン/オフしてキャパシタを放電または定電流で充電する充放電手段を有し、該充放電手段による定電流と前記カレントミラー回路によって検出された電流を足し合わせて前記キャパシタを充電して鋸歯状波を生成し入力する鋸歯状波生成手段とを有する電流負帰還回路と、
を備えることを特徴とするDC-DCコンバータ。
前記出力生成手段に設けられた前記スイッチング素子を構成する前記第二のNch MOSFETのゲート幅を前記第一のNch MOSFETのゲート幅の1/Nに設定するとともに前記第一と前記第二のNch MOSFETを並列接続し、さらに前記第二のNch MOSFETのソースと入力電源端子間に電流検出抵抗を接続したことを特徴とする請求項７記載のDC-DCコンバータ。
前記電流検出手段を構成するカレントミラー回路を二段構成とし、初段のカレントミラー回路を二つのNch MOSFETで構成し、次段のカレントミラー回路を二つのPch MOSFETで構成し、前記初段のカレントミラー回路で生成して出力する前記スイッチング素子を流れるインダクタンスの充電電流に略比例する、もしくは前記インダクタンスの充電電流の２次関数となる電流を、前記次段のカレントミラー回路を介して前記キャパシタに供給することを特徴とする請求項７記載のDC-DCコンバータ。