[go: up one dir, main page]

JP4978244B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4978244B2
JP4978244B2 JP2007058109A JP2007058109A JP4978244B2 JP 4978244 B2 JP4978244 B2 JP 4978244B2 JP 2007058109 A JP2007058109 A JP 2007058109A JP 2007058109 A JP2007058109 A JP 2007058109A JP 4978244 B2 JP4978244 B2 JP 4978244B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
temperature
bonding pad
chip
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007058109A
Other languages
English (en)
Other versions
JP2008218949A (ja
Inventor
泰治 酒井
誠樹 作山
大輔 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007058109A priority Critical patent/JP4978244B2/ja
Publication of JP2008218949A publication Critical patent/JP2008218949A/ja
Application granted granted Critical
Publication of JP4978244B2 publication Critical patent/JP4978244B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は半導体装置及びその製造方法に関するものであり、特に、２つの半導体チップを積層して同一パッケージ内に搭載する際の半導体チップと回路基板とのワイヤボンディングにおける接合性を向上させるための構成に特徴のある半導体装置及びその製造方法に関するものである。
近年、携帯機器、特に、携帯電話市場における小型化の要求に伴い、搭載される半導体装置に対しても小型化の要求が求められており、この要求を満たすために、複数の半導体素子を同一パッケージ内に搭載した半導体装置が開発されている。
一般的な構造として、最下段のチップはワイヤボンディング工法で基板と接続し、その上にフリップチップ工法でチップを積み重ねる接続方法が用いられているので、ここで、図９を参照して従来のスタック型半導体装置を説明する。
図９参照
図９は従来のスタック型半導体装置の概略的断面図であり、まず、上段半導体チップ４８を下段半導体チップ４４に設けたＮｉ／Ａｕ電極４５と上段半導体チップ４８に設けたＡｕボールバンプ４９を対向させてフリップチップボンディングする。
このフリップチップボンディングに際しては、超音波を印加して接合を行う。
次いで、下段半導体チップ４４と上段半導体チップ４８との間にアンダーフィル樹脂４７を充填したのち、スタックさせた上下半導体チップの下段半導体チップ４４の側をボールグリッド４２を設けたボールグリッドアレイ基板４１に接着剤５０によりダイボンディングする。
次いで、下段半導体チップ４４に設けたボンディングパッド４６とボールグリッドアレイ基板４１に設けたボンディングパッド４３とをボンディングワイヤ５１により接続し、最後に全体をモールド樹脂５２をポッティングすることにより封止している。
このようなスタック型半導体装置において、小型化を達成するためには、半導体チップを高密度化するとともに、チップサイズを限界まで小さくする必要があり、スタックされる上段半導体チップとその下の下段半導体チップとのチップサイズ差が極小となる傾向にある。
ここで問題となるのが、上段半導体チップをフリップチップボンディングする際に充填するアンダーフィル樹脂のはみ出しによる下段半導体チップのボンディングパッド表面の汚染である。
従来、ワイヤボンディング端子を保護するために粘着テープやレジストなどを予めパッド部に形成しておく方法がある。
ところがこの方法の場合、粘着テープやレジストとボンディングパッドが密着しているため、粘着テープの粘着成分やレジスト残渣が発生しワイヤボンディング性が低下する原因となる。
このため、粘着テープやレジストを剥離するプロセスに加えて、洗浄プロセスを追加してパッドの残渣を取り除く必要があり、工程が増大するという問題があった。
また残渣を取り除く場合に、薬液などを使用するために環境負荷が大きいという側面もあった。
そこで、ボンディングパッド上に部分的に保護膜を形成しておき、粘着テープによって同保護膜を剥離する方法が提案（例えば、特許文献１参照）されている。
特開２００１−２６７３８２号公報
しかし、この特許文献１による提案においても、他の従来例と同様にボンディングパッドと保護膜が密着しているため、テープを剥離するプロセスに加えて、密着していた保護膜の残渣を取り除くためのプロセス追加が必要であるという問題がある。
したがって、本発明は、ボンディングパッドの保護を保護膜残渣がなく且つドライなプロセスで行うことを目的とする。
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記の課題を解決するために、本発明は、半導体装置において、配線基板上に固着された第１の半導体チップ１と、第１の半導体チップ１に対してフェイスダウンボンディングされた第２の半導体チップ５との間に封止樹脂８を設けるとともに、第１の半導体チップ１と配線基板とをボンディングワイヤで電気的に接続した半導体装置であって、第１の半導体チップ１のボンディングパッド２の周囲に、第１の半導体チップ１の表面を覆う保護膜３と同一の材料からなり且つ平坦部において第１の半導体チップ１の表面を覆う保護膜３と同一の厚さを有する枠状の樹脂壁４を有するとともに、枠状の樹脂壁４上に熱剥離テープ６を有することを特徴とする。
このように、ボンディングパッド２を囲む枠状の樹脂壁４を設けることによって、製造段階においてボンディングパッド２を保護する熱剥離テープ６がボンディングパッド２に接触することがないので、熱剥離テープ６の残渣がワイヤボンディングに影響を与えることなく、且つ、薬液による洗浄工程等のウェットプロセスが不要になる。
この場合、枠状の樹脂壁４の隣接するボンディングパッド２の間に存在する部分が隔壁となるので、熱剥離テープ６の貼付工程において、熱剥離テープ６がボンディングパッド２に誤って接触することがなくなる。
また、本発明は、半導体装置の製造方法において、第１の半導体チップ１に設けたボンディングパッド部に、第１の温度で剥離する熱剥離テープ６を貼り付ける工程と、第１の温度よりも低い第２の温度で第１の半導体チップ１上に第２の半導体チップ５をフリップチップによって固着させる工程と、第１の温度よりも低い第３の温度で第１の半導体チップ１と第２の半導体チップ５間に封止樹脂７を封入する工程と、第１の温度よりも低い第４の温度で封止樹脂７を硬化させる工程と、第１の温度以上で熱剥離テープ６を剥離する工程とを有することを特徴とする。
このように、熱剥離テープ６の貼付工程以降の各工程における熱処理温度を、熱剥離テープ６の剥離が発生する第１の温度より低温で行うことにより、貼付工程以降の各工程において熱剥離テープ６が剥離することがないので、ボンディングパッド２を封止樹脂７から保護することができる。
この場合、ボンディングパッド部のチップ内側端部とチップ外側端部とに、第１の半導体チップ１の表面を覆う保護膜３の形成工程と同一工程で樹脂壁４を設け、樹脂壁４の上面に熱剥離テープ６を貼付することが望ましい。
このように、ボンディングパッド部に樹脂壁４を設けることによって、熱剥離テープ６がボンディングパッド２に接触することがないので熱剥離テープ６によるボンディングパッド２の汚染を防止することができ、また、半導体チップの表面を覆う保護膜３と同時に形成することによって、樹脂壁４の形成工程を新たに追加する必要がない。
この熱剥離テープ６の貼付工程は、マウンターを用いてウェーハ状態において、予め所定形状に加工した熱剥離テープ６を各第１の半導体チップ１のボンディングパッド部を囲む樹脂壁４の上面に貼付して良いし、或いは、ウェーハ状態においてロールラミネーターを用いてウェーハ全面に熱剥離テープ６を貼付したのち、レーザ加工によりボンディングパッド部にのみ残存させても良いし、さらには、ウェーハをチップに分割してフリップチップボンダーを用いてチップ状態において、予め所定形状に加工した熱剥離テープ６を第１の半導体チップ１のボンディングパッド部を囲む樹脂壁４の上面に貼付しても良い。
本発明によれば、従来のボンディングパッド保護方法と比較して、ボンディングパッドへの汚染がなく、且つ、保護層を熱だけで剥離することができるために、特別な装置や薬液使用などによる剥離工程などは必要なく、ドライプロセスで行うことができ、それによって、プロセス短縮、パッド汚染の確実な防止が可能になるので、安定したボンディング性や環境負荷の少ないプロセスを実現することができる。
本発明は、第１の半導体チップに設けたボンディングパッド部に、例えば、マウンターを用いてウェーハ状態において、予め所定形状に加工した熱剥離テープをボンディングパッド部を囲む樹脂壁の上面に貼付し、或いは、ウェーハ状態においてロールラミネーターを用いてウェーハ全面に熱剥離テープを貼付したのち、レーザ加工によりボンディングパッド部にのみ残存させ、或いは、ウェーハをチップに分割したのち、フリップチップボンダーを用いてチップ状態において、予め所定形状に加工した熱剥離テープを樹脂壁の上面に貼り付けたのち、剥離温度よりも低い温度で第１の半導体チップ上に第２の半導体チップをフリップチップによって固着させ、次いで、剥離温度よりも低い温度で第１の半導体チップと第２の半導体チップ間にアンダーフィル樹脂を封入したのち、剥離温度よりも低い温度でアンダーフィル封止樹脂を硬化させ、次いで、剥離温度以上で熱剥離テープを剥離したのち、積層した半導体チップをボールグリッドアレイ基板等の配線基板上にダイボンディングし、次いで、配線基板に設けたボンディングパッドと第１の半導体チップに設けたボンディングパッドとをボンディングワイヤにより接続するものである。
ここで、図２乃至図５を参照して本発明の実施例１の半導体パッケージの製造工程を説明する。
図２参照
まず、厚さが２〜３μｍ、例えば、２μｍの無電解Ｎｉ層十三上に、厚さが、例えば、０．０５μｍのＡｕ層１４を設けた接続電極１２及びＡｌからなるボンディングパッド１５を設けた半導体チップ１１の表面に絶縁膜１６を介して、例えば、ポリイミド樹脂を塗布し、所定の形状に加工することにより、平坦部における厚さが１〜２μｍ、例えば、１．５μｍの保護膜１７とボンディングパッド１５を囲むように樹脂壁１８を形成する。
なお、この時点では、半導体チップはダイシング前のウェーハ状態である。
この時、樹脂壁１８の幅は、例えば、５μｍであり、また、ボンディングパッド１５における開口部の幅は例えば、３０μｍであり、樹脂壁１８のチップ内側端と保護膜１７との間隔は例えば、２００μｍである。
次いで、１７０℃以上で剥離する熱剥離シート１９、例えば、１７０℃で剥離する熱剥離シート：リバアルファ（日東電工社製商品名Ｎｏ．３１９５Ｖ）を８０℃以下、例えば、室温（２５℃）で樹脂壁１８の上面に貼付する。
この時、半導体チップ１１の４隅の内の１隅は、後述するアンダーフィル樹脂を注入口２０を確保するように、熱剥離シート１９で覆わないようにする。
図３参照
次いで、熱剥離シート１９を貼付した状態でウェーハをダイシングによってチップ化したのち、Ａｕボールバンプ２２を設けた半導体チップ２１をフェースダウンにてフリップチップによって接合する。
この時、例えば、１００℃において５０ｋＨｚの超音波を０．４秒印加して振幅２μｍの条件で上下の半導体チップ１１と半導体チップ２１を接合する。
次いで、上下の半導体チップ１１と半導体チップ２１をエポキシ系を主成分とする液状封止樹脂２３の流動性が高まる温度５０〜１００℃に加熱しながら、半導体チップ１１と半導体チップ２１との間に注入口２０から液状封止樹脂２３を注入する。
図４参照
次いで、例えば、１５０℃で１時間程度の熱処理によって注入した液状封止樹脂２３を硬化させてアンダーフィル樹脂２４とする。
次いで、例えば、１８０℃で５秒〜１５秒間程度加熱することで、熱剥離シート１９が完全に剥離され、洗浄や特別な剥離処理が必要なく容易に熱剥離シート１９が回収され、汚染のないボンディングパッド１５が露出する。
なお、剥離工程において、熱剥離シート１９の残渣が樹脂壁１８の上面に残存するが、ボンディングパッド１５と接触していないので問題はない。
図５参照
次いで、一体化された半導体チップの下段のチップとなる半導体チップ１１の背面をボールグリッドアレイ基板３０に接着剤２５によりダイボンディングすることにより固着したのち、ボンディングパッド１５と、ボールグリッドアレイ基板３０に設けたボンディングパッド３１とをボンディングワイヤ２６によりボンディングする。
最後に、全体をエポキシ系樹脂をポッティングすることによりモールド樹脂２７とすることによって、本発明の実施例１の半導体パッケージが完成する。
このように、本発明の実施例１においては、アンダーフィル樹脂の充填工程において、ボンディングパッドを樹脂壁を介して熱剥離シートで覆っているので、ボンディングパッドの表面にアンダーフィル樹脂や熱剥離シートが接触することがないので、熱剥離シートを熱により剥離するだけで、エッチングや洗浄等のウェットプロセスを要することなく、ボンディングパッドの表面を清浄に保つことができる。
次に、図６を参照して、本発明の実施例２の半導体パッケージの製造工程を説明するが、熱剥離テープの貼付工程が異なるだけで、基本的な製造工程は上記の実施例１と同様であるので、熱剥離テープの貼付・加工工程のみを図示する。
まず、上記の実施例１と全く同様に、厚さが２〜３μｍ、例えば、２μｍの無電解Ｎｉ層１３上に、厚さが、例えば、０．０５μｍのＡｕ層１４を設けた接続電極１２及びＡｌからなるボンディングパッド１５を設けた半導体チップ１１の表面に絶縁膜１６を介して、例えば、ポリイミド樹脂を塗布し、所定の形状に加工することにより、平坦部における厚さが１〜２μｍ、例えば、１．５μｍの保護膜１７とボンディングパッド１５を囲むように樹脂壁１８を形成する。
なお、この時点では、半導体チップはダイシング前のウェーハ状態である。
図６参照
次いで、１７０℃以上で剥離する熱剥離シート２８、例えば、１７０℃で剥離する熱剥離シート：リバアルファ（日東電工社製商品名Ｎｏ．３１９５Ｖ）をパターン加工しない状態で、８０℃以下、例えば、室温（２５℃）で、ロールラミネーターを用いてウェーハ全面に貼付する。
次いで、レーザ光を照射して不要部を蒸発させて除去することによってパターン加工する。
即ち、図２の下図と同様に、ボンディングパッド１５を跨ぐように樹脂壁１８上に熱剥離シート１９が残存するようにするとともに、半導体チップ１１の４隅の内の注入口２９以外の３隅にのみ熱剥離シート１９が残存するようにする。
以降は図示を省略するが、再び、上記の実施例１と全く同様に、熱剥離シート２８を貼付した状態でウェーハをダイシングによってチップ化したのち、Ａｕボールバンプを設けた半導体チップをフェースダウンにてフリップチップによって接合する。
次いで、上下の半導体チップ１１と半導体チップをエポキシ系を主成分とする液状封止樹脂の流動性が高まる温度５０〜１００℃に加熱しながら、半導体チップ１１と半導体チップとの間に注入口２９から液状封止樹脂を注入する。
次いで、例えば、１５０℃で１時間程度の熱処理によって注入した液状封止樹脂を硬化させてアンダーフィル樹脂としたのち、例えば、１８０℃で５秒〜１５秒間程度加熱することで、熱剥離シート２８を剥離し、次いで、一体化された半導体チップの下段のチップとなる半導体チップ１１の背面をボールグリッドアレイ基板に接着剤によりダイボンディングすることにより固着する。
次いで、半導体チップ１１に設けたボンディングパッド１５と、ボールグリッドアレイ基板に設けたボンディングパッドとをボンディングワイヤによりボンディングしたのち、最後に、全体をエポキシ系樹脂をポッティングすることによりモールド樹脂とすることによって、本発明の実施例２の半導体パッケージが完成する。
このように、本発明の実施例２においても熱剥離テープの貼付工程が異なるだけで、実施例１と同様にアンダーフィル樹脂の充填工程において、ボンディングパッドを樹脂壁を介して熱剥離シートで覆っているので、ボンディングパッドの表面にアンダーフィル樹脂や熱剥離シートが接触することがないので、熱剥離シートを熱により剥離するだけで、エッチングや洗浄等のウェットプロセスを要することなく、ボンディングパッドの表面を清浄に保つことができる。
次に、図７及び図８を参照して、本発明の実施例３の半導体パッケージの製造工程を説明するが、熱剥離テープの貼付工程が異なるだけで、基本的な製造工程は上記の実施例１と同様であるので、熱剥離テープの貼付工程までを図示する。
図７参照
まず、上記の実施例１と全く同様に、厚さが２〜３μｍ、例えば、２μｍの無電解Ｎｉ層１３上に、厚さが、例えば、０．０５μｍのＡｕ層１４を設けた接続電極１２及びＡｌからなるボンディングパッド１５を設けた半導体チップ１１の表面に絶縁膜１６を介して、例えば、ポリイミド樹脂を塗布し、所定の形状に加工することにより、平坦部における厚さが１〜２μｍ、例えば、１．５μｍの保護膜１７とボンディングパッド１５を囲むように樹脂壁１８を形成する。
なお、この時点では、半導体チップはダイシング前のウェーハ状態である。
次いで、ウェーハをダイシングして、各半導体チップ１１に分割する。
図８参照
次いで、１７０℃以上で剥離する熱剥離シート３６、例えば、１７０℃で剥離する熱剥離シート：リバアルファ（日東電工社製商品名Ｎｏ．３１９５Ｖ）をチップサイズにパターン加工した状態で、８０℃以下、例えば、室温（２５℃）で、フリップチップボンターを用いて各半導体チップ毎に樹脂壁１８上に貼付する。
なお、この時も半導体チップ１１の４隅の内の１隅は、後述するアンダーフィル樹脂を注入口３７を確保するように、熱剥離シート３６で覆わないようにする。
以降は、再び、上記の実施例１と全く同様に、Ａｕボールバンプ２２を設けた半導体チップ２１をフェースダウンにてフリップチップによって接合する。
次いで、上下の半導体チップ１１と半導体チップ２１をエポキシ系を主成分とする液状封止樹脂の流動性が高まる温度５０〜１００℃に加熱しながら、半導体チップ１１と半導体チップ２１との間に注入口３７から液状封止樹脂を注入する。
次いで、例えば、１５０℃で１時間程度の熱処理によって注入した液状封止樹脂を硬化させてアンダーフィル樹脂としたのち、例えば、１８０℃で５秒〜１５秒間程度加熱することで、熱剥離シート３６を剥離し、次いで、一体化された半導体チップの下段のチップとなる半導体チップ１１の背面をボールグリッドアレイ基板に接着剤によりダイボンディングすることにより固着する。
次いで、半導体チップ１１に設けたボンディングパッド１５と、ボールグリッドアレイ基板に設けたボンディングパッドとをボンディングワイヤによりボンディングしたのち、最後に、全体をエポキシ系樹脂をポッティングすることによりモールド樹脂とすることによって、本発明の実施例３の半導体パッケージが完成する。
このように、本発明の実施例３においても熱剥離テープの貼付工程が異なるだけで、実施例１と同様にアンダーフィル樹脂の充填工程において、ボンディングパッドを樹脂壁を介して熱剥離シートで覆っているので、ボンディングパッドの表面にアンダーフィル樹脂や熱剥離シートが接触することがないので、熱剥離シートを熱により剥離するだけで、エッチングや洗浄等のウェットプロセスを要することなく、ボンディングパッドの表面を清浄に保つことができる。
以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、硬化温度や硬化特性の異なる封止樹脂にも適用することが可能である。
また、予め上段チップまたは下段チップに封止樹脂を形成し、フリップチップ接合する方式にも応用することができる。
この際、硬化温度以上で剥離する熱剥離テープを選択すればよい。
また、上記の各実施例の説明において、スタック型半導体チップを搭載する配線基板としてボールグリッドアレイ基板を用いているが、ボールグリッドアレイ基板に限られるものではなく、通常のプリント配線基板を用いても良いものである。
ここで、再び図１を参照して、改めて、本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 配線基板上に固着された第１の半導体チップ１と、前記第１の半導体チップ１に対してフェイスダウンボンディングされた第２の半導体チップ５との間に封止樹脂８を設けるとともに、前記第１の半導体チップ１と前記配線基板とをボンディングワイヤで電気的に接続した半導体装置であって、前記第１の半導体チップ１のボンディングパッド２の周囲に、前記第１の半導体チップ１の表面を覆う保護膜３と同一の材料からなり且つ平坦部において前記第１の半導体チップ１の表面を覆う保護膜３と同一の厚さを有する枠状の樹脂壁４を有するとともに、前記枠状の樹脂壁４上に熱剥離テープ６を有することを特徴とする半導体装置。
（付記２） 第１の半導体チップ１に設けたボンディングパッド部に、第１の温度で剥離する熱剥離テープ６を貼り付ける工程と、前記第１の温度よりも低い第２の温度で第１の半導体チップ１上に第２の半導体チップ５をフリップチップによって固着させる工程と、前記第１の温度よりも低い第３の温度で第１の半導体チップ１と第２の半導体チップ５間に封止樹脂７を封入する工程と、前記第１の温度よりも低い第４の温度で前記封止樹脂７を硬化させる工程と、前記第１の温度以上で前記熱剥離テープ６を剥離する工程とを有することを特徴とする半導体装置の製造方法。
（付記３） 前記ボンディングパッド部のチップ内側端部とチップ外側端部とに樹脂壁４を設け、前記樹脂壁４の上面に前記熱剥離テープ６を貼付することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記樹脂壁４は、前記第１の半導体チップ１の表面を覆う保護膜３の形成工程と同一工程で形成されたことを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記熱剥離テープ６の貼付工程において、予め所定形状に加工した前記熱剥離テープ６を前記各第１の半導体チップ１のボンディングパッド部を囲む樹脂壁４の上面に貼付することを特徴とする付記３または付記４に記載の半導体装置の製造方法。
（付記６） 前記熱剥離テープ６の貼付工程において、ウェーハ全面に前記熱剥離テープ６を貼付したのち、前記ボンディングパッド部にのみ残存させるように処理することを特徴とする付記３または付記４に記載の半導体装置の製造方法。
（付記７） 前記熱剥離テープ６の貼付工程において、フリップチップボンダーを用いてチップ状態において、予め所定形状に加工した前記熱剥離テープ６を前記第１の半導体チップ１のボンディングパッド部を囲む樹脂壁４の上面に貼付することを特徴とする付記５に記載の半導体装置の製造方法。
（付記８） 前記熱剥離テープ６の貼付工程において、マウンターを用いてチップ状態において、予め所定形状に加工した前記熱剥離テープ６を前記各第１の半導体チップ１のボンディングパッド部を囲む樹脂壁４の上面に貼付することを特徴とする付記５に記載の半導体装置の製造方法。
（付記９） 前記熱剥離テープ６の貼付工程において、ウェーハ状態においてロールラミネーターを用いてウェーハ全面に前記熱剥離テープ６を貼付したのち、レーザ加工により前記ボンディングパッド部のみに残存させることを特徴とする付記６に記載の半導体装置の製造方法。
本発明の活用例としては、携帯電話等の携帯機器に搭載する小型の半導体装置が典型的であるが、携帯機器用に限られるものではなく、通常の電子機器に搭載する高密度実装半導体装置の実装構造・実装方法にも適用されるものである。
本発明の原理的構成の説明図である。 本発明の実施例１の半導体パッケージの途中までの製造工程の説明図である。 本発明の実施例１の半導体パッケージの図２以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体パッケージの図３以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体パッケージの図４以降の製造工程の説明図である。 本発明の実施例２の半導体パッケージの製造工程の説明図である。 本発明の実施例３の半導体パッケージの途中までの製造工程の説明図である。 本発明の実施例３の半導体パッケージの図７以降の製造工程の説明図である。 従来のスタック型半導体装置の概略的断面図である。
符号の説明
１ 第１の半導体チップ
２ ボンディングパッド
３ 保護膜
４ 樹脂壁
５ 第２の半導体チップ
６ 熱剥離テープ
７ 封止樹脂
８ 封止樹脂
１１ 半導体チップ
１２ 接続電極
１３ 無電解Ｎｉ層
１４ Ａｕ層
１５ ボンディングパッド
１６ 絶縁膜
１７ 保護膜
１８ 樹脂壁
１９ 熱剥離シート
２０ 注入口
２１ 半導体チップ
２２ Ａｕボールバンプ
２３ 液状封止樹脂
２４ アンダーフィル樹脂
２５ 接着剤
２６ ボンディングパッド
２７ モールド樹脂
２８ 熱剥離シート
２９ 注入口
３０ ボールグリッドアレイ基板
３１ ボンディングパッド
３２ ボールグリッド
３６ 熱剥離シート
３７ 注入口
４１ ボールグリッドアレイ基板
４２ ボールグリッド
４３ ボンディングパッド
４４ 下段半導体チップ
４５ Ｎｉ／Ａｕ電極
４６ ボンディングパッド
４７ アンダーフィル樹脂
４８ 上段半導体チップ
４９ Ａｕボールバンプ
５０ 接着剤
５１ ボンディングワイヤ
５２ モールド樹脂

Claims (5)

  1. 配線基板上に固着された第１の半導体チップと、前記第１の半導体チップに対してフェイスダウンボンディングされた第２の半導体チップとの間に封止樹脂を設けるとともに、前記第１の半導体チップと前記配線基板とをボンディングワイヤで電気的に接続した半導体装置であって、前記第１の半導体チップのボンディングパッドの周囲に、前記第１の半導体チップの表面を覆う保護膜と同一の材料からなり且つ平坦部において前記第１の半導体チップの表面を覆う保護膜と同一の厚さを有する枠状の樹脂壁を有するとともに、
    前記枠状の樹脂壁上に熱剥離テープを有することを特徴とする半導体装置。
  2. 第１の半導体チップに設けたボンディングパッド部に、第１の温度で剥離する熱剥離テープを貼り付ける工程と、前記第１の温度よりも低い第２の温度で第１の半導体チップ上に第２の半導体チップをフリップチップによって固着させる工程と、前記第１の温度よりも低い第３の温度で第１の半導体チップと第２の半導体チップ間に封止樹脂を封入する工程と、前記第１の温度よりも低い第４の温度で前記封止樹脂を硬化させる工程と、前記第１の温度以上で前記熱剥離テープを剥離する工程とを有することを特徴とする半導体装置の製造方法。
  3. 前記ボンディングパッド部のチップ内側端部とチップ外側端部とに樹脂壁を設け、前記樹脂壁の上面に前記熱剥離テープを貼付することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記樹脂壁は、前記第１の半導体チップの表面を覆う保護膜の形成工程と同一工程で形成されたことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記熱剥離テープの貼付工程において、予め所定形状に加工した前記熱剥離テープを前記各第１の半導体チップのボンディングパッド部を囲む樹脂壁の上面に貼付することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
JP2007058109A 2007-03-08 2007-03-08 半導体装置及びその製造方法 Expired - Fee Related JP4978244B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007058109A JP4978244B2 (ja) 2007-03-08 2007-03-08 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007058109A JP4978244B2 (ja) 2007-03-08 2007-03-08 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008218949A JP2008218949A (ja) 2008-09-18
JP4978244B2 true JP4978244B2 (ja) 2012-07-18

Family

ID=39838582

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007058109A Expired - Fee Related JP4978244B2 (ja) 2007-03-08 2007-03-08 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4978244B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6125209B2 (ja) * 2012-11-19 2017-05-10 株式会社ジェイデバイス 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167800A (ja) * 1997-08-19 1999-03-09 Hitachi Ltd 樹脂封止型半導体装置及びその製造方法
JP3362249B2 (ja) * 1997-11-07 2003-01-07 ローム株式会社 半導体装置、およびその製造方法
JP2001185657A (ja) * 1999-12-10 2001-07-06 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3893301B2 (ja) * 2002-03-25 2007-03-14 沖電気工業株式会社 半導体装置の製造方法および半導体モジュールの製造方法

Also Published As

Publication number Publication date
JP2008218949A (ja) 2008-09-18

Similar Documents

Publication Publication Date Title
JP5161732B2 (ja) 半導体装置の製造方法
JP5325736B2 (ja) 半導体装置及びその製造方法
JP5095113B2 (ja) 固体撮像装置の製造方法、及び固体撮像装置
TWI352412B (en) Multi-chip package structure and method of fabrica
TWI414027B (zh) 晶片尺寸封裝件及其製法
TW201834088A (zh) 晶片封裝方法及封裝結構
TWI423355B (zh) 晶片尺寸封裝件及其製法
TW200849507A (en) CMOS image sensor chip scale package with die receiving through-hole and method of the same
JP2001320013A (ja) 半導体装置およびその製造方法
JP2006303482A (ja) 固体撮像装置の製造方法
CN101252092B (zh) 多芯片封装结构及其制作方法
TW201128721A (en) Manufacturing method of semiconductor device
TWI421956B (zh) 晶片尺寸封裝件及其製法
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
US20090026607A1 (en) Electronic Device and Method of Manufacturing Same
JP2009272512A (ja) 半導体装置の製造方法
TWI503933B (zh) 半導體封裝件及其製法
JP5541618B2 (ja) 半導体パッケージの製造方法
KR20090052282A (ko) 반도체 장치 및 그 제조 방법
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2002110714A (ja) チップ集積ボード及びその製造方法、チップ状電子部品及びその製造方法、電子機器及びその製造方法
JP3892359B2 (ja) 半導体チップの実装方法
CN101656246B (zh) 具有开口的基板的芯片堆叠封装结构及其封装方法
JP4978244B2 (ja) 半導体装置及びその製造方法
KR20090122514A (ko) 플립 칩 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120403

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees