JP4895957B2 - 光電気混載パッケージ、光電気混載モジュール - Google Patents

Description

本発明は、光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージ、光電気混載モジュールに関するものである。

近年、インターネットに代表される情報通信技術の発達や、情報処理装置の処理速度の飛躍的向上などに伴って、画像等の大容量データを送受信するニーズが高まりつつある。かかる大容量データを情報通信設備を通じて自由にやり取りするためには１０Ｇｂｐｓ以上の情報伝達速度が望ましく、そのような高速通信環境を実現しうる技術として光通信技術に大きな期待が寄せられている。一方、機器内の配線基板間の接続、配線基板内の半導体チップ間での接続、半導体チップ内での接続など、比較的短い距離における信号伝達経路に関しても、高速で信号を伝送することが近年望まれている。このため、従来一般的であった金属ケーブルや金属配線から、光導波路等を用いた光伝送へと移行することが理想的であると考えられている。

そして近年では、光素子、光素子を支持する配線基板、光導波路を支持する光導波路付き基板等を備え、光導波路と光素子との間で光通信を行う光電気混載モジュールが各種提案されている（例えば、特許文献１，２参照）。特許文献１では、光信号を送受信する光素子が実装された回路基板（配線基板）を、はんだボールを介してマザーボード（光導波路付き基板）上に搭載し、回路基板やマザーボードを透明プラスチックで形成して光信号が通過するようにした構造が提案されている。特許文献２では、光信号を送受信する光半導体素子（光素子）が実装されるとともに、光信号が通過する光入出力貫通孔が設けられた回路配線基板（配線基板）を、ボール電極（はんだボール）を介して電気光配線基板（光導波路付き基板）上に搭載した構造が提案されている。
特開２００５−２０２３８２号公報（図２〜図５など） 特開２００５−７９３８５号公報（図１，図３など）

ところが、特許文献１，２に記載の従来技術には以下の問題がある。即ち、配線基板を光導波路付き基板に搭載したとしても、はんだボールの高さにより、光素子と光導波路との間に大きな空間（ギャップ）が生じてしまう。その結果、光信号が上記のギャップを伝搬する際に光信号の損失（結合損失）、劣化が生じやすくなる。しかも、光素子は肉薄化される傾向にあるため、ギャップがさらに大きくなりやすい。

そこで、特許文献１，２に記載の従来技術では、配線基板や光導波路付き基板にレンズを設けて光信号を確実に伝搬させることにより、光信号の損失、劣化を低減する技術が提案されている。しかし、レンズには高い加工精度が必要である上、レンズを設けることで部品点数や工数が増えるため、製造コストが上昇してしまう。しかも、特許文献１，２に記載の構造では、光信号がレンズを通過する際に集光するため、配線基板を光導波路付き基板に搭載する際に光軸ずれが生じないように位置決めすることが困難である。ゆえに、光信号の損失、劣化を防止するための新たな解決策が求められている。

本発明は上記の課題に鑑みてなされたものであり、その目的は、光信号の損失、劣化を確実に低減できる光電気混載パッケージ及び光電気混載モジュールを提供することにある。

上記課題を解決するための手段（手段１）としては以下のものがある。光信号が伝搬する光路となる光導波路（８１）を備えた光導波路付き基板（６１）に搭載可能な光電気混載パッケージ（２，３，４，１２０，１２３，１２６）であって、主面（１２）及び前記主面（１２）の反対側に位置する裏面（１３）を有する配線基板（１０，１００，１１０）と、前記配線基板（１０，１００，１１０）の前記裏面（１３）に位置するはんだボール接合部（４８）上に接合され、前記光導波路付き基板（６１）への搭載時に前記光導波路付き基板（６１）に接続される複数のはんだボール（４９）と、発光部（２５）及び受光部のうちの少なくとも一方を有し、前記発光部（２５）及び前記受光部の少なくとも一方を前記光導波路（８１）側に向けた状態で、前記配線基板（１０，１００，１１０）の前記裏面（１３）に位置する光素子実装部（５５，５６）上に実装された光素子（２４）とを備え、前記はんだボール接合部（４８）の表面から前記光素子実装部（５５，５６）の表面との段差（Ａ１）が、前記はんだボール（４９）の最大径（Ａ２）の半分以上かつ１０分の９以下の大きさであることを特徴とする光電気混載パッケージ。

従って、手段１の光電気混載パッケージによると、はんだボール接合部の表面から光素子実装部の表面との段差が、はんだボール接合部上に接合されたはんだボールの最大径の半分以上の大きさである。このため、光電気混載パッケージを光導波路付き基板に搭載した際に、光素子実装部上に実装された光素子と光導波路付き基板が備える光導波路との間に生じる空間が小さくなる。これに伴い、光素子と光導波路とをつなぐ光路が短くなるため、光信号が上記の空間を伝搬する際において光信号の損失、劣化を確実に低減することができる。なお、上記の空間を小さくするためには、光素子実装部がはんだボール接合部よりも光導波路付き基板側に突出していることがよい。

さらに、前記はんだボール接合部の表面から前記光素子実装部の表面との段差は、前記はんだボールの最大径の１０分の９以下の大きさである。このようにすれば、光素子実装部上に光素子を実装し、光電気混載パッケージを光導波路付き基板に搭載したとしても、光素子が光導波路付き基板に接触しにくくなる。

光電気混載パッケージを構成する配線基板としては、例えば、樹脂配線基板、セラミック配線基板、ガラス配線基板または金属配線基板が使用可能であるが、コスト面を考慮すると樹脂配線基板であることが好ましい。なお、樹脂配線基板に比較して熱伝導性の高いセラミック配線基板を用いた場合には、配線基板が熱膨張によって変形しにくくなるため、光素子実装部上に光素子を実装した場合に、光素子と光導波路とを位置合わせした状態に保持しやすくなる。また、発生した熱が効率良く放散されるため、光素子実装部に光素子を接続した場合には、放熱性の悪化に起因する発光波長のズレが回避され、動作安定性・信頼性に優れた配線基板を実現することができる。

かかる樹脂配線基板の好適例を挙げると、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等からなる配線基板がある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料からなる配線基板を使用してもよい。また、セラミック配線基板の好適例としては、例えば、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素、ベリリア、ムライト、低温焼成ガラスセラミック、ガラスセラミック等からなる配線基板を挙げることができる。金属配線基板の好適例としては、例えば、銅からなる配線基板、銅合金からなる配線基板、銅以外の金属単体からなる配線基板、銅以外の合金からなる配線基板などを挙げることができる。

なお、前記配線基板の前記主面側に、半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されることが好ましい。このようにすれば、半導体集積回路素子搭載領域と配線基板の裏面に位置する光素子実装部との距離が長くなり、ひいては、半導体集積回路素子搭載領域に搭載した半導体集積回路素子と光素子実装部上に実装した光素子との距離が長くなる。このため、半導体集積回路素子の熱が光素子に与える悪影響（例えば、放熱性の悪化に起因する発光波長のズレ）を低減することができ、光素子の信頼性が向上する。ここで、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。

また、前記配線基板の前記主面側であって前記光素子実装部の反対側となる箇所に凹部が形成され、前記凹部の底面上に前記半導体集積回路素子搭載領域が設定されるとともに、前記配線基板の前記主面上に、前記半導体集積回路素子搭載領域に搭載された半導体集積回路素子の熱を外部に放出する放熱手段を設けることが好ましい。このようにすれば、半導体集積回路素子の熱が放熱手段で放出されて少なくなるため、半導体集積回路素子の熱が光素子に与える悪影響をより確実に低減でき、光素子の信頼性がよりいっそう向上する。また、半導体集積回路素子が凹部内に配置されるため、放熱手段を設けたとしても光電気混載パッケージが肉厚になりにくい。さらに、配線基板の主面において光素子実装部の反対側となる箇所に凹部が形成されている。なお上記したように、光素子実装部がはんだボール接合部よりも光導波路付き基板側に突出している場合、配線基板において光素子実装部が位置する部分の肉厚は、配線基板においてはんだボール接合部が位置する部分の肉厚よりも厚くなっている可能性が高い。よって、上記の箇所に凹部を形成したとしても、配線基板の強度低下が防止される。また、配線基板の主面において光素子実装部の反対側のとなる箇所に凹部を形成すれば、光素子実装部上に実装された光素子と、凹部の底面（半導体集積回路素子搭載領域）に搭載された半導体集積回路素子とをつなぐ配線が短くなる。

さらに、前記配線基板の前記主面の外周部に面接合される矩形枠状に形成された補強材を備え、前記凹部は、前記配線基板の前記主面と前記補強材の内壁面とによって構成され、前記放熱手段は、前記補強材上に設けられていることが好ましい。このような構成であれば、配線基板の外周部の肉厚が配線基板の中央部の肉厚よりも薄い場合に、強度の低い配線基板の外周部を補強材によって補強することができる。なお、補強材の熱伝導性を比較的高くすれば、補強材と放熱手段とからなる放熱構造を得ることができる。

光電気混載パッケージを構成する配線基板は、樹脂絶縁層と金属導体層とを備えた多層配線基板であることがよい。前記金属導体層は前記主面や前記裏面に形成されていてもよいし、基板内部に形成されていてもよい。また、これらの金属導体層の層間接続を図るために、基板内部にスルーホール導体が形成されていてもよい。なお、かかる金属導体層やスルーホール導体は、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などからなる導電性金属ペーストを印刷または充填することにより形成される。そして、このような金属導体層には電気信号が流れるようになっている。なお、このような多層配線基板に加えて、例えば、樹脂絶縁層と金属導体層とを交互に積層してなるビルドアップ層をコア部の表層に有するビルドアップ多層配線基板を用いることも許容される。このようにすれば、配線基板の高密度化を図りやすくなる。また、前記主面側に半導体集積回路素子搭載領域が設定されている場合、前記光素子は、前記ビルドアップ多層配線基板を介して、半導体集積回路素子搭載領域に搭載される半導体集積回路素子に電気的に接続される。

前記はんだボール接合部及び前記光素子実装部は、例えば導電性金属により形成された金属層であることが好ましい。前記導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。２種以上の金属からなる導電性金属としては、例えば、スズ及び鉛の合金であるはんだ等を挙げることができる。２種以上の金属からなる導電性金属として、鉛フリーのはんだ（例えば、Ｓｎ−Ｓｂ系はんだ、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ、Ａｕ−Ｇｅ系はんだ、Ａｕ−Ｓｎ系はんだ、Ａｕ−Ｓｉ系はんだ等）を用いても勿論よい。また、はんだボール接合部及び光素子実装部を形成する方法としては、エッチング、めっき、金属ペーストの印刷焼成、金属箔の貼付、スパッタリング、蒸着、イオンプレーティングなどが挙げられる。

前記複数のはんだボールは、はんだ合金によって形成される。前記はんだ合金は、はんだボール接合部や、光導波路付き基板の接続端子等の材質等に応じて適宜選択されるが、９０Ｐｂ−１０Ｓｎ、９５Ｐｂ−５Ｓｎ、４０Ｐｂ−６０ＳｎなどのＰｂ−Ｓｎ系はんだ、Ｓｎ−Ｓｂ系はんだ、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ａｕ−Ｇｅ系はんだ、Ａｕ−Ｓｎ系はんだ、Ａｕ−Ｓｉ系はんだなどによって形成される。特に、前記複数のはんだボールは上記した鉛フリーはんだからなることが好ましい。このようにすれば、はんだボールに鉛が含まれていないため、配線基板の環境への負荷を低くすることができる。

なお、前記はんだボールの最大径は例えば５００μｍ以上に設定される。仮に、はんだボールの最大径が５００μｍ未満であると、光電気混載パッケージを光導波路付き基板に搭載した際に光素子と光導波路との間に生じる空間が小さくなりすぎるため、光素子実装部上に光素子を実装することが困難になる。また、光導波路付き基板の主面（はんだボールとの接続面）は波打っていることが多いため、はんだボールの最大径が例えば１００μｍ程度になると、はんだボールを光導波路付き基板に上手く接続できなくなる。

光電気混載パッケージは、光素子実装部上に実装された光素子を備えている。光素子は、光素子実装部の数に合わせて１つまたは２つ以上実装される。その実装方法としては、例えば、ワイヤボンディングやフリップチップボンディング等の手法を採用することができ、特には、フリップチップボンディングを採用することが好ましい。このようにすれば、ワイヤボンディングよりも、信頼性や電気的特性が向上する。また、ワイヤボンディングを採用した場合、光素子が厚い場合にワイヤが長くなってしまう。なお、発光部を有する光素子（即ち発光素子）としては、例えば、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザーダイオード（Laser Diode ；ＬＤ）、面発光レーザー（Vertical Cavity Surface Emitting Laser；ＶＣＳＥＬ）等を挙げることができる。これらの発光素子は、入力した電気信号を光信号に変換した後、その光信号を所定部位に向けて発光部から出射する機能を有している。一方、受光部を有する光素子（即ち受光素子）としては、例えば、ｐｉｎフォトダイオード（pin Photo Diode ；pin ＰＤ）、アバランシェフォトダイオード（ＡＰＤ）等を挙げることができる。これらの受光素子は、光信号を受光部にて入射し、その入射した光信号を電気信号に変換して出力する機能を有している。なお、光素子は発光部及び受光部の両方を有するものであってもよい。光素子に使用する好適な材料としては、例えば、Ｓｉ、Ｇｅ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＧａＡｌＡｓなどを挙げることができる。このような光素子（特に発光素子）は、動作回路によって動作される。光素子及び動作回路は、例えば、配線基板に形成された導体層（前記金属導体層）を介して電気的に接続されている。

上記課題を解決するための別の手段（手段２）としては以下のものがある。光信号が伝搬する光路となる光導波路（８１）を備えた光導波路付き基板（６１）と、前記光導波路付き基板（６１）上に搭載された光素子付き光電気混載パッケージ（２，３，４，１２０，１２３，１２６）とを備えた光電気混載モジュール（１）であって、前記光素子付き光電気混載パッケージ（２，３，４，１２０，１２３，１２６）は、主面（１２）及び前記主面（１２）の反対側に位置する裏面（１３）を有する配線基板（１０，１００，１１０）と、前記配線基板（１０，１００，１１０）の前記裏面（１３）に位置するはんだボール接合部（４８）上に接合され、前記光導波路付き基板（６１）への搭載時に前記光導波路付き基板（６１）に接続される複数のはんだボール（４９）と、発光部（２５）及び受光部のうちの少なくとも一方を有し、前記発光部（２５）及び前記受光部の少なくとも一方を前記光導波路（８１）側に向けた状態で、前記配線基板（１０，１００，１１０）の前記裏面（１３）に位置する光素子実装部（５５，５６）上に実装された光素子（２４）とを備え、前記はんだボール接合部（４８）の表面から前記光素子実装部（５５，５６）の表面との段差（Ａ１）が、前記はんだボール（４９）の最大径（Ａ２）の半分以上かつ１０分の９以下の大きさであることを特徴とする光電気混載モジュール。

従って、手段２の光電気混載モジュールによると、はんだボール接合部の表面から光素子実装部の表面との段差が、はんだボール接合部上に接合されたはんだボールの最大径の半分以上の大きさであるため、光素子実装部上に実装された光素子と光導波路付き基板が備える光導波路との間に生じる空間が小さくなる。これに伴い、光素子と光導波路とをつなぐ光路が短くなるため、光信号が上記の空間を伝搬する際において光信号の損失、劣化を確実に低減することができる。

ここで、光導波路付き基板としては、例えば、樹脂基板、セラミック基板、ガラス基板または金属基板が使用可能であるが、コスト面を考慮すると樹脂基板であることが好ましい。また、光導波路付き基板は、絶縁層と導体層とを備えた光導波路付き配線基板であることがよく、特には多層配線基板であることがよい。なお、このような配線基板に加えて、例えば、絶縁層と導体層とを交互に積層してなるビルドアップ層をコア部の表層に備えるビルドアップ多層配線基板を用いることも許容される。

また、光導波路付き基板は前記光導波路を備えている。光導波路付き基板は、１つの光導波路のみを備えていてもよく、２つ以上の光導波路を備えていてもよい。光導波路とは、光信号が伝搬する光路となるコア及び前記コアを取り囲むクラッドを有した板状またはフィルム状の部材を指し、例えば、ポリマ材料等からなる有機系の光導波路、石英ガラスや化合物半導体等からなる無機系の光導波路等がある。前記ポリマ材料としては、感光性樹脂、熱硬化性樹脂、熱可塑性樹脂などを選択することができ、具体的には、フッ素化ポリイミド等のポリイミド樹脂、エポキシ樹脂、ＵＶ硬化性エポキシ樹脂、ＰＭＭＡ（ポリメチルメタクリレート）、重水素化ＰＭＭＡ、重水素フッ素化ＰＭＭＡ等のアクリル樹脂、ポリオレフィン系樹脂などが好適である。

［第１実施形態］

以下、本発明を具体化した第１実施形態の光電気混載モジュールを、図１〜図７に基づき詳細に説明する。

図１〜図３に示されるように、本実施形態の光電気混載モジュール１は、光導波路付き配線基板６１（光導波路付き基板）の上面６２上に、３つの光素子付き光電気混載パッケージ２，３，４を搭載することで構成される。

本実施形態の光導波路付き配線基板６１は、上面６２及び下面６３を有する平面視略矩形状の板部材である。光導波路付き配線基板６１は、基板本体６９及び光導波路８１などを備えている。図３に示されるように、基板本体６９は、樹脂絶縁層６４と金属導体層６５とによって構成された多層配線基板である。樹脂絶縁層６４は、例えば、厚さ約３０μｍであって、連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料や、厚さ約１００μｍのガラス布基材エポキシ樹脂からなる。

図３に示されるように、樹脂絶縁層６４における複数箇所には、樹脂絶縁層６４の厚さ方向に貫通する内部導通用のスルーホール部６６が形成されている。そして、これらのスルーホール部６６は、層の異なる金属導体層６５を電気的に接続する役割を果たしている。また、光導波路付き配線基板６１の上面６２において各々のスルーホール部６６の上端面がある位置には、接続端子であるパッド６７が配置されている。

図１〜図３に示されるように、前記光導波路８１は、光導波路付き配線基板６１の上面６２側に設けられた取付凹部６８内に形成されており、上面が光導波路付き配線基板６１の上面６２と面一になっている。光導波路８１は、コア８３及びそれを取り囲むクラッド８４を有している。なお、実質的にコア８３は光信号が伝搬する光路となる。本実施形態の場合、コア８３及びクラッド８４は、屈折率等の異なる透明なポリマ材料、具体的には屈折率等の異なるＰＭＭＡ（ポリメチルメタクリレート）により形成されている。光路となるコア８３の本数は１２であって、それらは直線状をなしており、互いに平行に延びるように形成されている。

光導波路８１における所定の箇所には、光導波路８１の下面にて開口するＶ字溝８５が形成されている。このＶ字溝８５の先端はコア８３のある深さにまで及んでいる。Ｖ字溝８５の内面は光導波路付き配線基板６１の上面６２に対して約４５°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜８７が蒸着されている。その結果、光を９０°の角度で反射する光路変換用ミラーが構成される。

図２，図３に示されるように、前記光電気混載パッケージ２は配線基板１０を備えている。配線基板１０は、主面１２及びその反対側に位置する裏面１３を有し、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ１．０ｍｍの正方形板状をなしている。また、配線基板１０は、ガラスエポキシからなる略矩形板状のコア基板１４（コア部）を有するとともに、コア基板１４の表層であるコア主面１５（図３では上面）上に第１ビルドアップ層３１を有し、同じくコア基板１４の表層であるコア裏面１６（図３では下面）上に第２ビルドアップ層３２を有するビルドアップ多層配線基板である。

図３に示されるように、コア基板１４における複数箇所には、コア主面１５及びコア裏面１６を貫通するスルーホール導体１７が形成されている。これらのスルーホール導体１７は、コア基板１４のコア主面１５側とコア裏面１６側とを接続導通している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。そして、スルーホール導体１７における開口部には銅めっき層からなる蓋状導体１９が形成され、その結果スルーホール導体１７が塞がれている。また、コア基板１４のコア主面１５及びコア裏面１６においてスルーホール導体１７が存在しない箇所には、銅めっき層からなる配線パターン２０が形成されている。

前記第１ビルドアップ層３１は、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂絶縁層３３と、銅からなる金属導体層４２とを交互に積層した構造を有している。また、各樹脂絶縁層３３における複数箇所には、金属導体層４２に接続される内層接続ビア導体４３が形成されている。さらに、第３層の樹脂絶縁層３３の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。

図１〜図３に示されるように、前記配線基板１０の前記主面１２側には、主面側凹部５０，５１が形成されている。主面側凹部５０は、配線基板１０の主面１２側において基板中央部となる領域に配置され、平面視略矩形状をなしている。一方、主面側凹部５１は、配線基板１０の主面１２側において主面側凹部５０よりも基板外周側となる領域に配置され、平面視略矩形状をなしている。また、主面側凹部５０の底面上には、それぞれ平面略矩形状をなす複数のＣＰＵ接続用端子（図示略）が形成され、主面側凹部５１の底面上には、それぞれ平面視略矩形状をなす複数のドライバＩＣ接続用端子５７が形成されている。各ＣＰＵ接続用端子及び各ドライバＩＣ接続用端子５７は、互いに電気的に接続されている。そして、配線基板１０の主面１２側において各ＣＰＵ接続用端子が属する領域（主面側凹部５０の底面）や、配線基板１０の主面１２側において各ドライバＩＣ接続用端子５７が属する領域（主面側凹部５１の底面）が、半導体集積回路素子搭載領域２３となる。なお、主面側凹部５０，５１の底面は、それぞれ第１層の樹脂絶縁層３３の表面の一部である。また、ＣＰＵ接続用端子及びドライバＩＣ接続用端子５７の表面上には、それぞれはんだボール４５が配設されている。

図１に示されるように、半導体集積回路素子搭載領域２３に属するＣＰＵ接続用端子の表面上に配設された各はんだボール４５には、半導体集積回路素子であるＩＣチップ２１（ＣＰＵ）が接合されている。ＭＰＵとしての機能を有するＩＣチップ２１は、縦１０．０ｍｍ×横７．５ｍｍ×厚さ０．７ｍｍの矩形平板状をなしている。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数の素子側端子（図示略）が格子状に設けられている。

図１〜図３に示されるように、半導体集積回路素子搭載領域２３に属する前記ドライバＩＣ接続用端子５７の表面上に配設された各はんだボール４５には、半導体集積回路素子であるドライバＩＣ２２が接合されている。本実施形態のドライバＩＣ２２は、縦３．５ｍｍ×横２．５ｍｍの略矩形平板状をなしている。このドライバＩＣ２２の下面側表層には、図示しない回路素子が形成されている。また、ドライバＩＣ２２の有する複数の端子２８は、各はんだボール４５上にそれぞれ接合されている。

図３に示されるように、前記第２ビルドアップ層３２は、上述した第１ビルドアップ層３１と略同じ構造を有している。即ち、第２ビルドアップ層３２は、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂絶縁層３４と、金属導体層４２とを交互に積層した構造を有している。また、各樹脂絶縁層３４における複数箇所には、金属導体層４２などに接続される内層接続ビア導体４７が形成されている。

図３等に示されるように、第３層の樹脂絶縁層３４の表面上（即ち、前記配線基板１０の前記裏面１３上）であって、前記主面側凹部５１の反対側となる箇所には、それぞれ平面視略矩形状をなす複数の光素子接続用端子５５（光素子実装部）が形成されている。また、各光素子接続用端子５５の表面上には、それぞれはんだボール５６（光素子実装部）が配設されている。

図１〜図３に示されるように、光素子接続用端子５５の表面上に配設されたはんだボール５６には、光素子（発光素子）の一種であるＶＣＳＥＬ２４が、発光面を下方（前記光導波路８１側）に向けた状態でフリップチップボンディングによって実装されている。本実施形態のＶＣＳＥＬ２４は、縦３．０ｍｍ×横０．２５ｍｍ×厚さ０．２ｍｍの略矩形平板状をなしている。このＶＣＳＥＬ２４は、同ＶＣＳＥＬ２４の長手方向に沿って一列に並べられた複数（ここでは１２個）の発光部２５を発光面内に有している。これらの発光部２５は、配線基板１０の裏面１３に対して直交する方向（即ち、図２，図３において下方向）に、所定波長のレーザー光（光信号）を出射するようになっている。また、ＶＣＳＥＬ２４の有する複数の端子２９は、各はんだボール５６にそれぞれ接合されている。ＶＣＳＥＬ２４は、光素子接続用端子５５、前記内層接続ビア導体４３，４７、前記蓋状導体１９、前記スルーホール導体１７及び前記ドライバＩＣ接続用端子５７などを介して、前記ドライバＩＣ２２に電気的に接続されており、ドライバＩＣ２２によって駆動されるようになっている。

図２，図３に示されるように、配線基板１０の裏面１３側であって光素子接続用端子５５が存在しない箇所には、裏面側凹部５２が形成されている。裏面側凹部５２は、配線基板１０の裏面１３側において前記主面側凹部５１の反対側とはならない領域に配置されている。また、裏面側凹部５２の底面上における複数箇所には、はんだボール接合部であるＢＧＡ用パッド４８が格子状に形成されている。即ち、ＢＧＡ用パッド４８は、配線基板１０の裏面１３側に位置している。また、ＢＧＡ用パッド４８よりも光素子接続用端子５５が、前記光導波路付き配線基板６１側に突出した状態となる。なお、裏面側凹部５２の底面は、第１層の樹脂絶縁層３４の表面の一部である。さらに、第１層の樹脂絶縁層３４の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部３９が形成されている。また、ＢＧＡ用パッド４８の表面上には、光導波路付き配線基板６１に対して電気的に接続可能な複数のはんだボール４９が配設されている。そして、各はんだボール４９が光導波路付き配線基板６１の前記パッド６７にはんだ付けされることにより、配線基板１０が光導波路付き配線基板６１上に搭載される。

なお図２に示されるように、ＢＧＡ用パッド４８の表面からはんだボール５６の表面（ＶＣＳＥＬ２４との接触点）との段差Ａ１は、はんだボール４９の最大径Ａ２（直径）の半分以上であって、はんだボール４９の最大径Ａ２の１０分の９以下の大きさである。本実施形態では、はんだボール４９の最大径Ａ２が５００μｍに設定され、段差Ａ１が２７５μｍに設定されている。また、前記ＶＣＳＥＬ２４の厚さ（距離Ａ３）が０．２ｍｍ（＝２００μｍ）に設定されている。よって、ＶＣＳＥＬ２４の発光面と前記光導波路８１の上面（光導波路付き配線基板６１の上面６２）との間に生じる空間Ａ４（ギャップ）は２５μｍとなる。そして、ＶＣＳＥＬ２４の発光面と光導波路８１の前記コア８３との間の距離（光伝送距離）は、２００μｍ以下であることが好ましく、本実施形態では１００μｍに設定されている。

なお、図１において右側及び下側にある光電気混載パッケージ３，４が備える配線基板１０の主面１２にも、主面側凹部５１が形成されている。主面側凹部５１の底面上には、複数のレシーバＩＣ接続用端子（図示略）が形成され、各レシーバＩＣ接続用端子の表面上には、それぞれはんだボール４５が形成されている。各はんだボール４５には、半導体集積回路素子であるレシーバＩＣ２６が接合されている。本実施形態のレシーバＩＣ２６は、縦３．５ｍｍ×横２．５ｍｍの略矩形平板状をなしている。このレシーバＩＣ２６の下面側表層には、図示しない回路素子が形成されている。また、レシーバＩＣ２６の有する複数の端子（図示略）は、各はんだボール４５上にそれぞれ接合されている。

また、光電気混載パッケージ３，４が備える配線基板１０の裏面１３にも、複数の光素子接続用端子５５が形成されている。各光素子接続用端子５５の表面上には、光素子（受光素子）の一種であるフォトダイオード（図示略）が、受光面を下方（前記光導波路８１側）に向けた状態で接合されている。本実施形態のフォトダイオードは、縦３．０ｍｍ×横０．２５ｍｍ×厚さ０．２ｍｍの略矩形平板状をなしている。このフォトダイオードは、同フォトダイオードの長手方向に沿って一列に並べられた複数（ここでは１２個）の受光部（図示略）を受光面内に有している。従って、これらの受光部は、光導波路８１側からフォトダイオード側に向かうレーザー光（光信号）を受けやすい構成となっている。なお、フォトダイオードは、レシーバＩＣ２６に電気的に接続されており、レシーバＩＣ２６によって駆動されるようになっている。

このように構成された光電気混載モジュール１の一般的な動作について簡単に述べる。

ＶＣＳＥＬ２４及びフォトダイオードは、光導波路付き配線基板６１の金属導体層６５や配線基板１０の金属導体層４２などを介した電力供給により、動作可能な状態となる。配線基板１０上のドライバＩＣ２２からＶＣＳＥＬ２４に電気信号が出力されると、ＶＣＳＥＬ２４は入力した電気信号を光信号（レーザー光）に変換した後、その光信号をコア８３の一端（図２では右端）にある光路変換用ミラーに向けて、発光部２５から出射する。発光部２５から出射したレーザー光は、光導波路８１の上面側から入射して、コア８３の光路変換用ミラーに入射する。光路変換用ミラーに入射したレーザー光は、そこで進行方向を９０°変更し、コア８３を通過して、コア８３の他端側（図２では左端側）にある光路変換用ミラーに入射する。そして、他端側にある光路変換用ミラーに入射したレーザー光は、そこで進行方向を９０°変更し、光導波路８１の上面側から出射する。さらに、レーザー光は、フォトダイオードの受光部に入射する。フォトダイオードは、受光したレーザー光を電気信号に変換し、変換した電気信号をレシーバＩＣ２６に出力する。

次に、上記構成の光電気混載モジュール１の製造方法を説明する。

まず、配線基板１０を従来周知の手法により作製し、あらかじめ準備しておく。配線基板１０は以下のように作製される。まず、縦５０ｍｍ×横５０ｍｍ×厚さ０．６ｍｍの基材の両面に銅箔が貼付された銅張積層板（図示略）を準備する。そして、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、銅張積層板を貫通する貫通孔を所定位置にあらかじめ形成しておく。次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１７を形成した後、そのスルーホール導体１７内に閉塞体１８を充填形成する。さらに、銅めっきを行って蓋状導体１９を形成し、さらに銅張積層板の両面の銅箔のエッチングを行って配線パターン２０をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。その結果、コア基板１４を得る。

次に、コア基板１４のコア主面１５及びコア裏面１６に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体４３，４７が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部に内層接続ビア導体４３，４７を形成するとともに、樹脂絶縁層３３，３４上に金属導体層４２を形成する。

次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体４３，４７が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３３，３４を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に内層接続ビア導体４３，４７を形成するとともに、第２層の樹脂絶縁層３３，３４上に金属導体層４２を形成する。

さらに、第２層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体４３，４７が形成されるべき位置に盲孔を有する第３層の樹脂絶縁層３３，３４を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に内層接続ビア導体４３，４７を形成する。この時点で、第１ビルドアップ層３１及び第２ビルドアップ層３２が完成する（図４参照）。

次に、第１ビルドアップ層３１を構成する第２層及び第３層の樹脂絶縁層３３に対してルータ９１を用いたミリング加工を行い、主面側凹部５０，５１を形成する（図５参照）。同様に、第２ビルドアップ層３２を構成する第２層及び第３層の樹脂絶縁層３４に対してルータ９１を用いたミリング加工を行い、裏面側凹部５２を形成する。さらに、主面側凹部５０の底面上にＣＰＵ接続用端子を形成するとともに、主面側凹部５１の底面上にドライバＩＣ接続用端子５７（またはレシーバＩＣ接続用端子）を形成する（図６参照）。同様に、裏面側凹部５２の底面上にＢＧＡ用パッド４８を形成する。

この後、第３層の樹脂絶縁層３３，３４上にソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３８に開口部３９をパターニングする。以上の結果、両面にビルドアップ層３１，３２を備える所望の配線基板１０が完成する（図６参照）。

また、光導波路付き配線基板６１を構成する基板本体６９を従来公知の手法により作製し、準備しておく。その具体例を挙げると、銅張積層板を出発材料として銅箔のエッチングや無電解銅めっき等を行い、金属導体層６５及びスルーホール部６６を有する樹脂絶縁層６４を形成する。次に、樹脂絶縁層６４の表層にさらに樹脂絶縁層６４を積層形成し、最上層の樹脂絶縁層６４の上面６２にパッド６７や取付凹部６８を形成する。また、従来公知の手法に従って、取付凹部６８の底面にクラッド８４及びコア８３を順次積層形成し、光導波路８１を形成する。

さらに、完成した配線基板１０において、前記ＣＰＵ接続用端子上、及び、前記ドライバＩＣ接続用端子５７上（またはレシーバＩＣ接続用端子上）にはんだボール４５を形成するとともに、前記ＢＧＡ用パッド４８上にはんだボール４９を形成する（図７参照）。詳述すると、ＣＰＵ接続用端子及びドライバＩＣ接続用端子５７（またはレシーバＩＣ接続用端子）にはんだペーストを塗布してリフローすることにより、はんだボール４５を形成するとともに、ＢＧＡ用パッド４８にはんだペーストを塗布してリフローすることにより、はんだボール４９を形成する。

次に、この配線基板１０の半導体集積回路素子搭載領域２３にＩＣチップ２１を搭載する。このとき、ＣＰＵ接続用端子と、ＩＣチップ２１の素子側端子とを位置合わせしてリフローを行う。これにより、ＣＰＵ接続用端子及び素子側端子同士が接合され、配線基板１０とＩＣチップ２１とが電気的に接続される。

さらに、図１において中央にある光電気混載パッケージ２において、配線基板１０の主面１２側にドライバＩＣ２２を実装するとともに、配線基板１０の裏面１３側にＶＣＳＥＬ２４を実装する（図７参照）。また、図１において右側及び下側にある光電気混載パッケージ３，４において、配線基板１０の主面１２側にレシーバＩＣ２６を実装するとともに、配線基板１０の裏面１３側にフォトダイオードを実装する。詳述すると、ドライバＩＣ２２をはんだボール４５に押し付けた状態でリフローを行い、ドライバＩＣ２２の端子２８をはんだボール４５にはんだ付けする。一方、レシーバＩＣ２６も、ドライバＩＣ２２と同様の工程を経て、配線基板１０の主面１２側に実装される。また、ＶＣＳＥＬ２４をはんだボール５６に押し付けた状態でリフローを行い、ＶＣＳＥＬ２４の端子２９をはんだボール５６にはんだ付けする。一方、フォトダイオードも、ＶＣＳＥＬ２４と同様の工程を経て、配線基板１０の裏面１３側に実装される。その結果、所望の光素子付き光電気混載パッケージ２，３，４が完成する。

また、光電気混載パッケージ２，３，４のはんだボール４９を光導波路付き配線基板６１の上面６２に密着させた状態で、各はんだボール４９のリフローを行う。このとき、はんだボール４９をリフローする際のセルフアライメント作用により、ＶＣＳＥＬ２４の発光部２５（またはフォトダイオードの受光部）と光導波路８１のコア８３との光軸合わせが行われる。これにより、はんだボール４９と光導波路付き配線基板６１のパッド６７とが接合され、光電気混載パッケージ２，３，４が光導波路付き配線基板６１にはんだ付けされる。以上のようにして、図１に示す本実施形態の光電気混載モジュール１が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態の光電気混載モジュール１によれば、ＢＧＡ用パッド４８の表面からはんだボール５６の表面との段差Ａ１が、はんだボール４９の最大径Ａ２の半分以上の大きさである。このため、光電気混載パッケージ２，３，４を光導波路付き配線基板６１に搭載した際に、光素子（ＶＣＳＥＬ２４またはフォトダイオード）と光導波路８１との間に生じる空間Ａ４が小さくなる。これに伴い、光素子（ＶＣＳＥＬ２４またはフォトダイオード）と光導波路８１とをつなぐ光路が短くなるため、光信号が空間Ａ４を伝搬する際において光信号の損失、劣化を確実に低減することができる。特に、光素子が多く存在する場合に本実施形態の構造を採用すれば、光素子につながっている光路をそれぞれ短くすることができるため、光信号の損失、劣化がより効果的に低減される。

（２）本実施形態では、上記の空間Ａ４を小さくして光信号の損失、劣化を低減している。よって、光信号の損失、劣化を低減するために、ＶＣＳＥＬ２４の発光部２５から光導波路８１のコア８３に向けてレーザー光を通過させるためのレンズや、コア８３からフォトダイオードの受光部に向けてレーザー光を通過させるためのレンズを設けたりしなくても済む。ゆえに、光電気混載パッケージ２，３，４の部品点数が少なくなり、製造時の工数も少なくなるため、光電気混載モジュール１の製造コスト増を回避することができる。

（３）特開２００４−２０３９４３号公報では、半導体部品を、受発光部を回路基板側に向けた状態で回路基板に接続するとともに、レーザー光（光信号）が通過する部分である半導体部品と回路基板との隙間を透光性封止材料（アンダーフィル材）で封止してなる光モジュールが提案されている。しかし、レーザー光は、アンダーフィル材を通過する際に散乱するため、損失、劣化が大きくなりやすい。しかも、アンダーフィル材に含まれているフィラーに光が反射、屈折するため、レーザー光は散乱しやすくなっている。また現状では、レーザー光が通過可能となる透光性を有したアンダーフィル材が殆ど存在しないため、コスト上昇につながってしまう。一方、本実施形態では、レーザー光が通過する部分である空間Ａ４（図２参照）にアンダーフィル材は存在していないため、上記の問題が解消される。

（４）特表２００５−５３９２７４号公報では、電気光学素子（光素子）を、受発光部を導波路を備える光導波路付き配線基板側に向けた状態で配線基板に接続するとともに、配線基板をはんだボールを介して光導波路付き配線基板に接続する光モジュールが提案されている。しかし、はんだボールのはんだボール接合部と光素子の光素子実装部とが同一平面内に存在するため、光素子を厚くしなければ、光素子と光導波路との間に生じる空間が大きくなってしまい、光信号の損失、劣化が生じやすくなる。しかも、光素子は、パッケージの小型化に伴って薄肉化される傾向にあるため、上記の問題はさらに顕著になる。また、特開２００４−２９４８５７号公報では、配線基板に形成した凹部内にＶＣＳＥＬを実装した光素子内蔵基板が提案されている。しかし、ＶＣＳＥＬの発光部が凹部内に位置しているため、この場合も、光素子と光導波路との間に生じる空間が大きくなってしまい、光信号の損失、劣化が生じやすくなる。

一方、本実施形態では、光素子実装部である光素子接続用端子５５が、はんだボール接合部であるＢＧＡ用パッド４８よりも光導波路付き配線基板６１側に突出している。このため、光素子（ＶＣＳＥＬ２４またはフォトダイオード）が薄い場合でも、空間Ａ４を小さくすることができ、光信号の損失、劣化を低減できる。

（５）本実施形態のＶＣＳＥＬ２４は、発光部２５から配線基板１０の主面１２に対して直交する方向（即ち、図２，図３において下方向）に、光信号を出射するように構成され、配線基板１０の裏面１３に搭載されている。また、本実施形態のフォトダイオードは、受光部が光導波路８１側からフォトダイオード側に向かう光信号を受けやすい構成となっており、同じく配線基板１０の裏面１３に搭載されている。よって、ＶＣＳＥＬ２４及びフォトダイオードを、従来のフリップチップボンディング等の手法で実装することができるため、光電気混載モジュール１を低コストで製造できる。
［第２実施形態］

以下、本発明を具体化した第２実施形態の光電気混載モジュール１を図８，図９に基づき詳細に説明する。ここでは前記第１実施形態と相違する点を中心に説明し、共通する点については同じ部材番号を付すのみとする。

図８，図９に示されるように、本実施形態の光電気混載モジュール１は、配線基板の構造が上記第１実施形態とは異なる。本実施形態の配線基板１００は、複数の樹脂絶縁層１０１を一括積層することにより構成されている。樹脂絶縁層１０１は、耐熱性の熱可塑性樹脂からなる絶縁基材を主体として形成されている。また、樹脂絶縁層１０１は、上面１０２及び下面１０３を有している。上面１０２には、基板平面方向に延びる上面側配線層１０４が形成され、下面１０３には、同じく基板平面方向に延びる下面側配線層１０５が形成されている。また、樹脂絶縁層１０１には、上面１０２及び下面１０３を貫通する複数のビア導体１０６が設けられている。各ビア導体１０６の上端面は上面側配線層１０４に電気的に接続されうるようになっており、各ビア導体１０６の下端面は下面側配線層１０５に電気的に接続されうるようになっている。

次に、上記の配線基板１００を製造する手順について説明する。

まず、樹脂絶縁層１０１を個別に作製する。樹脂絶縁層１０１の作製は、基本的には従来周知の手法によって行われる。ここでは、絶縁基材の両面に銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してメカニカルドリル、ＹＡＧレーザーまたは炭酸ガスレーザーを用いて孔あけ加工を行い、銅張積層板を貫通するビア孔（図示略）を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでビア孔内にビア導体１０６を形成する。さらに、銅張積層板の両面のエッチングを行って上面側配線層１０４及び下面側配線層１０５を形成する。その結果、樹脂絶縁層１０１を得る。

そして、平板状の下治具（図示略）上に５枚の樹脂絶縁層１０１を重ねた後、下治具及び最上層の樹脂絶縁層１０１の上に平板状の上治具（図示略）を載置する。さらに、２０Ｔｏｒｒ（≒２６６６Ｐａ）以下の真空下で２６０℃以上の温度となるように加熱を行いながら積層方向（接合方向）に押圧力（４ＭＰａ）を加える（真空熱プレス）。これに伴い、各樹脂絶縁層１０１が積層方向に沿って押圧されるとともに、熱により各樹脂絶縁層１０１の可塑性が大きくなる。その結果、各樹脂絶縁層１０１が互いに接着（熱圧着）され、配線基板１００が形成される。
［第３実施形態］

以下、本発明を具体化した第３実施形態の光電気混載モジュール１を図１０〜図１２に基づき詳細に説明する。ここでは前記第１実施形態と相違する点を中心に説明し、共通する点については同じ部材番号を付すのみとする。

図１２に示されるように、本実施形態の光電気混載モジュール１は、配線基板の構造が上記第１実施形態とは異なる。本実施形態の配線基板１１０は、２層の樹脂絶縁層１１１からなる積層体（図１０参照）を成形することにより構成されている。樹脂絶縁層１１１は、上面１１２及び下面１１３を有している。上面１１２には、基板平面方向に延びる上面側配線層１１４が形成され、下面１１３には、同じく基板平面方向に延びる下面側配線層１１５が形成されている。また、樹脂絶縁層１１１には、上面１１２及び下面１１３を貫通する複数のビア導体１１６が設けられている。各ビア導体１１６の上端面は上面側配線層１１４に電気的に接続されうるようになっており、各ビア導体１１６の下端面は下面側配線層１１５に電気的に接続されうるようになっている。

次に、上記の配線基板１１０を製造する手順について説明する。

まず、図１０に示される積層体を作製する。次に、平板状の下治具１１７上に積層体を載置した後、下治具１１７及び積層体の上に平板状の上治具１１８を載置する（図１１参照）。これにより、積層体は、下治具１１７及び上治具１１８によって挟持された状態となる。さらに、２０Ｔｏｒｒ（≒２６６６Ｐａ）以下の真空下で２６０℃以上の温度となるように加熱を行いながら厚さ方向（接合方向）に押圧力（４ＭＰａ）を加える（真空熱プレス）。これに伴い、積層体が積層方向に沿って押圧され、下治具１１７及び上治具１１８の押圧面に沿って変形する。その結果、主面側凹部５１及び裏面側凹部５２を有する配線基板１１０が成形される。

なお、本発明の実施形態は以下のように変更してもよい。

・図１３に示されるように、配線基板１０の主面１２上に半導体集積回路素子（ここではＩＣチップ２１及びドライバＩＣ２２）の熱を外部に放出するヒートシンク１２１（放熱手段）を設けた光電気混載パッケージ１２０としてもよい。このようにすれば、半導体集積回路素子の熱がヒートシンク１２１で放出されて少なくなるため、半導体集積回路素子の熱がＶＣＳＥＬ２４に与える悪影響をより確実に低減でき、ＶＣＳＥＬ２４の信頼性がよりいっそう向上する。

・図１４に示されるように、配線基板１０の主面１２の外周部に、両面接着テープ等を用いて矩形枠状に形成されたスティフナ１２２（補強材）を面接合し、スティフナ１２２上にヒートシンク１２１を設けた光電気混載パッケージ１２３としてもよい。この場合、主面側凹部５１は、配線基板１０の主面１２とスティフナ１２２の内壁面とによって構成される。このような構成であれば、配線基板１０の外周部の肉厚が配線基板１０の中央部の肉厚よりも薄い場合（図１４参照）であっても、強度の低い配線基板１０の外周部をスティフナ１２２によって補強することができる。なお、スティフナ１２２を熱伝導性の高い材料（銅など）によって形成すれば、スティフナ１２２とヒートシンク１２１とからなる放熱構造を得ることができる。

・上記実施形態の光電気混載パッケージ２，３，４は、１つの配線基板１０によって構成されていたが、複数の配線基板を貼り合わせることによって構成してもよい。例えば図１５に示されるように、下面（ＢＧＡ用パッド４８）にはんだボール４９が接合される第１配線基板１２４と、下面（光素子接続用端子５５）にＶＣＳＥＬ２４が実装される第２配線基板１２５とを貼り合わせることによって構成した光電気混載パッケージ１２６としてもよい。この場合、第２配線基板１２５には、第１配線基板１２４にはんだボール４９を接合させるための開口部１２７が形成される。さらに、第１配線基板１２４の主面上にヒートシンク１２１を設けてもよい。

・図１６に示されるように、主面側凹部５１の底面上にドライバＩＣ２２を実装し、配線基板１０の主面１２上にＩＣチップ２１を実装するとともに、ＩＣチップ２１によって主面側凹部５１の開口部を塞ぐようにしてもよい。さらに、配線基板１０の主面１２の外周部にスティフナ１２２を面接合し、スティフナ１２２上にヒートシンク１２１を設けてもよい。

・上記実施形態では、ＢＧＡ用パッド４８の表面からはんだボール５６の表面との段差Ａ１が、はんだボール４９の最大径Ａ２の１０分の９以下の大きさに設定されていた。しかし、図１７に示されるように、第２ビルドアップ層３２を構成する樹脂絶縁層３４の層数を増やすことにより、段差Ａ１をはんだボール４９の最大径Ａ２より大きくしてもよい。この場合、光導波路８１は光導波路付き配線基板６１に内蔵され、光導波路８１の上層側の樹脂絶縁層６４には、光導波路８１の上面を露出させるための凹部１２８が形成される。

・上記実施形態では、配線基板１０の裏面１３上であって主面側凹部５１の反対側となる箇所に、光素子接続用端子５５が形成されていた。しかし、図１８に示されるように、配線基板１０の裏面１３上であって主面側凹部５１の反対側となる箇所から基板平面方向にずれた位置に、光素子接続用端子５５を形成してもよい。

・上記実施形態において、ＩＣチップ２１、ドライバＩＣ２２、レシーバＩＣ２６、ＶＣＳＥＬ２４及びフォトダイオードの搭載方法を適宜変更してもよい。例えば、ＩＣチップ２１、ドライバＩＣ２２及びレシーバＩＣ２６の少なくとも１つを、ワイヤ（図示略）を介して配線基板１０の主面１２上または裏面１３上に形成されたボンディングパッド（図示略）に接続してもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、主面及び前記主面の反対側に位置する裏面を有する配線基板と、前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上にフリップチップボンディングによって実装された光素子とを備え、前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上の大きさであることを特徴とする光電気混載パッケージ。

（２）光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、主面及び前記主面の反対側に位置する裏面を有する配線基板と、前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上に実装された光素子とを備え、前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上の大きさであり、前記配線基板は、樹脂絶縁層と金属導体層とを交互に積層してなるビルドアップ層をコア部の表層に有するビルドアップ多層配線基板であり、前記光素子は、前記ビルドアップ多層配線基板を介して、前記主面側に設定された半導体集積回路素子搭載領域に搭載される半導体集積回路素子に電気的に接続され、前記半導体集積回路素子搭載領域は、前記主面側に位置するビルドアップ層に対してルータ加工を行うことによって形成された主面側凹部の底面に設定され、前記光素子実装部は、前記裏面側に位置するビルドアップ層に対してルータ加工を行うことによって形成された裏面側凹部の底面に設定されていることを特徴とする光電気混載パッケージ。

（３）光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、主面及び前記主面の反対側に位置する裏面を有する配線基板と、前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上に実装された光素子とを備え、前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上の大きさであり、前記配線基板は、複数の樹脂絶縁層を一括積層してなることを特徴とする光電気混載パッケージ。

（４）光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、主面及び前記主面の反対側に位置する裏面を有する配線基板と、前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上に実装された光素子とを備え、前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上の大きさであり、前記配線基板は、上治具及び下治具によって挟持した状態で、厚さ方向に押圧力を加えることによって成形されることを特徴とする光電気混載パッケージ。

（５）光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、主面及び前記主面の反対側に位置する裏面を有する配線基板と、前記配線基板の前記裏面に位置するはんだボール接合部上にされ、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される最大径が５００μｍ以上の複数のはんだボールと、発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面における凸部に位置する光素子実装部上に実装された光素子とを備え、前記はんだボール接合部から前記光素子実装部の表面までの距離が２５０μｍ以上４５０μｍ以下であることを特徴とする光電気混載パッケージ。

第１実施形態における光電気混載モジュールを示す概略斜視図。 同じく、光電気混載モジュールを示す概略断面図。 同じく、光電気混載モジュールを示す要部断面図。 同じく、光電気混載モジュールの製造方法を示す説明図。 同じく、光電気混載モジュールの製造方法を示す説明図。 同じく、光電気混載モジュールの製造方法を示す説明図。 同じく、光電気混載モジュールの製造方法を示す説明図。 第２実施形態における配線基板の製造方法を示す説明図。 同じく、配線基板の製造方法を示す説明図。 第３実施形態における配線基板の製造方法を示す説明図。 同じく、配線基板の製造方法を示す説明図。 同じく、光電気混載パッケージを示す概略平面図。 他の実施形態における光電気混載パッケージを示す概略断面図。 他の実施形態における光電気混載パッケージを示す概略断面図。 他の実施形態における光電気混載パッケージを示す概略断面図。 他の実施形態における光電気混載パッケージを示す概略断面図。 他の実施形態における光電気混載モジュールを示す概略断面図。 他の実施形態における光電気混載パッケージを示す概略断面図。

符号の説明

１…光電気混載モジュール
２，３，４，１２０，１２３，１２６…光素子付き光電気混載パッケージ（光電気混載パッケージ）
１０，１００，１１０…配線基板
１２…配線基板の主面
１３…配線基板の裏面
１４…コア部としてのコア基板
２１…半導体集積回路素子としてのＩＣチップ
２２…半導体集積回路素子としてのドライバＩＣ
２３…半導体集積回路素子搭載領域
２４…光素子としてのＶＣＳＥＬ
２６…半導体集積回路素子としてのレシーバＩＣ
２５…発光部
３１…ビルドアップ層としての第１ビルドアップ層
３２…ビルドアップ層としての第２ビルドアップ層
３３，３４…樹脂絶縁層
５１…凹部としての主面側凹部
４２…金属導体層
４８…はんだボール接合部としてのＢＧＡ用パッド
４９…はんだボール
５５…光素子実装部としての光素子接続用端子
５６…光素子実装部としてのはんだボール
６１…光導波路付き基板としての光導波路付き配線基板
８１…光導波路
１２１…放熱手段としてのヒートシンク
１２２…補強材としてのスティフナ
Ａ１…段差
Ａ２…最大径

Claims (7)

1. 光信号が伝搬する光路となる光導波路を備えた光導波路付き基板に搭載可能な光電気混載パッケージであって、
   主面及び前記主面の反対側に位置する裏面を有する配線基板と、
   前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、
   発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上に実装された光素子と
   を備え、
   前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上かつ１０分の９以下の大きさである
   ことを特徴とする光電気混載パッケージ。
2. 前記はんだボールの最大径は５００μｍ以上であることを特徴とする請求項１に記載の光電気混載パッケージ。
3. 前記配線基板の前記主面側に、半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたことを特徴とする請求項１または２に記載の光電気混載パッケージ。
4. 前記配線基板の前記主面側であって前記光素子実装部の反対側となる箇所に凹部が形成され、前記凹部の底面上に前記半導体集積回路素子搭載領域が設定されるとともに、
   前記配線基板の前記主面上に、前記半導体集積回路素子搭載領域に搭載された半導体集積回路素子の熱を外部に放出する放熱手段を設けた
   ことを特徴とする請求項３に記載の光電気混載パッケージ。
5. 前記配線基板の前記主面の外周部に面接合される矩形枠状に形成された補強材を備え、
   前記凹部は、前記配線基板の前記主面と前記補強材の内壁面とによって構成され、前記放熱手段は、前記補強材上に設けられている
   ことを特徴とする請求項４に記載の光電気混載パッケージ。
6. 前記配線基板は、樹脂絶縁層と金属導体層とを交互に積層してなるビルドアップ層をコア部の表層に有するビルドアップ多層配線基板であり、
   前記光素子は、前記ビルドアップ多層配線基板を介して、前記主面側に設定された半導体集積回路素子搭載領域に搭載される半導体集積回路素子に電気的に接続されている
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電気混載パッケージ。
7. 光信号が伝搬する光路となる光導波路を備えた光導波路付き基板と、前記光導波路付き基板上に搭載された光素子付き光電気混載パッケージとを備えた光電気混載モジュールであって、
   前記光素子付き光電気混載パッケージは、
   主面及び前記主面の反対側に位置する裏面を有する配線基板と、
   前記配線基板の前記裏面に位置するはんだボール接合部上に接合され、前記光導波路付き基板への搭載時に前記光導波路付き基板に接続される複数のはんだボールと、
   発光部及び受光部のうちの少なくとも一方を有し、前記発光部及び前記受光部の少なくとも一方を前記光導波路側に向けた状態で、前記配線基板の前記裏面に位置する光素子実装部上に実装された光素子と
   を備え、
   前記はんだボール接合部の表面から前記光素子実装部の表面との段差が、前記はんだボールの最大径の半分以上かつ１０分の９以下の大きさである
   ことを特徴とする光電気混載モジュール。

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