JP4889359B2 - 電子装置 - Google Patents

Description

本発明は、電子装置及びその製造技術に関し、特に、半導体チップをパッケージングした複数の半導体装置を有する電子装置に適用して有効な技術に関するものである。

インターネットやＬＡＮに代表される情報通信ネットワークから、最近では家電用電化製品や乗用車に至るまで、コンピュータをキーデバイスとした情報処理システムが急速に普及している。このような情報処理システムにおいても、高性能化や多機能化に伴って記憶回路の大容量化が進んでおり、小型で大容量の記憶回路が要求されている。

そこで、情報処理システムにおける記憶回路の大容量化を実現するため、様々な半導体製品が提案され、製品化されている。

例えば、特開２００５−１５０６４７号公報には、記憶回路が搭載された２つの半導体チップを２段に積層し、この２つの半導体チップを１つの樹脂封止体によって樹脂封止した半導体記憶装置が開示されている。

また、特開２００５−２９８００３号公報には、記憶回路が搭載された半導体記憶装置を２段重ねで配線基板に実装した半導体モジュールが開示されている。

また、特開２００５−５７０９号公報には、凹部の中に半導体チップが実装された連結基板を２段重ねで印刷回路基板に搭載し、これらの連結基板を樹脂封止したマルチチップパッケージが開示されている。

特開２００５−１５０６４７号公報 特開２００５−２９８００３号公報 特開２００５−５７０９号公報

ところで、半導体メモリの１つに、フラッシュメモリとも呼ばれ、電子情報の電気的な書き換えが可能なＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）がある。このフラッシュメモリにおいては、ＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型など、回路形態の異なるものが知られている。

ＡＮＤ型やＮＡＮＤ型は、ＮＯＲ型と比較して大容量化できる。しかしながら、ＡＮＤ型やＮＡＮＤ型では、ＮＯＲ型とは異なり、その特性に数％の欠損部分が生じることから、欠損した部分を補うためにメモリの処理動作をサポートするための制御回路が必要である。即ち、ＡＮＤ型やＮＡＮＤ型のフラッシュメモリが搭載された半導体チップを使用する場合は、フラッシュメモリの処理動作をサポートするための制御回路が搭載された半導体チップが必要となる。

一方、集積回路が搭載された半導体チップを配線基板に実装する方法としては、裸の半導体チップを直に実装する方法（ベアチップ実装）と、半導体チップを様々な形態のパッケージにパッケージングして間接的に実装する方法（パッケージ実装）がある。パッケージ実装は、ベアチップ実装と比較して半導体チップのリペアを容易に行うことができるため、歩留まりを考慮すると、半導体モジュールの製造においてはパッケージ実装の方が有用である。

半導体モジュール（電子装置）では、一般的に、半導体チップをパッケージングした半導体装置を実装基板に並列して（平置き状態で）実装している。半導体モジュールは、様々な電子器に組み込まれて使用されるが、電子機器の小型化に伴い半導体モジュールにおいても小型化が要求されている。

半導体モジュールの小型化は、上記特許文献２や３に記載されているように、半導体チップをパッケージングした半導体装置を２段に積層することによって達成することができる。しかしながら、ＴＳＯＰ（Ｔhin Ｓmall Ｏutline Ｐackage）型やＱＦＰ（Ｑusd Ｆlatpack Ｐackage）型と比較して小型化に好適なＬＧＡ（Ｌand Ｇrid Ａrray）型やＢＧＡ（Ｂall Ｇrid Ａrray）型の半導体装置を２段に積層すると、上段側の半導体装置の導通が取りずらい。

そこで、本発明者は、主に、（１）組み立て性、（２）パッケージサイズ、並びに（３）導通性の観点から、ＢＧＡ型やＬＧＡ型の半導体装置を如何にして積層したらよいか検討した。図３８及び図３９は、本発明者が検討した半導体モジュールの内部構造を示す模式的断面図である。

図３８及び図３９において、
符号１０１は、ＢＧＡ型半導体装置、
符号１０２は、ＢＧＡ型半導体装置１０１が実装された配線基板、
符号１０３は、ＬＧＡ型半導体装置、
符号１０４は、ＬＧＡ型半導体装置１０３が実装された配線基板、
符号１０５は、配線基板１０２と配線基板１０４との電気的な導通の仲介を行う半田バンプ、
符号１０６は、配線基板１０２と配線基板１０４との電気的な導通の仲介を行うフレキシブル配線テープ、
符号１０７は樹脂封止体である。

図３８の半導体モジュールは、ＢＧＡ型半導体装置１０１が実装された配線基板１０２と、ＬＧＡ型半導体装置１０３が実装された配線基板１０４とを、半田バンプ１０５を介して２段に積層した構造になっている。この構造においては、下側もパッケージ品（ＢＧＡ型半導体装置１０１）であるため、かなり高さが高い半田バンプ１０５が必要である。半田バンプ１０５の高さが高いということは、径が大きくなるため、半田バンプ１０５のピッチも大きくなり、必要な端子数に合わせてパッケージエリアも大きくなる。また、樹脂封止体１０７の樹脂の中に半田が存在すると、半導体モジュールを実装する時のリフロー熱によって半田が膨張し、半田と樹脂との界面で剥離やパッケージクラックが生じ易くなる。

図３９の半導体モジュールは、ＢＧＡ型半導体装置１０１が実装された配線基板１０２と、ＬＧＡ型半導体装置１０３が実装された配線基板１０４とを２段に積層し、配線基板１０２と配線基板１０４との電気的な接続をフレキシブル配線テープ１０６で行った構造になっている。この構造においては、樹脂封止工程における熱によりフレキシブル配線テープ１０６が変形や損傷し、結果として断線してしまい、製品不良が生じ易くなる。

そこで、本発明者は、半田の膨張に着目して更に検討した結果、本発明を成した。

本発明の目的は、小型で信頼性の高い新規な半導体モジュール（電子装置）を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

上記目的は、枠体、第１及び第２の配線基板で形成された中空部と、前記第１の配線基板に半田付け実装され、かつ前記中空部の中に配置された第１の半導体装置と、前記第２の配線基板に半田付け実装され、かつ前記中空部の中に配置された第２の半導体装置と、前記枠体及び第１の配線基板を樹脂封止する樹脂封止体とを有するパッケージ構造にすることによって達成される。具体的には例えば以下のようにする。

半導体モジュール（電子装置）は、
厚さ方向において互いに反対側に位置する第１の面及び第２の面を有する枠体と、
厚さ方向において互いに反対側に位置する主面及び裏面を有し、前記主面が前記枠体の第１の面と向かう合う状態で前記枠体に固定された第１の配線基板と、
厚さ方向において互いに反対側に位置する主面及び裏面を有し、前記主面が前記枠体の第２の面と向かい合う状態で前記枠体に固定された第２の配線基板と、
前記枠体、前記第１及び第２の配線基板で形成された中空部と、
第１の半導体チップをパッケージングした第１の半導体装置であって、前記第１の配線基板の主面に半田付け実装され、かつ前記中空部の中に配置された第１の半導体装置と、
第２の半導体チップをパッケージングした第２の半導体装置であって、前記第２の配線基板の主面に半田付け実装され、かつ前記中空部の中に配置された第２の半導体装置と、
前記枠体及び前記第１の配線基板を封止する樹脂封止体と、
を有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明によれば、小型で信頼性の高い半導体モジュール（電子装置）を提供することができる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

本実施例１では、ＬＧＡ型半導体装置及びＢＧＡ型半導体装置を有する半導体モジュール（電子装置）に本発明を適用した例について説明する。

図１乃至図２４は、本発明の実施例１である半導体モジュールに係る図であり、
図１は、半導体モジュールの概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）、
図２は、図１（ｂ）を拡大した模式的断面図、
図３は、図２の模式的展開図、
図４は、第２の配線基板の主面に枠体が固定された状態を示す模式的平面図、
図５は、図４において、枠体を省略した模式的平面図、
図６は、枠体の第２の面側を示す模式的平面図、
図７は、第１の配線基板の主面に枠体が固定された状態を示す模式的平面図、
図８は、図７において、枠体を省略した模式的平面図、
図９は、枠体の第１の面側を示す模式的平面図、
図１０は、第１の半導体装置の内部構造を示す模式的断面図、
図１１は、第２の半導体装置の内部構造を示す模式的断面図、
図１２は、半導体モジュールの製造に使用される第１のマルチ配線基板の模式的平面図、
図１３は、第１のマルチ配線基板の要部模式的断面図、
図１４は、半導体モジュールの製造に使用される第２のマルチ配線基板の模式的平面図、
図１５は、第２のマルチ配線基板の要部模式的断面図、
図１６乃至図２４は、半導体モジュールの製造工程を示す模式的断面図である。

なお、図３では、図２に示す樹脂封止体の図示を省略している。

図１（ｂ）及び図２に示すように、本実施例１の半導体モジュール１は、１つの枠体１０及び２つの配線基板（２０，４０）で形成された中空部（部品収納室）４を有するパッケージ構造になっている。中空部４の中には、半導体装置３０及び５０が配置されており、更に図７に示す半導体装置３０ａ及び３０ｂも配置されている。これらの半導体装置（３０，３０ａ，３０ｂ，５０）は、集積回路が搭載された半導体チップをパッケージングしたものである。

半導体装置３０は、図１０に示すように、配線基板３１の主面に２つの半導体チップ（３５ａ，３５ｂ）３５が２段重ねで実装され、配線基板３１の主面と反対側の裏面に外部接続用端子（外部との電気的な導通を担う端子）として例えば導電膜からなる複数の電極パッド（接続用ランド）３３が配置されたＬＧＡ（Ｌand Ｇrid Ａrray）型パッケージ構造になっている。

半導体チップ３５ａ及び３５ｂは、その厚さ方向と交差する平面が方形状になっており、本実施例１では例えば長方形になっている。半導体チップ３５ａ及び３５ｂは、互いに反対側に位置する主面（回路形成面，素子形成面）及び裏面を有し、半導体チップ３５ａ及び３５ｂの各々の主面には、記憶回路として例えばフラッシュメモリとも呼称され、電子情報の電気的な書き換えが可能なＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が搭載されている。本実施例１において、ＥＥＰＲＯＭは、ＡＮＤ型若しくはＮＡＮＤ型で構成され、容量としては例えば４ギガビット（４Ｇbit）で構成されている。即ち、本実施例１の半導体装置３０は、大容量（４×２＝８Ｇbit）のＥＥＰＲＯＭを搭載している。

半導体チップ３５ａ及び３５ｂの各々の主面には、複数の電極パッド（ボンディングパッド）３６が配置されている。この複数の電極パッド３６は、例えば半導体チップ３５（３５ａ，３５ｂ）の互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配置されている。

半導体チップ３５ｂは、その裏面と配線基板３１の主面との間に接着材を介在して配線基板３１の主面に接着固定されている。半導体チップ３５ａは、その裏面と半導体チップ３５ｂの主面との間に接着材を介在して半導体チップ３５ｂの主面に接着固定されている。半導体チップ３５ａ及び３５ｂは、各々の一方の長辺が同一側に位置するように半導体チップ３５ａの裏面と半導体チップ３５ｂの主面とを向かい合わせ、半導体チップ３５ａの一方の長辺が半導体チップ３５ｂの電極パッド３６よりも内側に位置するように各々の位置をずらした状態で積層されている。

配線基板３１の主面には、半導体チップ３５ｂの一方の長辺の外側に、この一方の長辺に沿って複数の電極パッド３２が配置されている。半導体チップ３５ａの複数の電極パッド３６は、複数のボンディングワイヤ３７によって半導体チップ３５ｂの複数の電極パッド３６と夫々電気的に接続され、半導体チップ３５ｂの複数の電極パッド３６は、複数のボンディングワイヤ３７によって配線基板３１の複数の電極パッド３２と夫々電気的に接続されている。

２つの半導体チップ（３５ａ，３５ｂ）３５及び複数のボンディングワイヤ３７等は、配線基板３１の主面上に形成された樹脂封止体３８によって樹脂封止されている。

半導体装置３０ａ及び３０ｂは、詳細に図示していないが、半導体装置３０と同様のＬＧＡ型パッケージ構造になっている。半導体装置３０ａ及び３０ｂは１つの半導体チップを内蔵しており、半導体装置３０ａの半導体チップにはパラレルＲＯＭが搭載され、半導体装置３０ｂの半導体チップにはシリアルＲＯＭが搭載されている。

半導体装置５０は、図１１に示すように、配線基板５１の主面に１つの半導体チップ５５が実装され、配線基板５１の主面と反対側の裏面に外部接続用端子として例えばボール形状の半田バンプ５９が複数配置されたＢＧＡ（Ｂall Ｇrid Ａrray）型パッケージ構造になっている。

半導体チップ５５は、その厚さ方向と交差する平面が方形状になっており、本実施例１では例えば正方形になっている。半導体チップ５５は、互いに反対側に位置する主面（回路形成面，素子形成面）及び裏面を有し、半導体チップ５５の主面には、半導体装置３０に搭載されたＥＥＰＲＯＭの電子情報読み出し動作及び書き換え動作を制御する制御回路が搭載されている。

半導体チップ５５の主面には、複数の電極パッド（ボンディングパッド）５６が配置されている。この複数の電極パッド５６は、例えば半導体チップ５５の各辺（４辺）に沿って配置されている。半導体チップ５５は、その裏面と配線基板５１の主面との間に接着材を介在して配線基板５１の主面に接着固定されている。

配線基板５１の主面には、半導体チップ５５の各辺の外側に、その各辺に沿って複数の電極パッド５２が配置されている。半導体チップ５５の複数の電極パッド５６は、複数のボンディングワイヤ５７によって配線基板５１の複数の電極パッド５２と夫々電気的に接続されている。

半導体チップ５５及び複数のボンディングワイヤ５７等は、配線基板５１の主面上に形成された樹脂封止体５８によって樹脂封止されている。

配線基板５１の裏面には、複数の電極パッド（接続用ランド）５３が配置されており、この複数の電極パッド５３には、各々の電極パッド５３に対応して複数の半田バンプ５９が夫々電気的にかつ機械的に接続（固着）されている。

枠体１０は、図４に示すように、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では正方形になっている。枠体１０は、図３、図４及び図７に示すように、その厚さ方向において互いに反対側に位置する第１の面１０ｘ及び第２の面１０ｙを有し、更にその平面方向において互いに反対側に位置する内壁面１０ｚ１及び外壁面１０ｚ２を有する構成になっている。枠体１０は、図６に示すように、その内壁面１０ｚ１で規定された中抜き領域（開口部）１７を囲むようにして連続的に閉じた平面形状になっており、本実施例１において中抜き領域１７の平面形状は枠体１０の外周形状と同様の形状（正方形）になっている。

枠体１０の第１の面１０ｘには、図４及び図９に示すように、複数の電極パッド１２ａが配置されている。複数の電極パッド１２ａは、枠体１０の各辺に沿って２列で配置されている。枠体１０の内側（内壁面１０ｚ１側）から数えて１列目の電極パッド１２ａは、枠体１０の内側（内壁面１０ｚ１側）から数えて２列目の電極パッド１２ａの間に位置するように位置をずらした状態で配置されている。即ち、複数の電極パッド１２ａは、枠体１０の各辺に沿って千鳥状（ジグザグ状）に配置されている。

複数の電極パッド１２ａは、平面が長辺及び短辺を有する長方形で形成されており、各々の長辺が各々の配列方向（枠体１０の辺）に沿うようにして配置されている。

枠体１０の第２の面１０ｙには、図６及び図７に示すように、複数の電極パッド１３ａが配置されている。複数の電極パッド１３ａは、複数の電極パッド１２ａに対応して枠体１０の各辺に沿って２列で配置されている。枠体１０の内側から数えて１列目の電極パッド１３ａは、枠体１０の内側から数えて２列目の電極パッド１３ａの間に位置するように位置をずらした状態で配置されている。即ち、複数の電極パッド１３ａは、複数の電極パッド１２ａと同様に枠体１０の各辺に沿って千鳥状に配置されている。

複数の電極パッド１３ａは、複数の電極パッド１２ａと同様に平面が長辺及び短辺を有する長方形で形成されており、各々の長辺が各々の配列方向（枠体１０の辺）に沿うようにして配置されている。

枠体１０は、これに限定されないが、例えば、図３に示すように、主に、コア材（基材）１１と、このコア材１１の主面（図３では上面）を覆うようにして形成された保護膜１５と、このコア材１１の主面と反対側の裏面（図３では下面）を覆うようにして形成された保護膜１６とを有する構成になっている。コア材１１は、例えば、ガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板からなり、その表裏の両面に配線層を有する２層配線構造になっている。コア材１１の各配線層は、例えば導電率が高いＣｕを主成分とする導電性の金属膜で形成されている。保護膜１５及び１６は、主に、コア材１１の両面の配線層に形成された配線を保護する目的で設けられている。保護膜１５及び１６は、例えば、二液性アルカリ現像液型ソルダーレジストインキ、若しくは熱硬化型一液性ソルダーレジストインキ等の絶縁性樹脂膜（ソルダーレジスト膜）で形成されている。

枠体１０において、第１の面１０ｘの複数の電極パッド１２ａは、図３に示すように、枠体１０の第１の面１０ｘから数えて第１層目の配線層に形成された複数の配線１２の各々の一部で構成され、コア材１１の主面側の保護膜１５に形成された開口によって露出されている。第２の面１０ｙの複数の電極パッド１３ａは、図３に示すように、枠体１０の第１の面１０ｘから数えて第２層目の配線層に形成された複数の配線１３の各々の一部で構成され、コア材１１の裏面側の保護膜１６に形成された開口によって露出されている。第１層目の配線層に形成された配線１２は、スルーホール配線（ビア配線）１４を介して、第２層目の配線層に形成された配線１３と電気的に接続されている。即ち、電極パッド１２ａと電極パッド１３ａは、互いに電気的に接続されている。

配線基板４０は、図４及び図５に示すように、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば正方形になっている。配線基板４０は、図３に示すように、その厚さ方向において互いに反対側に位置する主面４０ｘ及び裏面４０ｙを有する構成になっている。

図３に示すように、配線基板４０の主面４０ｘには、半導体装置５０の複数の半田バンプ（外部接続用端子）５９に対応して複数の電極パッド４２ａが配置されている。複数の電極パッド４２ａには、図示していないが迎え半田を介在して半導体装置５０の外部接続用端子である複数の半田バンプ５９が夫々電気的にかつ機械的に接続（固着）されている。即ち、配線基板４０の主面４０ｘには半導体装置５０が半田材によって実装されている。

図５に示すように、配線基板４０の主面４０ｘには、半導体装置５０を囲むようにして枠体搭載領域ｂ１が設けられており、この枠体搭載領域ｂ１には、複数の電極パッド４２ｂが配置されている。複数の電極パッド４２ｂは、枠体１０の第２の面１０ｙに配置された複数の電極パッド１３ａ（図６参照）と同様に、枠体搭載領域ｂ１の各辺（配線基板４０の各辺）に沿って２列で配置されており、枠体搭載領域ｂ１の内側から数えて１列目の電極パッド４２ｂは、枠体搭載領域ｂ１の内側から数えて２列目の電極パッド４２ｂの間に位置するように位置をずらした状態で配置されている。即ち、複数の電極パッド４２ｂは、枠体搭載領域ｂ１の各辺に沿って千鳥状に配置されている。

複数の電極パッド４２ｂは、枠体１０の第２の面１０ｙに配置された複数の電極パッド１３ａ（図６参照）に対応して配置されており、枠体搭載領域ｂ１に枠体１０を固定する際、枠体１０の複数の電極パッド１３ａと平面的に重なるように（向かい合うように）配置されている。複数の電極パッド４２ｂは、枠体１０の電極パッド１３ａと同様に、平面が長方形で形成されており、各々の長辺が各々の配列方向（枠体搭載領域ｂ１の辺）に沿うようにして配置されている。

配線基板４０は、これに限定されないが、例えば、図３に示すように、主に、コア材（基材）４１と、このコア材４１の主面を覆うようにして形成された保護膜４５と、このコア材４１の主面と反対側の裏面を覆うようにして形成された保護膜４６とを有する構成になっている。コア材４１は、例えば、枠体１０と同様の高弾性樹脂基板からなり、その表裏の両面に配線層を有する２層配線構造になっている。コア材４１の各配線層は、例えば導電率が高いＣｕを主成分とする導電性の金属膜で形成されている。保護膜４５及び４６は、主に、コア材４１の両面の配線層に形成された配線を保護する目的で設けられている。保護膜４５及び４６は、例えば、枠体１０の保護膜（１５，１６）と同様の材料で形成されている。

配線基板４０において、主面４０ｘの複数の電極パッド１２ａ及び複数の電極パッド１２ｂは、図３に示すように、配線基板４０の主面４０ｘから数えて第１層目の配線層に形成された複数の配線１２の各々の一部で構成され、コア材４１の主面側の保護膜４５に形成された開口によって露出されている。複数の電極パッド１２ｂは、複数の電極パッド１２ａのうちの一部の電極パッド１２ａと夫々電気的に接続されている。

配線基板４０において、裏面４０ｙの複数の電極パッド４３ａは、図３に示すように、配線基板４０の主面４０ｘから数えて第２層目の配線層に形成された複数の配線４３の各々の一部で構成され、コア材４１の裏面側の保護膜４６に形成された開口によって露出されている。第１層目の配線層に形成された複数の配線４２のうち一部の配線４２は、スルーホール配線（ビア配線）４４を介して、第２層目の配線層に形成された配線４３と電気的に接続されている。即ち、複数の電極パッド４２ａのうちの一部の電極パッド４２ａは、電極パッド４３ａと電気的に接続されている。

配線基板２０は、図７及び図８に示すように、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば正方形になっている。配線基板２０は、図３に示すように、その厚さ方向において互いに反対側に位置する主面２０ｘ及び裏面２０ｙを有する構成になっている。

図３に示すように、配線基板２０の主面２０ｘ（図３では下面）には、半導体装置３０の外部接続用端子である複数の電極パッド３３（図１０参照）に対応して複数の電極パッド（接続用ランド）２２ａが配置されている。複数の電極パッド２２ａには、半田材２を介在して半導体装置２０の複数の電極パッド３３が夫々電気的にかつ機械的に接続（固着）されている。即ち、配線基板２０の主面２０ｘには、半導体装置３０が半田材によって実装されている。

なお、配線基板２０の主面２０ｘには、図７に示すように、半導体装置３０と同様に半導体装置３０ａ及び３０ｂも半田材によって実装されている。

図８に示すように、配線基板２０の主面２０ｘには、半導体装置３０、３０ａ及び３０ｂを囲むようにして枠体搭載領域ａ１が設けられており、この枠体搭載領域ａ１には、複数の電極パッド２３ａが配置されている。複数の電極パッド２３ａは、枠体１０の第１の面１０ｘに配置された複数の電極パッド１２ａ（図９参照）と同様に、枠体搭載領域ａ１の各辺（配線基板２０の各辺）に沿って２列で配置されており、枠体搭載領域ａ１の内側から数えて１列目の電極パッド２３ａは、枠体搭載領域ａ１の内側から数えて２列目の電極パッド２３ａの間に位置するように位置をずらした状態で配置されている。即ち、複数の電極パッド２３ａは、枠体搭載領域ａ１の各辺に沿って千鳥状に配置されている。

複数の電極パッド２３ａは、枠体１０の第１の面１０ｘに配置された複数の電極パッド１２ａ（図９参照）に対応して配置されており、枠体搭載領域ａ１に枠体１０を固定する際、枠体１０の複数の電極パッド１２ａと平面的に重なるように（向かい合うように）配置されている。複数の電極パッド２３ａは、枠体１０の電極パッド１２ａと同様に、平面が長方形で形成されており、各々の長辺が各々の配列方向（枠体搭載領域ａ１の辺）に沿うようにして配置されている。

配線基板２０は、これに限定されないが、例えば、図３に示すように、主に、コア材（基材）２１と、このコア材２１の主面を覆うようにして形成された保護膜２６と、このコア材２１の主面と反対側の裏面を覆うようにして形成された保護膜２７とを有する構成になっている。コア材２１は、例えば、枠体１０と同様の高弾性樹脂基板からなり、その表裏の両面に配線層を有する２層配線構造になっている。コア材２１の各配線層は、例えば導電率が高いＣｕを主成分とする導電性の金属膜で形成されている。保護膜２６及び２７は、主に、コア材２１の両面の配線層に形成された配線を保護する目的で設けられている。保護膜２６及び２７は、例えば、枠体１０の保護膜（１５，１６）と同様の材料で形成されている。

配線基板２０において、主面２０ｘの複数の電極パッド２２ａは、図３に示すように、配線基板２０の主面２０ｘから数えて第１層目の配線層に形成された複数の配線２２の各々の一部で構成され、コア材２１の主面側の保護膜２６に形成された開口によって露出されている。また、主面２０ｘの複数の電極パッド２３ａは、図３に示すように、配線基板２０の主面２０ｘから数えて第１層目の配線層に形成された複数の配線２３の各々の一部で構成され、コア材２１の主面側の保護膜２６に形成された開口によって露出されている。

第１層目の配線層に形成された配線２２は、スルーホール配線（ビア配線）２５ａを介して、配線基板２０の主面から数えて第２の層目の配線層（配線基板２０の裏面２０ｙ）に形成された配線２４と電気的に接続されている。第１層目の配線層に形成された配線２３は、スルーホール配線（ビア配線）２５ｂを介して、配線２４と電気的に接続されている。即ち、電極パッド２２ａは、スルーホール配線２５ａ、配線２４、及びスルーホール配線２５ｂを介して電極パッド２３ａと電気的に接続されている。

図２及び図３に示すように、配線基板２０は、その主面２０ｘの枠体搭載領域ａ１が枠体１０の第１の面１０ｘと向かい合う状態で、かつ枠体１０の中抜き領域（枠体で囲まれた領域）１７を覆う状態で枠体１０に固定されている。また、配線基板２０は、その主面に実装された半導体装置（３０，３０ａ，３０ｂ）が枠体１０で囲まれるように、換言すれば枠体１０の中抜き領域１７に配置されるように、枠体１０に固定されている。配線基板２０の主面２０ｘの枠体搭載領域ａ１に配置された複数の電極パッド２３ａは、夫々半田材２を介在して、枠体１０の第１の面１０ｘに配置された複数の電極パッド１２ａと夫々電気的にかつ機械的に接続（固着）されている。

図２及び図３に示すように、配線基板４０は、その主面４０ｘの枠体搭載領域ｂ１が枠体１０の第２の面１０ｙと向かい合う状態で、かつ枠体１０の中抜き領域１７を覆う状態で枠体１０に固定されている。また、配線基板４０は、その主面４０ｘに実装された半導体装置５０が枠体１０で囲まれるように、換言すれば枠体１０の中抜き領域１７に配置されるように、枠体１０に固定されている。配線基板４０の主面４０ｘの枠体搭載領域ａ１に配置された複数の電極パッド４２ｂは、夫々半田材３を介在して、枠体１０の第２の面１０ｙに配置された複数の電極パッド１３ａと夫々電気的にかつ機械的に接続（固着）されている。

本実施例１において、配線基板４０は、例えば２６ｍｍ×２６ｍｍの平面サイズになっている。配線基板２０は、図７に示すように配線基板４０の平面サイズよりも若干小さい平面サイズ、例えば２５ｍｍ×２５ｍｍの平面サイズになっている。枠体１０は、図７に示すように配線基板２０の平面サイズよりも若干小さい平面サイズ、例えば２４ｍｍ×２４ｍｍの平面サイズになっている。配線基板４０の厚さは、例えば０．４ｍｍ程度、配線基板２０の厚さは、例えば０．４ｍｍ程度、枠体１０の厚さは、例えば３ｍｍ程度、樹脂封止体５の厚さは、例えば５．６ｍｍ程度になっている。また、半導体モジュール１の厚さ（半田バンプを含めた厚さ）は、例えば６．２ｍｍ程度になっている。

枠体１０及び配線基板２０は、図１及び図２に示すように、配線基板４０の主面４０ｘ上に形成された樹脂封止体５によって樹脂封止されている。中空部４の中は樹脂封止体５の樹脂によって充填されておらず、中空部４の中に配置された半導体装置（３０，３０ａ，３０ｂ，５０）は、樹脂封止体５の樹脂によって封止されていない。即ち、樹脂封止体５は、中空部４の中を除いて、配線基板２０の裏面２０ｙ及び側面、並びに枠体１０の外壁面１０ｚ２を覆うようにして配線基板４０の主面４０ｘ上に選択的に形成されている。樹脂封止体５は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。

樹脂封止体５は、図１（ａ）に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば配線基板４０と同一の平面サイズになっている。樹脂封止体５の形成方法としては、例えば大量生産に好適なトランスファ・モールディング法が用いられている。

ここで、ＬＧＡ型やＢＧＡ型のように、配線基板に実装された半導体チップを樹脂封止してなる半導体装置の製造においては、スクライブ領域によって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に実装された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に実装された半導体チップを１つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法が採用されている。本実施例１の半導体モジュール１の製造では、例えば小型化に好適な一括方式のトランスファモールディング法を採用している。

一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の個片に分割される。従って、本実施例１では、図１（（ａ），（ｂ））に示すように、樹脂封止体５と配線基板４０の平面サイズがほぼ同一になっている。

図２及び図３に示すように、配線基板４０には、配線基板４０の主面４０ｘから裏面４０ｙに亘って貫通し、パッケージの中の中空部４とパッケージの外部とを繋ぐ通気孔４７が設けられている。本実施例１において、通気孔４７は、半導体装置５０と平面的に重なる位置に設けられているが、枠体搭載領域ｂ１の内側であれば何処に設けてもよい。

次に、半導体モジュール１の製造に使用されるマルチ配線基板（多数個取り配線基板）について、図１２乃至図１５を用いて説明する。本実施例１の半導体モジュール１の製造では、２枚のマルチ配線基板を使用する。

まず、一方のマルチ配線基板６０について、図１２及び図１３を用いて説明する。

図１２及び図１３に示すように、マルチ配線基板６０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば長方形になっている。マルチ配線基板６０は、互いに反対側に位置する主面６０ｘ及び裏面６０ｙを有し、その主面６０ｘには平面的に並列して配置された複数の製品形成領域（個片基板形成領域）６１が設けられている。この各々の製品形成領域６１の中には、枠体搭載領域（枠体装着領域）ａ１、及びこの枠体搭載領域ａ１で囲まれた製品搭載領域（電子部品実装領域）ａ２が設けられている。半導体モジュール１の製造において、各製品形成領域６１の枠体搭載領域ａ１には図６及び図９に示す枠体１０が固定され、各製品形成領域６１の製品搭載領域ａ２には、図７及び図８に示すＬＧＡ型の半導体装置３０，３０ａ，３０ｂが半田付け実装される。

各製品形成領域６１は、スクライブ領域（分離領域）６２によって区画され、基本的に図３及び図８に示す配線基板２０と同様の構造及び平面形状になっている。配線基板２０は、マルチ配線基板６０の各製品形成領域６１を個々に個片化することによって形成される。本実施例１において、マルチ配線基板６０は、これに限定されないが、例えば６個の製品形成領域を２×３の行列で配置した構成になっている。

次に、他方のマルチ配線基板７０について、図１４及び図１５を用いて説明する。

図１４及び図１５に示すように、マルチ配線基板７０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば長方形になっている。マルチ配線基板７０は、互いに反対側に位置する主面７０ｘ及び裏面７０ｙを有し、その主面７０ｘにはモールド領域７３が設けられている。モールド領域７３の中には、平面的に並列して配置された複数の製品形成領域（個片基板形成領域）７１が設けられている。この各々の製品形成領域７１の中には、枠体搭載領域（枠体装着領域）ｂ１、及びこの枠体搭載領域ｂ１で囲まれた製品搭載領域（電子部品実装領域）ｂ２が設けられている。半導体モジュール１の製造において、各製品形成領域６１の枠体搭載領域ｂ１には図６及び図９に示す枠体１０が固定され、各製品形成領域７１の製品搭載領域ｂ２には、図４及び図５に示すＢＧＡ型の半導体装置５０が半田付け実装される。

各製品形成領域７１は、スクライブ領域（分離領域）７２によって区画され、基本的に図３及び図５に示す配線基板４０と同様の構造及び平面形状になっている。配線基板４０は、マルチ配線基板７０の各製品形成領域７１を個々に個片化することによって形成される。本実施例１において、マルチ配線基板７０は、これに限定されないが、例えば６個の製品形成領域を２×３の行列で配置した構成になっている。

次に、半導体モジュール１の製造について、図１６乃至図２４を用いて説明する。

まず、図１２及び図１３に示すマルチ配線基板６０と、図８及び図１０に示す半導体装置３０と、図８に示す半導体装置３０ａ及び３０ｂと、図６及び図９に示す枠体１０と、図１４及び図１５に示すマルチ配線基板７０とを準備する。

なお、半導体装置３０ａ及び３０ｂは、半導体装置３０と同様の方法でマルチ配線基板６０に実装されるため、以下の説明では半導体装置３０ａ及び３０ｂの説明を省略する。

次に、マルチ配線基板６０の各々の製品形成領域６１において、図１６に示すように、製品搭載領域ａ２の電極パッド２２ａ上、並びに枠体搭載領域ａ１の電極パッド２３ａ上に、半田ペースト材２ａを例えばスクリーン印刷法で供給する。

次に、マルチ配線基板６０の各々の製品形成領域６１において、図１７に示すように、製品搭載領域ａ２にＬＧＡ型の半導体装置３０を搭載し、枠体搭載領域ａ１に枠体１０を搭載する。

半導体装置３０の搭載は、製品搭載領域ａ２の電極パッド２２ａと、半導体装置３０の外部接続用端子である電極パッド３３（図１０参照）とが向かい合い、これらの電極パッド間に半田ペース材２ａが介在されるように行われる。

枠体１０の搭載は、枠体搭載領域ａ１の電極パッド２３ａと、枠体１０の第１の面１０ｘの電極パッド１２ａとが向かい合い、これらの電極パッド間に半田ペースト材２ａが介在されるように行われる。

次に、このままの状態で熱処理を施して半田ペースト材２ａを溶融し、その後、硬化させる。この工程により、マルチ配線基板６０の各製品形成領域６１において、製品搭載領域ａ２の電極パッド２２ａと半導体装置３０の外部接続用端子である電極パッド３３とが半田材２によって電気的にかつ機械的に接続され、これらの接続によって製品搭載領域ａ２に半導体装置３０が半田付け実装される。また、マルチ配線基板６０の各製品形成領域６１において、枠体搭載領域ａ１の電極パッド２３ａと枠体１０の電極パッド１２ａとが半田材２によって電気的にかつ機械的に接続され、これらの接続によって枠体搭載領域ａ２に枠体１０が接着固定される。

次に、図１８に示すように、マルチ配線基板６０を各製品形成領域６１に対応して複数の個片に分割する。この分割は、例えば、マルチ配線基板６０の各製品形成領域６１を区画するスクライブ領域（分離領域）６２に沿ってマルチ配線基板６０をダイシングブレードでダイシングすることによって行われる。この工程により、製品形成領域６１からなり、主面２０ｘの製品搭載領域ａ２に半導体装置（３０，３０ａ，３０ｂ）が半田材２によって実装され、かつ主面２０ｘの枠体搭載領域ａ１に枠体１０が半田材２によって接着固定された配線基板２０が形成される。

次に、マルチ配線基板７０の各々の製品形成領域７１において、図１９に示すように、製品搭載領域ｂ２の電極パッド４２ａ上、並びに枠体搭載領域ａ１の電極パッド４２ｂ上に、半田ペースト材３ａを例えばスクリーン印刷法で供給する。

次に、マルチ配線基板７０の各々の製品形成領域７１において、図２０に示すように、製品搭載領域ｂ２にＢＧＡ型の半導体装置５０を搭載し、枠体搭載領域ｂ１に、既に配線基板２０が接着固定された枠体１０を搭載する。

半導体装置５０の搭載は、製品搭載領域ｂ２の電極パッド４２ａと、半導体装置５０の外部接続用端子である半田バンプ５９（図１１参照）とが向かい合い、これらの電極パッド４２ａと半田バンプ５９との間に半田ペース材３ａが介在されるように行われる。

枠体１０の搭載は、枠体搭載領域ｂ１の電極パッド２３ａと、枠体１０の第２の面１０ｙの電極パッド１３ａとが向かい合い、これらの電極パッド間に半田ペースト材３ａが介在されるように行われる。

次に、このままの状態で熱処理を施して半田ペースト材３ａを溶融し、その後、硬化させる。この工程により、マルチ配線基板７０の各製品形成領域７１において、製品搭載領域ｂ２の電極パッド４２ａと半導体装置５０の外部接続用端子である半田バンプ５９とが半田材３（迎え半田）によって電気的にかつ機械的に接続され、これらの接続によって製品搭載領域ｂ２に半導体装置５０が半田付け実装される。

また、マルチ配線基板７０の各製品形成領域７１において、枠体搭載領域ｂ１の電極パッド４２ｂと枠体１０の電極パッド１３ａとが半田材３によって電気的にかつ機械的に接続され、これらの接続によって枠体搭載領域ｂ２に枠体１０が接着固定される。

また、マルチ配線基板７０の各製品形成領域７１において、製品形成領域７１、配線基板２０及び枠体１０によって中空部４が形成される。

また、マルチ配線基板７０の各製品形成領域７１において、配線基板２０の主面２０ｘに実装された半導体装置（３０，３０ａ，３０ｂ）、並びに製品形成領域７１に実装された半導体装置５０が中空部４の中に配置される。

次に、図２１に示すように、成形金型８０の上型８１と下型８２との間にマルチ配線基板７０を位置決めして型締めする。マルチ配線基板７０の型締めは、上型８１に設けられた封止用キャビティ（樹脂封止体成形部）８３がマルチ配線基板７０の主面７０ｘと向かい合うようにして行われる。封止用キャビティ８３は、マルチ配線基板７０の複数の製品形成領域７１を一括して覆う大きさで形成され、この封止用キャビティ８３の中に各製品形成領域７１の配線基板２０及び枠体１０が配置される。中空部４は、配線基板２０、枠体１０及び製品形成領域７１によって、封止用キャビティ８３と分離されている。

次に、図２１に示すようにマルチ配線基板７０を型締めした状態で、ポットからカル部、ランナ及び樹脂注入ゲート等を通して封止用キャビティ８３の中に流動性の樹脂（熱硬化性樹脂）を加圧注入し、その後、樹脂を硬化させて図２２に示すように樹脂封止体５を形成する。各製品形成領域７１の配線基板２０及び枠体１０は、樹脂封止体５によって一括して樹脂封止される。この工程において、中空部４への樹脂の充填は行われない。

次に、樹脂封止体５の硬化を安定させるキュア工程を施した後、成型金型８０を型開きして、成型金型８０からマルチ配線基板７０を取り出す。

次に、図２３に示すように、マルチ配線基板７０の裏面７０ｙに、各製品形成領域７１に対応して複数の半田バンプ６を形成する。半田バンプ６は、これに限定されないが、例えば、マルチ配線基板７０の裏面７０ｙの電極パッド５３上にフラックス材を例えばスクリーン印刷法で供給し、その後、電極パッド５３上に半田ボールを供給し、その後、半田ボールを溶融して電極パッド５３との接合を行うことによって形成される。

次に、半田バンプ形成工程において使用したフラックス材を洗浄にて除去し、その後、マルチ配線基板７０の各製品形成領域７１に対応して樹脂封止体５の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。

次に、図２４に示すように、マルチ配線基板７０及び樹脂封止体５を各製品形成領域７１に対応して複数の個片に分割する。この分割は、例えば、マルチ配線基板７０の各製品形成領域７１を区画するスクライブ領域（分離領域）７２に沿ってマルチ配線基板７０及び樹脂封止体５をダイシングブレードでダイシングすることによって行われる。

この工程により、製品形成領域７１からなり、主面４０ｘの製品搭載領域ｂ２に半導体装置５０が半田材３によって実装され、主面４０ｘの枠体搭載領域ｂ１に枠体１０が半田材３によって接着固定された配線基板４０が形成される。

また、枠体１０、配線基板２０及び４０で形成された中空部４と、配線基板２０の主面２０ｘに半田材２によって実装され、かつ中空部４の中に配置された半導体装置（３０，３０ａ，３０ｂ）と、配線基板４０の主面４０ｘに半田材３によって実装され、かつ中空部４の中に配置された半導体装置５０と、枠体１０及び配線基板２０を覆うようにして配線基板４０の主面４０ｘ上に形成された樹脂封止体５とを有する半導体モジュール１が形成される。

本実施例１の半導体モジュール１は、図２及び図３に示すように、枠体１０、配線基板２０及び４０で形成された中空部４と、配線基板２０の主面２０ｘに半田材２によって半田付け実装され、かつ中空部４の中に配置された半導体装置（３０，３０ａ，３０ｂ）と、配線基板４０の主面４０ｘに半田材３によって半田付け実装され、かつ中空部４の中に配置された半導体装置５０と、枠体１０及び配線基板２０を覆うようにして配線基板４０の主面４０ｘ上に形成された樹脂封止体５とを有するパッケージ構造になっている。

このような構成にすることにより、配線基板２０にＬＧＡ型半導体装置（３０，３０ａ，３０ｂ）を実装するための半田材２や、配線基板４０にＢＧＡ型の半導体装置５０を実装するための半田材３（迎え半田）や、ＢＧＡ型半導体装置５０の外部接続用端子である半田バンプ５９が半導体モジュール１を実装する時のリフロー熱で膨張しても、パッケージクラックや樹脂界面ダメージが生じないため、半導体モジュール１の信頼性を高めることができる。

また、半導体装置（３０，３０ａ，３０ｂ）は、半導体装置５０上にこの半導体装置５０と平面的に重なるようにして配置されているため、半導体モジュール１の小型化を図ることができる。

従って、本実施例１によれば、小型で信頼性の高い半導体モジュール１を提供することができる。

本実施例１の半導体モジュール１は、図２及び図３に示すように、配線基板４０の主面４０ｘから裏面４０ｙに亘って貫通し、中空部４と連結された通気孔４７を有するパッケージ構造になっている。このような構成にすることにより、中空部４の中の気体が半導体モジュール１を実装する時のリフロー熱で膨張しても、中空部４の中の気体が通気孔４７を通って外部に放出されるため、中空部４の中の圧力上昇を抑制することができる。この結果、中空構造を有する半導体モジュール１の信頼性を更に高めることができる。

中空部４の中は、図２２に示す樹脂封止工程においても、熱硬化性樹脂を硬化させる熱によって加熱される。この時の熱で中空部４の中の気体が膨張しても、中空部４の中の気体が通気孔４７を通って外部に放出されるため、中空部４の中の圧力上昇を抑制することができる。

また、中空部４は、図２０に示す状態で半田ペースト材３ａを溶融して硬化させることによって形成される。この時、中空部４の中はリフロー熱によって加熱されるが、この工程においても、通気孔４７により中空部４の中の圧力上昇を抑制することができる。

配線基板に直に半田付け実装された半導体チップ（ベアチップ）を中空部４の中に配置する場合、半導体チップの腐食を抑制するため中空部４を密閉する必要がある。これに対して本実施例１の半導体モジュール１では、半導体チップをパッケージングした半導体装置（３０，３０ａ，３０ｂ，５０）を中空部４の中に配置しているため、中空部４を密閉する必要はなく、中空部４の中の気体が熱によって膨張した時に外部に放出するための通気孔４７を設けることができる。

半導体チップをパッケージングした半導体装置においては、配線基板に半田付け実装する場合と、配線基板にソケットを介して実装する場合とがある。ＴＳＯＰ型やＱＦＰ型等のパッケージは、半導体チップの電極パッドと電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成形した構造になっているため、ソケットに対する着脱によってリードが変形し易く、ソケットとの接触不良が起こり易い。

これに対して、ＢＧＡ型やＬＧＡ型等のパッケージは、ＴＳＯＰ型やＱＦＰ型等のパッケージのようにソケットに対する着脱によってリードが変形するといった不具合の発生がなく、ソケットとの接触不良が起こり難い。本実施例１の半導体モジュール１は、ＢＧＡ型パッケージ構造になっている。従って、ソケットとの接続信頼性が高い半導体モジュール１を提供することができる。

本実施例１の半導体モジュール１の製造では、マルチ配線基板６０の各製品形成領域６１において、図１６に示すように、電極パッド（２２ａ，２３ａ）に半田ペースト材２ａをスクリーン印刷法で供給している。また、マルチ配線基板７０の各製品形成領域７１において、図１９に示すように、電極パッド（４２ａ，４２ｂ）に半田ペースト材３ａをスクリーン印刷法で供給している。スクリーン印刷法は、複数の電極パッド上に一括して半田ペースト材を供給できるため、大量生産に好適である。

一方、本実施例１の中空部４は、枠体１０をその上下方向から２枚の配線基板（２０，４０）で挟み込んだ構造になっている。中空部４は、２枚の配線基板のうちの何れか一方の配線基板を凹部形状にすることでも形成することができる。しかしながら、大量生産に好適なスクリーン印刷法で凹部の中の電極パッドに半田ペースト材を供給することは困難である。しかも、半導体チップをパッケージングした半導体装置を凹部の中に実装するためには凹部を深くする必要があり、更に半田ペースト材の供給が困難になる。

従って、本実施例１のように、枠体１０をその上下方向から２枚の配線基板（２０，４０）で挟み込んで中空部４を形成することにより、配線基板の電極パッドに半田ペースト材をスクリーン印刷法で容易に供給することができるため、半導体モジュール１の生産性向上を図ることができる。

本実施例１の半導体モジュール１の製造では、マルチ配線基板６０の各製品形成領域６１において、図１６に示すように、製品搭載領域ａ２の電極パッド２２ａ上並びに枠体搭載領域ａ１の電極パッド２３ａ上に半田ペースト材２ａをスクリーン印刷法で一括して供給し、図１７に示すように、製品搭載領域ａ２への半導体装置（３０，３０ａ，３０ｂ）の実装と、枠体搭載領域ａ１への枠体１０の固定を１回の熱処理で同時に行っている。また、マルチ配線基板７０の各製品形成領域７１において、図１９に示すように、製品搭載領域ｂ２の電極パッド４２ａ上、並びに枠体搭載領域ｂ１の電極パッド４２ｂ上に半田ペースト材３ａをスクリーン印刷法で一括して供給し、図２０に示すように、製品搭載領域ｂ２への半導体装置５０の実装と、枠体搭載領域ｂ１への枠体１０の固定とを１回の熱処理で同時に行っている。

このように、製品搭載領域（ａ２，ｂ２）の電極パッド（２２ａ，４２ａ）上並びに枠体搭載領域（ａ１，ｂ１）の電極パッド（２３ａ，４３ｂ）上に半田ペースト材（２ａ，３ａ）をスクリーン印刷法で一括して供給し、製品搭載領域（ａ２，ｂ２）への半導体装置（３０，３０ａ，３０ｂ，５０）の実装と、枠体搭載領域（ａ１，ｂ２）への枠体１０の固定を１回の熱処理で同時に行うことにより、製造工程を簡略化でき、半導体モジュール１の低コスト化を実現することができる。

本実施例１の半導体モジュール１において、図２及び図３に示すように、上側の配線基板２０と、下側の配線基板４０との電気的な導通は、枠体１０の配線を介して行われている。枠体１０は、半導体チップをパッケージングした半導体装置の厚さに応じて厚くしても、図３８に示すような２つの配線基板（１０２，１０４）の電気的な導通の仲介を半田バンプ１０５で行う場合のように、必要な端子数に合わせてパッケージエリアが大きくなることはない。従って、本実施例１のように、上側の配線基板２０と下側の配線基板４０との電気的な導通の仲介を枠体１０の配線で行うことにより、多端子化及び小型化に好適な半導体モジュール１を提供することができる。

本実施例１において、図２及び図３に示すように、配線基板２０と枠体１０との接着固定は、配線基板２０の主面２０ｘの枠体搭載領域ａ１における複数の電極パッド２３ａと枠体１０の第１の面１０ｘにおける複数の電極パッド１２ａとをこれらの間に介在された半田材２によって電気的にかつ機械的に接続することによって行われる。また、配線基板４０と枠体１０との接着固定においても、配線基板４０の主面４０ｘの枠体搭載領域ｂ１における複数の電極パッド４２ｂと枠体１０の第２の面１０ｙにおける複数の電極パッド１３ａとをこれらの間に介在された半田材３によって電気的にかつ機械的に接続することで行われる。

即ち、配線基板２０と枠体１０との間、並びに配線基板４０と枠体１０との間には、電極パッドの配置に対応して半田材が部分的に点在しているため、図２１及び図２２に示す樹脂封止工程において、封止用キャビティ８３の中に加圧注入された樹脂が配線基板２０と枠体１０との間、並びに配線基板４０（マルチ配線基板７０）と枠体１０との間を通って中空部４の中に入り込むことが懸念される。

そこで、本実施例１において、図９に示すように、枠体１０の第１の面１０ｘにおける複数の電極パッド１２ａは、枠体１０の辺に沿って２列で配置されており、枠体１０の内側（内壁面１０ｚ１側）から数えて１列目の電極パッド１２ａは、枠体１０の内側（内壁面１０ｚ１側）から数えて２列目の電極パッド１２ａの間に位置するように位置をずらした状態で配置されている。更に、複数の電極パッド１２ａは、平面が長辺及び短辺を有する長方形で形成されており、各々の長辺が各々の配列方向（枠体１０の辺）に沿うようにして配置されている。当然のことであるが、配線基板２０の主面２０ｘの枠体搭載領域ａ１における複数の電極パッド２３ａも、図８に示すように、枠体１０の第１の面１０ｘにおける複数の電極パッド１２ａと同様の配列及び平面形状になっている。

一方、枠体１０の第２の面１０ｙにおける複数の電極パッド１３ａにおいても、図６に示すように、複数の電極パッド１２ａに対応して枠体１０の各辺に沿って２列で配置されており、枠体１０の内側から数えて１列目の電極パッド１３ａは、枠体１０の内側から数えて２列目の電極パッド１３ａの間に位置するように位置をずらした状態で配置されている。更に、複数の電極パッド１３ａも、複数の電極パッド１２ａと同様に平面が長辺及び短辺を有する長方形で形成されており、各々の長辺が各々の配列方向（枠体１０の辺）に沿うようにして配置されている。当然のことであるが、配線基板４０の主面４０ｘの枠体搭載領域ｂ１における複数の電極パッド２３ａも、枠体１０の第１の面１０ｘにおける複数の電極パッド１２ａと同様の配列及び平面形状になっている。

このような構成にすることにより、配線基板２０と枠体１０との間、並びに配線基板４０（マルチ配線基板７０）と枠体１０との間に樹脂が通る程度の隙間が生じても、枠体１０の外側と内側とを結ぶ通路がジグザグになる、換言すれば見かけ上長くなるため、図２１及び図２２に示す樹脂封止工程において、封止用キャビティ８３の中に加圧注入された樹脂が配線基板２０と枠体１０との間、並びに配線基板４０（マルチ配線基板７０）と枠体１０との間を通って中空部４の中に入り込む不具合を抑制することができる。これにより、半導体モジュール１の製造歩留まり向上を図ることができる。

本実施例１の配線基板２０において、図３に示すように、電極パッド２２ａは、スルーホール配線２５ａ、配線２４、及びスルーホール配線２５ｂを介して電極パッド２３ａと電気的に接続されており、電極パッド２２ａと電極パッド２３ａとを電気的に接続する導電経路は、配線基板２０の裏面２０ｙ側にスルーホール配線（２５ａ，２５ｂ）を介して一度引き回されている。このような構成にすることにより、配線基板４０の配線引き回し自由度が向上するため、半導体装置３０の多端子化及び狭ピッチ化に対応することができる。

フラッシュメモリにおいては、ＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型など、回路形態の異なるものが知られている。ＡＮＤ型やＮＡＮＤ型は、ＮＯＲ型と比較して大容量化できる。しかしながら、ＡＮＤ型やＮＡＮＤ型では、ＮＯＲ型とは異なり、その特性に数％の欠損部分が生じることから、欠損した部分を補うためにメモリの処理動作をサポートするための制御回路が必要である。即ち、ＡＮＤ型やＮＡＮＤ型のフラッシュメモリが搭載された半導体チップを使用する場合は、フラッシュメモリの処理動作をサポートするための制御回路が搭載された半導体チップが必要となる。

本実施例１では、ＡＮＤ型若しくはＮＡＮＤ型のフラッシュメモリが搭載された半導体チップ３５（図１０参照）と、ＡＮＤ型若しくはＮＡＮＤ型のフラッシュメモリの処理動作をサポートするための制御回路が搭載された半導体チップ５５（図１１参照）とを１つの半導体モジュール１内に混載しているため、何れか一方の半導体チップを外付けする場合と比較して、データ転送速度の高速化を図ることができる。

本実施例１の半導体モジュール１は、図１（（ａ），（ｂ））に示すように、枠体１０及び配線基板２０を配線基板４０の主面４０ｘ上に形成された樹脂封止体５によって樹脂封止している。このような構成にすることにより、枠体１０及び配線基板２０を金属ケース等のカバー部材で単純に覆う場合と比較して、樹脂封止体５は容易に除去できないため、不正に対する信頼性が高い半導体モジュール１を提供することができる。

ところで、遊技機の１つであるパチンコ台においても電子化が進んでおり、画像や音声などが情報処理システムによって制御されている。パチンコ台においては、不正を抑制するため、保安電子通信技術協会（保通協）の基準により、ＡＮＤ型若しくはＮＡＮＤ型のフラッシュメモリの処理動作をサポートするための制御回路が搭載された半導体チップの外付けを許されていない。本実施例１の半導体モジュール１は、ＡＮＤ型若しくはＮＡＮＤ型のフラッシュメモリが搭載された半導体チップ３５（図１０参照）と、ＡＮＤ型若しくはＮＡＮＤ型のフラッシュメモリの処理動作をサポートするための制御回路が搭載された半導体チップ５５（図１１参照）とを１つのパッケージ内に混載しており、しかも樹脂封止しているため、パチンコ台での使用が可能である。

図２５乃至図２８は、本発明の実施例２である半導体モジュールに係る図であり、
図２５は、半導体モジュールの製造に使用されるマルチ枠体の模式的平面図、
図２６は、半導体モジュールの製造において、第１のマルチ配線基板にマルチ枠体及び半導体装置を搭載した状態を示す模式的平面図、
図２７は、図２６の要部模式的断面図、
図２８は、半導体モジュールの製造において、第１のマルチ配線基板を個片化した状態を示す模式的平面図である。

前述の実施例１では、マルチ配線基板６０の各製品形成領域６１に単体の枠体１０を搭載する例について説明したが、本実施例２では、図２５に示すように、例えば２つの枠体１０が連結部８６を介して互いに連結されたマルチ枠体（連結枠体）８５を搭載する例について説明する。

マルチ枠体８５は、図２５に示すように、平面方向において２つの枠体１０の各々の一辺同士が向かい合うように、２つの枠体１０を各々の一辺において連結部で連結した構成になっている。２つの枠体１０は、図２６に示すように、マルチ配線基板６０の複数の製品形成領域６１のうち、互いに隣り合う２つの製品形成領域６１の各々の枠体搭載領域ａ１と対応して連結されている。このマルチ枠体８５は、図２６に示すように、互いに隣り合う２つの製品形成領域６１毎に搭載する。

マルチ枠体８５の連結部８６は、図２６及び図２７に示すように、マルチ配線基板６０のスクライブ領域（分離領域）６２を横切っている。従って、マルチ配線基板６０のスクライブ領域（分離領域）６２をダイシングブレードでダイシングして各製品形成領域６１を個片化する際、マルチ枠体８５の連結部８６もダイシングブレードでダイシングして枠体１０も個片化する。個片化された枠体１０においては、図２８に示すように、その一辺に連結部８６の一部が残存する。

マルチ配線基板６０への半導体装置の搭載は、吸着ノズルの吸引作用によって吸着ノズルに半導体装置を保持した状態で吸着ノズルを移動させることによって行われる。半導体装置はその平面方向の重心部に吸着ノズルが吸着できる面を有しているため、１本の吸着ノズルでも安定して搬送することができるが、単体の枠体１０においてはその平面方向の重心部に吸着ノズルが吸着できる面を有していないため、１本の吸着ノズルでは搬送が不安定になる。

これに対し、本実施例２のマルチ枠体８５においては、その平面方向の重心部に連結部８６を配置することができるため、マルチ枠体８５の連結部８６を吸着ノズルの吸着領域として使用することにより、１本の吸着ノズルでも安定してマルチ配線基板６０の枠体搭載領域ａ１に枠体１０を搬送することができる。これにより、半導体モジュールの生産性向上を図ることができる。

なお、マルチ枠体８５においては、その平面方向の重心部に吸着ノズルが保持できる領域があれば安定して搬送できるため、本実施例２のように２つの枠体１０に限定されないことは勿論のことである。但し、枠体１０の連結数は、偶数個が望ましく、マルチ配線基板６０の製品形成領域６１の数に対応して設定することが望ましい。

図２９乃至図３５は、本発明の実施例３である半導体モジュールに係る図であり、
図２９は、半導体モジュールの概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のｂ−ｂ線に沿う模式的断面図）、
図３０は、半導体モジュールの製造に使用される第１のマルチ配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図３１は、半導体モジュールの製造に使用される第２のマルチ配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図３２は、半導体モジュールの製造に使用される第３の配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図３３乃至図３５は、半導体モジュールの製造工程を示す模式的断面図である。

前述の実施例２では、マルチ枠体を用いた例について説明したが、本実施例３では、複数の枠体形成領域を有するマルチ配線基板を用いた例について説明する。

本実施例３の半導体モジュール１ａは、図２９（（ａ），（ｂ））に示すように、配線基板２０の裏面２０ｙのみが樹脂５ａによって覆われている。樹脂５ａ、配線基板２０及び４０の各々の側面、並びに枠体１０の外壁面１０ｚ２は、ほぼ面一になっている。

半導体モジュール１ａの製造においては、図３０及び図３１に示すマルチ配線基板６０及び７０を使用する。マルチ配線基板６０及び７０は、例えば４つの製品形成領域（６１，７１）を２×２の行列で配置した構成になっている。

また、半導体モジュール１ａの製造においては、図３２に示すマルチ配線基板９０を使用する。マルチ配線基板９０は、枠体１０を形成するためのものであり、スクライブ領域（分離領域）９２で区画された製品形成領域（枠体形成領域）９１がマルチ配線基板６０及び７０の製品形成領域の数に対応して例えば４つ設けられている。

マルチ配線基板９０の各製品形成領域９１には中抜き領域（開口部）１７が設けられている。各製品形成領域９１において、中抜き領域１７とスクライブ領域（分離領域）９２との間は、図９及び図６に示す枠体１０と同様の構成になっている。

マルチ配線基板９０の各製品形成領域９１は、マルチ配線基板６０及び７０の各製品形成領域（６１，７１）に対応しており、マルチ配線基板６０及び７０の製品形成領域（６１，７１）と同一の外径サイズになっている。また、マルチ配線基板９０の各製品形成領域９１における中抜き領域１７は、マルチ配線基板６０及び７０の各製品形成領域（６１，７１）における各々の製品搭載領域（ｂ１，ｂ２）に対応しており、マルチ配線基板６０及び７０の各製品形成領域における各々の製品搭載領域（ｂ１，ｂ２）と同一の外径サイズになっている。また、マルチ配線基板６０、９０及び７０は、この順番で多段に積層した時に、各々の製品形成領域が積層方向において同一の位置となるように構成されている。

次に、半導体モジュール１ａの製造について、図３３乃至図３５を用いて説明する。

まず、マルチ配線基板６０の各々の製品形成領域６１において、製品搭載領域ａ２の電極パッド２２ａ上、並びに枠体搭載領域ａ１の電極パッド２３ａ上に、半田ペースト材２ａを例えばスクリーン印刷法で供給した後、マルチ配線基板６０の各々の製品形成領域６１において、図３３に示すように、製品搭載領域ａ２にＬＧＡ型の半導体装置３０を搭載し、その後、図３３に示すように、マルチ配線基板６０の主面６０ｘにマルチ配線基板９０を搭載する。

次に、このままの状態で熱処理を施して半田ペースト材２ａを溶融し、その後、硬化させる。この工程により、マルチ配線基板６０の各製品形成領域６１において、製品搭載領域ａ２の電極パッド２２ａと半導体装置３０の外部接続用端子である電極パッド３３とが半田材２によって電気的にかつ機械的に接続され、これらの接続によって製品搭載領域ａ２に半導体装置３０が半田付け実装される。また、マルチ配線基板６０及び９０の各製品形成領域（６１，９１）において、枠体搭載領域ａ１の電極パッド２３ａと製品形成領域９１の電極パッド１２ａとが半田材２によって電気的にかつ機械的に接続され、これらの接続によって枠体搭載領域ａ２に製品形成領域９１が接着固定される。

次に、マルチ配線基板７０の各々の製品形成領域７１において、製品搭載領域ｂ２の電極パッド４２ａ上、並びに枠体搭載領域ａ１の電極パッド４２ｂ上に、半田ペースト材３ａを例えばスクリーン印刷法で供給した後、マルチ配線基板７０の各々の製品形成領域７１において、図３４に示すように、製品搭載領域ｂ２にＢＧＡ型の半導体装置５０を搭載し、その後、図３４に示すように、マルチ配線基板７０の主面に、既にマルチ配線基板６０が接着固定されたマルチ配線基板９０を搭載する。

次に、このままの状態で熱処理を施して半田ペースト材３ａを溶融し、その後、硬化させる。この工程により、マルチ配線基板７０の各製品形成領域７１において、製品搭載領域ｂ２の電極パッド４２ａと半導体装置５０の外部接続用端子である半田バンプ５９とが半田材３によって電気的にかつ機械的に接続され、これらの接続によって製品搭載領域ｂ２に半導体装置５０が半田付け実装される。

また、マルチ配線基板７０及び９０の各製品形成領域（７１，９１）において、枠体搭載領域ｂ１の電極パッド４２ｂと製品形成領域９１の電極パッド１３ａとが半田材３によって電気的にかつ機械的に接続され、これらの接続によって枠体搭載領域ｂ２に製品形成領域９１が接着固定される。

また、マルチ配線基板７０の各製品形成領域７１において、製品形成領域７１、９１及び６１によって中空部４が形成される。

また、マルチ配線基板７０の各製品形成領域７１において、マルチ配線基板６０の製品形成領域６１に実装された半導体装置（３０，３０ａ，３０ｂ）、マルチ配線基板７０の製品形成領域７１に実装された半導体装置５０が中空部４の中に配置される。

次に、マルチ配線基板６０及び９０を一括して樹脂封止する樹脂封止体を形成した後、マルチ配線基板７０の裏面に、各製品形成領域７１に対応して複数の半田バンプ６を形成する。

次に、図３５に示すように、マルチ配線基板７０、９０、６０及び樹脂封止体５を各製品形成領域に対応して複数の個片に分割する。この分割は、例えば、マルチ配線基板７０、９０及び６０のスクライブ領域（７２，９２，６２）に沿ってマルチ配線基板７０、９０、６０及び樹脂封止体５をダイシングブレードでダイシングすることによって行われる。この工程により、図２９に示す半導体モジュール１ａが形成される。

本実施例３のマルチ配線基板９０は、その平面方向の重心部にスクライブ領域（分離領域）９２が設けられており、このスクライブ領域（分離領域）９２を吸着ノズルの吸着領域として使用することにより、１本の吸着ノズルでも安定してマルチ配線基板６０にマルチ配線基板９０を搬送することができる。これにより、半導体モジュール１ａの生産性向上を図ることができる。

本実施例３の半導体モジュール１ａの製造においては、図３５に示すように、３枚のマルチ配線基板（７０，９０，６０）が重なった部分をダイシングブレードでダイシングしている。３枚のマルチ配線基板が重なった部分では、実施例１の場合（図２４参照）と比較して、樹脂封止体５の厚さが薄い。樹脂封止体５の樹脂に含まれるフィラーの量は、マルチ配線基板に含まれるフィラーの量よりも多い。従って、本実施例３の場合の方が実施例１の場合よりもダイシングブレードの長寿命化を図ることができる。

図３６及び図３７は、本発明の実施例４である半導体モジュールに係る図であり、
図３６は、半導体モジュールの概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のｃ−ｃ線に沿う模式的断面図）、
図３７は、図３６（ａ）の樹脂封止体を省略した模式的平面図である。

本実施例４の半導体モジュール１ｂは、図３６及び図３７に示すように、配線基板２０及び４０、並びに枠体１０で形成された中空部４と、配線基板４０に半田付け実装され、かつ中空部４の中に配置された半導体装置５０と、配線基板２０の裏面２０ｙに半田付け実装された２つの半導体装置３０ｃと、枠体１０，配線基板２０及び２つの半導体装置３０ｃを樹脂封止した樹脂封止体５とを有するパッケージ構造になっている。また、半導体モジュール１ｂは、実施例１の半導体モジュール１とは異なり、配線基板４０の裏面４０ｙに配置された複数の電極パッド（４３ａ）を外部接続用端子として使用するＬＧＡ型パッケージ構造になっている。

半導体装置３０ｃは、例えば半導体チップの電極パッドと電気的に接続されたリード３９ｂを樹脂封止体３９ａの側面から突出させて所定の形状に折り曲げ成形したＴＳＯＰ型で構成されている。

本実施例４の半導体モジュール１ｂにおいて、中空部４の平面サイズは、配線基板２０の平面サイズよりも小さい。従って、ＢＧＡ型やＬＧＡ型と比較してパッケージサイズが大きいＴＳＯＰ型の半導体装置３０ｃを搭載する場合には、本実施例４のように、配線基板２０の裏面にＴＳＯＰ型の半導体装置３０ｃを実装することで、半導体モジュール１ｂの小型化を図ることができる。

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１である半導体モジュール（電子装置）の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。 図１（ｂ）を拡大した模式的断面図である。 図２の模式的展開図である。 第２の配線基板の主面に枠体を固定した状態を示す模式的平面図である。 図４において、枠体を省略した模式的平面図である。 枠体の第２の面側を示す模式的平面図である。 第１の配線基板の主面に枠体を固定した状態を示す模式的平面図である。 図７において、枠体を省略した模式的平面図である。 枠体の第１の面側を示す模式的平面図である。 第１の半導体装置の内部構造を示す模式的断面図である。 第２の半導体装置の内部構造を示す模式的断面図である。 実施例１の半導体モジュールの製造に使用される第１のマルチ配線基板の模式的平面図である。 第１のマルチ配線基板の要部模式的断面図である。 実施例１の半導体モジュールの製造に使用される第２のマルチ配線基板の模式的平面図である。 第２のマルチ配線基板の要部模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 実施例１の半導体モジュールの製造工程を示す模式的断面図である。 本発明の実施例２である半導体モジュールの製造に使用されるマルチ枠体の模式的平面図である。 実施例２の半導体モジュールの製造において、第１のマルチ配線基板にマルチ枠体及び半導体装置を搭載した状態を示す模式的平面図である。 図２６の要部模式的断面図である。 実施例２の半導体モジュールの製造において、第１のマルチ配線基板を個片化した状態を示す模式的平面図である。 本発明の実施例３である半導体モジュールの概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のｂ−ｂ線に沿う模式的断面図）である。 実施例３の半導体モジュールの製造に使用される第１のマルチ配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 実施例３の半導体モジュールの製造に使用される第２のマルチ配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 実施例３の半導体モジュールの製造に使用される第３のマルチ配線基板を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 実施例３の半導体モジュールの製造工程を示す模式的断面図である。 実施例３の半導体モジュールの製造工程を示す模式的断面図である。 実施例３の半導体モジュールの製造工程を示す模式的断面図である。 本発明の実施例４である半導体モジュールの概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のｃ−ｃ線に沿う模式的断面図）である。 図３６の樹脂封止体を省略した模式的平面図である。 本発明者が検討した検討例１である半導体モジュールの内部構造を示す模式的断面図である。 本発明者が検討した検討例２である半導体モジュールの内部構造を示す模式的断面図である。

符号の説明

１,１ａ，１ｂ…半導体モジュール、２，３…半田材、２ａ，３ａ…半田ペースト材、４…中空部、５…樹脂封止体、５ａ…樹脂、６…半田バンプ、
１０…枠体、１０ｘ…第１の面、１０ｙ…第２の面、１０ｚ１…内壁面、１０ｚ２…外壁面、１１…基材（コア材）、１２，１３…配線、１２ａ，１３ａ…電極パッド（接続部）、１４…スルーホール配線（バイアホール，ビア）、１５，１６…保護膜、１７…中抜き領域（開口部）、
２０…配線基板、２０ｘ…主面、２０ｙ…裏面、２１…基材（コア材）、２２，２３，２４…配線、２２ａ，２３ａ，２４ａ…電極パッド（接続部）、２５ａ，２５ｂ…スルーホール配線（バイアホール，ビア）、２６，２７…保護膜、
３０，３０ａ，３０ｂ…半導体装置、３１…配線基板、３２，３３…電極パッド、３５…半導体チップ、３６…電極パッド（ボンディングパッド）、３７…ボンディングワイヤ、３８…樹脂封止体、３９ａ…樹脂封止体、３９ｂ…リード、
４０…配線基板、４０ｘ…主面、４０ｙ…裏面、４１…基材（コア材）、４２，４３…配線、４２ａ，４２ｂ，４３ａ…電極パッド、４４…スルーホール配線（バイアホール，ビア）、４５，４６…保護膜、４７…通気孔、
５０…半導体装置、５１…配線基板、５２，５３…電極パッド、５５…半導体チップ、５６…電極パッド（ボンディングパッド）、５７…ボンディングワイヤ、５８…樹脂封止体、５９…半田バンプ、
６０…マルチ配線基板、６０ｘ…主面、６０ｙ…裏面、６１…製品形成領域、６２…スクライブ領域（分離領域）、ａ１…枠体搭載領域、ａ２…製品搭載領域（電子部品実装領域）、
７０…マルチ配線基板、７０ｘ…主面、７０ｙ…裏面、７１…製品形成領域、７２…スクライブ領域（分離領域）、７３…モールド領域、ｂ１…枠体搭載領域、ｂ２…製品搭載領域（電子部品実装領域）、
８０…成型金型、８１…上型、８２…下型、８３…封止用キャビティ（樹脂成形部）、
８５…マルチ枠体、８６…連結部、
９０…マルチ配線基板、９０ｘ…主面、９０ｙ…裏面、９１…製品形成領域（枠体形成領域）、９２…スクライブ領域（分離領域）。

Claims (19)

1. 第１主面、及び前記第１主面とは反対側の第１裏面を有する第１基材と、
   第１面、及び前記第１面とは反対側の第２面を有し、前記第１面が前記第１基材の前記第１主面と向かい合う状態で、前記第１基材に固定された枠体と、
   第２主面、及び前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記枠体の前記第２面と向かい合う状態で、前記枠体に固定された第２基材と、
   第３主面、前記第３主面に形成された電極パッド、及び前記第３主面とは反対側の第３裏面を有し、前記第１基材の前記第１主面上に搭載された第１半導体チップと、
   前記第１基材の前記第１主面、前記枠体、及び前記第２基材を封止する樹脂封止体と、
   を含み、
   前記第１半導体チップは、前記第１基材、前記枠体、及び前記第２基材で囲まれる領域内に位置するように、前記第１基材の前記第１主面上に搭載されており、
   前記第１基材には、前記第１基材の前記第１主面から前記第１裏面に亘って貫通し、前記第１基材、前記枠体、及び前記第２基材で囲まれる領域と連結する通気孔が設けられていることを特徴とする電子装置。
2. 請求項１に記載の電子装置において、
   前記第１半導体チップは、パッケージングされており、かつ前記第１基材に半田材によって実装されていることを特徴とする電子装置。
3. 請求項２に記載の電子装置において、
   前記第２基材には、第２半導体チップがパッケージングされた第２半導体装置が搭載されており、
   前記第２半導体装置は、前記第１半導体チップと平面的に重なって配置されていることを特徴とする電子装置。
4. 請求項１に記載の電子装置において、
   前記第１基材は、前記枠体で囲まれた領域を覆うように、前記枠体の前記第１面に固定され、
   前記第２基材は、前記枠体で囲まれた領域を覆うように、前記枠体の前記第２面に固定されていることを特徴とする電子装置。
5. 請求項１に記載の電子装置において、
   前記第１基材は、前記第２基材の平面サイズよりも大きい平面サイズで形成され、
   前記樹脂封止体は、前記枠体の外壁面及び前記第２基材の裏面を覆うように、前記第１基材の前記第１主面上に形成されていることを特徴とする電子装置。
6. 請求項３に記載の電子装置において、
   前記第１半導体チップをパッケージングする第１半導体装置は、複数の第１外部接続用端子を有し、
   前記第２半導体チップをパッケージングする前記第２半導体装置は、複数の第２外部接続用端子を有し、
   前記第１基材は、前記第１基材の前記第１主面に前記複数の第１の外部接続用端子に対応して配置された複数の第１電極パッドを有し、
   前記第２基材は、前記第２基材の前記第２主面に前記複数の第２の外部接続用端子に対応して配置された複数の第２電極パッドを有し、
   前記複数の第１外部接続用端子は、半田材によって前記複数の第１電極パッドと夫々電気的にかつ機械的に接続され、
   前記複数の第２外部接続用端子は、半田材によって前記複数の第２電極パッドと夫々電気的にかつ機械的に接続されていることを特徴とする電子装置。
7. 請求項６に記載の電子装置において、
   前記枠体は、前記第１面に配置された複数の第３電極パッドと、前記第２面に配置され、かつ前記第３電極パッドと夫々電気的に接続された複数の第４電極パッドとを有し、
   前記第１基材は、前記第１基材の前記第１主面に前記複数の第３電極パッドに対応して配置され、かつ前記複数の第１電極パッドと夫々電気的に接続された複数の第５電極パッドを有し、
   前記第２基材は、前記第２基材の前記第２主面に前記複数の第４電極パッドに対応して配置され、かつ前記複数の第２電極パッドと夫々電気的に接続された複数の第６電極パッドを有し、
   前記複数の第３電極パッドは、半田材によって前記複数の第５電極パッドと夫々電気的にかつ機械的に接続され、
   前記複数の第４電極パッドは、半田材によって前記複数の第６電極パッドと夫々電気的にかつ機械的に接続されていることを特徴とする電子装置。
8. 請求項７に記載の電子装置において、
   前記枠体は、平面が方形状で形成され、
   前記複数の第３電極パッド及び前記複数の第４電極パッドは、前記枠体の各辺に沿って千鳥状に配置されていることを特徴とする電子装置。
9. 請求項８に記載の電子装置において、
   前記第３、第４、第５及び第６の電極パッドは、平面が長方形で形成され、
   前記第３、第４、第５及び第６の電極パッドは、各々の長辺が各々の配列方向に沿うように、配置されていることを特徴とする電子装置。
10. 請求項７に記載の電子装置において、
    前記複数の第１電極パッドは、前記第１基材の前記第１主面に設けられた複数の配線を介して前記複数の第５電極パッドと夫々電気的に接続されていることを特徴とする電子装置。
11. 請求項１に記載の電子装置において、
    前記第１基材は、前記第１基材の前記第１裏面に複数の外部接続用端子を有することを特徴とする電子装置。
12. 請求項１１に記載の電子装置において、
    前記複数の外部接続用端子の夫々は、半田バンプであることを特徴とする電子装置。
13. 請求項１１に記載の電子装置において、
    前記複数の外部接続用端子の夫々は、導電膜からなる電極パッドであることを特徴とする電子装置。
14. 請求項３に記載の電子装置において、
    前記第１半導体チップには、制御回路が搭載され、
    前記第２半導体チップには、前記制御回路の制御信号によって書き込み動作及び読み出し動作が制御される記憶回路が搭載されていることを特徴とする電子装置。
15. 請求項１４に記載の半導体装置において、
    前記記憶回路は、電子情報の電気的な書き換えが可能なＡＮＤ型若しくはＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする電子装置。
16. 請求項６に記載の電子装置において、
    前記第１半導体装置は、主面に前記第１半導体チップが実装され、前記主面と反対側の裏面に前記複数の第１外部接続用端子が配置された第１配線基板と、前記第１半導体チップを封止する第１樹脂封止体とを有し、
    前記第２半導体装置は、主面に前記第２半導体チップが実装され、前記主面と反対側の裏面に前記複数の第２外部接続用端子が配置された第２配線基板と、前記第２半導体チップを封止する第２樹脂封止体とを有することを特徴とする電子装置。
17. 請求項６に記載の電子装置において、
    前記第１外部接続用端子は、導電膜からなる電極パッド、若しくは半田バンプからなることを特徴とする電子装置。
18. 請求項６に記載の電子装置において、
    前記第２外部接続用端子は、導電膜からなる電極パッド、若しくは半田バンプであることを特徴とする電子装置。
19. 請求項６に記載の電子装置において、
    前記第１半導体装置は、前記第１半導体チップを封止する第１樹脂封止体と、前記第１半導体チップと電気的に接続され、かつ前記第１樹脂封止体から突出する複数の第１リードとを有し、
    前記第１外部接続用端子は、前記第１リードの一部で形成されていることを特徴とする電子装置。

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