CN106783805A - 射频多芯片封装及屏蔽电路 - Google Patents
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Abstract
本发明提供一种射频多芯片封装及屏蔽电路。所述电路包括：第一基板、第二基板、外壳屏蔽层、第一连接结构、第二连接结构、第一芯片、第二芯片，第三芯片，所述外壳屏蔽层组装于所述第一基板上，并与所述第一基板组成封闭空间，所述第二基板、所述第一连接结构、所述第二连接结构、所述第一芯片、所述第二芯片及所述第三芯片组成的封装结构位于所述封闭空间内部；所述第一基板与所述第二基板之间通过所述第一连接结构连接，所述第一芯片与所述第一基板之间通过所述第二连接结构相连，所述第二芯片与所述第二基板之间通过所述第二结构相连，所述第三芯片与所述第二基板之间通过所述第二结构相连。本发明能够减少集成元件的体积，提高集成元件成本。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种射频多芯片封装及屏蔽电路。
背景技术
多芯片封装(Multi Chip Package，MCP)中的层叠封装，旨在垂直地集成分立的逻辑和存储球栅阵列(Ball Grid Array，BGA)封装。将原分立结构的芯片堆叠到同一封装中，两个或者更多的芯片堆叠到同一封装中，为通信设备、导航设备、移动电话、个人数字终端、台式计算机、便携式计算机、平板计算机等应用提供了理想的高密度封装解决方案。
基于此，本发明的发明人发现，高密度封装中包含射频组件，这些射频组件的存在一方面会对其他电磁原件产生电磁干扰，另一方面，周围电磁原件也会产生一些干扰信号影响射频组件的工作，因此，为了使高密度封装结构中的组件更好的工作，需要将电磁干扰信号屏蔽，将射频组件与周围电磁组件隔离开来，减少外界对其干扰，同时防止射频组件的信号泄露到周围环境中。
现有技术中常用的高密度封装结构的屏蔽方法，主要是将包含有多个射频组件的高密度封装结构在完成一个功能后使用法拉第笼进行隔离，其中，法拉第笼材质主要使用金属或者良导体，依据法拉第笼的电磁屏蔽原理，将高密度封装芯片与周围环境隔离开来。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
将多个高密度封装结构进行屏蔽使用的法拉第笼体积较大，不满足集成原件精细化发展的要求。
发明内容
本发明提供的射频多芯片封装及屏蔽电路，能够减少集成元件的体积，提高集成元件成本。
第一方面，本发明提供一种射频多芯片封装及屏蔽电路，包括：
第一基板、第二基板、外壳屏蔽层、第一连接结构、第二连接结构、第一芯片、第二芯片，第三芯片，其中，
所述外壳屏蔽层组装于所述第一基板上，并与所述第一基板组成封闭空间，
所述第二基板、所述第一连接结构、所述第二连接结构、所述第一芯片、所述第二芯片及所述第三芯片组成的封装结构位于所述封闭空间内部；
且，所述第一基板与所述第二基板之间通过所述第一连接结构连接，所述第一芯片与所述第一基板之间通过所述第二连接结构相连，所述第二芯片与所述第二基板之间通过所述第二结构相连，所述第三芯片与所述第二基板之间通过所述第二结构相连。
可选地，所述第一芯片、所述第二芯片及所述第三芯片中至少有一个为射频电路组件。
可选地，所述射频电路组件为有源射频电路或无源射频电路组件。
可选地，所述外壳屏蔽层内表面附着有薄膜吸波材料和金属层。
可选地，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述外壳屏蔽层内表面。
可选地，所述第一基板的上表面附着有薄膜吸波材料和金属层。
可选地，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述第一基板的上表面。
本发明实施例提供的射频多芯片封装及屏蔽电路，通过将多组芯片封装在一起，且使用外部屏蔽层对封装结构进行隔离，能够在减少集成元件的体积，提高集成元件成本的前提下，防止封装结构内射频信号与外部结构射频信号互相影响。
附图说明
图1为本发明射频多芯片封装及屏蔽电路的结构示意图；
图2为本发明射频多芯片封装及屏蔽电路中基板的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种射频多芯片封装及屏蔽电路，如图1所示，包括：
第一基板11、第二基板12、外壳屏蔽层13、第一连接结构14、第二连接结构15、第一芯片16、第二芯片17，第三芯片18，其中，
所述外壳屏蔽层组装于所述第一基板11上，并与所述第一基板11组成封闭空间，所述第二基板12、所述第一连接结构14、所述第二连接结构15、所述第一芯片16、所述第二芯片17及所述第三芯片18组成的封装结构位于所述封闭空间内部；
且，所述第一基板11与所述第二基板12之间通过所述第一连接结构14连接，所述第一芯片16与所述第一基板11之间通过所述第二连接结构15相连，所述第二芯片17与所述第二基板12之间通过所述第二连接结构15相连，所述第三芯片18与所述第二基板12之间通过所述第二连接结构15相连。
本发明实施例提供的射频多芯片封装及屏蔽电路，本发明实施例提供的射频多芯片封装及屏蔽电路，通过将多组芯片封装在一起，且使用外部屏蔽层对封装结构进行隔离，能够在减少集成元件的体积，提高集成元件成本的前提下，防止封装结构内射频信号与外部结构中射频信号互相影响。
可选地，所述第一芯片16、所述第二芯片17及所述第三芯片18中至少有一个为射频电路组件。
可选地，所述射频电路组件为有源射频电路或无源射频电路组件。
可选地，所述外壳屏蔽层13内表面附着有薄膜吸波材料和金属层。
可选地，所述外壳屏蔽层先涂有薄膜吸波材料，用于隔离内部及外部电磁波，所述金属层用于保护薄膜吸波材料及隔离内部及外部电磁波。
可选地，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述外壳屏蔽层内表面。
可选地，所述外壳屏蔽层13由第一基板11上的通孔接地，且所述外壳材质为塑料材料、陶瓷材料、金属材料中的一种。
可选地，如图2所示，为射频多芯片封装及屏蔽电路中第一基板11及第二基板12的结构示意图，所述基板上包含多个小孔，用于焊接芯片及电路组件。
可选地，所述第一基板11的上表面附着有薄膜吸波材料和金属层。
可选地，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述第一基板11的上表面。
可选地，所述第一基板11和所述第二基板12接地，且所述第一基板11和所述第二基板12接地部分能够提供电磁屏蔽功能以及作为芯片及其他电路组件的热量耗散通道。
可选地，除所述第一基板11及所述第二基板12以外的组件根据实际需求确定是否接地。
可选地，所述第二基板12加附导电材料，所述导电材料包括但不限于金、银、铝等金属；
可选地，所述第二基板12加附导电材料完成后，可加附薄膜微波吸附材料构成基板电磁干扰屏蔽层，且所述基板电磁干扰屏蔽层通过第一基板11上的通孔接地。
可选地，所述第一基板11及所述第二基板12上分别装配有芯片组件，且所述芯片组件通过所述第一基板11与外部进行连接。
可选地，所述第一基板11及所述第二基板12为所述第一芯片16、所述第二芯片17及所述第三芯片18及电路组件提供信号通道、接地通道和热量耗散通道。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (7)
1.一种射频多芯片封装及屏蔽电路，其特征在于，包括：
第一基板、第二基板、外壳屏蔽层、第一连接结构、第二连接结构、第一芯片、第二芯片，第三芯片，其中，
所述外壳屏蔽层组装于所述第一基板上，并与所述第一基板组成封闭空间，所述第二基板、所述第一连接结构、所述第二连接结构、所述第一芯片、所述第二芯片及所述第三芯片组成的封装结构位于所述封闭空间内部；
且，所述第一基板与所述第二基板之间通过所述第一连接结构连接，所述第一芯片与所述第一基板之间通过所述第二连接结构相连，所述第二芯片与所述第二基板之间通过所述第二结构相连，所述第三芯片与所述第二基板之间通过所述第二结构相连。
2.根据权利要求1所述的射频多芯片封装及屏蔽电路，其特征在于，所述第一芯片、所述第二芯片及所述第三芯片中至少有一个为射频电路组件。
3.根据权利要求2所述的射频多芯片封装及屏蔽电路，其特征在于，所述射频电路组件为有源射频电路或无源射频电路组件。
4.根据权利要求1所述的射频多芯片封装及屏蔽电路，其特征在于，所述外壳屏蔽层内表面附着有薄膜吸波材料和金属层。
5.根据权利要求1所述的射频多芯片封装及屏蔽电路，其特征在于，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述外壳屏蔽层内表面。
6.根据权利要求1所述的射频多芯片封装及屏蔽电路，其特征在于，所述第一基板的上表面附着有薄膜吸波材料和金属层。
7.根据权利要求1所述的射频多芯片封装及屏蔽电路，其特征在于，所述薄膜吸波材料和所述金属层通过涂覆、粘接等工艺附着于所述第一基板的上表面。
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