JP2012023390A - 電子装置 - Google Patents

Abstract

【課題】半導体装置のソケットへの誤装着を軽減すると共に、ソケットへの装着回数を低減する。
【解決手段】電子装置は、複数の半導体装置１０と、配線基板２と、カバー部材３とを含み、複数の半導体装置は、半導体チップと、半導体チップを封止する樹脂封止体と、半導体チップと電気的に接続された複数の第１外部接続用端子とをそれぞれ有し、配線基板は、主面と、主面に形成された複数の電極パッドと、主面とは反対側に位置する裏面と、裏面に形成された複数の第２外部接続用端子とを有し、複数の半導体装置のそれぞれの複数の第１外部接続用端子が複数の電極パッドとそれぞれ電気的に接続するように、主面に複数の半導体装置が実装され、カバー部材は、複数の半導体装置を封止するように、配線基板の主面に形成され、複数の第１外部接続用端子は、樹脂封止体の側面から突出している。
【選択図】図２

Description

本発明は、電子装置及びその製造技術に関し、特に、配線基板に複数の半導体装置が実装された電子装置（モジュール）に適用して有効な技術に関するものである。

インターネットやＬＡＮに代表される情報通信ネットワークから、最近では家電用電化製品や乗用車にまで、コンピュータをキーデバイスとした情報処理システムが急速に普及している。このような情報処理システムにおいても、高性能化や多機能化に伴い、電子情報を一時的或いは半永久的に記憶する記憶回路の大容量化が進んでおり、小型で大容量の記憶回路が要求されている。
そこで、情報処理システムにおける記憶回路の大容量化を実現するため、様々な半導体製品が提案され、製品化されている。

例えば、特開２００５−１５０６４７号公報には、記憶回路が搭載された２つの半導体チップを２段に積層し、この２つの半導体チップを１つの樹脂封止体によって樹脂封止した半導体記憶装置が開示されている。
また、特開２００５−２９８００３号公報には、記憶回路が搭載された半導体記憶装置を２段重ねで配線基板に実装した半導体モジュール（電子装置）が開示されている。

特開２００５−１５０６４７号公報 特開２００５−２９８００３号公報

ところで、遊技機の１つであるパチンコ台においても電子化が進んでおり、画像や音声などが情報処理システムによって制御されている。パチンコ台での情報処理システムにおいても画像や音声の高性能化や多機能化に伴って大容量の記憶回路が要求されており、多数の半導体記憶装置が組み込まれている。半導体記憶装置としては、例えば、フラッシュメモリとも呼称され、電子情報の電気的な書き換えが可能なＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が使用されている。また、半導体記憶装置としては、例えば、小型化及び薄型化に好適なＴＳＯＰ（Ｔhin Ｓmall Ｏutline Ｐackage）型の半導体記憶装置が使用されている。

パチンコ台では、画像や音声の電子情報を記憶するため、例えば５１２Ｍｂｉｔの半導体記憶装置が８個使用されている。この８個の半導体記憶装置は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、ソケットを介して実装基板に着脱可能な状態で実装されている。

しかしながら、ソケットによる半導体記憶装置の実装においては、８個の半導体記憶装置に対して、夫々対応するソケットが８個並んでいるため、本来対応するソケットに半導体記憶装置を装着しなければならないところを誤って別の半導体記憶装置を装着してしまうといった誤装着が起き易い。

また、８個の半導体記憶装置を夫々対応する８個のソケットに１個ずつ装着するため、装着工程も半導体記憶装置の数だけ必要となり、手間である。今後、更なる大容量化が進めば、装着するメモリの数もより増えるため、より手間となる。
また、パチンコ台の実装ボード上において、８個分のソケット領域が必要となり、実装ボードの小型化が困難である。

パチンコ台においては、不正を抑制するため、保安電子通信技術協会（保通協）から、半導体記憶装置の内容が識別できるように、全ての半導体記憶装置に識別ラベルを貼り付けることが義務付けられている。このため、半導体記憶装置毎に識別ラベルを１つ１つ手作業で貼り付ける必要があり、面倒で手間が掛かかる。

ＴＳＯＰ型半導体記憶装置は、半導体チップの電極パッドと電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成形したパッケージ構造になっているため、ソケットに対する着脱によってリードが変形し易く、ソケットとの接触不良が起こり易い。
そこで、本発明者は、複数の半導体記憶装置をモジュール化することに着目し、本発明をなした。

本発明の第１の目的は、半導体記憶装置のソケットへの誤装着を軽減すると共に、ソケットへの装着回数の軽減が可能な技術を提供することにある。
本発明の第２の目的は、実装ボードの小型化が可能な技術を提供することにある。
本発明の第３の目的は、識別ラベルの貼り付けに起因する労力を軽減することが可能な技術を提供することにある。
本発明の第４の目的は、前記第１の目的を達成すると共に、ソケットとの接続信頼性が高いモジュールを提供することにある。
本発明の第５の目的は、不正に対する信頼性が高いモジュールを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
前記第１の目的は、配線基板の主面に複数の半導体記憶装置を実装してモジュール化することによって達成される。
前記第２の目的は、配線基板の主面に平面的に複数の第１の半導体装置を配置し、前記複数の第１の半導体装置に対応して前記複数の第１の半導体装置上に複数の第２の半導体装置を配置することによって達成される。
前記第３の目的は、前記複数の半導体記憶装置をカバー部材で覆うことによって達成される。
前記第４の目的は、前記配線基板の主面と反対側の裏面に外部接続用端子として複数の電極パッドを配置したＬＧＡ（Ｌand Ｇrid Ａrray）型パッケージ構造にすることによって達成される。
前記第５の目的は、前記カバー部材として、前記複数の半導体記憶装置を樹脂封止する樹脂封止体とすることによって達成される。

前記半導体記憶装置は、記憶回路を搭載した半導体チップが樹脂封止体によって樹脂封止され、前記樹脂封止体から前記半導体チップと電気的に接続された複数のリードが突出するパッケージ構造になっている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体記憶装置のソケットへの誤装着を軽減することができる共に、ソケットへの装着回数を軽減することができる。
本発明によれば、実装ボードの小型化を実現することができる。
本発明によれば、識別ラベルの貼り付けに起因する労力を軽減することができる。
本発明によれば、ソケットとの接続信頼性が高いモジュールを提供することができる。
本発明によれば、不正に対する信頼性が高いモジュールを提供することができる。

本発明の一実施例であるメモリモジュールの外観構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的側面図）である。 図１のメモリモジュールの内部構造を示す図（（ａ）は樹脂封止体を省略した模式的平面図，（ｂ）は（ａ）のａ’−ａ’線に沿う模式的断面図）である。 図１のメモリモジュールの模式的底面図である。 図２（ｂ）を拡大した模式的断面図である。 図４の一部を拡大した模式的断面図である。 図５を簡略化して示す展開図である。 図６の半導体記憶装置の外観構造を示す図（（ａ）は下段の半導体記憶装置の模式的平面図，（ｂ）は上段の半導体記憶装置の模式的平面図）である。 図６とは異なる第１の断面を簡略化して示す展開図である。 図６とは異なる第２の断面を簡略化して示す展開図である。 図５の配線基板の主面に配置された電極パッドの配置パターンを示す模式的平面図である。 図５の配線基板において、第１層目の配線パターンを示す模式的平面図である。 図５の配線基板において、第２層目の配線パターンを示す模式的平面図である。 図５の配線基板において、第３層目の配線パターンを示す模式的平面図である。 図５の配線基板において、第４層目の配線パターンを示す模式的平面図である。 本発明の一実施例であるメモリモジュールの製造に使用されるマルチ配線基板の概略構成を示す模式的平面図である。 本発明の一実施例であるメモリモジュールの製造工程を示すフローチャートである。 本発明の一実施例であるメモリモジュールの製造において、マルチ配線基板に半導体記憶装置を実装した状態を示す模式的平面図である。 本発明の一実施例であるメモリモジュールの製造において、成型金型にマルチ配線基板を型締めした状態を示す模式的透視平面図である。 図１８のｂ’−ｂ’線に沿う模式的断面図である。 図１８の封止用キャビティの詳細を示す模式的透視平面図である。 本発明の一実施例であるメモリモジュールの製造において、成型金型の封止用キャビティに樹脂を注入して樹脂封止体を形成した状態を示す模式的透視平面図である。 図２１のｃ’−ｃ’線に沿う模式的断面図である。 本発明の一実施例であるメモリモジュールの製造において、マルチ配線基板及び樹脂封止体を小片化した状態を示す模式的平面図である。 本発明の一実施例であるメモリモジュールをソケットに装着した状態を示す模式的断面図である。 図２４のソケットのコンタクトピンの接触動作を説明するための模式図である。 本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。 本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１乃至図２３は、本発明の一実施例であるメモリモジュール（電子装置）に係る図であり、
図１は、メモリモジュールの外観構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的側面図）、
図２は、図１のメモリモジュールの内部構造を示す図（（ａ）は樹脂封止体を省略した模式的平面図，（ｂ）は（ａ）のａ’−ａ’線に沿う模式的断面図）、
図３は、図１のメモリモジュールの模式的底面図、
図４は、図２（ｂ）を拡大した模式的断面図、
図５は、図４の一部を拡大した模式的断面図、
図６は、図５を簡略化して示す展開図、
図７は、図６の半導体記憶装置の外観構造を示す図（（ａ）は下段の半導体記憶装置の模式的平面図，（ｂ）は上段の半導体記憶装置の模式的平面図）、
図８は、図６とは異なる第１の断面を簡略化して示す展開図、
図９は、図６とは異なる第２の断面を簡略化して示す展開図、
図１０は、図５の配線基板の主面に配置された電極パッドの配置パターンを示す模式的平面図、
図１１乃至図１４は、図５の配線基板において、第１層目〜第４層目の配線パターンを示す模式的平面図、
図１５は、メモリモジュールの製造に使用されるマルチ配線基板の概略構成を示す模式的平面図、
図１６は、メモリモジュールの製造工程を示すフローチャート、
図１７は、メモリモジュールの製造において、マルチ配線基板に半導体記憶装置を実装した状態を示す模式的平面図、
図１８は、メモリモジュールの製造において、成型金型にマルチ配線基板を型締めした状態を示す模式的透視平面図、
図１９は、図１８のｂ’−ｂ’線に沿う模式的断面図、
図２０は、図１８の封止用キャビティの詳細を示す模式的透視平面図、
図２１は、メモリモジュールの製造において、成型金型の封止用キャビティに樹脂を注入して樹脂封止体を形成した状態を示す模式的透視平面図、
図２２は、図２１のｃ’−ｃ’線に沿う模式的断面図、
図２３は、メモリモジュールの製造において、マルチ配線基板及び樹脂封止体を小片化した状態を示す模式的平面図、
図２４は、メモリモジュールをソケットに装着した状態を示す模式的断面図、
図２５は、ソケットのコンタクトピンの接触動作を説明するための模式図である。
また、図２６は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図であり、
図２７は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。

図２（（ａ），（ｂ））及び図３に示すように、本実施例のメモリモジュール（電子装置）１は、配線基板２の主面２ｘに複数の半導体記憶装置（半導体装置）１０が実装され、配線基板２の主面２ｘと反対側の裏面２ｙに外部接続用端子として複数の電極パッド２６（例えば１２０個）及び４つ電極パッド２６ｓが配置されたＬＧＡ型パッケージ構造になっている。更に、本実施例のメモリモジュール１は、複数の半導体記憶装置１０を覆うカバー部材として、複数の半導体記憶装置１０を樹脂封止して覆う樹脂封止体３を有するパッケージ構造になっている。

複数の半導体記憶装置１０は、図２（（ａ），（ｂ））及び図４に示すように、配線基板２の主面２ｘに二段重ねで実装されており、配線基板２の主面２ｘに平面的に配置された複数の半導体記憶装置１０ａと、この複数の半導体記憶装置１０ａに対応して各々の半導体記憶装置１０ａ上に配置された複数の半導体記憶装置１０ｂとを含んでいる。本実施例では、例えば、下段に４個の半導体記憶装置１０ａ、上段に４個の半導体記憶装置１０ｂ、合計８個の半導体記憶装置１０が実装されている。

下段の半導体記憶装置１０ａ及び上段の半導体記憶装置１０ｂは、図５及び図６に示すように、リード１６の高さ（長さ）が異なっているが、基本的に同一のパッケージ構造になっている。本実施例の半導体記憶装置１０ａ及び１０ｂは、薄型化及び小型化に好適な例えばＴＳＯＰ型パッケージ構造になっている。

半導体記憶装置１０ａ及び１０ｂは、図６及び図７に示すように、２つの半導体チップ（１２，１３）１１、ダイパッド１５、複数のリード（第１の外部接続用端子）１６からなる第１のリード群、複数のリード（第１の外部接続用端子）１６からなる第２のリード群、及び複数のボンディングワイヤ１７等を樹脂封止体１８によって樹脂封止したパッケージ構造になっている。本実施例の全ての半導体記憶装置における樹脂封止体１８の平面形状は、例えば２つの対向する短辺と、短辺の延在する方向と交差する方向に延在し、短辺よりも長い２つの対向する長辺から成る、所謂、長方形で構成されている。

半導体チップ１２及び１３は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば長方形になっている。半導体チップ１２及び１３は、これに限定されないが、主に、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上に設けられた薄膜積層体、この薄膜積層体を覆うようにして設けられた表面保護膜等を有する構成になっている。前記薄膜積層体は、絶縁層、配線層の夫々を複数段積み重ねた多層構造になっている。前記半導体基板は、例えば単結晶シリコンで形成されている。前記薄膜積層体の絶縁層は、例えば酸化シリコン膜等の絶縁膜で形成されている。前記薄膜積層体の配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。前記表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。

半導体チップ１２及び１３は、互いに反対側に位置する主面（回路形成面，素子形成面）及び裏面を有し、半導体チップ１２及び１３の各々の主面には、記憶回路として、例えばフラッシュメモリと呼称される２５６メガビット（Ｍbit）のＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が形成（搭載）されている。この記憶回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び薄膜積層体の配線層に形成された配線によって構築されている。即ち、本実施例のメモリモジュール１は、４ギガビット（Ｇbit）の大容量（２５６Ｍbit×２×８）になっている。

半導体チップ１２及び１３の各々の主面には、複数の電極パッド（ボンディングパッド）１４が形成されている。この複数の電極パッド１４は、例えば半導体チップ１１（１２，１３）の互いに反対側に位置する２つの長辺側に各々の長辺に沿って配置されている。また、複数の電極パッド１４は、薄膜積層体の最上層の配線層に形成され、複数の電極パッド１４に対応して表面保護膜に形成されたボンディング開口から露出している。

半導体チップ１２及び１３は、回路パターンがミラー反転になっているが、基本的に外形寸法及び記憶容量が同一になっている。半導体チップ１２は、その裏面がダイパッド１５の主面に接着材を介在して接着固定されている。半導体チップ１３は、その裏面がダイパッド１５の主面と反対側の裏面に接着材を介在して接着固定されている。

樹脂封止体１８は、図７（（ａ），（ｂ））に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例では長方形になっている。樹脂封止体１８は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体１８の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。

樹脂封止体１８の互いに反対側に位置する２つの長辺のうち、一方の長辺側にはこの一方の長辺に沿って第１のリード群の複数のリード１６が配置され、他方の長辺側にはこの他方の長辺に沿って第２のリード群の複数のリード１６が配置されている。

第１及び第２のリード群の各々のリード１６は、図６に示すように、樹脂封止体１８の内部に位置するインナー部と、このインナー部と一体に形成され、かつ樹脂封止体１８の側面から突出（露出）するアウター部とを有する構成になっており、樹脂封止体１８の内外に亘って延在している。リード１６のアウター部は、所定のリード形状（例えばガルウィング形状）に折り曲げ成形されており、下段の半導体記憶装置１０ａよりも上段の半導体記憶装置１０ｂの方が高く（長く）なっている。

第１のリード群において、複数のリード１６の各々のインナー部は、半導体チップ１２の一方の長辺に沿って配置された複数の電極パッド１４と複数のボンディングワイヤ１７によって夫々電気的に接続され、更に半導体チップ１３の一方の長辺に沿って配置された複数の電極パッド１４と複数のボンディングワイヤ１７によって夫々電気的に接続されている。

第２のリード群において、複数のリード１６の各々のインナー部は、半導体チップ１２の他方の長辺に沿って配置された複数の電極パッド１４と複数のボンディングワイヤ１７によって夫々電気的に接続され、更に半導体チップ１３の他方の長辺に沿って配置された複数の電極パッド１４と複数のボンディングワイヤ１７によって夫々電気的に接続されている。

なお、複数のリード１６には、図８に示すように、半導体チップ１２の電極パッド１４のみボンディングワイヤ１７を介して電気的に接続されたリード（下段の半導体記憶装置１０ａでは符号ａ１，上段の半導体記憶装置１０ｂでは符号ｂ１）と、図９に示すように、半導体チップ１３の電極パッド１４のみボンディングワイヤ１７を介して電気的に接続されたリード（下段の半導体記憶装置１０ａでは符号ａ２，上段の半導体記憶装置１０ｂでは符号ｂ２）とが含まれている。この２本のリード（ａ１及びａ２，ｂ１及びｂ２）は、２つの半導体チップ（１２，１３）の中から１つの半導体チップを選択するためのセレクト信号が印加されるチップ選択用リードである。

上段の半導体記憶装置１０ｂの２本のチップ選択用リード（ｂ１，ｂ２）は、下段の半導体記憶装置１０ａの２本のチップ選択用リード（ａ１，ａ２）と夫々平面的に重なる位置に配置されている。

図２（ａ）に示すように、配線基板２は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば２６ｍｍ×２６ｍｍの正方形になっている。

図１０に示すように、配線基板２の主面２ｘには、半導体記憶装置１０を搭載するための製品搭載領域（デバイス搭載領域）３３が４つ設けられており、各製品搭載領域３３の中には、一方向に沿って一列で配置された複数の電極パッド２５からなる第１及び第２のパッド群が設けられている。この第１及び第２のパッド群は、電極パッド２５の配列方向と平面的に直行する方向に離間して配置されている。

第１及び第２のパッド群のうち、第１のパッド群には、４つのチップ選択用電極パッド（２５ａ１，２５ｂ１，２５ａ２，２５ｂ２）が含まれている。チップ選択用電極パッド２５ａ１及び２５ｂ１は、電極パッド２５の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド２５ａ２及び２５ｂ２は、電極パッド２５の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド２５ａ１及び２５ａ２は、チップ選択用電極パッド２５ｂ１及び２５ｂ２よりも内側に配置されている。

図８に示すように、チップ選択用電極パッド２５ａ１には、下段の半導体記憶装置１０ａのチップ選択用リードａ１、チップ選択用電極パッド２５ｂ１には、上段の半導体記憶装置１０ｂのチップ選択用リードｂ１が、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。

図９に示すように、チップ選択用電極パッド２５ａ２には、下段の半導体記憶装置１０ａのチップ選択用リードａ２、チップ選択用電極パッド２５ｂ２には、上段の半導体記憶装置１０ｂのチップ選択用リードｂ２が、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。

図６に示すように、第１及び第２のパッド群の複数の電極パッド２５には、下段及び上段の半導体記憶装置（１０ａ，１０ｂ）の第１及び第２のリード群の複数のリード２５（チップ選択用リードを除く）が、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。

図２（ａ）に示すように、配線基板２の主面２ｘには、面実装型受動部品として例えば複数のコンデンサ５が実装されている。この複数のコンデンサ５は、配線基板２の主面２ｘにおいて、２つの対角線が交わる中央部分に配置されており、配線基板２の主面２ｘに設けられた複数の受動部品用電極パッドに例えば半田材を介して夫々電気的にかつ機械的に接続されている。

図１０に示すように、４つの製品搭載領域３３は、配線基板２の主面２ｘの中央部分と配線基板２の外周囲の辺との間、換言すれば、配線基板２の主面２ｘの中央部分を囲むようにして配置されている。

４つの製品搭載領域３３のうち、第１の製品搭載領域３３ａの第１及び第２のパッド群は、配線基板２の第１の辺２ａの延在方向に沿って延在し、第２の製品搭載領域３３ｂの第１及び第２のパッド群は、配線基板２の第２の辺２ｂの延在方向に沿って延在し、第３の製品搭載領域３３ｃの第１及び第２のパッド群は、配線基板２の第３の辺２ｃの延在方向に沿って延在し、第４の製品搭載領域３３ｄの第１及び第２のパッド群は、配線基板２の第４の辺２ｄの延在方向に沿って延在している。即ち、４つの製品搭載領域３３は、配線基板２の外周囲に沿って隣り合う２つの製品搭載領域３３において、各々の第１及び第２のパッド群の方向が９０度異なる状態で配線基板２の主面２ｘの中央部分を囲むようにして配置されている。

図３に示すように、配線基板２の裏面２ｙに配置された複数の電極パッド２６は、厚さ方向と交差する平面形状が長方形になっている。複数の電極パッド２６は、各々の長辺が配線基板２の外周囲の辺から遠ざかる方向に沿うようにして配線基板２の各辺に沿って配置されている。配線基板２の裏面に配置された４つの電極パッド２６ｓは、配線基板２の４つの角部２ｓに夫々配置され、角部２ｓの２辺に沿う夫々の辺の長さが電極パッド２６の幅（短辺）よりも広い平面形状になっている。

配線基板２は、これに限定されないが、例えば、図５に示すように、主に、基材（コア材）２０と、基材２０の主面を覆うようにして設けられた保護膜２７ａと、基材２０の主面と反対側の裏面を覆うようにして設けられた保護膜２７ｂとを有する構成になっている。基材２０は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板を多段に複数枚積み重ね、主面及び裏面（表裏面）、並びに内部に配線層を有する多層配線構造になっており、本実施例では例えば４層配線構造になっている。保護膜２７ａ及び２７ｂは、主に、基材２０の表裏面の配線層に形成された配線を保護する目的で設けられている。保護膜２７ａ及び２７ｂとしては、例えば絶縁膜の樹脂膜（ソルダーレジスト膜）が用いられている。

複数の電極パッド２５及び複数のチップ選択用電極パッド（２５ａ１，２５ｂ１，２５ａ２，２５ｂ２）は、配線基板２の主面２ｘから数えて第１の配線層に形成されており、各々の電極パッドに対応して保護膜２７ａに形成された開口から露出されている。

複数の電極パッド２６及び４つの電極パッド２６ｓは、配線基板２の主面２ｘから数えて第４層目の配線層に形成されており、各々の電極パッドに対応して保護膜２７ｂに形成された開口から露出されている。

配線基板２において、第１の配線層には、図１１に示す配線パターン２１が形成され、第２の層目の配線層には、図１２に示す配線パターン２２が形成され、第３層目の配線層には、図１３に示す配線パターン２３が形成され、第４層目の配線層には、図１４に示す配線パターン２４が形成されている。各配線層は、例えばＣｕ、若しくはＣｕ合金等の金属膜（導電膜）で形成されている。

８個の半導体記憶装置１０、複数のコンデンサ５等は、図２（（ａ），（ｂ））に示すように、配線基板２の主面２ｘ上に形成された樹脂封止体３によって樹脂封止されている。樹脂封止体３は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。

樹脂封止体３は、図１（（ａ），（ｂ））に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば配線基板２と同一の平面サイズ（２６ｍｍ×２６ｍｍ）になっている。樹脂封止体３の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。

ここで、メモリモジュール１の製造においては、スクライブラインによって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に実装された半導体記憶装置を各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に実装された半導体記憶装置を１つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法を採用することができる。本実施例では、小型化に有効な一括方式のトランスファモールディング法を採用している。

一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本実施例の樹脂封止体３及び配線基板２は、平面サイズがほぼ同一になっている。

樹脂封止体３は、図４に示すように、２段重ねで実装された２つの半導体記憶装置１０の実装高さ（配線基板２の主面から上段の半導体記憶装置１０ｂの樹脂封止体上面までの高さ）ｈ１よりも厚さ（配線基板２の主面２ｘから上面までの厚さ）ｔ１が厚い第１の部分３ａと、この第１の部分３ａに連なり、かつ第１の部分３ａよりも厚さ（配線基板２の主面２ｘから上面までの厚さ）ｔ２が厚い第２の部分３ｂとを有する構成になっている。第２の部分３ｂは、第１の部分３ａよりも平面積が小さくなっており、配線基板２の一辺に沿って形成されている。即ち、本実施例の樹脂封止体３は、その上面に配線基板２の一辺に沿って延在する段差が設けられた外観構造になっている。本実施例において、第１の部分３ａの厚さは、例えば２．５ｍｍ程度、第２の部分３ｂの厚さは、例えば４．０ｍｍ程度になっている。また、第１部分３ａの平面積は、例えば２６ｍｍ×２１ｍｍ程度、第２の部分３ｂの平面積は、例えば２６ｍｍ×４ｍｍ程度になっている。

図１（（ａ），（ｂ））に示すように、樹脂封止体３の第１の部分３ａの上面３ｘには、識別ラベル４が貼り付けられている。識別ラベル４には、機種名とメモリの内容（記憶されているデータ）が記載されている。また、樹脂封止体３の上面３ｘには、製品名がレーザによりマーキングされている。

図２（ａ）に示すように、上段の４つの半導体記憶装置１０ｂ及び下段の４つの半導体記憶装置１０ａは、配線基板２の主面２ｘの中央部分（複数のコンデンサ５）と配線基板２の外周囲の辺との間、換言すれば、配線基板２の主面２ｘの中央部分（複数のコンデンサ５）を囲むようにして配置されている。

上段の４つの半導体記憶装置１０ｂ及び下段の４つの半導体記憶装置１０ａのうち、図１０に示す製品搭載領域３３ａに実装された上段及び下段の半導体記憶装置（１０ａ，１０ｂ）は、各々の樹脂封止体１８の長辺が配線基板２の第１の辺２ａの延在方向に沿うようにして配置され、図１０に示す製品搭載領域３３ｂに実装された上段及び下段の半導体記憶装置（１０ａ，１０ｂ）は、各々の樹脂封止体１８の長辺が配線基板２の第２の辺２ｂの延在方向に沿うようにして配置され、図１０に示す製品搭載領域３３ｃに実装された上段及び下段の半導体記憶装置（１０ａ，１０ｂ）は、各々の樹脂封止体１８の長辺が配線基板２の第３の辺２ｃの延在方向に沿うようにして配置され、図１０に示す製品搭載領域３３ｄに実装された上段及び下段の半導体記憶装置（１０ａ，１０ｂ）は、各々の樹脂封止体１８の長辺が配線基板２の第４の辺２ｄの延在方向に沿うようにして配置されている。即ち、下段及び上段のそれぞれ４つの半導体記憶装置（１０ａ，１０ｂ）は、配線基板２の外周囲に沿って隣り合う２つの半導体記憶装置（１０ａ，１０ｂ）において、各々の樹脂封止体１８の向きが９０度異なる状態、換言すれば各々のリード１６の先端が向かい合わない状態で配線基板２の主面２ｘの中央部分を囲むようにして配置されている。更に換言すると、樹脂封止体１８の短辺は、配線基板２の外周囲に沿って隣り合う樹脂封止体１８の長辺と向かい合う状態で配線基板２の主面２ｘの中央部を囲むように配置されている。

次に、メモリモジュール１の製造に使用されるマルチ配線基板について、図１５を用いて説明する。
図１５に示すように、マルチ配線基板３０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば長方形になっている。マルチ配線基板３０の主面には、モールド領域（樹脂封止領域）３１が設けられ、このモールド領域３１の中には平面的に配置された複数の製品形成領域３２が設けられ、この各々の製品形成領域３２の中には４つの製品搭載領域３３が設けられている。メモリモジュール１の製造において、各製品形成領域３２の各々の製品搭載領域３３には２段重ねで半導体記憶装置１０ａ及び１０ｂが実装され、モールド領域３１には、各製品形成領域３２の各々の製品搭載領域３３に対応して２段重ねで実装された複数の半導体記憶装置（１０ａ，１０ｂ）を一括して樹脂封止する樹脂封止体（一括用樹脂封止体）が形成される。

各製品形成領域３２は、スクライブライン（分離領域）によって区画され、基本的に図１０乃至図１４に示す配線基板２と同様の構造及び平面形状になっている。配線基板２は、マルチ配線基板３０の複数の製品形成領域３２を個々に小片化することによって形成される。本実施例において、マルチ配線基板３０は、これに限定されないが、例えばＸ方向に２個、Ｙ方向に２個の行列配置で配置された合計４個の製品形成領域３２を有する構成になっている。

次に、メモリモジュール１の製造工程中のモールディング工程（樹脂封止工程）で使用される成形金型の構成について、図１８乃至図２０を用いて説明する。なお、成形金型の構成は、成形金型の上型と下型との間にマルチ配線基板を位置決めして型締めした状態で説明する。

図１８及び図１９に示すように、成形金型４０は、上下方向に重ね合う上型４１及び下型４２を有し、更に、ポット、カル部４６、ランナ（樹脂流通路）４５、樹脂注入ゲート４４、及び封止用キャビティ（樹脂封止体形成部）４３等を有する構成になっている。マルチ配線基板３０は、上型４１の挟持面（合わせ面）４１ａと下型４２の挟持面（合わせ面）４２ａとの間に配置され、上型４１と下型４２とを型締めした時の型締め力によって挟持固定される。

カル部４６、ランナ４５、樹脂注入ゲート４４、及び封止用キャビティ４３は、これに限定されないが、例えば上型４１側に設けられ、上型４１の挟持面４１ａよりも深さ方向に窪む凹部で構成されている。ポットは、これに限定されないが、例えば下型４２側に設けられ、カル部４６と平面的に重なる位置に配置されている。

封止用キャビティ４３は、マルチ配線基板３０の４つの製品形成領域３２を覆うようにしてマルチ配線基板３０の主面上に位置し、マルチ配線基板３０の４つの製品形成領域３２を一括して覆う大きさ（平面サイズ）で形成されている。封止用キャビティ４３の平面形状は、マルチ配線基板３０の平面形状に対応して長方形になっている。

ランナ４５は、複数設けられている。複数のランナ４５は、マルチ配線基板３０の一辺に沿って配置されている。複数のランナ４５は、マルチ配線基板３０の一辺を横切り、マルチ配線基板３０の内外に亘って延在している。複数のランナ４５の各々の一端側は封止用キャビティ４３に連結され、各々の他端側は複数のランナ４５に対応して設けられた複数のカル部４６に夫々連結されている。

樹脂注入ゲート４５は、ランナ４５と封止用キャビティ４３との連結部に設けられており、ランナ４５と同数設けられている。ランナ４５は、ポットから封止用キャビティ４３に樹脂を流すための樹脂流路であり、樹脂注入ゲート４４は、封止用キャビティ４３に注入される樹脂の入り口であって流量を制御するためのものである。

封止用キャビティ４３は、図１９に示すように、２段重ねで実装された２つの半導体記憶装置１０の実装高さｈ１（図４参照）よりも高さ（マルチ配線基板３０の主面からの深さ）４３ａｈが高い第１の部分４３ａと、この第１の部分４３ａに連なり、かつ第１の部分４３ａよりも高さ（マルチ配線基板３０の主面からの深さ）４３ｂｈが高い第２の部分４３ｂとを有する構成（ｈ１＜４３ａｈ＜４３ｂｈ）になっている。

図２０に示すように、第２の部分４３ｂは、ランナ４５から封止用キャビティ４３に注入される樹脂の注入方向４８ａ、並びに複数のランナ４５から封止用キャビティ４３に注入された樹脂が封止用キャビティ４３の一辺側からその反対側の他辺側に向かって流れる樹脂流動方向４８ｂに対して平面的に交差する方向に沿って延在している。本実施例において、第２の部分４３ｂは、マルチ配線基板３０の一辺（ランナ４５が横切る辺）に沿って配置された２つの製品形成領域３２に対して１つ、マルチ配線基板３０の一辺と反対側の他辺に沿って配置された２つの製品形成領域３２に対して１つ、合計２つ設けられている。第２の部分４３ｂは、第１の部分４３ａよりも平面積が小さくなっている。

次に、メモリモジュール１の製造について、図１６乃至図２３を用いて説明する。
まず、図５に示す半導体記憶装置１０ａ及び１０ｂを準備する。半導体記憶装置１０ａ及び１０ｂは、主に、図１６に示すダイボンディング工程〈１０１〉〜外観検査工程〈１０５〉を含む製造プロセスによって形成される。ダイボンディング工程〈１０１〉では、リードフレームのダイパッド１５の主面及び裏面に夫々半導体チップ１２及び１３を接着固定する。ワイヤボンディング工程〈１０２〉では、半導体チップ１２及び１３の複数の電極パッド１４とリードフレームの複数のリード１６とを複数のボンディングワイヤ１７で夫々電気的に接続する。樹脂封止工程〈１０３〉では、半導体チップ１２及び１３、複数のリード１６の各々のインナー部、並びに複数のボンディングワイヤ１７等を樹脂封止して樹脂封止体１８を形成する。特性検査工程〈１０４〉では、半導体記憶装置１０ａ及び１０ｂの動作テストを行い、グレードの選別や不良の選別を行う。外観検査工程〈１０５〉では、樹脂封止体１８のバリやキズ等の外観検査、及び樹脂封止体１８から突出するリード１６のリード曲がりや平坦度を検査し、不良の選別を行う。

次に、図１７に示すように、マルチ配線基板３０の各製品形成領域３２の各々の製品搭載領域３３に２段重ねで半導体記憶装置１０ａ及び１０ｂを実装すると共に、各製品形成領域３２の中央部分に複数のコンデンサ５を実装する（図１６の実装工程〈２０１〉）。半導体記憶装置１０ａ及び１０ｂ、並びにコンデンサ５の実装は、例えば製品搭載領域３３の電極パッド２５及びチップ選択用電極パッド(２５ａ１，２５ｂ１，２５ａ２，２５ｂ２)、並びに受動部品用電極パッドにスクリーン印刷法で半田ペース材を供給し、その後、電極パッド２５及びチップ選択用電極パッド(２５ａ１，２５ｂ１，２５ａ２，２５ｂ２)上に半導体記憶装置１０ａ及び１０ｂの各々のリード１６が位置するように、製品搭載領域３３上に２段重ねで半導体記憶装置１０ａ及び１０ｂを配置すると共に、受動部品用電極パッド上にコンデンサ５を配置し、その後、半田材を溶融することによって行われる。

次に、図１８及び図１９に示すように、成形金型４０の上型４１と下型４２との間にマルチ配線基板３０を位置決めして型締めする（図１６の樹脂封止工程〈２０２〉）。

次に、図１８及び図１９に示すようにマルチ配線基板３０を型締めした状態で、ポットからカル部４６、ランナ４５及び樹脂注入ゲート４４を通して封止用キャビティ４３の内部に流動性の樹脂（熱硬化性樹脂）を加圧注入し、その後、樹脂を硬化させて図２１及び図２２に示すように樹脂封止体４７を形成する（図１６の樹脂封止工程〈２０２〉）。

次に、樹脂封止体４７の硬化を安定させるキュア工程を施した後、成形金型４０を型開きして、成形金型４０からマルチ配線基板３０を取り出す。

次に、マルチ配線基板３０の各製品形成領域３２に対応して樹脂封止体４７の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する（図１６のマーキング工程〈２０３〉）。

次に、図２３に示すように、樹脂封止体４７及びマルチ配線基板３０を各製品形成領域３２に対応して複数の小片（個片）に分割する（図１６の個片化工程〈２０４〉）。この分割は、例えば、図２３に示すように、マルチ配線基板３０の各製品形成領域３２を区画するダイシングラインに沿ってマルチ配線基板３０及び樹脂封止体４７をダイシングブレードでダイシングすることによって行われる。この工程により、図１に示すような外観構造のメモリモジュール１がほぼ完成する。

次に、メモリモジュール１の動作テストを行い、グレードの選別や不良の選別を行う（図１６の特性検査工程〈２０５〉）。

次に、樹脂封止体３のバリやキズ等の外観検査を行って不良の選別を行う（図１６の外観検査工程〈２０６〉）。この後、メモリモジュール１の樹脂封止体３の上面に識別ラベル４を貼り付ける（図１６の識別ラベル貼り付け工程〈２０７〉）ことにより、図１に示すメモリモジュール１が完成する。

メモリモジュール１は、遊技機の１つである例えばパチンコ台に組み込まれて使用される。メモリモジュール１は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、図２４に示すように、ソケット５１を介して実装基板５０に着脱可能な状態で実装される。

ソケット５１は、メモリモジュール１を収納する収納部が設けられたベース部材５２と、ベース部材５２の収納部に装着されたメモリモジュール１を覆う蓋部材５３とを有する構成になっている。ベース部材５２の収納部には、メモリモジュール１の複数の外部接続用端子（電極パッド２６，２６ｓ）に対応して図２５に示すコンタクトピン５４が複数配置されている。コンタクトピン５４は、ベース部材５２内を上下に真っ直ぐ貫通するピン本体５４ａと、このピン本体５４ａに連なり、かつ側方に略Ｕの字状に突出して屈曲した撓み代部分５４ｂと、この撓み代部分５４ｂの中間部から上方に突出する接続部分５４ｃとを有する構造になっている。コンタクトピン５４は、例えばリン青銅等のバネ鋼によって形成されている。

ソケット５１は、ベース部材５２の収納部に装着されたメモリモジュール１を蓋部材５３で下方に向かって押圧することにより、メモリモジュール１の裏面に配置された複数の外部接続用端子（２６，２６ｓ）に複数のコンタクトピン５４の接続部５４ｃが接触し、電気的な導通がなされる構造になっている。コンタクトピン５４の接続部５４ｃは、図２５に示すように、メモリモジュール１の外周囲から内側に向かってメモリモジュール１の裏面の外部接続用端子（２６，２６ｓ）を擦りながら外部接続用端子（２６，２６ｓ）に接続される。このようにコンタクトピン５４の接続部５４ｃが外側から内側に向かって移動する構造を内ワイピング構造と呼んでいる。

ところで、パチンコ台では、画像や音声の電子情報を記憶するため、例えば５１２Ｍｂｉｔの半導体記憶装置が８個使用されている。この８個の半導体記憶装置は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、ソケットを介して実装基板に着脱可能な状態で実装されている。

しかしながら、ソケットによる半導体記憶装置の実装においては、８個の半導体記憶装置に対して、夫々対応するソケットが８個並んでいるため、本来対応するソケットに半導体記憶装置を装着しなければならないところを誤って別の半導体記憶装置を装着してしまうといった誤装着が起き易い。

これに対して、本実施例のメモリモジュール１は、図２に示すように、配線基板２の主面２ｘに８個の半導体記憶装置１０を実装してモジュール化しているため、ソケット５１にメモリモジュール１を装着することによって８個の半導体記憶装置１０がソケットに装着されることになる。従って、１つのソケットに１つの半導体記憶装置を装着する場合と比較して、半導体記憶装置１０のソケットへの誤装着を軽減することができる。

また、８個の半導体記憶装置１０を夫々対応する８個のソケットに１個ずつ装着する必要がないため、半導体記憶装置１０のソケットへの装着回数を軽減することができる。
また、実装基板上において、８個分のソケットを揃える必要がないため、実装基板５０の小型化を図ることができる。

パチンコ台においては、１つのソケットに１つの半導体記憶装置を装着する場合、不正を抑制するため、保安電子通信技術協会（保通協）から、半導体記憶装置の内容が識別できるように、全ての半導体記憶装置に識別ラベルを貼り付けることが義務付けられている。このため、半導体記憶装置毎に識別ラベルを１つ１つ手作業で貼り付ける必要があり、面倒で手間が掛かかる。

これに対して、本実施例のメモリモジュール１は、図２に示すように、配線基板２の主面２ｘに８個の半導体記憶装置１０を実装し、更に８個の半導体記憶装置１０を樹脂封止体３によって樹脂封止しているため、メモリモジュール１の樹脂封止体３に識別ラベル４を貼り付けることによって８個の半導体記憶装置１０に貼り付ける識別ラベルを省略することができる。従って、８個の半導体記憶装置１０の全てに識別ラベルを貼り付ける場合と比較して、識別ラベルの貼り付けに起因する労力を軽減することができる。

ＴＳＯＰ型半導体記憶装置は、半導体チップの電極パッドと電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成形したパッケージ構造になっているため、ソケットに対する着脱によってリードが変形し易く、ソケットとの接触不良が起こり易い。

これに対して、本実施例のメモリモジュール１は、図３に示すように、配線基板２の裏面に外部接続用端子として複数の電極パッド２６を配置したＬＧＡ型パッケージ構造になっているため、ＴＳＯＰ型半導体装置のようにソケットに対する着脱によってリードが変形するといった不具合の発生がない。したがって、ソケット５１との接続信頼性が高いメモリモジュール１を提供できる。

本実施例のメモリモジュール１は、図２に示すように、配線基板２の主面２ｘに実装された８個の半導体記憶装置１０を樹脂封止体３によって樹脂封止している。このように８個の半導体記憶装置１０を樹脂封止体３によって樹脂封止することにより、８個の半導体記憶装置を金属ケース等のカバー部材で単純に覆う場合と比較して、樹脂封止体３は容易に除去できないため、不正に対する信頼性が高いメモリモジュール１を提供できる。

ＴＳＯＰ型半導体記憶装置においても、樹脂封止体の上面に方向を示すインデックスが設けられているが、ＴＳＯＰ型半導体装置は、リード配列の方向に沿う中心線に対して左右対称となっているため、逆向きにしてもソケットへの装着が可能であり、誤って向きを反対にしてソケットへ装着してしまうといった誤装着が懸念される。

これに対し、本実施例のメモリモジュール１の樹脂封止体３は、図４に示すように、２段重ねで実装された２つの半導体記憶装置１０の実装高さ（配線基板２の主面から上段の半導体記憶装置１０ｂの樹脂封止体上面までの高さ）ｈ１よりも厚さ（配線基板２の主面２ｘから上面までの厚さ）ｔ１が厚い第１の部分３ａと、この第１の部分３ａに連なり、かつ第１の部分３ａよりも厚さ（配線基板２の主面２ｘから上面までの厚さ）ｔ２が厚い第２の部分３ｂとを有する構成になっており、その上面に配線基板２の一辺に沿って延在する段差が設けられた外観構造になっている。この段差に対応してソケット５１の蓋部材５３に段差を設けて置くことにより、向きを間違えた場合にメモリモジュール１のソケット５１への装着が出来なくなる。従って、メモリモジュール１のソケットへの方向性に対する誤装着を抑制することができる。

本実施例のメモリモジュール１は、配線基板２の主面２ｘに平面的に配置された４つの半導体記憶装置１０ａと、この４つの半導体記憶装置１０ａに対応して各々の半導体記憶装置１０ａ上に配置された４つの半導体記憶装置１０ｂとを１つの樹脂封止体３によって樹脂封止しているため、２段重ねで実装された２つの半導体記憶装置１０の実装高さｈ１よりも樹脂封止体３の厚さを薄くして樹脂封止体３の上面に段差を形成することが困難である。従って、本実施例のように、２段重ねで実装された２つの半導体記憶装置１０の実装高さｈ１よりも厚さｔ１が厚い第１の部分３ａと、この第１の部分３ａに連なり、かつ第１の部分３ａよりも厚さ（配線基板２の主面２ｘから上面までの厚さ）ｔ２が厚い第２の部分３ｂとを有する構成にし、上面に配線基板２の一辺に沿って延在する段差が設けられた樹脂封止体３とすることが望ましい。

本実施例のように樹脂封止体３の厚さを部分的に厚くして樹脂封止体３の上面に段差を設ける場合は、樹脂の量が増加するため、配線基板２と樹脂封止体３との線膨張係数差に起因する応力の影響で配線基板２に反りが発生し易くなる。従って、本実施例のように、樹脂封止体３の第２の部分３ｂは第１の部分３ａよりも平面積を小さくすることが望ましい。

本実施例のメモリモジュール１において、図２に示すように、下段及び上段のそれぞれ４つの半導体記憶装置（１０ａ，１０ｂ）は、配線基板２の外周囲に沿って隣り合う２つの半導体記憶装置（１０ａ，１０ｂ）において、各々の樹脂封止体１８の向きが９０度異なる状態、換言すれば各々のリード１６の先端が向かい合わない状態で配線基板２の主面２ｘの中央部分を囲むようにして配置されている。

このような構成にすることにより、隣り合う半導体装置の各々のリードの先端が向かい合うように向きを揃えて配置した場合と比較して、配線基板２と樹脂封止体３との線膨張係数に起因する応力を分散することができるため、配線基板２の反りを抑制することができる。この結果、メモリモジュール１の裏面に配置された複数の外部接続用端子の平坦度を確保でき、メモリモジュール１の外部接続用端子とソケット５１のリードピンとの接触不良を抑制できるため、ソケット５１との接続信頼性が高いメモリモジュール１を提供できる。

ソケット５１において、コンタクトピン５４の接続部５４ｃは、図２５に示すように、メモリモジュール１をソケットに装着する時、メモリモジュール１の外周囲から内側に向かってメモリモジュール１の裏面の外部接続用端子（２６，２６ｓ）を擦りながら外部接続用端子（２６，２６ｓ）に接続される。この内ワイピング構造の場合、配線基板２の裏面の角部２ｓを挟んで隣り合う２つの電極パッドと対応する２つのコンタクトピンの夫々の接続部が近接するため、両者が短絡するといった不具合が懸念される。

そこで、配線基板２の角部２ｓを挟んで隣り合う２つの電極パッドを、基準電位に電位固定される電極パッドとすることにより、この２つの電極パッドに対応する２つのコンタクトピンの接続部が接触しても、電気的な不具合は発生しない。本実施例では、図３に示すように、配線基板２の裏面において、角部２ｓの２辺に沿う夫々の辺の長さが電極パッド２６の幅（短辺）よりも広い平面形状の電極パッド２６ｓを４つの角部２ｓに夫々配置している。このような構成にすることにより、この電極パッド２６ｓに接続される２つのコンタクトピンの各々の接続部が近接して接触しても、電気的な不具合は発生しないため、メモリモジュール１のソケットに対する接続信頼性を高めることができる。

一括モールディング方式では、封止用キャビティの厚さ（高さ）に対する平面積の比が非常に大きくなるため、熱硬化性樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に熱硬化性樹脂を充填する必要がある。迅速にかつ均一に熱硬化性樹脂を充填するたには、樹脂注入ゲートからその反対側に向かって封止用キャビティの中を流れる熱硬化性樹脂の平面方向の流速差をなるべく小さくする必要がある。熱硬化性樹脂は、封止用キャビティの厚さが厚い所では速く、キャビティの厚さが薄い所では遅く流れる。

本実施例において、封止用キャビティ４３は、図１９に示すように、２段重ねで実装された２つの半導体記憶装置１０の実装高さｈ１（図４参照）よりも高さ（マルチ配線基板３０の主面からの深さ）４３ａｈが高い第１の部分４３ａと、この第１の部分４３ａに連なり、かつ第１の部分４３ａよりも高さ（マルチ配線基板３０の主面からの深さ）４３ｂｈが高い第２の部分４３ｂとを有し、第２の部分４３ｂは、図２０に示すように、ランナ４５から樹脂注入ゲート４４を通して封止用キャビティ４３に注入される樹脂の注入方向４８ａ、並びに樹脂注入ゲート４４側からその反対側に向かって封止用キャビティ４３の中を流れる樹脂の流れ方向４８ｂに対して交差する方向に沿って延在しているため、第２の部分４３ｂを樹脂の注入方向４８ａ並びに樹脂の流れ方向４８ｂに沿う方向に延在させた場合と比べて、樹脂注入ゲート４４からその反対側に向かって封止用キャビティ４３の中を流れる熱硬化性樹脂の平面方向の流速差を小さくすることができる。従って、本実施例のように封止用キャビティ４３を構成することにより、迅速にかつ均一に熱硬化性樹脂を充填することができるため、ボイドの発生を抑制でき、メモリモジュール１の製造歩留まり向上を図ることができる。

図１０に示すように、チップ選択用電極パッド２５ａ１及び２５ｂ１、並びにチップ選択用電極パッド２５ａ２及び２５ｂ２は、電極パッド２５の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド２５ａ１及び２５ａ２は、チップ選択用電極パッド２５ｂ１及び２５ｂ２よりも内側に配置されている。

図１１に示すように、チップ選択用電極パッド２５ａ１には、配線２１ａが連なり、チップ選択用電極パッド２５ｂ１には、配線２１ｂが連なっている。配線２１ａは、チップ選択用電極パッド２５ａ１から電極パッド群の内側に引き出され、配線２１ｂは、チップ選択用電極パッド２５ｂ１から電極パッド群の外側に引き出されている。

例えば、隣り合う製品搭載領域３３を各々の電極パッド群が向かい合うように配置した場合、隣り合う製品搭載領域３３の間に配線２１ｂを引き回すための領域が必要であるが、本実施例の４つの製品搭載領域３３は、配線基板２の外周囲に沿って隣り合う２つの製品搭載領域３３において、各々の第１及び第２のパッド群の方向が９０度異なる状態で配線基板２の主面２ｘの中央部分を囲むようにして配置されているため、隣り合う製品搭載領域３３の間に配線２１ｂを引き回すための領域が不要である。従って、本実施例においては、メモリモジュール１の小型化を図ることができる。

図２６は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。
本変形例は、図２６に示すように、配線基板２の角部２ｓを挟んで隣り合う２つの電極パッド２６ｍを、基準電位に電位固定される電極パッドとした例である。このような構成にすることにより、この２つの電極パッドに対応する２つのコンタクトピンの接続部が接触しても、電気的な不具合は発生しない。

ところで、モジュールにおいては、配線基板の主面に直に複数の半導体チップを実装し、この複数の半導体チップを樹脂封止体によって樹脂封止したものが知られている。このモジュールにおいては、樹脂封止する前に半導体チップに不良が見つかった場合、不良の半導体チップのみ交換することが困難である。これに対し、本実施例のメモリモジュール１では、半導体チップをパッケージングした半導体記憶装置を配線基板に実装しているため、樹脂封止する前に半導体記憶装置に不良が見つかった場合に、不良の半導体記憶装置のみを容易に交換することができるため、メモリモジュール１の製造歩留まり向上を図ることができる。

なお、前述の実施例では、複数の半導体記憶装置１０を覆うカバー部材として樹脂封止体３を用いた例について説明したが、不正に対する信頼性を考慮しなければ、単純なカバー部材で複数の半導体記憶装置１０を覆うようにしてもよい。

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

例えば、本実施例では、半導体記憶装置１０がＴＳＯＰ型パッケージ構造である場合について説明したが、複数のリード（第１の外部接続用端子）１６が実装面（樹脂封止体１８の下面）側に突出（露出）するＱＦＮ型パッケージ構造、ＢＧＡ型パッケージ構造、又はＬＧＡ型パッケージ構造であっても良い。これにより、図２７に示すように、複数のリード（第１の外部接続用端子）１６が樹脂封止体１８の側面から突出していないので、ＴＳＯＰ型パッケージ構造により製造した半導体記憶装置１０を配線基板２の主面上に実装した場合に比べ、更なる半導体記憶装置５５の小型化が可能である。しかしながら、上記したようにＱＦＮ型パッケージ構造、ＢＧＡ型パッケージ構造、およびＬＧＡ型パッケージ構造は、複数のリード（第１の外部接続用端子）１６が実装面側に露出しているため、本実施例のように半導体記憶装置の上に、更に半導体記憶装置１０を積層することが困難である。これにより、ＴＳＯＰ型パッケージ構造により半導体記憶装置１０を製造する場合よりも、メモリモジュール１の得られる総容量は低くなる。

また、例えば、本実施例では、半導体チップ１２及び１３の各々の主面には、記憶回路としてＥＥＰＲＯＭが形成されていることについて説明したが、ＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型でもよい。但し、ＡＮＤ型、ＮＡＮＤ型については、ＮＯＲ型とは異なり、その特性に微小の欠損部分が生じる。そのため欠損した部分を補うために、メモリの処理動作をサポートするためのＡＳＩＣ（制御用ＩＣ）が必要となる。それ故に、ＡＮＤ型、又はＮＡＮＤ型の記憶回路が形成されている半導体チップを使用する場合は、その主面にＡＳＩＣを有する半導体チップもメモリモジュール１内に混載される。これにより、ＥＥＰＲＯＭ、又はＮＯＲ型の記憶回路を有する半導体チップで構成されたメモリモジュール１よりも高速処理が可能なメモリモジュールを構成することが可能である。

１…メモリモジュール（電子装置）、２…配線基板、３…樹脂封止体、４…識別ラベル、５…コンデンサ（受動部品）、１０…半導体装置、１１…半導体チップ、１４…電極パッド、１５…ダイパッド、１６…リード、１７…ボンディングワイヤ、１８…樹脂封止体、２１…第１層目の配線パターン、２２…第２層目の配線パターン、２３…第３層目の配線パターン、２４…第４層目の配線パターン、２５，２５ａ１，２５ａ２，２５ｂ１，２５ｂ２…電極パッド、２６，２６ｍ，２６ｓ…電極パッド、２７ａ，２７ｂ…保護膜、３０…マルチ配線基板、３１…モールド領域（樹脂封止領域）、３２…製品形成領域、３３…製品搭載領域、４０…成型金型、４１…上型、４１ａ…狭持面、４２…下型、４２ａ…狭持面、４３…封止用キャビティ（樹脂封止体形成部）、４４…樹脂注入ゲート、４５…ランナ、４６…カル部、４７…樹脂封止体、５０…実装基板、５１…ソケット、５２…ベース部材、５３…蓋部材、５４…コンタクトピン、５５…半導体記憶装置。

Claims (13)

1. 半導体チップと、前記半導体チップを封止する樹脂封止体と、前記半導体チップと電気的に接続された複数の第１外部接続用端子とをそれぞれ有する複数の半導体装置と、
   主面と、前記主面に形成された複数の電極パッドと、前記主面とは反対側に位置する裏面と、前記裏面に形成された複数の第２外部接続用端子とを有し、前記複数の半導体装置のそれぞれの前記複数の第１外部接続用端子が前記複数の電極パッドとそれぞれ電気的に接続するように、前記主面に前記複数の半導体装置が実装された配線基板と、
   前記複数の半導体装置を封止するように、前記配線基板の前記主面に形成されたカバー部材と、
   を含み、
   前記複数の第１外部接続用端子は、前記樹脂封止体の側面から突出していることを特徴とする電子装置。
2. 請求項１に記載の電子装置において、
   前記複数の第１外部接続用端子は、前記樹脂封止体の内部に位置するインナー部と前記樹脂封止体の側面から突出するアウター部とを有し、前記インナー部と前記アウター部とは一体に形成されていることを特徴とする電子装置。
3. 請求項１に記載の電子装置において、
   前記カバー部材に識別ラベルが貼り付けられていることを特徴とする電子装置。
4. 請求項１に記載の電子装置において、
   前記第２外部接続用端子は、導電膜から成る複数の電極パッドであることを特徴とする電子装置。
5. 請求項１に記載の電子装置において、
   前記カバー部材は、前記複数の半導体装置を封止する第２樹脂封止体であることを特徴とする電子装置。
6. 請求項１に記載の電子装置において、
   前記複数の半導体装置は、前記配線基板の主面に平面的に配置された複数の第１半導体装置と、前記複数の第１半導体装置に対応して前記複数の第１半導体装置上に配置された複数の第２半導体装置とを含むことを特徴とする電子装置。
7. 請求項１に記載の電子装置において、
   前記半導体チップは、ＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型、ＡＳＩＣ、又は電子情報の電気的な書き換えが可能なＥＥＰＲＯＭの何れかであることを特徴とする電子装置。
8. 請求項５に記載の電子装置において、
   前記第２樹脂封止体は、前記半導体装置の実装後の高さよりも厚い第１部分と、前記第１部分に連なり、前記第１部分よりも厚さが厚い第２部分とを有することを特徴とする電子装置。
9. 請求項８に記載の電子装置において、
   前記第２部分は、前記第１部分よりも面積が小さいことを特徴とする電子装置。
10. 請求項８に記載の電子装置において、
    前記第２樹脂封止体は、平面が方形状で形成され、
    前記第２部分は、前記第２樹脂封止体の一辺に沿って形成されていることを特徴とする電子装置。
11. 請求項１に記載の電子装置において、
    前記配線基板の主面には、受動部品が実装されており、
    前記複数の半導体装置は、前記受動部品と前記配線基板の周辺との間に配置されていることを特徴とする電子装置。
12. 請求項１１に記載の電子装置において、
    前記受動部品は、前記配線基板の主面の中央部に配置されていることを特徴とする電子装置。
13. 請求項４に記載の電子装置において、
    前記配線基板の前記裏面の平面は、方形状から成り、
    前記複数の電極パッドは、前記配線基板の前記裏面の各辺に沿って配置され、
    前記複数の電極パッドのうち、前記配線基板の角部を挟んで隣り合う２つの電極パッドは、基準電位に電位固定される電極パッドであることを特徴とする電子装置。
    
    

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