[go: up one dir, main page]

JP2005191176A - 半導体装置及びそれを用いた電子機器 - Google Patents

半導体装置及びそれを用いた電子機器 Download PDF

Info

Publication number
JP2005191176A
JP2005191176A JP2003428999A JP2003428999A JP2005191176A JP 2005191176 A JP2005191176 A JP 2005191176A JP 2003428999 A JP2003428999 A JP 2003428999A JP 2003428999 A JP2003428999 A JP 2003428999A JP 2005191176 A JP2005191176 A JP 2005191176A
Authority
JP
Japan
Prior art keywords
grid array
ball grid
wiring pattern
semiconductor device
layer wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003428999A
Other languages
English (en)
Other versions
JP3819901B2 (ja
Inventor
Kaoru Ishida
石田　　薫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003428999A priority Critical patent/JP3819901B2/ja
Priority to EP04027664A priority patent/EP1548828A2/en
Priority to US11/000,204 priority patent/US7109578B2/en
Priority to KR1020040100278A priority patent/KR100625587B1/ko
Priority to CNB2004100615252A priority patent/CN100382264C/zh
Publication of JP2005191176A publication Critical patent/JP2005191176A/ja
Application granted granted Critical
Publication of JP3819901B2 publication Critical patent/JP3819901B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10522—Adjacent components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装しても、クロストークを小さく抑える。
【解決手段】 半導体集積回路チップ２１１の裏面に配置された複数のＢＧＡバンプ２１２のうち、周辺回路部品２１９が直近に実装されることが必要なＢＧＡバンプ２１２（高周波信号ピンなど）を最外周に配してその直近に周辺回路部品を実装し、その１列内側のＢＧＡバンプ２１２を接地用端子とし、内層で広い接地配線パタン２１６に接続し、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡバンプ２１２（ロジック制御信号ピンなど）を配して表層からさらに深い内層の配線パタン２１８に接続することにより、信号配線パタン２１４と制御配線パタン２１８との間に接地パタン２１６が挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えられる。
【選択図】 図２

Description

本発明は、高周波用半導体集積回路等の高密度実装が可能な半導体装置及びそれを用いた電子機器に関するものである。
携帯電話などの携帯電子機器は画像や映像などの表示をするために大画面のディスプレイを要したり、メモリカードなどを内蔵したりと機能の多様化が進み、それと同時に携帯電話では折畳み型の形状が主流となってきている。このような状況で、内部のプリント基板においては、より薄型の実装状態が求められるようになっており、しかもその片面は、大型のディスプレイやキーボードなどで他の部品を実装することが困難な状況になってきている。
一方で携帯電話に用いられる高周波用半導体集積回路に向けて、ＱＦＰタイプのパッケージでは小型化を進めるためにピン数を減らせるメリットを取り、パッケージの裏面に共通接地用のプレートを設けて接地をするような工夫がなされている。このＱＦＰタイプのパッケージを用いた構成を図１０に示す。図１０において１０７１はＱＦＰに封止された半導体集積回路チップ、１０７２はＱＦＰの端子、１０７３はＱＦＰの接地プレート、１０７４は実装多層基板、１０７５は表層接地パタン、１０７６は周辺回路部品、１０７７はスルーホールである。この図１０に示すように、ＱＦＰの半導体集積回路チップ１０７１は基板１０７４の表層のチップ搭載領域１０７１Ａに実装されるが、チップ１０７１の接地プレート１０７３にあたる部分の基板１０７４の表層に接地パタン１０７５を設ける必要があるため、信号配線は全てピンの外側から取り出すことが必要となり、部品実装のできない無効なスペースが必要となるため、実装面積が大きなものになるという欠点があった。
そこで、携帯電話に用いられる高周波用半導体集積回路では実装面積を小さくするためにパッケージを小型にする取組みの中で、ＱＦＰタイプのパッケージからボールグリッドアレイ（ＢＧＡ）タイプのチップサイズパッケージ（ＣＳＰ）が実用化されてきている。このようなパッケージでは図８に示すように実装基板の両面に外付け周辺部品を実装することで小型実装面積を実現できる。ここで、図８において８６１は半導体集積回路チップ、８６２が多層配線基板、８６３は表層に実装する周辺回路部品、８６４は裏層に実装する周辺回路部品である。このように裏層に周辺回路部品８６４を半導体集積回路８６１の実装面の裏側に実装することで、配線長も短く他配線と交差の少ない実装形態を得ることが可能となる。
特開２００３−２０４１６３号公報
しかしながら上記のＢＧＡタイプのＣＳＰにおいても、先に述べたように片面に他の部品を実装することが困難な状況になってきている。このため、例えば図９に示すように、裏面にキーボード９６６が配置されて、両面実装が許されない状況では、従来裏面に実装されていた部品９６５（図８の８６４に相当）を一度表層に内層配線やスルーホール等を用いて引き上げた配線に実装する必要があり、結果として信号配線が錯綜することによりクロストーク等の不具合を生じるという問題があった。
本発明の目的は、ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装しても、クロストークを小さく抑えることができる半導体装置及びそれを用いた電子機器を提供することである。
本発明の半導体装置は、一表面に格子状に配置された複数のボールグリッドアレイ端子を有する半導体集積回路チップと、複数の周辺回路部品とを、一表面に形成されボールグリッドアレイ端子および周辺回路部品の端子と接続される複数の表層配線パタンと複数層の内層配線パタンとを有する多層基板に実装した半導体装置であって、半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第１の非接地ボールグリッドアレイ端子と、第１の非接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第１の接地ボールグリッドアレイ端子と、第１の接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第２の非接地ボールグリッドアレイ端子とを含み、多層基板の複数層の内層配線パタンは、少なくとも１つの接地用内層配線パタンと、表層から接地用内層配線パタンよりも少なくとも１層下層に形成された少なくとも１つの非接地用内層配線パタンとを含み、第１の非接地ボールグリッドアレイ端子と接続された第１の表層配線パタンを半導体集積回路チップの直近に配置された第１の周辺回路部品の端子と接続し、第１の接地ボールグリッドアレイ端子と接続された第２の表層配線パタンを接地用内層配線パタンと第１のスルーホールを介して接続し、第２の非接地ボールグリッドアレイ端子と接続された第３の表層配線パタンを非接地用内層配線パタンの一端と第２のスルーホールを介して接続し、半導体集積回路チップの非直近に配置された第２の周辺回路部品の端子と接続された第４の表層配線パタンを非接地用内層配線パタンの他端と第３のスルーホールを介して接続したことを特徴とする。
本発明において、半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第２の接地ボールグリッドアレイ端子を含み、第２の接地ボールグリッドアレイ端子と接続された第５の表層配線パタンを接地用内層配線パタンと第４のスルーホールを介して接続してもよい。
本発明において、接地ボールグリッドアレイ端子が２つ以上あり、２つ以上の接地ボールグリッドアレイ端子が直線状に配置されてもよい。
本発明において、接地ボールグリッドアレイ端子が３つ以上あり、３つ以上の接地ボールグリッドアレイ端子がＬ字状に配置されてもよい。
本発明において、接地ボールグリッドアレイ端子がコの字状に配置されてもよい。
本発明において、接地ボールグリッドアレイ端子がループ状に配置されてもよい。
本発明において、全てのスルーホールが多層基板を貫通しないスルーホールであってもよい。
本発明において、全てのスルーホールが多層基板を貫通するスルーホールであってもよい。
また、本発明の電子機器は、半導体集積回路と、高周波送受信回路と、制御処理部と、ディスプレイ部と、入力部と、記憶媒体部と、バッテリとを備えた電子機器であって、請求項１から請求項８のいずれかに記載の半導体装置の半導体集積回路チップで半導体集積回路を構成し、半導体装置の第１の周辺回路部品で高周波送受信回路を構成し、半導体装置の第２の周辺回路部品で制御処理部を構成するようにして、半導体集積回路と高周波送受信回路と制御処理部とを半導体装置で構成し、半導体装置の多層基板の裏面側に、ディスプレイ部と入力部と記憶媒体部とバッテリとのうち少なくとも１つを配置したことを特徴とする。
本発明の半導体装置によれば、周辺回路部品が直近に実装されることが必要なＢＧＡ端子を最外周に配して多層基板の表層配線パタンにより直近の周辺回路部品と接続し、その内側のＢＧＡ端子を接地用端子とし、多層基板の接地用内層配線パタンに接続し、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡ端子を配して表層からさらに深い内層の非接地用内層配線パタンに接続することにより、表層配線パタンと制御配線等の非接地用内層配線パタンとの間に接地用内層配線パタンが挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えられる。したがって、ＢＧＡタイプのＣＳＰで片面実装基板に対しても高密度実装を実現し、クロストークを小さく抑えることができる。
また、この半導体装置を用いて構成した電子機器においても、同様の効果がある。
以下に本発明の実施形態を図面を用いて説明する。
（第１の実施形態）
まず、図１、図２、図３を用いて本発明の第１の実施形態を説明する。図１は、本発明の第１の実施形態の半導体装置の上面図である。図1において１０１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ、１０２は多層の実装基板、１０３は周辺回路部品、１０４はスルーホール、１０５は表層に形成された接地パタン、１０６は表層に形成された接地以外の配線パタンである。また、図２は本発明の第１の実施形態の半導体装置の断面図である。図２において２１１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ（図１の１０１）、２１２はＢＧＡバンプ、２１３は多層の実装基板（図１の１０２）、２１４は表面の配線パタン（図１の１０６）、２１５は接地用非貫通スルーホール、２１６は内層の接地配線パタン、２１７は信号配線用非貫通スルーホール、２１８は内層の信号配線パタン、２１９は周辺回路部品（図１の１０３）である。また、図３は本発明の第１の実施形態の半導体装置の分解斜視図である。図３において３３１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ（図１の１０１）、３３２は多層の実装基板の表面の配線と第１の誘電体層、３３３は多層の実装基板の第１の内層の配線と第２の誘電体層、３３４は多層の実装基板の第２の内層の配線と第３の誘電体層、３３５は最外周信号用端子パタン、３３６は接地用端子パタン、３３７は制御信号用端子パタン、３３８は３３６の接地用端子パタンと非貫通スルーホールで接続された内層接地パタン、３３９は３３７の制御信号用端子パタンと非貫通スルーホールで接続された内層パタン、３４０は内層の制御信号パタン（図２の２１８）、３４１は周辺回路部品（図１の１０３）である。図３の３３３（多層の実装基板の第１の内層の配線と第２の誘電体層）の表面の中央部分を除いた斜線部分３３３Ａは、図２の接地配線パタン２１６であり、円形の内層接地パタン３３８は斜線部分３３３Ａの一部の領域である。接地用端子パタン３３６は、表層に形成された接地パタン１０５であり、例えばＢＧＡバンプ２１２が接続される領域に形成されたパタン、あるいは例えば接地用のスルーホールをＩＣの真下に配置できない場合などバンプ２１２の接続される領域からさらに引き出された配線パタンとなる場合もある。また、最外周信号用端子パタン３３５は、表層に形成された配線パタン１０６（図２の２１４）である。
なお、非貫通スルーホールとは、各誘電体層を貫通するスルーホールのうち、多層の実装基板の全ての層を貫通するか否かでみた場合に貫通しないものを指す。多層の実装基板の全ての層を貫通するものを貫通スルーホールという（第２の実施形態）。例えば図２に示されている各誘電体層を貫通するスルーホール（２１５、２１７等）は全て非貫通スルーホールである。また、図１、図２、図３では、周辺回路部品の個数および配置や、多層の実装基板の表面の配線及び端子パタンや内層の配線、等が、それぞれの図で完全に対応して示されているものではない。図１〜図３は、以下で説明する本実施形態の基本的な構成が判る程度に簡略化して示したものである。
本実施形態では、半導体集積回路チップ２１１の裏面に格子状に配置された複数のＢＧＡバンプ２１２のうち、周辺回路部品２１９が直近に実装されることが必要なＢＧＡバンプ２１２（高周波信号ピン、電源ピンなど）を最外周に配して、ＢＧＡバンプ２１２の直近に周辺回路部品（高周波整合回路、バイパスコンデンサなど）を実装し特性劣化を防ぎ、その１列内側の列のＢＧＡバンプ２１２を接地用端子とし、多層の実装基板２１３の内層で広い接地配線パタン２１６に非貫通スルーホール２１５を介して接続して、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡバンプ２１２（ロジック制御信号ピンなど）を配して表層からさらに深い内層の配線パタン２１８（３４０）に非貫通スルーホール２１７を介して接続することにより、信号配線パタン２１４と制御配線パタン２１８との間に接地パタン２１６が挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えることが可能となり、クロストークを小さく抑えることができる。
なお、図２では示されていないが、制御配線パタン２１８（３４０）は、その上に形成された非貫通スルーホールおよび表層配線パタンを介して、ＢＧＡバンプ２１２の直近に実装されなくても良い周辺回路部品と接続される。このＢＧＡバンプ２１２の直近に実装されなくても良い周辺回路部品が、図８では多層配線基板の裏面側に実装されていた周辺回路部品８６４に相当する。また、内層接地配線パタン２１６（３３３Ａ）は、図３の３３３Ａで示されるように、接地用の端子や配線パタン以外の端子や配線パタン（制御配線パタン２１８、３３７等）と電気的に接続されないようにそれらと接続される非貫通スルーホールを避けて形成され、それらの非貫通スルーホールとその近傍以外は第２の誘電体層（３３３の一部）の表面のほぼ全面に形成されている。
（第２の実施形態）
次に図４、図５を用いて本発明の第２の実施形態を説明する。図４は本発明の第２の実施形態の半導体装置の分解斜視図である。図４において図３と同じものは符号の下２桁を同じに統一して説明を省略する。４４２は４３６の接地用端子パタンと４３８の第１の内層接地パタンとを貫通スルーホールで接続された第２の内層接地パタンである。図５は本発明の第２の実施形態の半導体装置の断面図である。図５において図２と同じものは符号の下２桁を同じに統一して説明を省略する。５２０は接地用貫通スルーホール、５２１は信号配線用貫通スルーホールである。本発明の第２の実施形態の半導体装置の上面図は図１と同様である。
この第２の実施形態において、第１の実施形態との差異は多層基板内の非貫通スルーホールが貫通スルーホールに変わった点のみである。この場合でも図４に示すように第２の内層接地パタン４４２をかわすように内層の信号パタン４４０を配線することで第１の実施形態と同様の効果を得ることが可能である。
なお、第１および第２の実施形態では、表層接地用パタン１０５はループ形状としたが、必要な高周波信号ピンや電源ピンの数や配置に応じて、ロジック制御ピンとの間で図６（図６において図１と同じものは符号の下２桁を同じに統一して説明を省略する。）に示すように、コの字型や、二の字型や、Ｌ字型やあるいは直線型になったとしても、同様の効果を得られることは明らかである。
また、周辺回路部品が必要な端子（ＢＧＡバンプ）でも直近に周辺回路部品を実装する必要が無い場合は最外周端子でなくても、内側の制御端子ピンに配しても同様の効果を得ることが可能である。
さらに、接地端子は最外周より１つ内側の列としたが、必要であれば最外周にも配してもよく、さらに内側のピンにも配するなど、本発明の基本的な考え方から外れない範囲で変更しても、同様の効果を得ることが可能であるのは明らかである。
（第３の実施形態）
次に図７を用いて本発明の第３の実施形態を説明する。図７は本発明の第３の実施形態の電子機器の一例である携帯通信機器のブロック図である。図７において７５１は半導体集積回路、７５２はアンテナ、７５３はアンテナ共用器、７５４は受信増幅器、７５５は受信フィルタ、７５６は送信フィルタ、７５７は送信増幅器、７５８は制御処理部である。半導体集積回路７５１は、受信フィルタ７５５から信号を入力し、送信フィルタ７５６へ信号を出力し、また制御処理部７５８と信号の授受を行う。また、制御処理部７５８は入力部から信号を入力し、ディスプレイ部へ信号を出力し、半導体集積回路７５１とデータのやり取りを行う。
半導体集積回路７５１は制御処理部７５８との間をつなぐロジック制御信号端子を有し、送受信の信号端子や電源端子など端子直近に周辺回路部品を必要とする端子を有する。また、実装する多層基板の裏面側にはディスプレイ部やキーボードなどの入力部や、記憶媒体部であるメモリカード、バッテリなどが配置されるために部品の実装するスペースが無い。そこで、半導体集積回路７５１を半導体集積回路チップとして第１、第２の実施形態で述べたような構成で実装し、高周波送受信回路を構成するアンテナ共用器７５３、受信増幅器７５４、受信フィルタ７５５、送信フィルタ７５６、送信増幅器７５７を、半導体集積回路チップのＢＧＡバンプの直近に実装される周辺回路部品として多層基板の同じ面に実装することで高密度な携帯通信機器の無線ブロックが実現可能であり、さらにロジック配線への高周波信号のリークを抑えられるので、クロストークなどの誤動作も防ぐことが可能となる。制御処理部７５８は、半導体集積回路チップのＢＧＡバンプの直近に実装される必要のない周辺回路部品として、半導体集積回路チップと同じ多層基板の実装面に実装される。
なお、本実施形態では半導体集積回路７５１として挙げた例は一例であり、信号端子、電源端子などの端子直近に周辺回路部品を必要とする端子とロジック制御信号端子が共存するＢＧＡタイプのものであれば同じ構成を用いれば同じ効果を得られることは明らかである。
本発明は、クロストークを小さく抑えることができ、ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装した半導体装置等に有用である。
本発明の第１の実施形態の半導体装置の上面図 本発明の第１の実施形態の半導体装置の断面図 本発明の第１の実施形態の半導体装置の分解斜視図 本発明の第２の実施形態の半導体装置の分解斜視図 本発明の第２の実施形態の半導体装置の断面図 本発明の第１、第２の実施形態の半導体装置の他の例の上面図 本発明の第３の実施形態の電子機器のブロック図 従来のＢＧＡタイプの両面実装の半導体装置を示す斜視図 従来のＢＧＡタイプの片面実装の半導体装置を示す斜視図 従来のＱＦＰタイプの半導体装置を示す平面図
符号の説明
１０１ ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
１０２ 多層の実装基板
１０３ 周辺回路部品
１０４ スルーホール
１０５ 表層に形成された接地パタン
１０６ 表層に形成された配線パタン
２１１ ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
２１２ ＢＧＡバンプ
２１３ 多層の実装基板
２１４ 表面の配線パタン
２１５ 接地用非貫通スルーホール
２１６ 内層の接地配線パタン
２１７ 信号配線用非貫通スルーホール
２１８ 内層の信号配線パタン
２１９ 周辺回路部品
３３１ ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
３３２ 多層の実装基板の表面の配線と第１の誘電体層
３３３ 多層の実装基板の第１の内層の配線と第２の誘電体層
３３４ 多層の実装基板の第２の内層の配線と第３の誘電体層
３３５ 最外周信号用端子パタン
３３６ 接地用端子パタン
３３７ 制御信号用端子パタン
３３８ ３３６の接地用端子パタンと非貫通スルーホールで接続された内層接地パタン
３３９ ３３７の制御信号用端子パタンと非貫通スルーホールで接続された内層パタン
３４０ 内層の制御信号パタン
３４１ 周辺回路部品
４４２ ４３６の接地用端子パタンと４３８の第１の内層接地パタンとを貫通スルーホールで接続された第２の内層接地パタン
５２０ 接地用貫通スルーホール
５２１ 信号配線用貫通スルーホール
７５１ 半導体集積回路
７５２ アンテナ
７５３ アンテナ共用器
７５４ 受信増幅器
７５５ 受信フィルタ
７５６ 送信フィルタ
７５７ 送信増幅器
７５８ 制御処理部
８６１ 半導体集積回路チップ
８６２ 多層配線基板
８６３ 表層に実装する周辺回路部品
８６４ 裏層に実装する周辺回路部品
９６５ 従来裏面に実装されていた周辺回路部品
９６６ キーボード
１０７１ ＱＦＰに封止された半導体集積回路チップ
１０７２ ＱＦＰの端子
１０７３ ＱＦＰの接地プレート
１０７４ 実装多層基板
１０７５ 表層接地パタン
１０７６ 周辺回路部品
１０７７ スルーホール

Claims (9)

  1. 一表面に格子状に配置された複数のボールグリッドアレイ端子を有する半導体集積回路チップと、複数の周辺回路部品とを、一表面に形成され前記ボールグリッドアレイ端子および前記周辺回路部品の端子と接続される複数の表層配線パタンと複数層の内層配線パタンとを有する多層基板に実装した半導体装置であって、
    前記半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第１の非接地ボールグリッドアレイ端子と、前記第１の非接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第１の接地ボールグリッドアレイ端子と、前記第１の接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第２の非接地ボールグリッドアレイ端子とを含み、
    前記多層基板の複数層の内層配線パタンは、少なくとも１つの接地用内層配線パタンと、前記表層から前記接地用内層配線パタンよりも少なくとも１層下層に形成された少なくとも１つの非接地用内層配線パタンとを含み、
    前記第１の非接地ボールグリッドアレイ端子と接続された第１の前記表層配線パタンを前記半導体集積回路チップの直近に配置された第１の前記周辺回路部品の端子と接続し、
    前記第１の接地ボールグリッドアレイ端子と接続された第２の前記表層配線パタンを前記接地用内層配線パタンと第１のスルーホールを介して接続し、
    前記第２の非接地ボールグリッドアレイ端子と接続された第３の前記表層配線パタンを前記非接地用内層配線パタンの一端と第２のスルーホールを介して接続し、
    前記半導体集積回路チップの非直近に配置された第２の前記周辺回路部品の端子と接続された第４の前記表層配線パタンを前記非接地用内層配線パタンの他端と第３のスルーホールを介して接続したことを特徴とする半導体装置。
  2. 前記半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第２の接地ボールグリッドアレイ端子を含み、
    前記第２の接地ボールグリッドアレイ端子と接続された第５の前記表層配線パタンを前記接地用内層配線パタンと第４のスルーホールを介して接続したことを特徴とする請求項１記載の半導体装置。
  3. 前記接地ボールグリッドアレイ端子が２つ以上あり、
    前記２つ以上の接地ボールグリッドアレイ端子が直線状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記接地ボールグリッドアレイ端子が３つ以上あり、
    前記３つ以上の接地ボールグリッドアレイ端子がＬ字状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
  5. 前記接地ボールグリッドアレイ端子がコの字状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
  6. 前記接地ボールグリッドアレイ端子がループ状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
  7. 全ての前記スルーホールが前記多層基板を貫通しないスルーホールであることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
  8. 全ての前記スルーホールが前記多層基板を貫通するスルーホールであることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
  9. 半導体集積回路と、高周波送受信回路と、制御処理部と、ディスプレイ部と、入力部と、記憶媒体部と、バッテリとを備えた電子機器であって、
    請求項１から請求項８のいずれかに記載の半導体装置の半導体集積回路チップで前記半導体集積回路を構成し、前記半導体装置の第１の周辺回路部品で前記高周波送受信回路を構成し、前記半導体装置の第２の周辺回路部品で前記制御処理部を構成するようにして、前記半導体集積回路と前記高周波送受信回路と前記制御処理部とを前記半導体装置で構成し、
    前記半導体装置の多層基板の裏面側に、前記ディスプレイ部と前記入力部と前記記憶媒体部と前記バッテリとのうち少なくとも１つを配置したことを特徴とする電子機器。
JP2003428999A 2003-12-25 2003-12-25 半導体装置及びそれを用いた電子機器 Expired - Fee Related JP3819901B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003428999A JP3819901B2 (ja) 2003-12-25 2003-12-25 半導体装置及びそれを用いた電子機器
EP04027664A EP1548828A2 (en) 2003-12-25 2004-11-22 Semiconductor device and electronic equipment using the same
US11/000,204 US7109578B2 (en) 2003-12-25 2004-12-01 Semiconductor device and electronic equipment using the same
KR1020040100278A KR100625587B1 (ko) 2003-12-25 2004-12-02 반도체 장치 및 이것을 이용한 전자기기
CNB2004100615252A CN100382264C (zh) 2003-12-25 2004-12-27 半导体器件和使用了半导体器件的电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003428999A JP3819901B2 (ja) 2003-12-25 2003-12-25 半導体装置及びそれを用いた電子機器

Publications (2)

Publication Number Publication Date
JP2005191176A true JP2005191176A (ja) 2005-07-14
JP3819901B2 JP3819901B2 (ja) 2006-09-13

Family

ID=34544996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003428999A Expired - Fee Related JP3819901B2 (ja) 2003-12-25 2003-12-25 半導体装置及びそれを用いた電子機器

Country Status (5)

Country Link
US (1) US7109578B2 (ja)
EP (1) EP1548828A2 (ja)
JP (1) JP3819901B2 (ja)
KR (1) KR100625587B1 (ja)
CN (1) CN100382264C (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173606A (ja) * 2005-12-22 2007-07-05 Renesas Technology Corp 電子装置及びその製造方法
JP2007202870A (ja) * 2006-02-02 2007-08-16 Sanyo Product Co Ltd 遊技機
JP2008055228A (ja) * 2007-11-16 2008-03-13 Sanyo Product Co Ltd 遊技機
JP2008086794A (ja) * 2007-11-16 2008-04-17 Sanyo Product Co Ltd 遊技機
JP2012000512A (ja) * 2011-10-05 2012-01-05 Sanyo Product Co Ltd 遊技機
JP2012000513A (ja) * 2011-10-05 2012-01-05 Sanyo Product Co Ltd 遊技機
JP2012023390A (ja) * 2011-09-22 2012-02-02 Renesas Electronics Corp 電子装置
US11887922B2 (en) 2020-09-04 2024-01-30 Seiko Epson Corporation Electronic apparatus and semiconductor integrated circuit device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
KR100583458B1 (ko) * 2004-01-28 2006-05-26 삼성전자주식회사 Ｅｍｉ를 고려한 인쇄회로기판
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
KR100852176B1 (ko) 2007-06-04 2008-08-13 삼성전자주식회사 인쇄회로보드 및 이를 갖는 반도체 모듈
US8115304B1 (en) * 2008-02-06 2012-02-14 Xilinx, Inc. Method of implementing a discrete element in an integrated circuit
CN103076652A (zh) * 2013-02-07 2013-05-01 上海天信网络科技有限公司 拇指光纤剥线器
CN104850692B (zh) * 2015-05-07 2017-12-01 中国科学院自动化研究所 一种用于芯片设计的智能布线系统设计方法
JP5974421B1 (ja) * 2015-11-13 2016-08-23 株式会社野田スクリーン 半導体装置
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
CN109792840B (zh) * 2016-09-15 2022-03-04 谷歌有限责任公司 用于减少量子信号串扰的多层印刷电路板
KR102808943B1 (ko) 2020-05-07 2025-05-16 삼성전자 주식회사 인터포저를 포함하는 전자 장치
CN113630955A (zh) * 2021-06-30 2021-11-09 苏州浪潮智能科技有限公司 一种优化连接器串扰的pcb板、实现方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786630A (en) * 1996-08-07 1998-07-28 Intel Corporation Multi-layer C4 flip-chip substrate
US6639155B1 (en) * 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
JP3507300B2 (ja) 1997-09-19 2004-03-15 キヤノン株式会社 Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
US6278264B1 (en) * 2000-02-04 2001-08-21 Volterra Semiconductor Corporation Flip-chip switching regulator
JP2001267473A (ja) * 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
CN2450840Y (zh) * 2000-09-21 2001-09-26 德赛电子(惠州)有限公司 一种来电显示及语音报号无绳电话机
GB2377080B (en) * 2001-09-11 2003-05-07 Sendo Int Ltd Integrated circuit package and printed circuit board arrangement
JP3825324B2 (ja) 2002-01-07 2006-09-27 京セラ株式会社 多層配線基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173606A (ja) * 2005-12-22 2007-07-05 Renesas Technology Corp 電子装置及びその製造方法
JP2007202870A (ja) * 2006-02-02 2007-08-16 Sanyo Product Co Ltd 遊技機
JP2008055228A (ja) * 2007-11-16 2008-03-13 Sanyo Product Co Ltd 遊技機
JP2008086794A (ja) * 2007-11-16 2008-04-17 Sanyo Product Co Ltd 遊技機
JP2012023390A (ja) * 2011-09-22 2012-02-02 Renesas Electronics Corp 電子装置
JP2012000512A (ja) * 2011-10-05 2012-01-05 Sanyo Product Co Ltd 遊技機
JP2012000513A (ja) * 2011-10-05 2012-01-05 Sanyo Product Co Ltd 遊技機
US11887922B2 (en) 2020-09-04 2024-01-30 Seiko Epson Corporation Electronic apparatus and semiconductor integrated circuit device

Also Published As

Publication number Publication date
KR20050065300A (ko) 2005-06-29
CN1638074A (zh) 2005-07-13
CN100382264C (zh) 2008-04-16
JP3819901B2 (ja) 2006-09-13
US7109578B2 (en) 2006-09-19
EP1548828A2 (en) 2005-06-29
KR100625587B1 (ko) 2006-09-20
US20050139988A1 (en) 2005-06-30

Similar Documents

Publication Publication Date Title
JP3819901B2 (ja) 半導体装置及びそれを用いた電子機器
JP3582460B2 (ja) 高周波モジュール
JP5236590B2 (ja) モジュール及びこれを用いた実装構造体
JP4746770B2 (ja) 半導体装置
US6418032B2 (en) Printed wiring board
US6335566B1 (en) Semiconductor device and an electronic device
CN113261097A (zh) 一种芯片封装装置、终端设备
JP2005183410A (ja) 無線回路モジュールおよび無線回路基板
KR100985565B1 (ko) 시스템 인 패키지 모듈 및 이를 구비하는 휴대용 단말기
CN209747758U (zh) 一种pcb板连接器、pcb板、电子设备及移动终端
JP2637797B2 (ja) 無線機の多層プリント基板
US6950315B2 (en) High frequency module mounting structure in which solder is prevented from peeling
JP4533093B2 (ja) モジュール回路ユニット及びそれを搭載する電子機器
KR100318934B1 (ko) 휴대용 무선단말기의 인쇄회로기판
JP7647936B2 (ja) 高周波モジュール
JP2004006488A (ja) プリント配線基板およびそれを使用する実装装置
JP2010277978A (ja) 基板グランド接続構造及び基板グランド接続方法
KR100673402B1 (ko) 소형화된 멀티 칩 모듈 및 그 제조 방법
JP5070740B2 (ja) マイクロ波モノリシック半導体集積回路
JP2008053393A (ja) 電子モジュールおよび電子モジュールの実装方法
KR20060074260A (ko) 휴대 단말기의 인쇄회로기판
KR100658362B1 (ko) 연성회로기판
CN120388959A (zh) 封装基板、电子器件、电路板及电子设备
KR20230072912A (ko) 고주파 ic 대응 mlcc 실장기술
JP2009033006A (ja) 高周波モジュールおよび通信機器

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060615

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees