JP4814089B2 - 移相回路及び多ビット移相器 - Google Patents

Description

この発明は、小型で広帯域な移相量特性を有する移相回路及び多ビット移相器に関するものである。

図３１は、米国特許第６１３７３７７号に開示された第１の従来例としての移相回路を示す回路図である。

図３１に示す移相回路において、第１の電界効果トランジスタ（以下、ＦＥＴと称す）１０３は、オン状態とオフ状態を切り替えるスイッチとして動作するもので、ゲート電極に第１の抵抗１１３を介して第１のバイアス端子１１８が接続されている。

このバイアス端子１１８にＦＥＴ１０３のドレイン電圧およびソース電圧と同電位のゲート電圧を印加すると、ＦＥＴ１０３はオン状態となり抵抗性（以下、オン抵抗という）を示す。

一方、ピンチオフ電圧以下のゲート電圧をバイアス端子１１８に印加すると、ＦＥＴ１０３はオフ状態となり容量性（以下、オフ容量という）を示す。ＦＥＴ１０４、ＦＥＴ１０５もＦＥＴ１０３と同様の動作をする。

第１の抵抗１１３、第２の抵抗１１４、第３の抵抗１１５、第４の抵抗１１６、第５の抵抗１１７は、高周波信号入力端子１０１から入力された高周波信号が通過しないほど十分大きな抵抗値をもつ。

バイアス端子１１８とバイアス端子１２０には、常にピンチオフ電圧以下の電圧（当該特許では−５Ｖと記載）を印加しておく。バイアス端子１１９には、０Ｖまたはピンチオフ以下の電圧を印加する。

次に、図３１に示す移相回路の動作について説明する。

図３２は、バイアス端子１１９にピンチオフ電圧以下の電圧を印加したときの等価回路図である。このとき、ＦＥＴ１０３はオン状態となってオン抵抗１２１を示し、ＦＥＴ１０４はオン状態となってオン抵抗１２２を示し、ＦＥＴ１０５はオフ状態となってオフ容量１２３を示す。

図３２に示す回路は、第１のキャパシタ１０９、第２のキャパシタ１１０、第１のインダクタ１０６、第２のインダクタ１０７から構成される高域通過フィルタ（以下、ＨＰＦと略す）とみなすことができる。高周波信号入力端子１０１から入力された信号は、前記ＨＰＦにより位相進みが生じて、高周波信号出力端子１０２から出力される。

また、図３３は、バイアス端子１１９に０Ｖを印加したときの等価回路図である。このとき、ＦＥＴ１０３はオフ状態となってオフ容量１２４を示し、ＦＥＴ１０４はオフ状態となってオフ容量１２５を示し、ＦＥＴ１０５はオン状態となってオン抵抗１２６を示す。

図３３に示す回路は、第１のインダクタ１０６、第２のインダクタ１０７、オフ容量１２５から構成される低域通過フィルタ（以下、ＬＰＦと略す）とみなすことができる。高周波信号入力端子１０１から入力された信号は、前記ＬＰＦにより位相遅れが生じて、高周波信号出力端子１０２から出力される。

前記ＨＰＦにより生じる位相進みと、前記ＬＰＦにより生じる位相遅れの差を所要移相量とする。バイアス端子１１９に０Ｖまたはピンチオフ電圧以下の電圧を印加することにより、高周波信号入力端子１０１から入力された信号は、バイアス端子１１９に印加する電圧によりＦＥＴ１０３、ＦＥＴ１０４、ＦＥＴ１０５のオン／オフ状態を切り替えることによって、所望の移相量を得て、高周波信号出力端子１０２から出力される。つまり、ＨＰＦとＬＰＦの状態を切り替える制御信号を与えるバイアス端子は、バイアス端子１１９の１つのみである。

次に、図３４は、IEEE IMS2000 Proceedings、“A Compact 5-Bit Phase Shifter MMIC for K-Band Satellite Communication Systems”に掲載された第２の従来例としての移相回路を示す回路図である。

図３４に示す移相回路において、第１のＦＥＴ１２７は、オン状態とオフ状態を切り替えるスイッチとして動作するもので、ゲート端子に第１のＦＥＴ１２７のドレイン電圧およびソース電圧と同電位の電圧を印加すると、第１のＦＥＴ１２７はオン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、第１のＦＥＴ１２７はオフ状態となり容量性（以下、オフ容量という）を示す。第２のＦＥＴ１２８も第１のＦＥＴ１２７と同様の動作をする。

次に、図３４に示す移相回路の動作について説明する。

図３５は、第１のＦＥＴ１２７をオフ状態、第２のＦＥＴ１２８をオン状態としたときの等価回路図である。容量１３４は、第１のＦＥＴ１２７のオフ容量とキャパシタ１３２の合成容量を示し、抵抗１３５は、第２のＦＥＴ１２８のオン抵抗を示す。このとき、図３５に示す回路は、合成容量１３４、第１のインダクタ１２９、第２のインダクタ１３０から構成される高域通過フィルタ（以下、ＨＰＦと略す）とみなすことができる。高周波信号入力端子１０１から入力された信号は、前記ＨＰＦにより位相進みが生じて、高周波信号出力端子１０２から出力される。

また、図３６は、第１のＦＥＴ１２７をオン状態、第２のＦＥＴ１２８をオフ状態としたときの等価回路図である。抵抗１３６は、第１のＦＥＴ１２７のオン抵抗、容量１３７は、第２のＦＥＴ１２８のオフ容量を示す。第３のインダクタ１３１とオフ容量１３７から成る並列回路は、所望の周波数ｆ_０で並列共振状態となるようにする。

このとき、図３６に示す回路は、第１のインダクタ１２９と第２のインダクタ１３０が示すリアクタンスが十分大きいとすると、周波数ｆ_０近傍の高周波信号を通過させる帯域通過フィルタ（以下、ＢＰＦと略す）とみなすことができる。高周波信号入力端子１０１から入力された信号は、前記ＢＰＦによりほぼゼロの位相変化が生じて、高周波信号出力端子１０２から出力される。

前記ＨＰＦにより生じる位相進みと、前記ＢＰＦにより生じる位相変化の差を所要移相量とする。高周波信号入力端子１０１から入力された信号は、第１のＦＥＴ１２７、第２のＦＥＴ１２８のオン／オフ状態を切り替えることによって、所望の移相量を得て、高周波信号出力端子１０２から出力される。

上述のように、図３１に示す第１の従来例による移相回路では、回路構成素子が多いため、回路が大型化するといった問題があった。

また、図３４に示す第２の従来例による移相回路では、ＨＰＦとＢＰＦの状態を切り替える構成であるため、９０°以上の移相量は得られないといった問題があった。さらに、ＨＰＦのカットオフ周波数を所望の周波数帯域よりも低く設定する必要があるため、周波数が低くなるほど回路が大型化するといった問題があった。また、移相量が小さいほど、ＨＰＦのカットオフ周波数を低くする必要があるため、回路が大型化する。

この発明は前記のような問題を解決するためになされたもので、小型でかつ広帯域な特性を持つ移相回路及び多ビット移相器を提供することを目的とする。

この発明に係る移相回路は、スルーとキャパシタンスＣ_１の容量とを切り替える第１のスイッチング素子と、スルーとグランドに対するキャパシタンスＣ _３ の容量とを切り替える第２のスイッチング素子と、インダクタンスＬをもつ第１および第２のインダクタと、前記第２のスイッチング素子に並列接続された第３のインダクタと、キャパシタンスＣ _２ をもつキャパシタとを備え、前記第１のスイッチング素子の一端を高周波信号入力端子及び前記第１のインダクタの一端に接続し、前記第１のスイッチング素子の他端を高周波信号出力端子及び前記第２のインダクタの一端に接続し、前記第１と第２のインダクタの他端同士を共通接続し、前記第２のスイッチング素子と前記第３のインダクタとの並列回路に前記キャパシタを直列接続して直列回路を構成し、当該直列回路の一端はスルーホールを介してグランドに接続され、他端は前記第１と第２のインダクタの他端同士が共通接続される接続点に接続し、前記第２のスイッチング素子がオフ状態のときに前記第３のインダクタと前記キャパシタンスＣ _３ のオフ容量からなる並列回路は並列共振状態となり、前記高周波信号入力端子及び前記高周波信号出力端子の特性インピーダンスをＺ_０としたとき、
Ｃ_２＝４Ｃ_１ （１）
Ｚ_０＝（Ｌ／２Ｃ_１）^１／２ （２）
を満たすものである。

また、前記キャパシタンスの容量を、オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子で構成したことを特徴とする。

また、前記並列回路を、オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子に置換したことを特徴とする。

また、オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子を、オン時はスルー状態となり、オフ時に容量性を示すスイッチング素子とキャパシタとの並列回路に置換したことを特徴とする。

また、前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれは、基板の片面のみを掘り込んで形成されたキャビティの底面に形成された第１の導体および制御電極と、前記キャビティの端部で支持され空気層を介して中空に存在する誘電体支持膜と、前記支持膜面上に間隔を隔てて形成された一対の高周波信号伝送線路と、前記支持膜の裏面に備えられて、前記一対の高周波信号伝送線路間に平行平板キャパシタを形成するための第２の導体とを備え、前記一対の高周波信号伝送線路は、前記支持膜の一部を貫通する導体突起部をそれぞれ有し、前記制御電極への電圧印加時に前記支持膜が前記キャビティの底面方向に変位して前記各導体突起部が前記第１の導体に接触することでスルー状態となり、機械的に駆動するスルー／直列容量切替素子を構成するものである。

また、前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれは、基板の片面のみを掘り込んで形成されたキャビティの底面に形成された地導体および制御電極と、前記キャビティの端部に支持され空気層を介して中空に存在する誘電体支持膜と、前記支持膜面上に形成された高周波信号伝送線路とを備え、前記制御電極への電圧印加時に前記支持膜がキャビティの底面方向に変位して前記支持膜が前記地導体に接触することでグランドに対して容量を示す状態になり、機械的に駆動するスルー／シャント容量切替素子を構成するものである。

また、さらに前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれは、基板の片面のみを掘り込んで形成されたキャビティの底面に間隔を隔てて形成され、導体突起部をそれぞれ有する一対の高周波信号伝送線路と、前記一対の高周波信号伝送線路間を跨って当該一対の高周波信号伝送線路上に形成された誘電体膜と、前記誘電体膜上に形成された第１の導体と、前記キャビティの端部で支持され空気層を介して中空に存在する誘電体支持膜と、前記支持膜の裏面に形成された第２の導体と、前記支持膜面上に形成された制御電極とを備え、前記制御電極への電圧印加時に前記支持膜が前記キャビティの底面方向に変位して前記第２の導体が前記各導体突起部に接触することで前記一対の高周波信号伝送線路がスルー状態となり、機械的に駆動するスルー／直列容量切替素子を構成するものである。

また、さらに前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれは、基板の片面のみを掘り込んで形成されたキャビティの底面に形成された高周波信号伝送線路と、前記キャビティの端部で支持され空気層を介して中空に存在する誘電体支持膜と、前記支持膜面上に形成された制御電極およびグランド導体とを備え、前記制御電極への電圧印加時に前記支持膜がキャビティの底面方向に変位して前記支持膜が前記高周波信号伝送線路と接触することでグランドに対して容量を示す状態になり、機械的に駆動するスルー／シャント容量切替素子を構成するものである。

また、この発明に係る移相回路は、前記第１のスイッチング素子を前記スルー／直列容量切替素子を構成する高周波スイッチで構成し、前記第２のスイッチング素子をスルー／シャント容量切替素子を構成する高周波スイッチで構成したことを特徴とする。

さらに、この発明に係る多ビット移相器は、前述した移相回路を組み合わせて多ビット移相器を構成したことを特徴とする。

この発明の実施の形態１に係る移相回路の構成を示す回路図、 図１において、第１のスイッチング素子３がスルーの状態、第２のスイッチング素子４がスルーの状態のときの等価回路図、 第１のスイッチング素子３が容量性を示す状態、第２のスイッチング素子４がグランドに対して容量性を示す状態のときの等価回路図、 この発明の実施の形態２に係る移相回路の構成を示す回路図、 図４に示す実施の形態２に係る移相回路の等価回路図、 図５において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態のときの等価回路図、 図５において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態のときの等価回路図、 この発明の実施の形態３に係る移相回路の構成を示す回路図、 図８において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態、ＦＥＴ２８がオン状態のときの等価回路図、 図８において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態、ＦＥＴ２８がオフ状態のときの等価回路図、 この発明の実施の形態４に係る移相回路の構成を示す回路図、 図１１において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態のときの等価回路図、 図１１において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態のときの等価回路図、 この発明の実施の形態５に係る移相回路の構成を示す回路図、 この発明の実施の形態６に係るもので、基板上に形成される移相回路の構成を示す上面図、 図１５に示すスルー／直列容量切替素子３６の詳細な構成を示す分解図、 制御電極４３に電圧を印加していない場合のスルー／直列容量切替素子３６の図１５に示すＡ−Ａ’線断面図、 第１の制御電極４３に電圧を印加した場合のスルー／直列容量切替素子３６の図１５に示すＡ−Ａ’線断面図、 図１５に示すスルー／シャント容量切替素子３７の詳細な構成を示す分解図、 第２の制御電極５１に電圧を印加していない場合のスルー／シャント容量切替素子３７の図１５に示すＢ−Ｂ’線断面図、 第２の制御電極５１に電圧を印加した場合のスルー／シャント容量切替素子３７の図１５に示すＢ−Ｂ’線断面図、 図１５に示す移相回路において、スルー／直列容量切替素子３６がスルー状態、スルー／シャント容量切替素子３７がスルー状態のときの等価回路図、 図１５に示す移相回路において、スルー／直列容量切替素子３６が直列容量状態、スルー／シャント容量切替素子３７がシャント容量状態のときの等価回路図、 この発明の実施の形態７に係る移相回路におけるスルー／直列容量切替素子の詳細を示す上面図、 図２４の第３の制御電極６４に電圧を印加していない場合のＣ−Ｃ’線断面図、 図２４の第３の制御電極６４に電圧を印加した場合のＣ−Ｃ’線断面図、 この発明の実施の形態７に係る移相回路におけるスルー／シャント容量切替素子の詳細を示す上面図、 図２７の第４の制御電極７２に電圧を印加していない場合のＤ−Ｄ’線断面図、 図２７の第４の制御電極７２に電圧を印加した場合のＤ−Ｄ’線断面図、 この発明の実施の形態８による移相器の構成を示すブロック図、 米国特許第６１３７３７７号に開示された移相回路を示す回路図、 図３１におけるバイアス端子１１９にピンチオフ電圧以下の電圧を印加したときの等価回路図、 図３１におけるバイアス端子１１９に０Ｖを印加したときの等価回路図、 IEEE IMS2000 Proceedings、“A Compact 5-Bit Phase Shifter MMIC for K-Band Satellite Communication Systems”に掲載された従来の移相回路を示す回路図、 図３４における第１のＦＥＴ１２７をオフ状態、第２のＦＥＴ１２８をオン状態としたときの等価回路図、 図３４における第１のＦＥＴ１２７をオン状態、第２のＦＥＴ１２８をオフ状態としたときの等価回路図である。

実施の形態１．

図１は、この発明の実施の形態１に係る移相回路の構成を示す回路図である。図１に示す移相回路は、高周波信号入力端子１と高周波信号入出力端子２との間に設けられて、スルーとキャパシタンスＣ_１の容量とを切り替える第１のスイッチング素子３と、スルーとグランドに対してキャパシタンスＣ_２の容量とを切り替える第２のスイッチング素子４と、第１のインダクタ６ａおよび第２のインダクタ６ｂとを備えている。５はグランドを示す。

次に、図１に示す移相回路の動作について説明する。

図２は、第１のスイッチング素子３がスルーの状態、第２のスイッチング素子４がスルーの状態のときの等価回路図である。ここで、第１のインダクタ６ａと第２のインダクタ６ｂによるリアクタンスが十分大きいとすると、図２に示す回路は、スルー回路とみなすことができる。したがって、高周波信号入力端子１から入力された信号は、位相変化が生じることなく、高周波信号出力端子２から出力される。このとき、前記スルー回路は全ての周波数において整合がとれるため、反射損失がない。

図３は、第１のスイッチング素子３が容量性を示す状態、第２のスイッチング素子４がグランドに対して容量性を示す状態のときの等価回路図である。図３に示す回路は、第１のスイッチング素子３が容量性を示し、第１のキャパシタ７となり、第２のスイッチング素子４も容量性を示し、第２のキャパシタ８となり、第１のインダクタ６ａと第２のインダクタ６ｂと第１のキャパシタ７と第２のキャパシタ８とから成るオールパスネットワークとみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記オールパスネットワークにより位相遅れが生じて、高周波信号出力端子２から出力される。

ここで、第１のキャパシタ７のキャパシタンスをＣ_１、第２のキャパシタ８のキャパシタンスをＣ_２、第１のインダクタ６ａと第２のインダクタ６ｂのインダクタンスをＬ、高周波信号入力端子１と高周波信号出力端子２の特性インピーダンスをＺ_０としたとき、式（１）と式（２）を満たすとする。
Ｃ_２＝４Ｃ_１ （１）
Ｚ_０＝（Ｌ／２Ｃ_１）^１／２ （２）

このとき、前記オールパスネットワークは全ての周波数において整合がとれるため、反射損失がない。さらに、キャパシタンスＣ_１（またはＣ_２）を適切に設定することにより、所望の位相遅れを得ることができる。

以上のように、図１に示す実施の形態１に係る移相回路は、第１のスイッチング素子３の切り替え動作と第２のスイッチング素子４の切り替え動作により、スルーの状態とオールパスネットワークの状態とを切り替え、高周波信号入力端子１から入力された信号が高周波信号出力端子２に出力される際に生じる通過位相を変化させる。

従って、本実施の形態１に係る移相回路によれば、インダクタンスＬとキャパシタンスＣ_１とキャパシタンスＣ_２を適切に設定すれば、広帯域に所望の移相量を得ることができる。つまり、従来例に比べて広帯域で動作する移相回路が得られる。

実施の形態２．

図４は、この発明の実施の形態２に係る移相回路の構成を示す回路図である。図４において、図１と同一または相当する構成については同一符号を付して重複する説明を省略する。図４に示す移相回路は、半導体基板１８上にモノリシックに構成したもので、図４に示す各構成要素と図１に示す各構成要素との対応関係は次の通りである。すなわち、第１のＦＥＴ８ａは第１のスイッチング素子３に、第２のＦＥＴ８ｂは第２のスイッチング素子４に、第１のスパイラルインダクタ９は第１のインダクタ６ａに、第２のスパイラルインダクタ１０は第２のインダクタ６ｂにそれぞれ対応している。

第１のＦＥＴ８ａの制御電極には、第１の抵抗１３を介して第１の制御信号端子１６が接続され、第２のＦＥＴ８ｂの制御電極には、第２の抵抗１４を介して第２の制御信号端子１７が接続されている。また、第２のＦＥＴ８ｂには、第３のスパイラルインダクタ１１が並列接続されて並列回路を構成し、この並列回路にＭＩＭキャパシタ１２が直列接続されて直列回路を構成し、当該直列回路の一端はスルーホール１５を介してグランドに接続され、他端は第１と第２のスパイラルインダクタ９と１０の接続点に接続されている。

図５は、図４に示す実施の形態２に係る移相回路の等価回路図である。図５に示す等価回路において、図４と同一または相当する構成については同一符号を付して重複する説明を省略する。インダクタ１９は第１のスパイラルインダクタ９に、インダクタ２０は第２のスパイラルインダクタ１０に、インダクタ２１は第３のスパイラルインダクタ１１に、キャパシタ２２はＭＩＭキャパシタ１２に、グランド２３はスルーホール１５にそれぞれ相当する。

ＦＥＴ８ａとＦＥＴ８ｂは、オン／オフ状態を切り換えるスイッチとして動作する。ＦＥＴ８ａにおいて、ドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、ＦＥＴ８ａはオン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、ＦＥＴ８ａはオフ状態となり容量性（以下、オフ容量という）を示す。ＦＥＴ８ｂも同様の動作をする。

次に、図４の等価回路図である図５を用いて実施の形態２に係る移相回路の動作について説明する。

図６は、図５において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態のときの等価回路図である。図６に示すように、ＦＥＴ８ａはオン状態時にオン抵抗２４として示され、ＦＥＴ８ｂはオフ状態時にオフ容量２５として示される。

ここで、インダクタ２１とオフ容量２５から成る並列回路は、所望周波数ｆ_０で並列共振（オープン）状態となるように設定する。また、インダクタ１９とインダクタ２０によるリアクタンスは十分大きいので、図６に示す回路は、所望周波数ｆ_０近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗２４が十分小さいとき、位相変化はほとんど生じない。したがって、所望周波数ｆ_０において、高周波信号入力端子１から入力された信号は、位相変化は生じることなく、高周波信号出力端子２から出力される。

図７は、図５において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態のときの等価回路図である。図７に示すように、ＦＥＴ８ａはオフ状態時にオフ容量２６として示され、ＦＥＴ８ｂはオン状態時にオン抵抗２７として示される。

ここで、インダクタ２１によるリアクタンスがオン抵抗２７に比べて十分大きいとき、オン抵抗２７とインダクタ２１から成る並列回路は、オン抵抗２７のみから成る回路とみなすことができる。よって、図７に示す回路は、インダクタ１９とインダクタ２０とオフ容量２６とキャパシタ２２から成るオールパスネットワークとみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記オールパスネットワークにより位相遅れが生じ、高周波信号出力端子２から出力される。

ここで、オフ容量２６のキャパシタンスをＣ_１、キャパシタ２２のキャパシタンスをＣ_２、インダクタ１９とインダクタ２０のインダクタンスをＬ、高周波信号入力端子１と高周波信号出力端子２の特性インピーダンスをＺ_０としたとき、式（１）と式（２）を満たすとする。このとき、前記オールパスネットワークは全ての周波数において整合がとれるため、反射損失がない。さらに、キャパシタンスＣ_１（またはＣ_２）を適切に設定することにより、所望の周波数で所望の位相遅れを得ることができる。

以上のように、図４に示す実施の形態２の移相回路は、ＦＥＴ８ａとＦＥＴ８ｂのオン／オフ切換動作によりバンドパスフィルタ回路とオールパスネットワークとを切り換え、高周波信号入力端子１から高周波信号出力端子２への通過位相を変化させる。

従って、この発明の実施の形態２に係る移相回路によれば、通過位相の変化により、所望の移相量を得ることができる。つまり、ＦＥＴ２つとインダクタ３つとキャパシタ１つとスルーホール１つで回路を構成できるため、第１の従来例に比べて、小型化が図れる。

また、第２の従来例においては、高域通過フィルタのカットオフ周波数は所望中心周波数よりも低く設定する必要があるが、オールパスネットワークのカットオフ周波数（低域通過フィルタの特性と高域通過フィルタの特性が切り替わる周波数）は所望中心周波数よりも高いため、第２の従来例に比べて、インダクタンス、キャパシタンスを小さくすることができ、回路の小型化が図れる。

また、オールパスネットワークは、回路定数を適切に設定することにより全ての周波数で整合がとれるので、第１および第２の従来例に比べて、移相回路の広帯域化が図れる。

また、低域通過フィルタおよび高域通過フィルタで得られる通過位相の変化は最大９０°であるが、オールパスネットワークは、回路定数を適切に設定することにより全ての周波数で整合がとれるので、任意の通過位相変化、つまり任意の移相量を得ることができる。

なお、図４に示す実施の形態２に係る移相回路において、ＦＥＴ８ａおよびＦＥＴ８ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

また、図４に示す実施の形態２に係る移相回路は、半導体基板１８上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態３．

図８は、この発明の実施の形態３に係る移相回路の構成を示す回路図である。図８において、図５と同一または相当する構成については同一符号を付して重複する説明を省略する。図８に示す実施の形態３に係る移相回路は、図５に示す実施の形態２に係る移相回路のキャパシタ２２をＦＥＴ２８に置換したものである。ＦＥＴ２８は、オン／オフ状態を切り換えるスイッチとして動作するもので、ＦＥＴ８ａ、ＦＥＴ８ｂと同様の動作をする。

次に、実施の形態３に係る移相回路の動作について説明する。

図９は、図８において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態、ＦＥＴ２８がオン状態のときの等価回路図である。図９に示すように、ＦＥＴ８ａはオン状態時にオン抵抗２４として示され、ＦＥＴ８ｂはオフ状態時にオフ容量２５として示され、ＦＥＴ２８はオン状態時にオン抵抗２９として示される。

ここで、図６に示す等価回路図と同様に、インダクタ２１とオフ容量２５から成る並列回路は、所望周波数ｆ_０で並列共振（オープン）状態となるように設定する。インダクタ１９とインダクタ２０によるリアクタンスは十分大きいので、図９に示す回路は、所望周波数ｆ_０近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗２４が十分小さいとき、位相変化はほとんど生じない。したがって、所望周波数ｆ_０において、高周波信号入力端子１から入力された信号は、位相変化は生じることなく、高周波信号出力端子２から出力される。

図６に示す等価回路は、主にインダクタ１９とインダクタ２１とキャパシタ２２から成る直列回路において、所望周波数ｆ_０より低い周波数で直列共振状態となり、ｆ_０付近での移相回路の特性に影響を与える場合があるが、図９に示す回路は、キャパシタ２２をオン抵抗２９に置き換えたことにより、直列共振を起こさないようにしており、ｆ_０付近での移相回路の特性に影響を与えることがなく、良好な特性となる。

図１０は、図８において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態、ＦＥＴ２８がオフ状態のときの等価回路図である。図１０に示すように、ＦＥＴ８ａはオフ状態時にオフ容量２６として示され、ＦＥＴ８ｂはオン状態時にオン抵抗２７として示され、ＦＥＴ２８はオフ状態時にオフ容量３０として示される。

ここで、図７に示す等価回路と同様に、インダクタ２１によるリアクタンスがオン抵抗２７に比べて十分大きいとき、オン抵抗２７とインダクタ２１から成る並列回路は、オン抵抗２７のみから成る回路とみなすことができる。よって、図１０に示す回路は、インダクタ１９とインダクタ２０とオフ容量２６とオフ容量３０から成るオールパスネットワークとみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記オールパスネットワークにより位相遅れが生じ、高周波信号出力端子２から出力される。

そして、オフ容量２６のキャパシタンスをＣ_１、オフ容量３０のキャパシタンスをＣ_２、インダクタ１９とインダクタ２０のインダクタンスをＬ、高周波信号入力端子１と高周波信号出力端子２の特性インピーダンスをＺ_０としたとき、式（１）と式（２）を満たすとする。このとき、前記オールパスネットワークは全ての周波数において整合がとれるため、反射損失がない。さらに、キャパシタンスＣ_１（またはＣ_２）を適切に設定することにより、所望の周波数で所望の位相遅れを得ることができる。

以上のように、図８に示す実施の形態３に係る移相回路は、ＦＥＴ８ａとＦＥＴ８ｂとＦＥＴ２８のオン／オフ切換動作によりバンドパスフィルタ回路とオールパスネットワークとを切り換え、高周波信号入力端子１から高周波信号出力端子２への通過位相を変化させる。

従って、実施の形態３に係る移相回路によれば、実施の形態２に係る移相回路と同様の効果が得られるとともに、バンドパスフィルタ回路の状態において、所望周波数ｆ_０より低い周波数での直列共振を起こさないため、ｆ_０付近での移相回路の特性に影響を与えない利点がある。

なお、図８に示す実施の形態３に係る移相回路において、ＦＥＴ８ａ、ＦＥＴ８ｂおよびＦＥＴ２８はスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
また、図８に示す実施の形態３に係る移相回路は、半導体基板上にモノリシックに構成されてもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態４．

図１１は、この発明の実施の形態４に係る移相回路の構成を示す回路図である。図１１において、図５と同一または相当する構成については同一符号を付して重複する説明を省略する。図１１に示す実施の形態４に係る移相回路は、図５に示す実施の形態２による移相回路のインダクタ２１とＦＥＴ８ｂから成る並列回路を、ＦＥＴ８ｂのみに置換したものである。

次に、実施の形態４に係る移相回路の動作について説明する。

図１２は、図１１において、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態のときの等価回路図である。図１２に示すように、ＦＥＴ８ａはオン状態時にオン抵抗２４として示され、ＦＥＴ８ｂはオフ状態時にオフ容量２５として示される。

ここで、キャパシタ２２とオフ容量２５の合成容量は、ほぼオープン状態となるように設定する。また、インダクタ１９とインダクタ２０によるリアクタンスは十分きいので、図１２に示す回路は、オン抵抗２４によるスルー回路とみなすことができる。オン抵抗２４が十分小さいとき、位相変化はほとんど生じない。したがって、高周波信号入力端子１から入力された信号は、位相変化は生じることなく、高周波信号出力端子２から出力される。

図１３は、図１１において、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態のときの等価回路図である。図１３に示すように、ＦＥＴ８ａはオフ状態時にオフ容量２６として示され、ＦＥＴ８ｂはオン状態時にオン抵抗２７として示される。このため、図１３に示す回路は、インダクタ１９とインダクタ２０とキャパシタ２２とオフ容量２６から成るオールパスネットワークとみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記オールパスネットワークにより位相遅れが生じ、高周波信号出力端子２から出力される。

ここで、オフ容量２６のキャパシタンスをＣ_１、キャパシタ２２のキャパシタンスをＣ_２、インダクタ１９とインダクタ２０のインダクタンスをＬ、高周波信号入力端子１と高周波信号出力端子２の特性インピーダンスをＺ_０としたとき、式（１）と式（２）を満たすとする。このとき、前記オールパスネットワークは全ての周波数において整合がとれるため、反射損失がない。さらに、Ｃ_１（またはＣ_２）を適切に設定することにより、所望の周波数で所望の位相遅れを得ることができる。

以上により、図１１に示す実施の形態４に係る移相回路は、ＦＥＴ８ａとＦＥＴ８ｂのオン／オフ切換動作によりバンドパスフィルタ回路とオールパスネットワークとを切り換え、高周波信号入力端子１から高周波信号出力端子２への通過位相を変化させる。
従って、実施の形態４に係る移相回路によれば、実施の形態２に係る移相回路と同様の効果が得られるとともに、実施の形態２の移相回路に比べて、インダクタを１つ減らせるため小型化が図れる。

なお、図１１に示す実施の形態４に係る移相回路において、ＦＥＴ８ａおよびＦＥＴ８ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
また、図１１に示す実施の形態４に係る移相回路は、半導体基板上にモノリシックに構成されてもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態５．

図１４は、この発明の実施の形態５に係る移相回路の構成を示す回路図である。図１４において、図５と同一または相当する構成については同一符号を付して重複する説明を省略する。図１４に示す実施の形態５に係る移相回路は、図５に示す実施の形態２に係る移相回路のＦＥＴ８ａにキャパシタ３１を並列に接続すると共に、ＦＥＴ８ｂにキャパシタ３２を並列に接続したものである。

図１４に示す回路においては、ＦＥＴ８ａがオン状態、ＦＥＴ８ｂがオフ状態のときに、図６と同様の動作をする。ここで、オフ容量２５と同じキャパシタンスを実現する場合、ＦＥＴ８ｂ１つの場合と比較して、キャパシタ３２を追加したことにより、ＦＥＴ８ｂのオフ容量を小さくすることができる。すなわち、ＦＥＴ８ｂのサイズを小さくすることができる。

また、ＦＥＴ８ａがオフ状態、ＦＥＴ８ｂがオン状態のときに、図７と同様の動作をする。ここで、オフ容量２６と同じキャパシタンスを実現する場合、ＦＥＴ８ａ１つの場合と比較して、キャパシタ３１を追加したことにより、ＦＥＴ８ａのオフ容量を小さくすることができる。すなわち、ＦＥＴ８ａのサイズを小さくすることができる。

以上のように、図１４に示す実施の形態５に係る移相回路は、実施の形態２と同様の効果が得られるとともに、実施の形態２の移相回路に比べてＦＥＴのサイズを小さくすることができ、小型化が図れる。

なお、図１４に示す実施の形態５に係る移相回路において、ＦＥＴ８ａおよびＦＥＴ８ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

また、図１４に示す実施の形態５に係る移相回路は、半導体基板上にモノリシックに構成されてもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態６．

図１５は、この発明の実施の形態６に係るもので、基板上に形成される移相回路の構成を示す上面図である。

図１５は、コプレーナ線路構造の場合の構成を示しており、基板３５を片面からの微細加工技術で掘り込んで形成した第１のキャビティ３９の端部に支持され空気層を介して中空に第１の誘電体支持膜４０が存在し、誘電体支持膜４０上に第１のメアンダライン３８ａと第２のメアンダライン３８ｂは形成されている。キャビティ３９の底面と誘電体支持膜４０とは、数ミクロン〜数十ミクロンの間隔がある。キャビティ３９の底面はメタルで覆われていても、覆われていなくてもどちらでも良い。３３と３４は高周波信号入力端子と高周波信号出力端子を示し、３６と３７は基板３５上に形成されるスルー／直列容量切替素子とスルー／シャント容量切替素子を示す。

図１６は、図１５に示すスルー／直列容量切替素子３６の詳細な構成を示す分解図である。図１６に示すように、基板４１（図１５に示す基板３５と同一）を片面からの微細加工技術で掘り込んで形成した第２のキャビティ４２の底面には、制御電極４３とコンタクトメタル４４が形成される。

第２のキャビティ４２の左右端部に支持され空気層を介して中空に存在する第２の誘電体支持膜４５には貫通穴４６ａと４６ｂが設けられると共に、下面（裏面）にメタル４７が形成されている。第２の誘電体支持膜４５面上には、第１と第２の高周波信号伝送線４８ａと４８ｂが間隔を隔てて設けられると共に、第１と第２のグランドメタル４９ａと４９ｂが設けられている。

第１の高周波信号伝送線４８ａ、第２の高周波信号伝送線４８ｂ、第１のグランドメタル４９ａおよび第２のグランドメタル４９ｂは、中心に間隙を有するコプレーナ線路を形成している。前記コプレーナ線路は、第２の誘電体支持膜４５の上面に形成されている。第１の高周波信号伝送線４８ａは、貫通穴４６ａ部分においては、メタルパターンが第２の誘電体支持膜４５を貫通している。第２の高周波信号伝送線４８ｂも同様に、貫通穴４６ｂ部分においては、メタルパターンが第２の誘電体支持膜４５を貫通している。前記コプレーナ線路を有する第２の誘電体支持膜４５は、第２のキャビティ４２の空気層を介した中空に存在しており、第２のキャビティ４２の底面と第２の誘電体支持膜４５とは、数ミクロン〜数十ミクロンの間隔がある。

次に、図１５に示すスルー／直列容量切替素子３６の動作について説明する。

図１７は、制御電極４３に電圧を印加していない場合のスルー／直列容量切替素子３６の図１５に示すＡ−Ａ’線断面図である。メタル４７、第１の高周波信号伝送線４８ａおよび第２の誘電体支持膜４５が容量を形成している。また、メタル４７、第２の信号線４８ｂおよび第２の誘電体支持膜４５も容量を形成している。つまり、直列容量の状態となる。

また、図１８は、第１の制御電極４３に電圧を印加した場合のスルー／直列容量切替素子３６の図１５に示すＡ−Ａ’線断面図である。第１のグランドメタル４９ａおよび第２のグランドメタル４９ｂと第１の制御電極４３の間に静電引力が働き、第２の誘電体支持膜４５は、第２のキャビティ４２の底面の方向に変位する。このとき、コンタクトメタル４４を介して、第１の高周波信号伝送線４８ａと第２の高周波信号伝送線４８ｂは導通し、スルー状態となる。

次に、図１５に示すスルー／シャント切替素子３７の動作について説明する。

図１９は、図１５に示すスルー／シャント容量切替素子３７の詳細な構成を示す分解図である。図１９に示すように、基板４１（図１５に示す基板３５と同一）を片面からの微細加工技術で掘り込んで形成した第３のキャビティ５０の底面および基板４１上には第２の制御電極５１とグランドメタル５２が形成されている。そして、キャビティ５０の左右端部で支持され空気層を介して中空に第３の誘電体支持膜５３が存在し、誘電体支持膜５３の上面に第３の高周波信号伝送線５４、第３のグランドメタル５５ａおよび第４のグランドメタル５５ｂが形成されている。

第３の高周波信号伝送線５４、グランドメタル５２、第３のグランドメタル５５ａおよび第４のグランドメタル５５ｂは、グランデッドコプレーナ線路を形成している。第３のキャビティ５０の底面と第３の誘電体支持膜５３とは、数ミクロン〜数十ミクロンの間隔がある。

次に、図１５に示すスルー／シャント容量切替素子３７の動作について説明する。図２０は、第２の制御電極５１に電圧を印加していない場合のスルー／シャント容量切替素子３７の図１５に示すＢ−Ｂ’線断面図である。このとき、高周波信号は前記グランデッドコプレーナ線路を伝送する。つまり、スルーの状態となる。

図２１は、第２の制御電極５１に電圧を印加した場合のスルー／シャント容量切替素子３７の図１５に示すＢ−Ｂ’線断面図である。第３のグランドメタル５５ａおよび第４のグランドメタル５５ｂと第２の制御電極５１の間に静電引力が働き、第３の誘電体支持膜５３は、第３のキャビティ５０の底面の方向に変位する。このとき、第３の誘電体支持膜５３を介して、第３の高周波信号伝送線５４とグランドメタル５２が接触する。つまり、グランドに対して容量を示す状態となる。

次に、図１５に示す移相回路の動作について説明する。

図２２は、スルー／直列容量切替素子３６がスルー状態、スルー／シャント容量切替素子３７がスルー状態のときの図１５に示す移相回路の等価回路図である。このとき、第１の制御電極４３に電圧を印加し、第２の制御電極５１に電圧を印加していない状態（グランドと同電位）である。５６は高周波信号入力端子３３に相当する端子、５７は高周波信号出力端子３４に相当する端子、５８ａは第１のメアンダライン３８ａに相当するインダクタ、５８ｂは第２のメアンダライン３８ｂに相当するインダクタである。

インダクタ５８ａとインダクタ５８ｂによるリアクタンスが十分大きいとすると、図２２に示す回路は、スルー回路とみなすことができる。したがって、高周波信号入力端子５６から入力された信号は、位相変化が生じることなく、高周波信号出力端子５７から出力される。このとき、前記スルー回路は全ての周波数において整合がとれるため、反射損失がない。

また、図２３は、スルー／直列容量切替素子３６が直列容量状態、スルー／シャント容量切替素子３７がシャント容量状態のときの図１５に示す移相回路の等価回路図である。このとき、第１の制御電極４３に電圧を印加せず（グランドと同電位）、第２の制御電極５１に電圧を印加している状態である。図２３において、図２２と同一または相当する構成については同一符号を付して重複する説明を省略する。キャパシタ５９はスルー／直列容量切替素子３６が直列容量状態のときに示すものであり、キャパシタ６０はスルー／シャント容量切替素子３７がシャント容量状態のときに示すグランドに対するキャパシタである。

図２３に示す回路は、インダクタ５８ａとインダクタ５８ｂとキャパシタ５９とキャパシタ６０とから成るオールパスネットワークとみなすことができる。したがって、高周波信号入力端子５６から入力された信号は、前記オールパスネットワークにより位相遅れが生じて、高周波信号出力端子５７から出力される。

ここで、キャパシタ５９のキャパシタンスをＣ_１、キャパシタ６０のキャパシタンスをＣ_２、インダクタ５８ａとインダクタ５８ｂのインダクタンスをＬ、高周波信号入力端子５６と高周波信号出力端子５７の特性インピーダンスをＺ_０としたとき、式（１）と式（２）を満たすとする。

このとき、前記オールパスネットワークは全ての周波数において整合がとれるため、反射損失がない。さらに、キャパシタＣ_１（またはＣ_２）を適切に設定することにより、所望の位相遅れを得ることができる。

以上により、図１５に示す実施の形態６に係る移相回路は、スルー／直列容量切替素子３６の切り替え動作と、スルー／シャント容量切替素子３７の切り替え動作により、スルーの状態とオールパスネットワークの状態とを切り替え、高周波信号入力端子５６から入力された信号が高周波信号出力端子５７に出力される際に生じる通過位相を変化させる。

従って、実施の形態６に係る移相回路によれば、インダクタンスＬとキャパシタンスＣ_１とキャパシタンスＣ_２を適切に設定すれば、広帯域に所望の移相量を得ることができる。つまり、従来例に比べて広帯域で動作する移相回路が得られる。

また、図１５に示す実施の形態６の移相回路は、実施の形態１〜５と同様の効果が得られる。さらに、微細加工技術を用いることにより、機械的に駆動するスルー／直列容量切替素子とスルー／シャント容量切替素子をスイッチング素子に用いているため、実施の形態２〜５のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。

さらに、微細加工技術を用いて中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板やガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。

なお、図１５に示す実施の形態６に係る移相回路において、インダクタとして、基板を片面微細加工して形成したキャビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンニングして形成したスパイラルインダクタでもよい。また、中空構造ではなく、基板上にメアンダラインを形成してもよい。

また、スルー／直列容量切替素子とスルー／シャント容量切替素子において、誘電体支持膜の上に高周波信号伝送線路を形成しているが、更にその上に誘電体支持膜を形成して３層構造としてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。

また、片面微細加工により、キャビティを形成した基板をもう一つ設け、移相回路を上からカバーすることによりパッケージ状態にしてもよい。これにより、機械的に駆動するスルー／直列容量切替素子とスルー／シャント容量切替素子を湿気等からシールドすることができ、信頼性を高めることができる。

実施の形態７．

図２４は、この発明の実施の形態７に係る移相回路におけるスルー／直列容量切替素子の詳細を示す図である。図１６と同一または相当する構成については同一符号を付して重複する説明を省略する。図２４に示すように、基板４１の片面のみを堀り込んで形成されたキャビティ４２の底面には、第５の高周波信号伝送線６１ａ、第６の高周波信号伝送線６１ｂ、第５のグランドメタル６２ａおよび第６のグランドメタル６２ｂが形成されており、中心に間隙を有するコプレーナ線路を構成している。

キャビティ４２の端で支持され第４の誘電体支持膜６３はキャビティ４２の空気層を介した中空に存在している。第４の誘電体支持膜６３上には第３の制御電極６４が形成されており、第４の誘電体支持膜６３の裏面にはコンタクトメタル６５が形成されている。キャビティ４２の底面と第４の誘電体支持膜６３とは、数ミクロン〜数十ミクロンの間隔がある。

次に、前記スルー／直列容量切替素子の動作について説明する。

図２５は、第３の制御電極６４に電圧を印加していない場合の図２４のＣ−Ｃ’線断面図である。図２５に示すように、誘電体膜６６の上にメタル６７が形成されており、メタル６７、第５の高周波信号伝送線６１ａおよび誘電体膜６６が容量を形成している。また、メタル６７、第６の高周波信号伝送線６１ｂおよび誘電体膜６６も容量を形成している。つまり、直列容量の状態となる。

また、図２６は、第３の制御電極６４に電圧を印加した場合の図２４のＣ−Ｃ’線断面図である。図２６に示すように、第５のグランドメタル６２ａおよび第６のグランドメタル６２ｂと第３の制御電極６４の間に静電引力が働き、第４の誘電体支持膜６３は、キャビティ４２の底面の方向に変位する。このとき、コンタクトメタル６５を介して、第５の信号線６１ａと第６の信号線６１ｂは導通し、スルー状態となる。

図２７は、この発明の実施の形態７に係る移相回路におけるスルー／シャント容量切替素子の詳細を示す上面図である。図２７において、図２４と同一または相当する構成については同一符号を付して重複する説明を省略する。図２７に示すように、基板４１の片面のみを堀り込んで形成されたキャビティ４２の底面には、第７の高周波信号伝送線６８、第７のグランドメタル６９ａおよび第８のグランドメタル６９ｂが形成されており、コプレーナ線路を構成している。キャビティ４２の端で支持され空気層を介した中空に第５の誘電体支持膜７０が存在している。

第５の誘電体支持膜７０の上に形成されているメタル７１と、第４の制御電極７２が形成されている。キャビティ４２の底面と第５の誘電体支持膜７０とは、数ミクロン〜数十ミクロンの間隔がある。メタル７１と第７のグランドメタル６９ａおよび第８のグランドメタル６９ｂとは基板４１上で接続されており、メタル７１はグランドと同電位である。

次に、前記スルー／シャント容量切替素子の動作について説明する。

図２８は、図２７の第４の制御電極７２に電圧を印加していない場合のＤ−Ｄ’線断面図である。このとき、高周波信号はキャビティ４２の底面上のコプレーナ線路を伝送する。つまり、スルーの状態となる。

また、図２９は、図２７の第４の制御電極７２に電圧を印加した場合のＤ−Ｄ’線断面図である。第７のグランドメタル６９ａおよび第８のグランドメタル６９ｂと第４の制御電極７２の間に静電引力が働き、第４の誘電体支持膜７０は、キャビティ４２の底面の方向に変位する。このとき、第５の誘電体支持膜７０を介して、第７の信号線６８とメタル７１が接触する。つまり、グランドに対して容量を示す状態となる。

実施の形態７に係る移相回路は、実施の形態６に係る移相回路を示す図１５において、スルー／直列容量切替素子３６を図２４に示すスルー／直列容量切替素子に、スルー／シャント容量切替素子３７を図２７に示すスルー／シャント容量切替素子に置き換えたものであり、その動作は、実施の形態６に係る移相回路と同様である。

以上のように、実施の形態７の移相回路は、実施の形態１〜６と同様の効果が得られる。また、微細加工技術を用いることにより、機械的に駆動するスルー／直列容量切替素子とスルー／シャント容量切替素子をスイッチング素子に用いているため、実施の形態２〜５のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。

さらに、微細加工技術を用いて中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板やガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。

なお、実施の形態７に係る移相回路において、インダクタとして、基板を片面微細加工して形成したキャビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンニングして形成したスパイラルインダクタでもよい。また、中空構造ではなく、基板上にメアンダラインを形成してもよい。
また、スルー／直列容量切替素子とスルー／シャント容量切替素子において、誘電体支持膜の上にメタルパターンを形成しているが、更にその上に誘電体支持膜を形成して３層構造としてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。

また、片面微細加工により、キャビティを形成した基板をもう一つ設け、移相回路を上からカバーすることによりパッケージ状態にしてもよい。これにより、機械的に駆動するスルー／直列容量切替素子とスルー／シャント容量切替素子を湿気等からシールドすることができ、信頼性を高めることができる。

実施の形態８．

図３０は、この発明の実施の形態８による移相器の構成を示すブロック図である。図３０に示す移相器は、高周波信号入力端子７３と高周波信号出力端子７４との間に、１ビット分の移相回路７５（７５ａ，７５ｂ，７５ｃ）を複数個多段接続している。ここで、移相回路７５には、実施の形態１〜７の移相回路を用いている。１ビットの移相回路７５を多段接続して移相器を構成することにより、多ビット動作する移相器を実現できるという効果が得られる。

産業上の利用の可能性

以上のように、この発明によれば、小型で広帯域な移相量特性を有する移相回路および当該移相回路に用いられる高周波スイッチを得ることができると共に、小型で広帯域な移相量特性を有する多ビット移相器を実現できる。

Claims (5)

1. スルーとキャパシタンスＣ_１の容量とを切り替える第１のスイッチング素子と、
   スルーとグランドに対するキャパシタンスＣ_３の容量とを切り替える第２のスイッチング素子と、
   インダクタンスＬをもつ第１および第２のインダクタと、
   前記第２のスイッチング素子に並列接続された第３のインダクタと、
   キャパシタンスＣ_２をもつキャパシタと
   を備え、
   前記第１のスイッチング素子の一端を高周波信号入力端子及び前記第１のインダクタの一端に接続し、前記第１のスイッチング素子の他端を高周波信号出力端子及び前記第２のインダクタの一端に接続し、前記第１と第２のインダクタの他端同士を共通接続し、
   前記第２のスイッチング素子と前記第３のインダクタとの並列回路に前記キャパシタを直列接続して直列回路を構成し、当該直列回路の一端はスルーホールを介してグランドに接続され、他端は前記第１と第２のインダクタの他端同士が共通接続される接続点に接続し、前記第２のスイッチング素子がオフ状態のときに前記第３のインダクタと前記キャパシタンスＣ_３のオフ容量からなる並列回路は並列共振状態となり、前記高周波信号入力端子及び前記高周波信号出力端子の特性インピーダンスをＺ_０としたとき、
   Ｃ_２＝４Ｃ_１ （１）
   Ｚ_０＝（Ｌ／２Ｃ_１）^１／２ （２）
   を満たす移相回路。
2. 請求項１に記載の移相回路において、
   前記キャパシタンスの容量を、オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子で構成した
   ことを特徴とする移相回路。
3. 請求項１に記載の移相回路において、
   前記並列回路を、オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子に置換した
   ことを特徴とする移相回路。
4. 請求項１に記載の移相回路において、
   オン時はスルー状態となり、オフ時は容量性を示すスイッチング素子を、オン時はスルー状態となり、オフ時に容量性を示すスイッチング素子とキャパシタとの並列回路に置換した
   ことを特徴とする移相回路。
5. 請求項１ないし４のいずれか１項に記載の移相回路を組み合わせて構成した
   ことを特徴とする多ビット移相器。

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