JP4682295B2

JP4682295B2 - 液晶表示装置

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Publication number: JP4682295B2
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Authority: JP
Inventors: 学古立
Original assignee: Chimei Innolux Corp
Current assignee: Innolux Corp
Priority date: 2004-02-10
Filing date: 2004-02-10
Publication date: 2011-05-11
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Also published as: TW200527099A; JP2005228805A; TWI342460B

Description

本発明は、印加電圧に応じたチャネルが形成され、該チャネル内における電流通過領域を通じて電流が流れる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置に関するものである。

ＣＲＴディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入と共に飛躍的な進歩を遂げようとしている。すなわち、液晶表示装置は微細加工を施すことによりＣＲＴディスプレイに比べて高精細化が比較的容易である。

液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隔を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタによって制御して、液晶の電気光学的効果を利用して表示を可能としている。薄膜トランジスタのオン・オフは、走査線と信号線とによって与えられる電位によって制御され、かかる走査線および信号線は、それぞれ駆動回路に接続されている。

液晶表示装置の近年の高精細化の傾向に鑑みて、画素の増大に伴って信号線及び走査線の本数が増大し、駆動ＩＣの数も増大する傾向がある。かかる傾向は製造コストの上昇と共に歩留まりの悪化を招くため、異なる複数の列に属する画素電極群に対して１本の信号線によって時分割で電位を与えることで信号線の本数及び信号線に接続する駆動ＩＣの数を低減する構造（以下において、「多重画素構造」と称する）が提案されている（例えば、特許文献１参照。）。

図１０は、多重画素構造を有する液晶表示装置に備わるＴＦＴアレイ基板の構造の一例について示す等価回路図である。図１０に示すように、例えば画素電極Ａ１は、第１の薄膜トランジスタＭ１及び第２の薄膜トランジスタＭ２を介して走査線Ｇｎ＋１及び走査線Ｇｎ＋２に接続され、信号線Ｄｍから表示信号を供給される。また、画素電極Ｂ１は、第３の薄膜トランジスタＭ３を介して走査線Ｇｎ＋１に接続され、同じく信号線Ｄｍから表示信号を供給される。他の画素電極も同様の回路構造と接続されることで、例えば同一の信号線Ｄｍから順次画素電極Ａ１、Ｂ１、Ｃ１、Ｄ１と表示信号が供給され、画像を表示する。かかる構造を採用することで、図１０でも示すように信号線の本数を低減し、ひいては信号線に接続する駆動ＩＣの数を低減することが可能となるため、製造コストを低減できる等の利点を有する。

なお、図１０に示す配線構造以外でも、特開平６−１４８６８０号公報、特開平１１−２８３７号公報、特開平５−２６５０４５号公報、特開平５−１８８３９５号公報、特開平５−３０３１１４号公報等において多重画素構造を用いた液晶表示装置について開示がなされている。

特開２００２−１９６３５７号公報

しかしながら、一般に薄膜トランジスタは、層間絶縁層の欠陥等に起因して各電極間が短絡するおそれがあり、特に上記の多重画素構造を用いた液晶表示装置では、薄膜トランジスタを形成する電極のうち、特定の電極間が短絡した場合に大きな問題となる。以下、かかる問題について詳細に説明する。

図１０にも示したように、多重画素構造を用いた液晶表示装置に備わる第２の薄膜トランジスタＭ２は、ソース電極が走査線Ｇｎ＋２と電気的に接続され、ゲート電極が走査線Ｇｎ＋１と電気的に接続された構成を有する。従って、第２の薄膜トランジスタＭ２のゲート・ソース間が短絡した場合には、本来独立して電位供給を行う必要のある複数の走査線間が短絡することとなり、画像表示機能に重大な支障が生じることとなる。このため、行列状に配列される画素電極に対応して多数形成される第２の薄膜トランジスタＭ２のうち、一つでもゲート・ソース間に短絡を生じた画像表示装置を製品として出荷することは妥当ではない。この結果、従来の多重画素構造を用いた液晶表示装置は、第２の薄膜トランジスタＭ２に相当する構成要素を持たない一般的な液晶表示装置と比較して、信号線の本数が低減されている割には製造歩留まりが向上しないという課題を有することとなる。

一方で、第２の薄膜トランジスタＭ２について、第１の薄膜トランジスタＭ１のゲート電極と電気的に接続されているドレイン電極と、ゲート電極との間に生じうる短絡は、ゲート・ソース間の短絡と比較して深刻度は低い。すなわち、理想的にはゲート・ドレイン間の短絡が発生しないことが好ましいのはもちろんであるが、万一短絡が生じたとしても、その場合には対応する表示画素の表示特性が劣化するのみであり、多数存在する他の画素の表示特性に悪影響を与えることは無い。このため、仮にゲート・ドレイン間に短絡が生じるのが、多数存在する第２の薄膜トランジスタＭ２のごく一部の場合には、生じる問題は視認がきわめて困難な程度の軽微なものであり、一般的には製品として出荷することに問題になることはない。

このように、薄膜トランジスタ等の半導体素子は、電極間に生じる短絡の重要度に差が生じる場合がしばしば存在し、液晶表示装置に用いる場合以外であっても、あらかじめ短絡防止の重要度の高い特定電極間において、電気的短絡の発生確率を低減した薄膜トランジスタが必要である。

また、電気的短絡の発生確率を低減する構造とした場合であっても、薄膜トランジスタの電気特性を低下させることは好ましくない。例えば、層間絶縁膜（ゲート絶縁層等）の膜厚を高めることによって短絡発生確率を低減することは可能であるが、かかる構造を採用することは、チャネルを通過できる電流量が減少するという問題が新たに生じるため、妥当ではない。

本発明は、上記に鑑みてなされたものであって、電気特性の低下を抑制しつつ特定電極間の短絡発生を抑制した薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実現することを目的とする。

上述した課題を解決し、目的を達成するために、請求項１にかかる液晶表示装置は、液晶材料の電気光学的効果を利用して画像表示を行う液晶表示装置であって、表示階調に応じた表示信号を伝送する信号線と、前記信号線を介して前記表示信号を供給される第１画素電極および第２画素電極と、ソース電極、ドレイン電極、およびゲート電極を有するトランジスタによって形成され、前記ソース電極および前記ドレイン電極の一方および他方にそれぞれ前記第１画素電極と前記信号線との間の導通状態を制御する第１スイッチング素子と、チャネル内に形成される電流通過領域との接触側端部が第１長を有する第１電極と、前記第１スイッチング素子の前記ゲート電極と電気的に接続されると共に前記電流通過領域との接触側端部が前記第１長よりも大きい第２長を有する第２電極と、チャネル形成時に所定電圧が印加される第３電極と、前記第１電極および前記第２電極と、前記第３電極との間に配置され、前記第３電極が所定電圧を印加された際にチャネルを形成するチャネル形成領域とを有し、前記電流通過領域は、前記第１電極の前記接触側端部の、前記第１長の部分および前記第２電極の前記接触端部の、前記第２長の部分を上底および下底とする台形であり、前記第１スイッチング素子の駆動状態を制御する薄膜トランジスタによって形成される第２スイッチング素子と、前記第２画素電極と前記信号線との間の導通状態を制御する第３スイッチング素子と、前記第２スイッチング素子の駆動状態を制御すると共に、前記第３電極と一体的に形成されて前記薄膜トランジスタの駆動状態を制御する第１走査線と、前記第１電極と接続され、前記薄膜トランジスタの駆動時に前記第１スイッチング素子の駆動状態を制御する第２走査線とを備えたアレイ基板を有することを特徴とする。

この請求項１の発明によれば、第１電極と第３電極との間の短絡発生確率が低減された薄膜トランジスタによって第２スイッチング素子を形成しており、かつ第３電極は第１走査線に接続され、第１電極は第２走査線に接続されていることから、第１走査線と第２走査線との間で短絡が生じることを低減し、第１走査線と第２走査線との間の短絡によって生じる画像表示特性の低下を防止することができる。

また、請求項２にかかる液晶表示装置は、上記の発明において、前記第２長は、前記電流通過領域の幅の実効値が前記薄膜トランジスタに要求される電流量に対応した値となるよう定められることを特徴とする。

また、請求項３にかかる液晶表示装置は、上記の発明において、前記信号線と電気的に接続された信号線駆動回路と、前記第１走査線および前記第２走査線と電気的に接続された走査線駆動回路と、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶材料とを備えたことを特徴とする。

本発明にかかる薄膜トランジスタは、第１電極の接触側端部の幅よりも第２電極の接触側端部の幅が大きい構成を有することで、第１電極と第３電極との間における短絡発生確率を、第２電極と第３電極との間における短絡発生確率よりも低減することが可能である。また、本発明にかかる薄膜トランジスタは、第２電極の幅に関して、単に第１電極の幅よりも大きくするのではなく、第１電極と第２電極との間に生じる電流通過領域幅の実効値が所定値となるよう定められている。従って、接触側端部の幅を変化させたにも関わらず電流量を所望の値に維持することが可能であり、電気特性の低下を抑制しつつ、特定電極間（第１電極と第３電極との間）における短絡発生確率を低減することが可能である。

以下に、本発明にかかる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実施するための最良の形態（以下、単に「実施の形態」と称する）について図面を参照しつつ説明を行う。なお、図面は模式的なものであって現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。なお、以下の実施の形態では、本発明にかかる薄膜トランジスタを液晶表示装置に適用した構成について説明を行うが、本発明にかかる薄膜トランジスタの適用対象が液晶表示装置に限定されないことはもちろんである。また、以下の説明においては、薄膜トランジスタについて、ゲート電極以外の電極構造は、ソース電極およびドレイン電極のいずれとしても機能させることが可能であるため、ソース／ドレイン電極と称することとする。さらに、以下で言及する薄膜トランジスタは、ｎチャネルのものとして説明するが、ｐチャネルのものに本発明を適用可能なことは言うまでもない。

図１は、本実施の形態にかかる液晶表示装置の全体構成を示す模式図である。なお、図１では、アレイ基板１が他の構成要素と分離した状態で表示されているが、これはアレイ基板１の表面構造の理解を容易にするために便宜的に表示したものであって、実際の液晶表示装置では、アレイ基板１と、配向膜５ａとは密着した構造を有する。

本実施の形態にかかる液晶表示装置は、図１に示すように、所定の回路構造が形成されたアレイ基板１と、アレイ基板１に対向して配置された対向基板２と、アレイ基板１と対向基板２との間に封入される液晶層３とを備える。より詳細には、アレイ基板１上には配向膜５ａ、対向基板２の下面には共通電極４および配向膜５ｂが形成され、配向膜５ａ、５ｂは液晶層３と直接接する構成となっている。また、アレイ基板１の外面および対向基板２の外面上に偏光板６ａがそれぞれ配置されている。また、アレイ基板１の下部には、アレイ基板１に対して平面光を出力するバックライト１２が配置されている。

アレイ基板１および対向基板２は、それぞれ光透過性に優れた透明プラスチック基板または無アルカリガラス等を母材として形成され、表面が平坦性に優れた構造を有する。なお、対向基板２の内表面上には共通電極４が配置され、後述する表示画素７に備わる画素電極との間で所定の電界を生じる機能を有する。また、図示を省略したが、カラー表示を行う液晶表示装置の場合、対向基板の内面上または外面上にＲ、Ｇ、Ｂに対応した光透過特性を有するカラーフィルタを配置した構成を採用するのが通常である。

液晶層３は、配向性を有する液晶分子を主成分として形成されている。液晶層３に含まれる液晶分子の例としては、例えばフッ素系ネマチック液晶分子を使用することが可能である。この他の液晶分子であっても、一般にＴＮ方式の液晶表示装置に利用可能な液晶分子であれば、液晶層３を構成する液晶分子として利用可能であって、液晶分子について特に限定する必要はない。

配向膜５ａ、５ｂは、液晶層３に含まれる液晶分子の配向方向を規定するためのものである。具体的には、配向膜５ａ、５ｂは、それぞれ液晶層３と接する表面に異方性を持たせた構造を有し、かかる異方性構造に従って配向膜５ａ、５ｂ近傍の液晶分子の配向方向が規定される。

偏光板６ａ、６ｂは、入力光のうち所定方向の偏光成分のみを通過させる透過軸を備えた構造を有する。液晶層３に含まれる液晶分子の配向方向と、偏光板６ａ、６ｂとの間に生じる光学的な相関関係に基づいて、後述する表示画素７ごとの光透過率が制御されて画像表示が行われている。

次に、アレイ基板１上に形成された回路構造について説明する。図１に示すように、アレイ基板１上には、画素電極および所定の回路素子によって形成され、行列状に配置された複数の表示画素７と、表示画素７によって形成される行列の列方向に延伸し、表示画素７に対して所定の走査信号を供給する複数の走査線８と、表示画素７によって形成される行列の行方向に延伸し、表示画素７に対して表示階調に応じた表示信号を供給する複数の信号線９と、表示画素７を選択するための走査信号を生成する走査線駆動回路１０と、表示信号を生成する信号線駆動回路１１とを備える。

表示画素７およびその周辺回路構造について詳細に説明する。図２は、表示画素７およびその周辺回路の構造について示す模式図である。図２に示すように、表示画素７は、表示画素７−１および表示画素７−２の２種類の構造を有し、それぞれが走査線８および信号線９と電気的に接続した構成を有する。なお、図２に示すように、隣接して配置される表示画素７−１、７−２は、それぞれ同一の信号線９と電気的に接続した構成を有し、異なる列に属する表示画素７−１、７−２が同一の信号線９を共有する構造を採用することによって、一般的な液晶表示装置よりも信号線９の数を低減している。

表示画素７−１は、画素電極１３（特許請求の範囲における第１画素電極に相当）と、画素電極１３に一方のソース／ドレイン電極が接続され、他方のソース／ドレイン電極が信号線９と電気的に接続された第１薄膜トランジスタ１４（特許請求の範囲における第１スイッチング素子に相当）とを備える。また、表示画素７−１は、一方のソース／ドレイン電極が後段の走査線８−３に接続され、他方のソース／ドレイン電極が第１薄膜トランジスタ１４のゲート電極と電気的に接続され、ゲート電極が走査線８−２と一体化した第２薄膜トランジスタ１５（特許請求の範囲における薄膜トランジスタ、第２スイッチング素子に相当）と、画素電極１３と前段の走査線８−１とが重なり合う部分に形成された蓄積容量１６とを備える。

画素電極１３は、表示画素７−１における表示階調に応じた表示信号を供給されることによって所定の階調を表示するためのものである。具体的には、まず、画素電極１３に対して表示階調に対応した所定の電位が供給されることによって、対向して配置される共通電極４との間に所定の電位差が生じる。そして、画素電極１３と共通電極４との間には図１にも示したように液晶層３が配置されていることから、画素電極１３と共通電極４との間の電位差に応じて液晶層３に含まれる液晶分子の配向方向が変化する。従って、図１に示す偏光板６ａを通過した光の偏光方向は液晶層３に含まれる液晶分子によって変化し、変化に応じた強度の光が偏光板６ｂから出力され、階調に応じた光が出力されることとなる。

第１薄膜トランジスタ１４は、特許請求の範囲における第１スイッチング素子として機能するものである。具体的には、第１薄膜トランジスタ１４は、第２薄膜トランジスタ１５によって駆動状態を制御され、オン状態に制御された際に、信号線９によって与えられる表示信号たる電位を画素電極１３に対して供給する機能を有する。

第２薄膜トランジスタ１５は、特許請求の範囲における薄膜トランジスタとして機能するものである。具体的には、第２薄膜トランジスタ１５は、走査線８−２（特許請求の範囲における第１配線および第１走査線の一例に相当）によって供給される走査信号たる電位によって駆動状態を制御され、オン状態に制御された際に、第１薄膜トランジスタ１４のゲート電極に対して走査線８−３（特許請求の範囲における第２配線および第２走査線の一例に相当）の電位を供給する機能を有する。

蓄積容量１６は、画素電極１３に表示階調に応じた電位が供給された後に、近傍の配線構造の電位変動の影響等によって画素電極１３の電位が変動することを抑制するためのものである。具体的には、蓄積容量１６は、画素電極１３の一部領域と、かかる一部領域と重なり合う走査線８−１の一部とを電極として形成され、走査線８−１が走査信号供給時以外の大半の時間には一定電位を保持することを利用して、画素電極１３の電位変動を抑制している。

表示画素７−２は、表示画素７−１と同様に、画素電極１３（特許請求の範囲における第２画素電極に相当）および蓄積容量１６を備える一方で、画素電極１３に対して表示信号を供給するための回路素子として、単一の第３薄膜トランジスタ１７（特許請求の範囲における第３スイッチング素子に相当）のみを備える構造を有する。具体的には、第３薄膜トランジスタ１７は、一方のソース／ドレイン電極が画素電極１３に電気的に接続され、他方のソース／ドレイン電極が信号線９に電気的に接続され、ゲート電極が走査線８−２に電気的に接続された構造を有する。従って、表示画素７−２の場合は、走査線８−２から供給される電位に基づいて第３薄膜トランジスタ１７の駆動状態が制御され、第３薄膜トランジスタ１７がオン状態に制御された際に、信号線９からの表示信号たる電位を画素電極１３に供給することとなる。

次に、表示画素７−１に備わる第２薄膜トランジスタ１５の具体的な構造について詳細に説明する。図３は、第２薄膜トランジスタ１５の具体的な構造を説明するための模式図である。図３に示すように、第２薄膜トランジスタ１５は、後段に位置する走査線８−３と電気的に接続されたソース／ドレイン電極１９（特許請求の範囲における第１電極に相当）と、第１薄膜トランジスタ１４のゲート電極と電気的に接続されたソース／ドレイン電極２０（特許請求の範囲における第２電極に相当）と、走査線８−２と一体的に形成されたゲート電極２１（特許請求の範囲における第３電極に相当）とを備え、ソース／ドレイン電極１９、２０が形成される面と、ゲート電極２１が形成される面との間にはチャネル形成領域（図３において図示省略）が形成された構造を有する。

また、第２薄膜トランジスタ１５は、図３にも示すように、ソース／ドレイン電極１９と、ソース／ドレイン電極２０とが互いに非対称な構造を有する。具体的には、オン状態の際にチャネル形成領域上に形成されるチャネルと接触する側の端部の幅が互いに異なる値となるよう形成されており、ソース／ドレイン電極１９における接触側端部２２の幅がｄ₁であるのに対して、ソース／ドレイン電極２０における接触側端部２３の幅ｄ₂は、ｄ₁よりも大きな値となるよう形成されている。さらに、接触側端部２２の幅ｄ₁は、同等の電気特性を有する薄膜トランジスタのソース／ドレイン電極における接触側端部の幅よりも小さな値とし、接触側端部２３の幅ｄ₂は、同等の電気特性を有する薄膜トランジスタのソース／ドレイン電極における接触側端部の幅よりも大きな値となるよう形成される。

次に、図２における参考線Ａにおける断面構造について説明する。図４は、参考線Ａにおける断面構造を示す模式図である。図４に示すように、参考線Ａにおける各構成要素は、アレイ基板１上に所定の半導体材料等によって形成された多層構造を有する。具体的には、例えば第１薄膜トランジスタ１４は、アレイ基板１上の一部領域に形成されたゲート電極２５と、アレイ基板１上およびゲート電極２５上に形成されたゲート絶縁層２６と、ゲート絶縁層２６の一部領域上に形成されたチャネル形成領域２７と、チャネル形成領域２７上に形成されたソース／ドレイン電極２９、３０およびエッチングストッパー層３１と、ソース／ドレイン電極２９、３０およびエッチングストッパー層３１上に形成された保護層３３とによって形成されている。

また、第２薄膜トランジスタ１５は、アレイ基板１上の一部領域上に形成された走査線８−２（ゲート電極２１）と、走査線８−２上およびアレイ基板１上の他の領域上に形成されたゲート絶縁層２６と、ゲート絶縁層２６上であって、走査線８−２に対応した領域に形成されたチャネル形成領域２８と、チャネル形成領域２８上であって、ゲート電極２１に対応した領域上に形成されたエッチングストッパー層３２と、チャネル形成領域２８の他の領域上に形成されたソース／ドレイン電極１９、２０と、ソース／ドレイン電極１９、２０上に形成された保護層３３とによって形成される。そして、図２にも示したように第１薄膜トランジスタ１４を構成するゲート電極２５と、第２薄膜トランジスタ１５を構成するソース／ドレイン電極２０とは電気的に接続される必要があるため、ゲート電極２５は第２薄膜トランジスタ１５側に延伸した構造を有し、ソース／ドレイン電極２０は第１薄膜トランジスタ１４側に延伸した構造を有する。そして、ゲート電極２５およびソース／ドレイン電極２０の互いに近接する側の端部は表面に露出した構造を有すると共に、露出面を含む表面上に接続電極３４によって互いが電気的に接続された構造を有する。なお、エッチングストッパー層３１、３２は、それぞれソース／ドレイン電極１９等を作製する際のエッチング工程において、チャネル形成領域２７、２８の表面に損傷が生じることを抑制するものである。従って、チャネル形成領域２７、２８の表面損傷が軽微な場合または表面損傷を防止する他の手段がある場合には、エッチングストッパー層３１、３２を省略することとしても良い。

また、図４に示すように、走査線８−２の後段側（図４において、右側）にはアレイ基板１上に走査線８−３が形成されており、かかる走査線８−３は、図２にも示したように、第２薄膜トランジスタ１５を構成するソース／ドレイン電極１９と電気的に接続される必要がある。従って、ソース／ドレイン電極１９は、図４に示すように走査線８−３側に延伸した構造を有し、走査線８−３側におけるソース／ドレイン電極１９の端部と、走査線８−３とはそれぞれ表面に露出した部分を有すると共にかかる露出部分を含むよう接続電極３５が形成され、接続電極３５によって互いの間を電気的に接続した構成を有する。

なお、図４に示す構成において、例えばゲート電極２５、走査線８−２および走査線８−３のように、同一のハッチングにて図示されるものは、同一工程によって形成されるものである。これらの層構造について、それぞれＣＶＤ（Chemical Vapor Deposition）法等による積層処理およびフォトリソグラフィ法によるエッチング処理を行うことによって、図４に示す構造が形成される。

次に、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。図５は、アレイ基板１上に形成される回路構造を模式的に示す等価回路図であり、図６は、図５に示す走査線８−１〜８−４および信号線９−１の電位変動を示すタイムチャートである。以下、図５および図６を適宜参照して、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。

まず、図６にも示すように、期間Δｔ₁において、走査線８−２、８−３の双方が駆動電位を供給する。このため、第１薄膜トランジスタ１４、第２薄膜トランジスタ１５および第３薄膜トランジスタ１７がオン状態となり、画素電極１３−１、１３−２、１３−４が信号線９−１と電気的に導通する。このため、画素電極１３−１、１３−２、１３−４は、期間Δｔ₁における信号線９−１の電位Ｖａと等しい電位が供給される。

そして、期間Δｔ₂において、走査線８−３からの駆動電位の供給が停止され、走査線８−２のみが駆動電位を供給する。このため、期間Δｔ₂では、第２薄膜トランジスタ１５および第３薄膜トランジスタ１７のみが駆動し、第１薄膜トランジスタ１４の駆動が停止する。従って、画素電極１３−２と信号線９−１との間の導通は維持される一方で画素電極１３−１、１３−４と信号線９−１との間が絶縁される。このため、期間Δｔ₂において、画素電極１３−１、１３−４の電位はＶａに維持される一方、画素電極１３−２の電位は、期間Δｔ₂における信号線９−１の電位Ｖｂに変化する（なお、図６ではＶａ＝Ｖｂのケースを示している）。

以後、同様のプロセスを経て各画素電極に対する電位供給が行われる。すなわち、期間Δｔ₃においては、期間Δｔ₁と同様に走査線８−３、８−４から駆動電位が供給されることにより、画素電極１３−３、１３−４、１３−６が信号線９−１の電位Ｖｃを供給される。また、期間Δｔ₄には、期間Δｔ₂と同様に走査線８−３のみから駆動電位が供給されることにより、画素電極１３−４のみが信号線９−１と導通し、信号線９−１の電位Ｖｄを供給される。この後も同様であって、画素電極１３−５、１３−６にも所定電位が供給される。また、信号線９−１と異なる信号線９−２と導通可能な画素電極１３−７〜１３−１２についても同様に表示階調に応じた電位が供給される。本実施の形態にかかる液晶表示装置は、画素電極の電位に起因した電界の影響によって光透過率が変動することから、個々の画素電極１３に表示階調に応じた電位が供給されることによって、画面上に各表示画素が所定階調で表示されることとなり、全体として１枚の画像が表示される。

次に、本実施の形態にかかる液晶表示装置の利点について説明する。まず、本実施の形態にかかる液晶表示装置は、第２薄膜トランジスタ１５に関して、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁が、対向するソース／ドレイン電極２０の接触側端部２３の幅ｄ₂よりも小さな値となるよう形成されている。このため、本実施の形態にかかる液晶表示装置は、異なる走査線８間が短絡する可能性を低減できるという利点を有する。

既に述べたように、本実施の形態にかかる液晶表示装置は、信号線９の本数を低減するために多重画素構造を採用している。そして、多重画素構造を採用した場合には、図２、図３に示したようにゲート電極２１が走査線８−２と一体的に形成され、一方のソース／ドレイン電極１９が走査線８−２と異なる走査線８−３と電気的に接続された第２薄膜トランジスタ１５を設ける必要性が生じることとなる。このため、ソース／ドレイン電極１９とゲート電極２１との間に形成された絶縁層に絶縁破壊が生じて互いが電気的に短絡した場合には、本来電気的に絶縁されるべき走査線８−２と走査線８−３とが導通して多数の表示画素の表示特性が劣化することとなる。従って、わずか一カ所に絶縁破壊が生じたにもかかわらず、ソース／ドレイン電極１９とゲート電極２１との間が短絡することによって、液晶表示装置全体の表示特性が著しく劣化することとなる。

一方で、他方のソース／ドレイン電極２０とゲート電極２１との間に電気的短絡を生じることは、ソース／ドレイン電極１９の場合と比較して深刻度は低い。すなわち、ソース／ドレイン電極２０が短絡した場合には、対応する表示画素７において表示特性が劣化するのみであり、液晶表示装置全体の表示特性に及ぼす影響は軽微なものに留まるためである。従って、本実施の形態のように多重画素構造を採用した液晶表示装置の場合には、異なる走査線８−３と電気的に接続されたソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間における短絡発生確率よりも低い値にすることが製造歩留まり等の観点から好ましいこととなる。

このため、本実施の形態にかかる液晶表示装置では、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁の値を、ソース／ドレイン電極２０の接触側端部２３の幅ｄ₂の値よりも小さな値となるよう第２薄膜トランジスタ１５を形成することとしている。すなわち、ソース／ドレイン電極１９と、ゲート電極２１との間における電気的短絡の発生確率は、積層方向（図３において、紙面に対して垂直方向）におけるソース／ドレイン電極１９とゲート電極２１との重なり合う面積と対応関係を有し、重なり合う面積が減少することによって電気的短絡の発生確率は減少することとなる。従って、本実施の形態にかかる液晶表示装置では、ｄ₁＜ｄ₂となるよう第２薄膜トランジスタ１５を形成することによって、ソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間の短絡発生確率よりも低減している。

また、本実施の形態では、第２薄膜トランジスタ１５に関して、電気的特性の劣化を抑制しつつ上記の利点を享受するように、さらなる構成上の工夫が行われている。すなわち、例えばソース／ドレイン電極２０の接触側端部２３の幅ｄ₂を従来の値に維持し、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁を低減することとしても、ソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を抑制することは可能である。しかしながら、かかる構成とした場合には、ソース／ドレイン電極１９の接触側端部２２の幅ｄ１が低減した分だけ電流通過領域の幅が狭くなり、ソース／ドレイン電極１９、２０間を通過するキャリアの電流量が減少するという問題が新たに生じる。従って、本実施の形態における第２薄膜トランジスタ１５は、接触側端部の幅についてｄ₁＜ｄ₂の条件を満たしつつ、ソース／ドレイン電極１９、２０間の電流量の減少を抑制するよう形成されている。

図７は、本実施の形態における第２薄膜トランジスタ１５に関して、従来構造の薄膜トランジスタと比較して電流量の減少を抑制していることを説明するための模式図である。図７に示すように、第２薄膜トランジスタ１５は、ゲート電極２１に所定の駆動電位が印加されることによってチャネルが形成され、チャネルのうちソース／ドレイン電極１９、２０間に接触側端部２２、２３をそれぞれ下底、上底とした台形状の電流通過領域３８が形成される。そして、電流通過領域３８中をキャリアが移動することによって電流が流れている。

ソース／ドレイン電極１９、２０間に流れる電流量は、電流通過領域３８における、電流通過方向と垂直な方向の幅の実効値に依存して変化し、実効値が大きくなるにつれて流れる電流の強度が大きな値となる。ここで、電流通過領域３８の幅の実効値は、例えば電流通過領域の幅の平均値によって定義され、台形状の電流通過領域３８の場合には、台形の下底たる接触側端部２２の幅ｄ₁と、上底たる接触側端部２３の幅ｄ₂との相加平均値によって与えられることとなる。従って、上記したようにソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を低減するために接触側端部２２の幅ｄ₁を低減した場合であってもｄ₁との相加平均値が所定の値となるよう接触側端部２３の幅ｄ₂を定めることによって、電流量減少を抑制した第２薄膜トランジスタを実現することが可能である。

例えば、図７の破線に示すように、従来の第２薄膜トランジスタが、接触側端部における幅がｄであるソース／ドレイン電極３９、４０を備え、駆動時に電流通過領域４１を通じて電流が流れていたとする。かかる第２薄膜トランジスタが液晶表示装置の要求を満たす電流量を実現していた場合には、

ｄ₂＝２ｄ−ｄ₁ ・・・（１）

を満たすようにｄ₂の値を定めることによって、電流量の減少を抑制しつつソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を低減することが可能である。

また、本実施の形態における第２薄膜トランジスタ１５は、ソース／ドレイン電極１９の電位を、ソース／ドレイン電極２０の電位よりも高くした状態で使用することが好ましい。かかる構成で使用した場合には、特開２００３−８４６８６号公報にも示されているように、逆方向に電位を印加した状態と比較して、より大きい電流量を実現することが可能である。

（変形例１）
次に、本実施の形態にかかる液晶表示装置の変形例について説明する。本変形例１にかかる液晶表示装置は、２つのソース／ドレイン電極について相互に非対称な形状を有し、一方の電極が、他方の電極の周縁部延長上に位置するようコの字形状を有するよう形成された第２薄膜トランジスタを備えた構成を有する。

図８は、本変形例１における第２薄膜トランジスタの構成を示す模式図である。図８に示すように、本変形例１における第２薄膜トランジスタは、走査線８−３と電気的に接続され、棒状の形状を有するソース／ドレイン電極４３と、第１薄膜トランジスタ１４のゲート電極と電気的に接続され、ソース／ドレイン電極４３の端部近傍に配置されると共にソース／ドレイン電極４３の端部近傍周辺を覆うようにコの字状に形成されたソース／ドレイン電極４４と、ゲート電極４５とを備える。なお、実施の形態の場合と同様に、ゲート電極４５とソース／ドレイン電極４３、４４との間にはゲート絶縁層およびチャネル形成層が存在するが、本変形例１では図示および説明を省略する。

上記の電極形状を有する第２薄膜トランジスタの場合、図８に示すように駆動の際には、ソース／ドレイン電極４３、４４間コの字状の電流通過領域４８が形成され、かかる電流通過領域４８を通じて電流が流れることになる。そして、本変形例における第２薄膜トランジスタは、ソース／ドレイン電極４３、４４のそれぞれにおける電流通過領域４８と接触する側の端部である接触側端部４６、４７について、接触側端部４６の幅（＝ｄ₃＋ｄ₄＋ｄ₅）が、接触側端部４７の幅（＝ｄ₆＋ｄ₇＋ｄ₈）よりも小さくなるよう形成されている。かかる大小関係を実現することにより、実施の形態と同様に、走査線８−３と電気的に接続されたソース／ドレイン電極４３とゲート電極４５との間の短絡発生確率を、ソース／ドレイン電極４４とゲート電極４５との間の短絡発生確率よりも低減することが可能である。また、電流通過領域４８の幅の実効値を維持する構造、例えば接触側端部４６の幅と接触側端部４７の幅との平均値が所定の値に維持されるよう第２薄膜トランジスタの構造を定めることによって電流量の減少を抑制することが可能である。

さらに、本変形例１の構造の場合には、アレイ基板１における第２薄膜トランジスタの占有面積を低減しつつ十分な電流量を確保することが可能である。すなわち、本変形例１では、ソース／ドレイン電極４４の形状をコの字状とし、かかるコの字の内部にソース／ドレイン電極４３の端部近傍部分が配置された非対称形状を有することとしている。従って、例えばソース／ドレイン電極４３からソース／ドレイン電極４４に向かって電流が流れる場合には、１方向のみならず半放射状に電流が流れることとなり、同等のサイズを有する薄膜トランジスタと比較して、電流通過領域における、電流通過方向と垂直方向の幅の実効値が増加することとなり、全体のサイズを大型化することなく電流量を増大させることが可能である。

（変形例２）
次に、実施の形態にかかる液晶表示装置の変形例２について説明する。本変形例２では、変形例１の構成に加え、第２薄膜トランジスタを構成するゲート電極の形状についてもコの字形状に形成した構成を有する。

図９は、本変形例２における第２薄膜トランジスタの構成を示す模式図である。図９に示すように、本変形例では、ソース／ドレイン電極５１がコの字形状を有すると共にソース／ドレイン電極５０の端部が上記のコの字形状によって覆われる領域内に配置されると共に、ゲート電極５２についてもコの字形状を有するよう形成されている。

図４にも示したように、第２薄膜トランジスタの望ましい構造としてはチャネル形成領域２８上にエッチングストッパー層３２を備えている。エッチングストッパー層３２は、本来的には、第２薄膜トランジスタを作製する際にチャネル形成領域２８の損傷を回避するために設けられるものである。すなわち、チャネル形成領域２８を積層した後にソース／ドレイン電極１９、２０に対応した導電層が積層され、かかる導電層をソース／ドレイン電極１９とソース／ドレイン電極２０とに分離するためにエッチング処理が行われる。かかるエッチング処理の際に導電層の下層に位置するチャネル形成領域２８までエッチングされることを防ぐため、チャネル形成領域２８上にエッチングストッパー層３２を設けている。

エッチングストッパー層３２を作製する際には、一旦エッチングストッパー層３２を形成する材料を一様に積層した後に、積層した層構造上にスピンコート法によってフォトレジストを均一に塗布し、かかるフォトレジストに対してエッチングストッパー層３２の形状に対応したパターンのフォトマスクを介して露光することによってレジストパターンを形成する。そして、レジストパターンをマスクとして層構造に対してエッチング処理を行うことにより、エッチングストッパー層３２が形成される。

以上が一般的なエッチングストッパー層３２の作製工程であるが、位置合わせ精度の向上等を理由として、エッチングストッパー層３２用のフォトマスクに加えて、既に形成されたゲート電極２１をフォトマスクとして利用する手法が提案されている。すなわち、フォトレジストを塗布した後に、アレイ基板１の裏側から露光することにより、遮光性の導電性材料によって形成されるゲート電極２１をフォトマスクとして活用することにより、エッチングストッパー層３２を形成することが可能である。

ここで、エッチングストッパー層３２は、上述したようにチャネル形成領域２８を保護するためのものであり、さらにはチャネル形成領域２８のうち、実際にキャリアの移動が行われる電流通過領域に対応した領域を保護するためのものである。従って、かかる領域以外についてはエッチングストッパー層３２を配置する必要はなく、配置した場合には却って第２薄膜トランジスタの電気特性の低下等につながることから好ましくない。

かかる観点で変形例１における第２薄膜トランジスタの構造を検討する。変形例１における第２薄膜トランジスタの作製に際してゲート電極４５をマスクとして用いた場合、エッチングストッパー層は、ゲート電極４５のパターンに沿って形成されるため、電流通過領域４８に対応した領域のみならず、例えば、ゲート電極４５とソース／ドレイン電極４３とが重なり合う領域にも形成されることとなり、妥当ではない。

このため、本変形例２では、ゲート電極をマスクとしてアレイ基板１の裏側から光を照射するプロセスを含んでエッチングストッパー層を形成する際の便宜を考慮して、ゲート電極５２の平面形状を、ソース／ドレイン電極５１と同様にコの字形状としている。ゲート電極５２がコの字形状を有することによって、例えばソース／ドレイン電極５０とゲート電極５２とが重なり合う領域は変形例１の場合と比較して大幅に減少することから、形成されるエッチングストッパー層についても、ソース／ドレイン電極５０、５１間における電流通過領域に対応した形状とすることが可能である。

以上、実施の形態および変形例１、２に渡って本発明を説明したが、本発明は上記実施の形態等に限定して解釈するべきではなく、当業者であれば様々な実施例、変形例等に想到することが可能である。例えば、実施の形態等においては、薄膜トランジスタ（第２薄膜トランジスタ）を液晶表示装置に適用した例についてのみ説明したが、かかる適用例に限定する必要はない。すなわち、本発明における薄膜トランジスタの利点の一つとしては、特定電極間（実施の形態では、ソース／ドレイン電極１９とゲート電極２１との間）における電気的短絡の発生確率を、他の電極間（実施の形態では、ソース／ドレイン電極２０とゲート電極２１との間）よりも低減できるということであり、液晶表示装置以外であっても、特定電極間における電気的短絡の発生確率を低減する目的で使用することが可能である。特に、電流量等の電気特性の低下を抑制しつつ特定電極間における電気的短絡の発生確率を低減する必要があるものであれば、あらゆる装置に薄膜トランジスタを使用することが可能である。また、実施の形態等では、液晶表示装置として、いわゆるＴＮ（Twisted Nematic）方式の例を用いたが、例えばＩＰＳ（In Plane Switching）方式等、他の構造を有する液晶表示装置を用いても良い。また、実施の形態および変形例では、アレイ基板１等に対して平面光を供給するものとしてバックライト１２を用いた透過型液晶表示装置について説明したが、かかる構成に限定して解釈する必要はなく、例えば太陽光等を利用した反射型液晶表示装置について本発明を適用することとしても良い。また、変形例ではソース／ドレイン電極４４、５１（特許請求の範囲における第２電極に相当）およびゲート電極５２（特許請求の範囲における第３電極に相当）について屈曲形状を有することとしたが、このほかにも例えば特許請求の範囲における第１電極に相当するソース／ドレイン電極１９等について屈曲構造を有することとしても良い。さらに、屈曲形状としてはコの字形状に限定して解釈するべきではなく、矩形以外の任意の屈曲形状を採用することとしても良い。また、特許請求の範囲における第１配線、第２配線として走査線８−２、８−３を例に説明を行ったが、第１配線、第２配線は、走査線８−２、８−３のように電位変動する場合に限定して解釈するべきではなく、それぞれの電位が別個独立に規定されているという条件を満たすのであれば、少なくともいずれか一方の電位が定電位を維持することとしても良い。

実施の形態にかかる液晶表示装置の全体構成を示す模式図である。実施の形態にかかる液晶表示装置に備わるアレイ基板上に形成される回路構造を示す模式図である。アレイ基板上に形成される第２薄膜トランジスタの構造の詳細を説明するための模式図である。図２の参考線Ａにおける断面構造を示す模式図である。アレイ基板上に形成される回路構造について示す等価回路図である。画像表示を行う際における信号線および走査線の電位変動を示すタイムチャートである。実施の形態における第２薄膜トランジスタの利点を説明するための模式図である。変形例１における第２薄膜トランジスタの構造を示す模式図である。変形例２における第２薄膜トランジスタの構造を示す模式図である。従来の多重画素構造の液晶表示装置に備わるアレイ基板上に形成された回路構造について示す等価回路図である。

符号の説明

１アレイ基板
２対向基板
３液晶層
４共通電極
５ａ、５ｂ配向膜
６ａ、６ｂ偏光板
７表示画素
８走査線
９信号線
１０走査線駆動回路
１１信号線駆動回路
１３画素電極
１４第１薄膜トランジスタ
１５第２薄膜トランジスタ
１６蓄積容量
１７第３薄膜トランジスタ
１９、２０ソース／ドレイン電極
２１ゲート電極
２２、２３接触側端部
２５ゲート電極
２６ゲート絶縁層
２７、２８チャネル形成領域
２９、３０ソース／ドレイン電極
３１、３２エッチングストッパー層
３３保護層
３４、３５接続電極
３８電流通過領域
３９、４０ソース／ドレイン電極
４１電流通過領域
４３、４４ソース／ドレイン電極
４５ゲート電極
４６、４７接触側端部
４８電流通過領域
５０、５１ソース／ドレイン電極
５２ゲート電極
Ａ１〜Ｆ１画素電極
Ｄｍ信号線
Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３走査線
Ｍ１第１の薄膜トランジスタ
Ｍ２第２の薄膜トランジスタ
Ｍ３第３の薄膜トランジスタ

Claims

液晶材料の電気光学的効果を利用して画像表示を行う液晶表示装置であって、
表示階調に応じた表示信号を伝送する信号線と、
前記信号線を介して前記表示信号を供給される第１画素電極および第２画素電極と、
ソース電極、ドレイン電極、およびゲート電極を有するトランジスタによって形成され、前記ソース電極および前記ドレイン電極の一方および他方にそれぞれ接続された前記第１画素電極と前記信号線との間の導通状態を制御する第１スイッチング素子と、
チャネル内に形成される電流通過領域との接触側端部が第１長の幅を有する第１電極と、前記第１スイッチング素子の前記ゲート電極と電気的に接続されると共に前記電流通過領域との接触側端部が前記第１長よりも大きい第２長の幅を有する第２電極と、チャネル形成時に所定電圧が印加される第３電極と、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第３電極が所定電圧を印加された際にチャネルを形成するチャネル形成領域とを有し、前記電流通過領域は、前記第１電極の前記接触側端部の、前記第１長の部分および前記第２電極の前記接触端部の、前記第２長の部分を上底および下底とする台形であり、前記第１スイッチング素子の駆動状態を制御する薄膜トランジスタによって形成される第２スイッチング素子と、
前記第２画素電極と前記信号線との間の導通状態を制御する第３スイッチング素子と、
前記第２スイッチング素子の駆動状態を制御すると共に、前記第３電極と一体的に形成されて前記薄膜トランジスタの駆動状態を制御する第１走査線と、
前記第１電極と接続され、前記薄膜トランジスタの駆動時に前記第１スイッチング素子の駆動状態を制御する第２走査線と、
を備えたアレイ基板を有することを特徴とする液晶表示装置。
前記第２長は、前記電流通過領域の幅の実効値が前記薄膜トランジスタに要求される電流量に対応した値となるよう定められることを特徴とする請求項１に記載の液晶表示装置。
前記信号線と電気的に接続された信号線駆動回路と、
前記第１走査線および前記第２走査線と電気的に接続された走査線駆動回路と、
前記アレイ基板と対向して配置された対向基板と、
前記アレイ基板と前記対向基板との間に封入された液晶材料と、
を備えたことを特徴とする請求項１または２に記載の液晶表示装置。