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KR102126537B1 - 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판 - Google Patents

게이트 인 패널 구조의 박막 트랜지스터 어레이 기판 Download PDF

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KR102126537B1
KR102126537B1 KR1020130158334A KR20130158334A KR102126537B1 KR 102126537 B1 KR102126537 B1 KR 102126537B1 KR 1020130158334 A KR1020130158334 A KR 1020130158334A KR 20130158334 A KR20130158334 A KR 20130158334A KR 102126537 B1 KR102126537 B1 KR 102126537B1
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insulating film
gate electrode
interlayer insulating
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최우석
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Abstract

본 발명은 게이트 구동부의 면적을 감소시킬 수 있는 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판에 관한 것으로, 표시 영역과 비 표시 영역을 갖는 기판; 상기 표시 영역에 형성된 복수 개의 서브 화소; 및 상기 비 표시 영역에 형성된 게이트 인 패널 구조의 게이트 구동부를 포함하며, 상기 게이트 구동부는 소스 영역 및 드레인 영역을 포함하는 반도체층; 상기 반도체층을 덮도록 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극을 덮는 층간 절연막; 상기 게이트 절연막 및 층간 절연막을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역을 노출시키는 콘택홀; 및 상기 층간 절연막 상에 형성되며, 상기 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역에 접속되는 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극 또는 상기 드레인 전극은 상기 게이트 전극과 중첩되도록 연장되어 상기 층간 절연막을 사이에 두고 상기 게이트 전극과 캐패시터를 형성한다.

Description

게이트 인 패널 구조의 박막 트랜지스터 어레이 기판{GATE IN PANEL TYPE THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 게이트 구동부의 면적을 감소시킬 수 있는 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중, 액정 표시 장치는 컬러 필터가 형성된 컬러 필터 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 기판 및 컬러 필터 기판과 박막 트랜지스터 어레이 기판 사이에 형성된 액정층을 포함하여 이루어진다. 박막 트랜지스터 어레이 기판의 데이터 배선에는 데이터 구동부를 통해 데이터 신호가 공급되며, 게이트 배선에는 게이트 구동부를 통해 게이트 신호가 공급된다. 그리고, 데이터 구동부와 게이트 구동부는 타이밍 컨트롤러에 의해 제어된다.
상기와 같은 게이트 구동부 및 데이터 구동부는 집적 회로 형태로 형성되어 박막 트랜지스터 어레이 기판에 부착된다. 이에 따라, 부품이 증가하여 제조 비용이 증가하고, 공정이 추가되어, 액정 표시 장치를 경량화 및 소형화하기 어렵다. 따라서, 게이트 구동부를 박막 트랜지스터 어레이 기판의 비 표시 영역에 형성하는 게이트 인 패널Gate in panel; GIP) 구조의 박막 트랜지스터 어레이 기판이 제안 되었다.
게이트 인 패널 구조 박막 트랜지스터 어레이 기판은 데이터 구동부가 칩 형태로 형성되어 TCP 또는 COF 테이프로 박막 트랜지스터 어레이 기판에 부착되며, 박막 트랜지스터 어레이 기판에 비 표시 영역에 다수의 박막 트랜지스터로 구성되는 게이트 인 패널 구조의 게이트 구동부가 형성된다.
도 1a는 일반적인 게이트 구동부의 평면도이며, 도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 1a 및 도 1b와 같이, 게이트 인 패널 구조의 게이트 구동부(20)는 박막 트랜지스터 어레이 기판의 일 측에 구비된다. 게이트 구동부(200는 게이트 전극(21), 게이트 절연막(22), 반도체층(23), 소스 전극(24a) 및 드레인 전극(24b)을 포함하는 박막 트랜지스터와 캐패시터를 포함한다. 그런데, 캐패시터는 게이트 전극(21)과 드레인 전극(24b)이 연장되어 추가로 확보된 영역에 형성된다. 따라서, 일반적인 게이트 구동부는 박막 트랜지스터가 형성된 박막 트랜지스터 영역과 캐패시터가 형성된 캐패시터 영역이 서로 분리된 구조이므로, 게이트 구동부의 면적이 넓어진다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 게이트 인 패널 구조의 게이트 구동부의 박막 트랜지스터 영역과 캐패시터 영역이 중첩된 게이트 인 패널 구조 박막 트랜지스터 어레이 기판을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 게이트 인 패널 구조 박막 트랜지스터 어레이 기판은 표시 영역과 비 표시 영역을 갖는 기판; 상기 표시 영역에 형성된 복수 개의 서브 화소; 및 상기 비 표시 영역에 형성된 게이트 인 패널 구조의 게이트 구동부를 포함하며, 상기 게이트 구동부는 소스 영역 및 드레인 영역을 포함하는 반도체층; 상기 반도체층을 덮도록 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극을 덮는 층간 절연막; 상기 게이트 절연막 및 층간 절연막을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역을 노출시키는 콘택홀; 및 상기 층간 절연막 상에 형성되며, 상기 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역에 접속되는 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극 또는 상기 드레인 전극은 상기 게이트 전극과 중첩되도록 연장되어 상기 층간 절연막을 사이에 두고 상기 게이트 전극과 캐패시터를 형성한다.
상기 게이트 전극은 지그재그 형태로 형성된다.
상기 소스 전극 및 드레인 전극은 상기 반도체층과 평행하는 수평부를 포함하며, 상기 게이트 전극을 사이에 두고 교번하도록 상기 수평부에서 돌출되어 상기 반도체층과 수직인 수직부를 포함한다.
상기 드레인 전극은 상기 게이트 전극과 중첩되도록 상기 드레인 전극의 수직부의 양측에서 연장되어 상기 층간 절연막을 사이에 두고 상기 드레인 전극과 상기 게이트 전극이 캐패시터를 형성한다.
상기 소스 전극의 수평부가 상기 게이트 전극과 중첩되어, 상기 층간 절연막을 사이에 두고 상기 소스 전극의 수평부와 상기 게이트 전극이 캐패시터를 형성한다.
상기 드레인 전극의 수평부가 상기 게이트 전극과 중첩되어, 상기 층간 절연막을 사이에 두고 상기 드레인 전극의 수평부와 상기 게이트 전극이 캐패시터를 형성한다.
상기와 같은 본 발명의 게이트 인 패널 구조 박막 트랜지스터 어레이 기판은 게이트 인 패널 구조의 게이트 구동부의 캐패시터를 박막 트랜지스터와 중첩되도록 형성함으로써, 캐패시터를 형성하기 위한 추가적인 공간을 제거할 수 있다. 이에 따라, 게이트 구동부의 면적이 감소되며, 본 발명의 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판을 갖는 표시 장치의 베젤 영역이 감소된다.
도 1a는 게이트 구동부의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 2는 본 발명의 게이트 인 패널 구조 박막 트랜지스터 어레이 기판의 평면도이다.
도 3a는 도 2의 게이트 인 패널 구조의 게이트 구동부의 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다.
도 4a는 본 발명의 제 2 실시 예에 따른 게이트 인 패널 구조의 게이트 구동부의 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ'의 단면도이다.
도 5a는 본 발명의 제 3 실시 예에 따른 게이트 인 패널 구조의 게이트 구동부의 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'의 단면도이다.
도 6a 및 도 6b는 본 발명의 제 1 실시 예의 게이트 구동부의 레이 아웃 도면 사진이다.
도 7a 및 도 7b는 각각 도 6a 및 도 6b의 캐패시턴스를 측정한 결과이다.
도 8a 및 도 8b는 본 발명의 제 2 실시 예의 게이트 구동부의 레이 아웃 도면 사진이다.
도 9a 및 도 9b는 각각 도 8a 및 도 8b의 캐패시턴스를 측정한 결과이다.
도 10a 및 도 10b는 본 발명의 제 3 실시 예의 게이트 구동부의 레이 아웃 도면 사진이다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b의 캐패시턴스를 측정한 결과이다.
이하, 첨부된 도면을 참조하여, 본 발명의 게이트 인 패널 구조 박막 트랜지스터 어레이 기판을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 게이트 인 패널 구조 박막 트랜지스터 어레이 기판의 평면도이다. 그리고, 도 3a는 도 2의 게이트 인 패널 구조의 게이트 구동부의 평면도이며, 도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다.
도 2와 같이, 본 발명의 게이트 인 패널 구조의 게이트 구동부(120)는 박막 트랜지스터 어레이 기판(100) 중 복수 개의 서브 화소가 정의된 표시 영역(110a)을 제외한 비 표시 영역에 형성된다. 이 때, 복수 개의 서브 화소는 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 정의된다. 그리고, 비 표시 영역에 형성된 게이트 인 패널 구조의 게이트 구동부(120)는 표시 영역 내의 게이트 배선(GL)과 접속된다.
도 3a 및 도 3b와 같이, 본 발명의 제 1 실시 예의 게이트 인 패널 구조의 게이트 구동부는 탑 게이트 구조(Top Gate Type)의 박막 트랜지스터로 이루어진다. 구체적으로, 게이트 구동부는 반도체층(121), 반도체층(121)을 덮도록 형성된 게이트 절연막(122), 게이트 절연막(122) 상에 형성된 게이트 전극(123), 게이트 전극(123)을 덮는 층간 절연막(124), 게이트 절연막(122) 및 층간 절연막(124)을 선택적으로 제거하여 반도체층(121)을 노출시키는 콘택홀 및 층간 절연막(124) 상에 형성되며, 콘택홀을 통해 반도체층(121)과 접속되는 소스 전극(125a) 및 드레인 전극(125b)을 포함한다.
이 때, 드레인 전극(125b)은 게이트 전극(123)과 중첩되도록 연장되어 층간 절연막(124)을 사이에 두고 게이트 전극(123)과 캐패시터를 형성한다. 캐패시터는 게이트 배선으로 전달되는 게이트 신호의 노이즈를 제거한다.
구체적으로, 기판(100) 상에 반도체층(121)이 형성된다. 반도체층(121)은 복수 개 형성되며, 나란하게 형성된다. 도시하지는 않았으나, 반도체층(121)은 소스 영역과 드레인 영역을 포함한다. 그리고, 반도체층(121)을 덮도록 기판(100) 전면에 게이트 절연막(122)이 형성된다. 게이트 절연막(122) 상에는 게이트 전극(123)이 형성된다. 게이트 전극(123)은 반도체층(121)의 소스 영역과 드레인 영역 사이에 대응되도록 형성되며, 복수 개의 반도체층(121)과 중첩되도록 지그재그 형태로 형성된다. 즉, 상기 게이트 전극(123)은 각 반도체층(121)과 적어도 2번 중첩되도록 지그재그 형태로 형성된다. 즉, 상기 게이트 전극(123)은 각 반도체층(121)과 적어도 2번 중첩되도록 지그재그 형태로 형성된다.
게이트 전극(123)을 덮도록 기판(100) 전면에 층간 절연막(124)이 형성된다. 게이트 절연막(122)과 층간 절연막(124)이 선택적으로 제거되어, 소스 영역과 드레인 영역을 노출시키는 콘택홀이 형성된다. 층간 절연막(124) 상에는 소스 영역과 접속되는 소스 전극(125a)과 드레인 영역과 접속되는 드레인 전극(125b)이 형성된다. 소스 전극(125a)과 드레인 전극(125b)은 반도체층(121)과 평행하는 수평부를 포함하며, 게이트 전극(123)을 사이에 두고 교번하도록 수평부에서 돌출되어 반도체층(121)과 수직인 수직부를 포함한다.
특히, 드레인 전극(125b)은 게이트 전극(123)과 중첩되도록 드레인 전극(125b)의 수직부의 양측에서 소스 전극(125a) 방향으로 연장되어 층간 절연막(124)을 사이에 두고 게이트 전극(123)과 캐패시터를 형성한다. 도시하지는 않았으나, 소스 전극(125a)의 수직부가 게이트 전극(123)과 중첩되도록 드레인 전극(125b) 방향으로 연장될 수도 있다.
일반적인 게이트 인 패널 구조의 게이트 구동부는 바텀 게이트 구조(Bottom Gate Type)의 박막 트랜지스터로 형성되므로, 게이트 전극과 드레인 전극을 연장하여 추가로 확보된 영역에 캐패시터를 형성한다. 따라서, 박막 트랜지스터 어레이 기판을 포함하는 액정 표시 장치의 베젤 영역이 넓어진다.
그러나, 본 발명의 게이트 인 패널 박막 트랜지스터 어레이 기판은 게이트 구동부의 박막 트랜지스터와 캐패시터가 중첩된 구조이다. 따라서, 캐패시터를 형성하기 위한 추가적인 영역을 확보할 필요가 없으므로, 베젤 영역의 폭을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 다른 실시 예의 게이트 인 패널 구조의 게이트 구동부를 상세히 설명하면 다음과 같다.
도 4a는 본 발명의 제 2 실시 예에 따른 게이트 인 패널 구조의 게이트 구동부의 평면도이며, 도 4b는 도 4a의 Ⅰ-Ⅰ'의 단면도이다. 그리고, 도 5a는 본 발명의 제 3 실시 예에 따른 게이트 인 패널 구조의 게이트 구동부의 평면도이며, 도 5b는 도 5a의 Ⅰ-Ⅰ'의 단면도이다.
도 4a 및 도 4b와 같이, 본 발명의 제 2 실시 예에 따른 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판은 비 표시 영역에는 탑 게이트 구조(Top Gate Type)의 박막 트랜지스터를 포함하는 게이트 인 패널 구조의 게이트 구동부가 형성되며, 소스 전극(125a)의 수평부가 게이트 전극(123)과 중첩되어, 소스 전극(125a)의 수평부와 게이트 전극(123)이 중첩되는 영역에서 캐패시터가 형성된다.
이 때, 도 5a 및 도 5b와 같이, 캐패시터는 드레인 전극(125b)의 수평부와 게이트 전극(123)이 중첩되는 영역에서 형성될 수도 있다. 즉, 상기와 같은 본 발명의 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판은 게이트 구동부의 박막 트랜지스터와 캐패시터가 중첩된 구조이다. 따라서, 캐패시터를 형성하기 위한 추가적인 영역을 확보할 필요가 없으므로, 베젤 영역의 폭이 감소된다.
도 6a 및 도 6b는 본 발명의 제 1 실시 예의 게이트 구동부의 레이 아웃 도면 사진이며, 도 7a 및 도 7b는 각각 도 6a 및 도 6b의 캐패시턴스를 측정한 결과이다.
도 6a와 같이, 층간 절연막을 사이에 두고 게이트 전극과 드레인 전극에 의해 형성된 캐패시터가 0.25pF의 캐패시턴스를 갖도록 설계한 경우, 도 7a와 같이, 게이트 구동부의 박막 트랜지스터의 패드부를 포함한 전체 캐패시턴스가 1.60pF이다. 그리고, 도 6b와 같이, 도 6a보다 드레인 전극과 게이트 전극의 중첩면적을 넓혀 게이트 전극과 드레인 전극에 의해 형성된 캐패시터가 0.5pF의 캐패시턴스를 가지도록 설계한 경우, 도 7b와 같이, 전체 캐패시턴스가 1.76pF으로 증가한다.
즉, 중첩 면적이 넓어져, 약 0.16pF의 캐패시턴스가 증가한 것을 확인할 수 있다. 따라서, 중첩 면적을 조절함으로써, 게이트 전극과 드레인 전극 사이의 캐패시턴스를 증가시킬 수 있다.
도 8a 및 도 8b는 본 발명의 제 2 실시 예의 게이트 구동부의 레이 아웃 도면 사진이며, 도 9a 및 도 9b는 각각 도 8a 및 도 8b의 캐패시턴스를 측정한 결과이다.
도 8a와 같이, 층간 절연막을 사이에 두고 게이트 전극과 소스 전극에 의해 형성된 캐패시터가 0.5pF의 캐패시턴스를 갖도록 설계한 경우, 도 9a와 같이, 전체 캐패시턴스가 1.76pF이다. 그리고, 도 8b와 같이, 도 8a보다 소스 전극과 게이트 전극의 중첩면적을 넓혀 게이트 전극과 소스 전극에 의해 형성된 캐패시터가 1pF의 캐패시턴스를 가지도록 설계한 경우, 도 9b와 같이, 전체 캐패시턴스가 2.06pF으로 증가한다. 즉, 도 8a에 비해 도 8b에서 소스 전극과 게이트 전극 사이의 캐패시터의 캐패시턴스가 약 0.3pF 만큼 증가한 것을 확인할 수 있다.
도 10a 및 도 10b는 본 발명의 제 3 실시 예의 게이트 구동부의 레이 아웃 도면 사진이며, 도 11a 및 도 11b는 각각 도 10a 및 도 10b의 캐패시턴스를 측정한 결과이다.
도 10a와 같이, 층간 절연막을 사이에 두고 게이트 전극과 드레인 전극에 의해 형성된 캐패시터가 0.5pF의 캐패시턴스를 갖도록 설계한 경우, 도 11a와 같이, 전체 캐패시턴스가 1.77pF이다. 그리고, 도 10b와 같이, 도 10a보다 드레인 전극과 게이트 전극의 중첩면적을 넓혀 게이트 전극과 드레인 전극에 의해 형성된 캐패시터가 1pF의 캐패시턴스를 가지도록 설계한 경우, 도 11b와 같이, 전체 캐패시턴스가 2.08pF으로 증가한다. 즉, 도 10a에 비해 도 10b에서 드레인 전극과 게이트 전극 사이의 캐패시터의 캐패시턴스가 약 0.3pF 만큼 증가한 것을 확인할 수 있다.
상술한 바와 같이, 본 발명의 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판은 게이트 인 패널 구조의 게이트 구동부의 캐패시터를 박막 트랜지스터와 중첩되도록 형성함으로써, 캐패시터를 형성하기 위한 추가적인 공간을 제거할 수 있다. 이에 따라, 게이트 구동부의 면적이 감소되며, 본 발명의 게이트 인 패널 구조의 박막 트랜지스터 어레이 기판을 갖는 표시 장치의 베젤 영역의 폭이 줄어든다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막 트랜지스터 어레이 기판 110a: 표시 영역
120: 게이트 구동부 121: 반도체층
122: 게이트 절연막 123: 게이트 전극
124: 층간 절연막 125a: 소스 전극
125b: 드레인 전극

Claims (6)

  1. 표시 영역과 비 표시 영역을 갖는 기판;
    상기 표시 영역에 형성된 복수 개의 서브 화소; 및
    상기 비 표시 영역에 형성된 게이트 인 패널 구조의 게이트 구동부를 포함하며,
    상기 게이트 구동부는
    서로 평행하게 복수개 형성되고, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층을 덮도록 형성된 게이트 절연막 및 각 반도체층에 적어도 2번 중첩되고 상기 복수개의 반도체층과 중첩되도록 지그재그 형태로 상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극을 덮는 층간 절연막;
    상기 게이트 절연막 및 층간 절연막을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역을 노출시키는 콘택홀; 및
    상기 층간 절연막 상에 형성되며, 상기 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역에 접속되는 소스 전극 및 드레인 전극을 포함하며,
    상기 소스 전극 또는 상기 드레인 전극은 상기 게이트 전극과 중첩되도록 연장되어 상기 층간 절연막을 사이에 두고 상기 게이트 전극과 캐패시터를 형성하는 것을 특징으로 하는 게이트 인 패널 구조 박막 트랜지스터 어레이 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 상기 반도체층과 평행하는 수평부를 포함하며, 상기 게이트 전극을 사이에 두고 교번하도록 상기 수평부에서 돌출되어 상기 반도체층과 수직인 수직부를 포함하는 것을 특징으로 하는 게이트 인 패널 구조 박막 트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 드레인 전극은 상기 게이트 전극과 중첩되도록 상기 드레인 전극의 수직부의 양측에서 연장되어 상기 층간 절연막을 사이에 두고 상기 드레인 전극과 상기 게이트 전극이 캐패시터를 형성하는 것을 특징으로 하는 게이트 인 패널 구조 박막 트랜지스터 어레이 기판.
  5. 제 3 항에 있어서,
    상기 소스 전극의 수평부가 상기 게이트 전극과 중첩되어, 상기 층간 절연막을 사이에 두고 상기 소스 전극의 수평부와 상기 게이트 전극이 캐패시터를 형성하는 것을 특징으로 하는 게이트 인 패널 구조 박막 트랜지스터 어레이 기판.
  6. 제 3 항에 있어서,
    상기 드레인 전극의 수평부가 상기 게이트 전극과 중첩되어, 상기 층간 절연막을 사이에 두고 상기 드레인 전극의 수평부와 상기 게이트 전극이 캐패시터를 형성하는 것을 특징으로 하는 게이트 인 패널 구조 박막 트랜지스터 어레이 기판.
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