JP4662698B2 - 電流源回路、並びに電流設定方法 - Google Patents
電流源回路、並びに電流設定方法 Download PDFInfo
- Publication number
- JP4662698B2 JP4662698B2 JP2003181901A JP2003181901A JP4662698B2 JP 4662698 B2 JP4662698 B2 JP 4662698B2 JP 2003181901 A JP2003181901 A JP 2003181901A JP 2003181901 A JP2003181901 A JP 2003181901A JP 4662698 B2 JP4662698 B2 JP 4662698B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- current source
- voltage
- transistor
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 62
- 239000003990 capacitor Substances 0.000 claims description 51
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 claims description 11
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 37
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004088 simulation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば有機ＥＬ素子を含むセルがマトリックス状に配置された有機EL表示装置を駆動するための、表示装置の各セルに電流を出力するような半導体装置の出力電流の基準電流を供給する電流源回路に関し、また、本発明は、この電流源回路を含んだ半導体装置に関する。さらに本発明は、より一般的に、前記有機ＥＬ素子等の、流れる電流に従って動作する電流負荷素子を備えた電流負荷装置を駆動するために電流を出力する半導体装置の出力電流の基準となる電流を供給する電流源回路、並びに、このような電流源回路を含んだ半導体装置に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光タイプであり、かつ、発光応答の早い有機ＥＬ素子を用いているため、薄型、軽量、広視野角であり、かつ、動画表示が高品質である表示装置を実現できる。パッシブマトリックス（PM）型有機ＥＬ表示装置では、図１に示すように、各画素に有機ＥＬ素子と配線のみを備え、アクティブマトリックス（AM）型有機ＥＬ表示装置では、各画素に有機ＥＬ素子と有機ＥＬ素子に電流を供給する画素回路を備える。
【０００３】
前記有機ＥＬ表示装置は、水平走査制御回路からの信号に従い、各ライン上の有機ＥＬ素子、又は、画素回路を選択する動作を繰り返す水平走査を行う。ライン選択された期間において、有機ＥＬ表示装置用駆動回路の各出力から、各データ線を経由して、選択されたライン上の各有機ＥＬ素子、又は、各画素回路に、適当な電圧や電流が供給される。この供給された電圧や電流により、有機ＥＬ素子に流れる電流が決まり、有機ＥＬ素子に発光輝度が制御され、目的の表示を行う。
従って、有機ＥＬ素子の発光輝度は、有機ＥＬ素子に供給された電流値、又は印加された電圧値により決定される。有機ＥＬ素子における発光輝度と供給電流とは線形関係にあり、発光輝度と印加電圧とは非線形関係にある。また、現状の有機ＥＬ素子では、発光時間の経過とともに素子に劣化が現れ、印加電圧に対する輝度が低下する。一方、供給電流に対する輝度の時間変化は、電圧に比べ低い。従って、電流を有機ＥＬ素子に供給する駆動法の方が、高い表示品質を維持できる。
【０００４】
また、アクティブマトリックス型の有機ＥＬ表示装置では、表示品質の低下を抑えるため、画素回路内の有機ＥＬ素子に電流を供給するための駆動トランジスタ（駆動Ｔｒ）の電流特性が画素間でばらついた場合でも、駆動Ｔｒから供給される電流がばらつかないようにする必要がある。例えば、図２に示す駆動回路より電圧が印加される画素回路では、駆動Ｔｒの特性がばらついた場合、有機ＥＬ素子に供給される電流がばらつく。この時、有機ＥＬ素子の発光輝度もばらついてしまうため、表示にむらが現れ、表示品質が低下する。
【０００５】
これに対し、図３に示す画素回路では、ゲート−ドレインが短絡された状態で駆動回路より供給される電流が流れるミラーＴｒと、前記ミラーＴｒとカレントミラー回路を構成している駆動Ｔｒを備えることで、画素回路間のトランジスタでばらつきがあっても、画素回路内のミラーＴｒと駆動Ｔｒ間で特性ばらつきがなければ、各駆動Ｔｒから有機ＥＬ素子に供給される電流のばらつきを抑えることができ、表示品質を高めることが可能である。
【０００６】
以上のような背景により、有機ＥＬ素子、又は、画素回路を駆動する駆動回路として、各出力に、表示（輝度）情報を含む表示デジタルデータに従った電流値を持つアナログ電流を出力するデジタル−アナログ変換機能を備えた駆動回路が提案されている。
これらの駆動回路には、駆動回路の１つの電流出力に対し、１つの基準電流を必要とする駆動回路と、適当な電流値の比を備えた複数の基準電流を必要とする駆動回路とがある。
１つの基準電流を必要とする駆動回路と、適当な電流値比を備えた複数の基準電流を必要とする駆動回路の例を図４および図５にそれぞれ示す。
【０００７】
図４に示した１つの基準電流（基準電流源）を必要とする第一の駆動回路の場合、１つの電流源回路は、基準電流が入力するミラートランジスタ（ミラーＴｒ）と、例えばＷサイズを変えて適当な電流能力の比を持たせた複数の出力トランジスタ（出力Ｔｒ）で構成されるカレントミラー回路により、各々の出力Ｔｒが適当な電流値比を持つ電流を出力できる。この時、各出力Ｔｒが電流を出力するか否かを決める各出力Ｔｒのドレインに接続されているスイッチを、表示デジタルデータに従ってON/OFFすると、スイッチがONである前記出力Ｔｒが出力する電流の和となる電流を、図４に示す最下欄にある黒矢印が示すように、出力できる。
また、たとえば以下に説明するような第二の駆動回路も知られている。この図５に示すような、適当な電流値比を備えた複数の基準電流を必要とする第二の駆動回路の場合では、１つの電流源回路は、基準電流ごとにミラーＴｒが設けられ、このミラーＴｒと出力Ｔｒで構成されるカレントミラー回路を備え、各々の出力Ｔｒが適当な電流値比を持つ電流を出力できる。この時、各出力Ｔｒが電流を出力するか否かを決める各出力Ｔｒのドレインに接続されているスイッチを、表示デジタルデータに従ってON/OFFすると、スイッチがONである前記駆動トランジスタが出力する電流の和となる電流を、図５に示す最下欄にある黒矢印が示すように、出力できる。
【０００８】
上記第二の駆動回路例は基準電流源ごとにカレントミラー回路を備えるため、カレントミラーを構成するトランジスタをより隣接領域に配置できる。従って、作製プロセスに起因する前記トランジスタ間の特性差を低く抑えることができ、出力電流が高精度にできる。一方、第一の駆動回路例では、カレントミラーは２つ以上の複数のトランジスタにより構成されるため、第二の駆動回路例に比べ、カレントミラーを構成するトランジスタがより広い領域に配置される。従って、トランジスタ間の特性差が大きくなり、出力電流の精度は第二の駆動回路例に比べ低くなる。
【０００９】
第二の駆動回路例と同様に、適当な電流値比を備えた複数の基準電流源を必要とする第三の駆動回路例を図６に示す（非特許文献１：EuroDisplay 2002 Proceeding p．279-281）。本駆動回路は、カレントミラーでなくカレントコピア回路を採用している。カレントコピア回路には、電流設定状態と電流出力状態という２つの動作状態が有り、電流設定状態では、ゲートとドレインを短絡した状態で基準電流を出力Ｔｒに出力することにより、出力Ｔｒのゲート電圧を基準電流に対応する電圧に設定し、電流出力状態では、出力Ｔｒのゲートとドレインの短絡を解消し、ゲートが前記電圧を保持することで、前記基準電流と同じ大きさの電流を出力できる。このように、電流を設定するトランジスタと電流を出力するトランジスタが同じであるため、カレントコピア回路では、原理的に、トランジスタの特性に関わらず、基準電流と同じ大きさの電流を出力することができる。従って、第三の駆動回路例は、第二の駆動回路例よりも、トランジスタ特性ばらつきに起因する駆動回路出力電流ばらつきを抑え、高精度な電流を出力することができる。
【００１０】
有機ＥＬ表示装置の表示品質は、駆動回路が有機ＥＬ素子、又は、画素回路に供給する電流に依存するため、上記第二、第三の駆動回路例を採用することで、有機ＥＬ表示装置の表示品質をあげることができる。ただし、上記第二、第三の駆動回路例は、適当な電流比を持つ基準電流が与えられることで高精度な電流出力を実現するため、適当な電流比を持つ複数の基準電流を駆動回路に供給する電流源回路が必要となる。
【００１１】
【特許文献１】
特開２０００−２９３２４５号公報
【特許文献２】
特開２０００−１４８０８９号公報
【特許文献３】
特開２００３−０６６９０４号公報
【特許文献４】
特開２００３−０６６９０６号公報
【非特許文献１】
Euro Display 2002 Proceeding p．279-281
【非特許文献２】
Electronics Letters、 p．1560-1562、 Vol．24、 No．25、 1988
【００１２】
前記特許文献１の特開２０００−２９３２４５号公報に記載の図３を、本願明細書に添付した図面の図７に示すが、この電流源回路は、上記駆動回路向けに複数の基準電流を生成することができる回路構成を備えており、Ｖ−Ｉ変換回路（オペアンプ（１１１）、トランジスタＴｒ１（１１２）、電流設定抵抗Ｒｃ（１３）で構成）（かっこ内の図番は、特許文献１の図３の番号で表示した。）と、カレントミラー回路（１２０）（ミラーＴｒ２（１１３）、電流源Ｔｒ３（１２１）〜Ｔｒ５（１２３））で構成されている。Ｖ−Ｉ変換回路は、アンプの非反転入力に印加される電圧を、抵抗Ｒｃの抵抗値で割った値である電流をトランジスタＴｒ１、Ｔｒ２、抵抗Ｒｃの配線に流すように動作する。カレントミラー回路は、トランジスタＴｒ２、Ｔｒ３〜Ｔｒ５のゲート−ソース間電圧が等しいため、３つの電流源Ｔｒ３〜Ｔｒ５は、ミラーＴｒ２に対する電流能力の比と、Ｔｒ１、ミラーＴｒ２に流れている電流によって決まる電流を流す。従って、ミラーＴｒ２に対し、前記３つの電流源Ｔｒ３〜Ｔｒ５のＬサイズを共通とし、Ｗサイズを、例えば、１倍、２倍、４倍とすることにより、電流源Ｔｒ３〜Ｔｒ５は、Ｖ−Ｉ変換回路の電圧入力と抵抗Ｒｃにより決められたミラーＴｒ２に流れる電流の１倍、２倍、４倍の電流を出力できる。
また、特許文献２の特開２０００−１４８０８９号公報も前記特許文献１と同様の技術が開示されている。
また特許文献３の特開２００３−０６６９０４号公報には、冗長配置した POUT1〜POUTN により、電流をＮ時分割して出力することによって電流源の出力ばらつきを抑えてもとの電流値Iorgに近づけようとする技術が開示されている。しかしながら、本発明のように、たとえば図１０に示した６分割して６つのレベルの異なる電流値を得るために電流源部に対して６時分割による電流プログラム（以下の説明で、カレントコピアを構成する保持容量に電荷を溜めることを指す。あるいは電流を設定することを意味する。）を行っている。そして本発明では、第１実施形態等で説明するように、本発明の電流源回路はこの公報に開示されているような方式ではなく、カレントコピア方式を採用することにより、電流源部間でのばらつきが、基本的には存在しない。
さらに、特許文献４の特開２００３−０６６９０６号公報も前記特許文献３と同様の技術が開示されている。
【００１３】
【発明が解決しようとする課題】
前記したような従来技術において、電流源回路の出力電流は、ミラーＴｒ２と電流源Ｔｒ３〜Ｔｒ５の電流能力の比によって決まる。しかし、Ｗサイズ（トランジスタのチャネル幅）を変えることによって電流能力の比を設定しても、プロセス起因等により電流能力が期待通りにならないことが起こる。その場合、電流源Ｔｒは、設定した電流比からずれた電流を、基準電流として出力することになる。このため、この基準電流を基に生成される駆動回路の出力電流の精度が低下する。例えば、低温多結晶シリコン薄膜トランジスタ（Low Temperature Poly-crystal Silicon Thin Film Transistor: LTPS TFT ）や非結晶シリコン薄膜トランジスタ（Amorphous Silicon TFT: a-Si TFT ）等の電流特性のばらつきが大きいタイプのトランジスタを使用して電流源回路を構成する場合、精度の低下が大きくなる。
【００１４】
上記した問題点は、例えば、前記従来技術において、ミラーＴｒ２とカレントミラーを構成する電流源のトランジスタを１つのみの電流源回路を、このトランジスタを複数備えることによって回避できる。この場合、作製プロセス起因のばらつきなどにより、各電流源回路の出力電流が設定値からばらついた時にも、Ｖ−Ｉ変換回路の入力電圧値、又は、抵抗値を調整することによって設定値の電流を出力できる。しかし、このような例では、精度の高い電流を複数出力するためには、複数のＶ−Ｉ変換回路の入力電圧値、又は、抵抗値を調整する必要があり、このような調整は煩雑であるため、問題がある。
【００１５】
【課題を解決するための手段】
本発明によって、電流源としてカレントコピア回路を採用することで、電流設定と電流出力が同じトランジスタによって行われるため、トランジスタ電流特性ばらつきの影響を抑えることができる。
このような本発明では、１電流出力あたりに電流源となるカレントコピア回路を２つ備え、ある期間では、そのうちの１つのカレントコピア回路が電流設定をし、他の１つは電流出力を行い、また別な期間ではこの動作を、他の１つのカレントコピア回路が電流設定をし、前記１つのカレントコピア回路が電流出力を行うという、動作を入れ替えてこれを繰り返し行うことで、常時、電流出力が可能となる。
【００１６】
複数の電流出力に対し、Ｖ−Ｉ変換回路は１つのみとし、電流設定は特定期間内に順次行うことで、回路規模が削減でき、また、Ｖ−Ｉ変換回路毎のばらつきが影響しない。
本発明では、Ｖ−Ｉ変換回路の入力を、適当な抵抗比を持つ抵抗ストリングからの電圧とすることで、抵抗ストリングスに印加する電圧の調整により、電流値の比を保ったまま、簡単に絶対値を調整することができる。
【００１７】
また本発明は、Ｖ−Ｉ変換回路のアンプはオフセットキャンセル機能を備え、オフセットキャンセル動作をＶ−Ｉ変換回路に入力電圧が印加された後、電流設定動作の前に行うことで、アンプのオフセット電圧の影響を受けない。
本発明では、カレントコピアトランジスタを縦積みし、カスコード型とすることで、カレントコピア回路に関わらず、電源電圧や負荷の電流特性の変動した場合にも、出力電流の変動を抑えることができる。
【００１８】
換言すれば、本発明の第１の観点は、複数のカレントコピア、又は、複数のカレントミラーを用いた電流源に、基準電流を出力して前記電流源から出力される電流を設定する設定動作を時系列に（順々に、１つずつ）行うことを特徴とする電流源回路およびこのような動作方法を提供することにあり、前記電流源がカレントコピアを用いた電流源の場合に、上記電流源を２組備え、当該電流源が、特定の期間ごとに、交互に、電流設定動作と電流出力動作を行うことによって、常時電流出力が可能である。
【００１９】
このような電流源回路に出力される基準電流は、入力される電圧を、アンプと、電流設定抵抗と、電流源内トランジスタとにより構成されるＶ−Ｉ変換回路により変換して得られる電流を基に形成したことを特徴とすることが好ましく、前記入力される電圧は、抵抗ストリングスで生成される複数の電圧の内の１つを選択したものであることが好ましく、前記電流源回路の出力電流値の調整は、抵抗ストリングに入力される電圧（VCin）により行われることが好ましく、前記電流源回路が複数の電流源を備える場合に、時系列に電流設定が行われることで、前記抵抗ストリングス、アンプ、電流設定抵抗は、複数の電流源に共通して使用されることが好ましく、前記電流源回路において、Ｖ−Ｉ変換回路に使用されるアンプに対し、オフセットキャンセル機能を備えていることが好ましく、また、前記電流源回路において、抵抗ストリングに印加する低いレベルの電圧（VSin1 ）と電流設定抵抗に印加する電圧（VSin2 ）が独立に調整することができることが好ましい。
【００２０】
本発明の第２の観点は、直列に複数のトランジスタが接続され、各トランジスタのゲート−ドレイン間をショートする手段と、ゲート−ドレイン間を切断することにより前記各トランジスタに電流が流れた状態におけるゲート電圧を保持する手段と、前記ゲート電圧を保持したまま前記ドレインに接続された電流負荷に電流を供給する手段とを備えたカスコード型カレントコピア回路の構成と動作とを提供することにある。
【００２１】
このようなカスコード型カレントコピア回路は、前記した本発明の第１の観点で提供される電流源回路の構成に使用することができ、このような構成を有する電流源回路による動作方法も提供することができる。
【００２２】
このような前記したいずれかの電流源回路の抵抗ストリングスが、電流負荷の駆動の程度を決めるデジタルデータに従って電圧選択することによって、デジタルデータをアナログ電流に変更することのできる電流ドライバ向け駆動回路を提供することができ、前記カスコード型カレントコピア回路を、電流負荷装置の画素回路として使用することが好ましい。
【００２３】
前記した第１の観点で提供される回路は有機ＥＬ表示装置を駆動するための電流ドライバＩＣの基準電流源回路として使用することが好ましく、前記デジタルデータをアナログ電流に変更することのできる電流ドライバ向け駆動回路は有機ＥＬ表示装置を駆動するための電流ドライバＩＣの駆動回路として使用することが好ましく、また、前記カスコード型カレントコピア回路は有機ＥＬ表示装置の画素回路として使用されることが好ましい。
【００２４】
前記回路で使用されるトランジスタおよび／またはスイッチは、ＴＦＴ（薄膜トランジスタ）で構成されていることが好ましい。
【００２５】
本発明の第３の観点は、表示装置を駆動する複数の電流ドライバＩＣの基準電流源回路として、前記した本発明の第１の観点で示す電流源回路構成を採用し、前記基準電流源に入力される電流は、複数の前記電流ドライバＩＣに対し、順々に入力されることで、前記各電流ドライバ内の電流源回路が電流を設定することを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２６】
また本発明の別の観点は、表示装置を駆動する複数の電流ドライバＩＣを使用する際に、各電流ドライバＩＣの基準電流源回路として、前記３から１０の電流源回路構成を採用し、前記回路の内、少なくとも電流設定抵抗は、ＩＣの外にあることを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２７】
さらに本発明の別の観点は、表示装置を駆動する複数の電流ドライバＩＣを使用する際に、各電流ドライバＩＣの基準電流源回路として、前記３から１０の電流源回路構成を採用し、前記回路の内、少なくとも電流設定抵抗はＩＣの外にあり、前記電流設定抵抗の１つは、複数の電流ドライバＩＣと、順々に接続し、電流を設定することを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２８】
このような前記電流負荷を含む半導体装置は、有機ＥＬ素子を使った有機ＥＬ表示装置であることが好ましい。
【００２９】
【発明の実施の形態】
以下、図８に示すように、たとえば、電流比を、1:2:4:8:16:32 である６種類の電流を出力する電流源回路について説明する。そのような電流源回路と、前記第三の駆動回路とを組み合わせて、６ビットの表示デジタルデータを入力することで、図９に示すような６４レベル（０階調から６３階調）の電流出力を実現でき、６４階調表示が可能な有機ＥＬ表示装置を実現できる。なお本発明を以下に説明する実施形態において、キャパシターを容量ということがある。
【００３０】
さらに、出力数や電流比を変更した場合でも本発明は同様に適用できる。ただし、出力数が１つ又は２つの場合、後述する抵抗ストリング部は必要とせず、代わりに１つ又は２つの電圧入力のみが必要となる。また、以下の説明で使用するトランジスタは、電界効果トランジスタ（Field Effect Transistor: FET）とし、指定がない限り、ＦＥＴの種類は限定されない。
【００３１】
＜第１実施形態＞
図１０に示すように、第１の実施形態に示す電流源回路は、抵抗ストリングス部、Ｖ−Ｉ変換部、電流源部で構成される。
抵抗ストリングス部は、抵抗値の等しい３２個の抵抗Ｒ１、Ｒ２、・・・、Ｒ３２が直列に接続され、この両端にVCinとVSinが印加された抵抗ストリングと、一端が抵抗ストリング部の出力として、Ｖ−Ｉ変換部アンプの反転入力に接続され、他の一端がそれぞれ抵抗Ｒ１とＲ２の間（VC0 ）、Ｒ２とＲ３の間（VC1 ）、Ｒ４とＲ５の間（VC2 ）、Ｒ８とＲ９の間（VC3 ）、Ｒ１６とＲ１７の間（VC4 ）、VCin（=VC5）に接続している６個のスイッチＳＷ０、ＳＷ２、・・・、ＳＷ５と、前記６つのスイッチを制御する信号で構成されている。ただし、図１０において、本信号を伝達する信号線は記入していない。また、前記スイッチは、スイッチと同名の信号により制御され、この制御信号がＨレベル時にONし、Ｌレベル時にOFF する。これらは以下でも特別な記述がない限り同様とする。この時、(VC0-VSin)：（VC1-VSin）：（VC2-VSin）：（VC3-VSin）：（VC4-VSin）：(VC5-VSin)の比を、1:2:4:8:16:32 （この比は電圧比）が成立するとする。
Ｖ−Ｉ変換部は、電流設定抵抗Ｒｃと、オペアンプとで構成されている。そして電流設定抵抗Ｒｃは一端にVSinが印加され、オペアンプは、その反転入力には前記Vin が接続され、その非反転入力には前記電流設定抵抗のVSinに接続されていない一端が接続され、このオペアンプの出力は電流源部への入力となっている。
【００３２】
電流源部は、偶フレーム電流源ブロックと奇フレーム電流源ブロックで構成され、偶フレーム電流源ブロックは、カレントコピア電流源−０Ｅから５Ｅの６つのカレントコピア電流源で構成され、奇フレーム電流源ブロックは、カレントコピア電流源-0O から5Oの６つのカレントコピア電流源で構成されている。偶フレームおよび奇フレームの電流源ブロックの６つのカレントコピア電流源は、それぞれ、ソースが電源電圧VDDIに接続されたＰ型トランジスタと、電源電圧VDDIと前記Ｐ型トランジスタのゲート間にある容量（キャパシタンス）と、前記Ｐ型トランジスタと前記Ｖ−Ｉ変換部の出力との間にあり、偶フレーム電流源ブロックでは制御信号SE*_M1により制御されるスイッチSE*_M1と、前記トランジスタのドレインと、前記Ｖ−Ｉ変換回路の電流設定抵抗の一端、かつ、前記Ｖ−Ｉ変換回路のオペアンプの非反転入力との間にあり、制御信号SE*_M2により制御されるスイッチSE*_M2と、前記トランジスタのドレインと、電流源回路の出力Io* との間にあり、制御信号ＳＥにより制御されるスイッチＳＥで構成される。
【００３３】
また奇フレーム電流源ブロックでは、前記した、偶フレーム電流源ブロックの構成と異なるところは、Ｐ型トランジスタと前記Ｖ−Ｉ変換部の出力との間にあるスイッチの制御信号がSO*_M1であり、この制御信号により制御されるスイッチがSO*_M1となり、前記トランジスタのドレインと電流源回路の出力Io* との間にあるスイッチの制御信号がSO*_M2となり、この制御信号によって制御されるスイッチがSOで構成される。なお、図１０に示す構成において、電流源部内に、カレントコピア電流源が、−０Ｅから、−５Ｅまで存在していることを示す。ただし、この図１０では、カレントコピア電流源−０Ｅと、カレントコピア電流源−５Ｅを直接的に表示してあるが、これらの間に、カレントコピア電流源−１Ｅ〜−４Ｅを省略しており、実質的に図１０でこれらは表示されている。以下の動作例では、これら直接的には表示はしていないカレントコピア電流源についても説明することがある。これらについての具体的な構成は、上記に説明したように、図１０に実質的に示されている。
【００３４】
＜第１実施形態の動作例＞
本発明に係る電流源回路に使用される電流源ブロックは、２つの動作状態を持つ。
１つは電流設定動作であり、もう１つは電流出力動作である。本電流源回路の電流源ブロックの内、偶フレーム電流源は、偶フレーム期間において電流出力動作を行い、奇フレーム期間において電流設定動作を行う。一方、奇フレーム電流源は、偶フレーム期間において電流設定動作を行い、奇フレーム期間において電流出力動作を行う。動作のタイミングチャートを図１１に示す。
【００３５】
図１１のタイミングチャートを基に、偶フレーム電流源を用いて、電流設定動作を説明する。
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。この期間に、偶フレーム電流源の各カレントコピア電流源は、内部のスイッチＳＥがOFF され、全電流源回路の出力Io0 から、Io5 が切り離される。
奇フレーム期間において、まず、制御信号ＳＷ５、SE5_M1、SE5_M2により、抵抗ストリング部のスイッチＳＷ５、偶フレーム電流源カレントコピア電流源−５Ｅ内のスイッチSE5_M1、SE5_M2がONする。その際のＶ−Ｉ変換回路部と偶フレーム電流源カレントコピア電流源−５Ｅの接続は、図１２に示すようになる。ただし、図１２におけるオペアンプは、電源電圧をVDD とし、 GND電圧を VSSとする最も基本的な２ステージオペアンプとしているが、以下の動作が可能なオペアンプならばよく、この図１２に示される構成に拘束されない。
【００３６】
本動作状態では、Ｖ−Ｉ変換回路内のオペアンプの反転入力にＶＣ５（=VCin ）が印加され、オペアンプの非反転入力と電流設定抵抗Ｒｃの一端が接続している。このとき、オペアンプと、カレントコピア電流源−５Ｅ内のＰ型トランジスタと、電流設定抵抗Ｒｃにより、新たなオペアンプを構成している。つまり、図１２全体で、元々のオペアンプの非反転入力が反転入力、元々のオペアンプの反転入力が非反転入力、カレントコピア電流源−５Ｅ内Ｐ型トランジスタと電流設定抵抗Ｒｃが出力段となるボルテージフォロワを構成している。従って、新たなボルテージフォロワの出力電圧がＶＣ５となり、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのドレイン−ソース間から電流設定抵抗Ｒｃへの経路に電流Ｉ５＝（VC5-VSin）/Rc が流れるようになる。この時、カレントコピア電流源内のＰ型トランジスタのゲートには、ドレイン−ソース間に電流Ｉ５が流れるような電圧が印加されている（図１２参照）。
【００３７】
次に、制御信号SE5_M1、SE5_M2により、スイッチSE5_M1、SE5_M2がOFF される。
この時、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのゲート電圧は、そのドレイン−ソース間にＩ５が流れるような電圧が容量（保持キャパシタンス）に保持される（図１２において、スイッチSE5_M1、SE5_M2がOFFの状態）。
その後、制御信号ＳＷ５、ＳＷ４、SE4_M1、SE4_M2により、抵抗ストリングス部のＳＷ５がOFF 、抵抗ストリングス部のスイッチＳＷ４、偶フレーム電流源カレントコピア電流源−４Ｅ内のスイッチSE4_M1、SE4_M2がONされる。この時、Ｖ−Ｉ変換回路のオペアンプの反転入力にＶＣ４が印加されるため、前述と同様の動作により、カレントコピア電流源−４Ｅ内Ｐ型トランジスタのドレイン−ソース間から電流設定抵抗Ｒｃへの経路にＩ４＝（VC4-VSin）/Rc が流れるようになる。この時、カレントコピア電流源内Ｐ型トランジスタのゲートには、そのドレイン−ソース間に電流Ｉ４が流れるような電圧が印加される。
【００３８】
次に、制御信号SE4_M1、SE4_M2により、スイッチSE4_M1、SE4_M2がOFF される。
この時、カレントコピア電流源−４Ｅ内Ｐ型トランジスタのゲート電圧は、前記ドレイン−ソース間にＩ４が流れるような電圧が容量（保持キャパシタ ンス）により保持される。
【００３９】
奇フレームの残りの期間に、以上と同様の動作を、偶フレーム電流源ブロック内カレントコピア電流源−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅが行うことで、偶フレーム電流源ブロック内カレントコピア電流源−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内のＰ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に、電流Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量（保持キャパシタンス）により保持される。 以上のようにして、電流設定動作が終了する。
ここで、スイッチ制御のタイミングについて、１点注意を述べる。本実施形態において、制御信号によりスイッチ SW*、SE*_M1、SE*_M2（＊は０から５を表す。以下、特に断らない限り、同様の意味であるが、一般的には、正の整数を＊は表わす。）は、SE*_M1に対し、SE*_M2、 SW*が同時、又は、それより遅れて OFFする必要がある。これは、偶フレームでも同じである。その理由は、第一に容量（保持キャパシタンス）が保持する電圧を、電流が流れている状態の電圧にするためであり、第二に他のスイッチが動作することによってノイズが発生するのを極力抑制する（ノイズ発生の影響を排除する）ためである。本実施形態のタイミングチャートはこの１例であり、SE*_M1、SE*_M2が同時に OFFし、その後、 SW*が OFFしている。
【００４０】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
【００４１】
本発明の本実施形態では、電流を設定するトランジスタと電流を出力するトランジスタとが同じであるカレントコピア回路を採用している。つまり、電流設定動作期間において、カレントコピア電流源内Ｐ型トランジスタのゲートとドレインをショートし、ドレイン−ソース間に電流設定抵抗値とＶ−Ｉ変換部アンプの反転入力電圧とで大きさが決まる電流Ｉ０からＩ５を流すことにより、カレントコピア電流源内のＰ型トランジスタのゲート電圧を、トランジスタの飽和動作領域におけるドレイン−ソース間電流が前記電流Ｉ０からＩ５となる電圧に設定することができる。一方、電流出力動作期間において、カレントコピア電流源内のＰ型トランジスタは、その設定されたゲート電圧に従い、電流Ｉ０からＩ５を出力する。このように、カレントコピア電流源内Ｐ型トランジスタは、実際に電流Ｉ０からＩ５が、ドレイン−ソース間に流れた状態のゲート電圧を保持し、同じトランジスタで電流を出力するため、電流特性のばらつきに関わらず、電流Ｉ０からＩ５を精度よく出力することができる。
【００４２】
さらに、カレントコピア回路では、電流を設定するための期間が、電流を出力する期間と別に設ける必要があるため、常に電流を出力することができない、という問題を避けるため、電流源ブロックを２つ（偶フレーム用と奇フレーム用）備え、片方の電流源ブロックが電流を設定している期間は、他の一方の電流源ブロックが電流を出力することにより、常時電流を出力できるようにしている。
また、本発明において、カレントコピア電流源に設定する電流は、抵抗ストリングス部の抵抗の相対値により決まる電圧比を持った電圧と、全てのカレントコピア電流源に対し共通である電流設定抵抗の抵抗値により決まるため、各抵抗の絶対値に依存することなく、精度良く電流比を持たせることが可能である。さらに、抵抗ストリングスに印加する電圧VCinを調整することで、電流比を保ったまま、電流の大きさを簡単に調整することができる。従って、もし、電流設定抵抗の抵抗値が設計値と異なっていても、VCinを調整することで設計した電流を出力するように、簡単に調整できる。
【００４３】
本第１実施形態では、Ｖ−Ｉ変換回路内のアンプがオフセット電圧Voffを持つ場合、出力電流Ｉ＊（＊は０から５）は、オフセット電圧分だけずれることがあり、例えば、Ｉ５は、Ｉ５＝（VCin+Voff-VSin）/Rc となる場合がある。この場合、出力電流間の電流比が理想の比から多少ずれる。
【００４４】
＜第２実施形態＞
第２実施形態の構成を図１３に示す。本第２実施形態は、前記第１実施形態のＶ−Ｉ変換回路に、オフセットキャンセルを行うためのオフセットキャンセルブロックを付加している。このオフセットキャンセルブロックは、容量（キャパシター）、スイッチを有してなっており、その他、抵抗ストリング部と電流源部は前記第１実施形態と同じ構成である。
本第２実施形態のＶ−Ｉ変換部は図１３に示すように、オペアンプと、電流設定抵抗Ｒｃと、容量（キャパシタンス）Ｃｏｃと、スイッチＯＣ１と、スイッチＯＣ１Ｂと、スイッチＯＣ２とを備えている。
【００４５】
そして前記オペアンプは、抵抗ストリングス部の出力がこのオペアンプの反転入力に接続され、このオペアンプの出力が電流源部への入力となっており、前記電流設定抵抗Ｒｃの一端がVSinに接続され、この抵抗の他の一端と電流源部とが、前記第１実施形態と同じように接続されており、前記容量Ｃｏｃは、この容量の一端がオペアンプの非反転入力に接続しており、前記スイッチＯＣ１は、制御信号ＯＣ１により制御され、前記容量の非反転入力に接続していない端子とオペアンプの反転入力の間にあり、前記スイッチＯＣ１Ｂは、制御信号ＯＣ１Ｂ（ＯＣ１の反転信号）により制御され、前記スイッチＯＣ１の一端が接続している前記容量の一端と電流設定抵抗のVSinと接続していない端子との間にあり、前記スイッチＯＣ２は、制御信号ＯＣ２により制御され、オペアンプの非反転入力と電流設定抵抗のVSinと接続していない端子との間にある。
【００４６】
このような構成を有する本第２の実施形態の動作を、図１４のタイミングチャートにより示す。
本第２実施形態の電流源ブロックは、第１実施形態と同様に、２つの動作状態を持つ。１つは電流設定動作であり、もう１つは電流出力動作である。本電流源回路の電流源ブロックの内、偶フレーム電流源は、偶フレーム期間に電流出力動作を行い、奇フレーム期間において電流設定動作を行う。一方、奇フレーム電流源は、偶フレーム期間において電流設定動作を行い、奇フレーム期間に電流出力動作を行う。
本実施形態の電流設定動作を偶フレーム電流源について、図１４のタイミングチャートを基に説明する。
【００４７】
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。奇フレームでは、制御信号ＳＥにより、偶フレーム電流源ブロックのカレントコピア電流源−０Ｅから−５ＥのスイッチＳＥが OFFとなり、基準電流源の出力Ｉｏ０からＩｏ５より切り離されている。
奇フレームにおいて、まず、制御信号ＳＷ５、ＯＣ１、ＯＣ２、ＯＣ１Ｂ、SE5_M1、SE5_M2により、抵抗ストリングス部のスイッチＳＷ５、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅ内スイッチSE5_M1、SE5_M2がONし、Ｖ−Ｉ変換部のスイッチＯＣ１Ｂが OFFする。本動作状態を、オフセット電圧設定状態と呼ぶことにし、本動作に関係したブロックのみを抜き出したブロック図を、図１５の（ａ）に示す。
【００４８】
本オフセット電圧設定状態では、抵抗ストリングス抵抗により、Ｖ−Ｉ変換部のアンプの反転入力にＶＣ５が印加されている。また、Ｖ−Ｉ変換部のオペアンプと、電流設定抵抗Ｒｃと、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅとにより、Ｖ−Ｉ変換部のアンプの反転入力を非反転入力、非反転入力を反転入力、電流設定抵抗とスイッチSE5_M2の間を出力とする、新たなオペアンプが構成され、さらに、その新たなオペアンプは、ボルテージフォロワ接続している。従って、新たなアンプのオフセット電圧をVoff’とすれば、図１５の（ａ）に示すように、容量Ｃｏｃの一端（アンプの非反転入力側）には、イマジナリ・ショートとなるため、VC5+Voff’が印加され、他の一端にはＶＣ５が印加される。
【００４９】
この動作状態に引き続き、制御信号ＯＣ１、ＯＣ２、ＯＣ１Ｂにより、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２が OFF、ＯＣ１ＢがONする。他のスイッチは、前状態を保持している。本動作状態を、オフセット電圧キャンセル動作状態と呼ぶことにし、ブロック図を図１５の（ｂ）に示す。
【００５０】
本オフセット電圧キャンセル動作状態において、前記新たに構成されたアンプにより、Ｖ−Ｉ変換部のアンプの非反転入力に、イマジナリ・ショートとなるため、VC5+Voff’が設定される。ここで、オフセット電圧設定状態において、容量Ｃｏｃの両端に、VC5+Voff’、ＶＣ５がそれぞれ印加されていたため、電荷保存則より、本動作状態における新たに構成されたアンプの出力はＶＣ５となる。従って、本オフセット電圧キャンセル状態において、Ｖ−Ｉ変換のオペアンプにオフセット電圧がある場合にも、電流設定抵抗にＶＣ５が印加され、偶フレーム電流源ブロックカレントコピア電流源−５Ｅ内のＰ型トランジスタのドレイン−ソース間には、電流Ｉ５＝（VC5-VSin）/Rcを流すことができる。
【００５１】
次に、制御信号SE5_M1、SE5_M2により、スイッチSE5_M1、SE5_M2が OFFされる。その時、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのゲート電圧は、そのドレイン−ソース間にＩ５が流れるような電圧が容量により保持される。
以上で偶フレーム電流源ブロックのカレントコピア電流源−５Ｅに対する電流設定動作が終了する。
【００５２】
引き続き、図１４のタイミングチャートに従って、奇フレーム期間に、偶フレーム電流源ブロックのカレントコピア電流源−４Ｅから−０Ｅついて、順々に電流設定動作を行う。これにより、偶フレーム電流源ブロック内カレントコピア電流源−４Ｅ、−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内Ｐ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に電流Ｉ４（=(VC4-VSin)/Rc）、Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量により保持される。以上で、電流設定動作が終了する。
【００５３】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
【００５４】
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
また、スイッチＳＷ＊、SE*_M1、SE*_M2、SO*_M1、SO*_M2（＊は０から５）の制御タイミングには、前記第１実施形態と同様の注意が必要である。
【００５５】
本第２実施形態は、第１実施形態の利点に加え、Ｖ−Ｉ変換のオペアンプにオフセット電圧が存在した場合でも、そのオフセット電圧をキャンセルすることのできる構成となっており、この構成を採用することによって、本実施形態では、オフセット電圧をキャンセルする動作が可能であり、電流比を高い精度で保った基準電流を出力することができる。
【００５６】
＜第３実施形態＞
第３実施形態は、前記第２実施形態におけるＶ−Ｉ変換のオペアンプのオフセット電圧が大きい場合でも、そのアンプが持つオフセット電圧をキャンセルすることができる回路である。第３実施形態の回路構成を図１６に示し、この構成による動作を、図１７のタイミングチャートに示す。
本第３実施形態は、Ｖ−Ｉ変換部の電流設定抵抗Ｒｃの一端に印加する電圧を付加する構成を採用したことを除いて、前記第２実施形態と同じ回路構成・動作を備える。
【００５７】
本実施形態では、電流設定抵抗Ｒｃに、常時VSinの電圧を印加するのではなく、電流設定動作におけるオフセット電圧設定状態時に、電圧ＶＬが印加され、その後のオフセットキャンセル動作状態では、電圧VSinが印加されるようにする構成とした。
ここで、電圧ＶＬは、電圧VSinと比較すると、少なくともＶ−Ｉ変換部のアンプが持つオフセット電圧分より低い電圧とする。
【００５８】
本第３実施形態では、オフセット電圧設定状態時には、電流設定抵抗Ｒｃの一端に前記電圧ＶＬが印加されるため、Ｖ−Ｉ変換部のアンプの非反転入力にVC0+Voffを印加することができ、オフセットキャンセルを実行することができる。たとえば本実施形態では、偶フレーム電流源ブロックのカレントコピア基準電流源−０Ｅが電流設定動作を行う際に、Ｖ−Ｉ変換部のアンプのオフセット電圧Voffが負の値を持ち、VC0+VoffがVSinよりも小さくなるような場合であっても、電流設定抵抗Ｒｃの一端にはVSinが印加されないようにし、オフセット電圧設定状態時のＶ−Ｉ変換部のアンプの非反転入力にVC0+Voffが印加でき、これによってオフセットキャンセルが実行可能とした。
【００５９】
＜第４実施形態＞
第４実施形態は、前記第３実施形態が持つ、Ｖ−Ｉ変換回路のアンプのオフセット電圧をキャンセルする機能を、より高速に実現できる回路としたことである。
本第４実施形態の回路図を図１８に示す。
本実施形態のＶ−Ｉ変換部は、オペアンプと、一端にVSinが印加されている電流設定抵抗Ｒｃと、Ｖ−Ｉ変換部の抵抗ストリング部の出力とオペアンプの反転入力との間にある容量Ｃｏｃと、制御信号ＯＣ１により制御され、抵抗ストリングからの入力とオペアンプの非反転入力との間にあるスイッチＯＣ１と、制御信号ＯＣ２により制御され、オペアンプの反転入力とオペアンプの出力との間にあるスイッチＯＣ２と、制御信号ＯＣ１Ｂにより制御され、オペアンプの非反転入力と電流設定抵抗のVSinが印加されてない側の端子との間にあるスイッチＯＣ１Ｂ（１）と、制御信号ＯＣ１Ｂにより制御され、オペアンプの出力と電流源部との間にあるスイッチＯＣ１Ｂ（２）とで構成される。
【００６０】
本実施形態の抵抗ストリングス部と電流源部は、前記第１実施形態〜第３実施形態と同じである。
次に本実施形態の動作を説明する。動作を示すタイミングチャートは、前記第２実施形態と同じ図１４である。本実施形態の電流設定動作を偶フレーム電流源について、図１４のタイミングチャートを基に説明する。
【００６１】
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。奇フレームでは、制御信号ＳＥにより、偶フレーム電流源ブロックの各カレントコピア電流源−０Ｅから−５Ｅ内スイッチＳＥが OFFとなり、基準電流源の出力Ｉｏ０とＩｏ５とが切り離される。
【００６２】
奇フレームにおいて、まず、制御信号ＳＷ５、ＯＣ１、ＯＣ２、ＯＣ１Ｂ、SE5_M1、SE5_M2により、抵抗ストリングス部のスイッチＳＷ５、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅ内スイッチSE5_M1、SE5_M2がONし、Ｖ−Ｉ変換部のスイッチＯＣ１Ｂ(１)、ＯＣ１Ｂ(２)が OFFすることにより、オフセット電圧設定状態となる。
【００６３】
図１９の（ａ）に示すように、本状態において、抵抗ストリングス部により、Ｖ−Ｉ変換部の容量Ｃｏｃの一端に、電圧ＶＣ５が印加されている。また、Ｖ−Ｉ変換部のアンプは、電流源部とＶ−Ｉ変換部の電流設定抵抗より切り離され、アンプの非反転入力にＶＣ５が印加されている。さらに、アンプのオフセット電圧をVoffとすれば、アンプの反転入力、かつ、容量Ｃｏｃの電圧ＶＣ５が印加されている端子の反対側の端子には、イマジナリ・ショートとなるため、電圧VC5+Voffが印加される。
引き続き、オフセット電圧キャンセル状態として、制御信号ＯＣ１、ＯＣ２、ＯＣ１Ｂにより、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２が OFF、ＯＣ１Ｂ（１）、ＯＣ１Ｂ（２）がONする。他のスイッチは、前状態を保持している。
【００６４】
本状態では、前記第１実施形態から第３実施形態と同様に、Ｖ−Ｉ変換部のアンプと、偶フレーム電流源ブロックのカレントコピア電流源内Ｐ型トランジスタと、電流設定抵抗ＲｃとでＶ−Ｉ変換回路を構成している。ただし、図１９の（ａ）に示すように、前状態に引き続き、容量の一端には電圧ＶＣ５が印加されるため、Ｖ−Ｉ変換部のアンプの反転入力に接続している容量の他の一端の電圧はVC5+Voffが保持されている。このため、新たに構成されたＶ−Ｉ変換回路は、Ｖ−Ｉ変換部のアンプの非反転入力に、前状態と同様に、電圧ＶＣ５が印加されるように動作する。従って、Ｖ−Ｉ変換のオペアンプにオフセット電圧がある場合にも、図１９の（ｂ）に示すように、電流設定抵抗にＶＣ５が印加され、偶フレーム電流源ブロックカレントコピア電流源−５ＥのＰ型トランジスタのドレイン−ソース間には、電流Ｉ５＝(VC5-VSin)/Rcを流すことができる。
以上で偶フレーム電流源ブロックのカレントコピア電流源−５Ｅに対する電流設定動作が終了する。
【００６５】
続いて、図１４のタイミングチャートに従い、奇フレーム期間において、偶フレーム電流源ブロックのカレントコピア電流源−４Ｅから−０Ｅに対し、電流設定動作を行う。これにより、偶フレーム電流源ブロック内カレントコピア電流源−４Ｅ、−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内Ｐ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に電流Ｉ４（=(VC4-VSin)/Rc）、Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量により保持される。以上のようにして、電流設定動作が終了する。
【００６６】
ここで、前記第１実施形態と同様に、スイッチ制御のタイミングについて、注意を述べる。本実施形態において、制御信号によりスイッチＳＷ＊、SE*_M1、SE*_M2（＊は０から５）は、SE*_M1に対し、SE*_M2、ＳＷ＊が同時、又は、それより遅れて OFFする必要がある。これは、偶フレームでも同じである。図１４に示したタイミングチャートはこの１例であり、SE*_M1、SE*_M2が同時に OFFし、その後、SW*が OFFしている。
【００６７】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
【００６８】
本第４実施形態は、Ｖ−Ｉ変換部のアンプのオフセット電圧の影響を受けることなく、高い電流比精度を持つ電流を出力することができる、という利点に加え、オフセット電圧設定動作をアンプ単体で行うことにより、アンプ単体の動作スピードを上げることで、オフセット電圧設定動作のための期間を短縮することができる。これによって、前記第３実施形態でのオフセット電圧設定動作が、カレントコピア電流源部と電流設定抵抗を含めた回路で行われるために、基準電流が小さい場合には、本第４実施形態では全実施形態よりオフセット電圧設定動作のための期間を短くすることができる。
【００６９】
＜第５実施形態＞
第５実施形態は、前記第１実施形態に対し、電源電圧や電流負荷の特性に関わらず、より高精度な電流を出力するカレントコピア電流源を採用した回路である。
本実施形態の回路を図２０に示す。
本実施形態は、前述の通り、前記第１実施形態の構成から、偶フレーム電流源ブロックと奇フレーム電流源ブロック内のカレントコピア電流源の回路構成のみを変えたものであるため、その新たなカレントコピア電流源（カスコード型カレントコピア電流源）の動作についてのみ説明する。
【００７０】
カスコード型カレントコピア電流源は、図２０に示したように、従来のカレントコピア電流源Ｐ型トランジスタのソース−電源間に、Ｐ型トランジスタのカレントコピア回路を挿入したものである。このような構成にすることで、従来からあるカレントミラーのカスコード回路と同様に、本電流源は、電源電圧変動や電流負荷特性変動に関わらず、一定の電流が出力できる。
【００７１】
このような本発明に使用されるカスコード型カレントコピア電流源と、第１実施形態のカレントコピア電流源について、出力電流の振る舞いを回路シミュレーションにより調べた。すなわち入力電流を１μＡに設定した後に電流を出力させた場合の、電流負荷電圧（電流出力端子に印加される電圧）の変動に対する、出力電流の振る舞いを回路シミュレーションを行ってこれを調べた。そのシミュレーションブロックを図２１の（ａ）に、電流負荷電圧が２Ｖから１２Ｖにおけるシミュレーション結果を図２１の（ｂ）に示す。図２１の（ｂ）に示すように、通常のカレントコピア電流源に比べ電流負荷電圧依存性が非常に小さいことがこのシミュレーションの結果、明らかとなった。従って、本カスコード型カレントコピア電流源を採用することにより、本第４実施形態の基準電流源回路は、前記第１実施形態よりも、電源電圧や電流負荷に依存しにくい、より高精度な電流を出力することができる。
また、本実施形態は、前述の第２実施形態〜第４実施形態に示した構成と組み合わせて、さらに精度の高い（電流負荷電圧依存性がさらに小さい）電流の出力が可能である。
【００７２】
このようなカスコード型カレントコピアの回路構成は、上記のような基準電流源回路としてだけではなく、より一般的な電流源として、例えば、有機ＥＬ表示装置の画素回路としても使用できる。
カレントコピアを使用した画素回路の例を図２２に、カスコード型カレントコピアを使用した画素回路を図２３にそれぞれ示す。
【００７３】
図２２の画素回路は、次のように動作する。第１の動作状態において、制御信号１によりＳＷ１−１から３がON、制御信号２によりＳＷ２−１が OFFの時、駆動トランジスタ（Ｔｒ）のドレイン−ゲート間が短絡され、データ線経由で供給される電流が駆動Ｔｒに流れ込むことにより、駆動Ｔｒのゲートには、流れる電流に相当する電圧が印加される。第２の動作状態において、制御信号１によりＳＷ１−１から３が OFF、制御信号２によりＳＷ２−１がONの時、第１の動作状態で設定された駆動Ｔｒのゲート電圧が容量により保持されるため、第１の動作状態で流れた電流と同じ値の電流が、駆動Ｔｒから有機ＥＬ素子に供給される。このような動作を行うことにより、駆動Ｔｒの電流特性によらず、第１の動作状態において流れ込む電流を、この回路では精度良く有機ＥＬ素子に供給することができる。
【００７４】
また図２３のカスコード型カレントコピアを使用した画素回路は、図２２の画素回路と同様の動作を行うことで、図２２の特徴に加え、有機ＥＬ素子の電圧−電流特性が変動しても、精度の高い電流を供給できる。
【００７５】
＜第６実施形態＞
第６実施形態は、図２４に示すように、前記第１実施形態のカレントコピア回路の代わりに、カレントミラー回路を採用した回路である。本実施形態は、隣接領域において、トランジスタの特性ばらつきが小さい場合に使用する。
【００７６】
本実施形態では、カレントミラー回路を採用することにより、偶フレーム電流源ブロックと奇フレーム電流源ブロックという２つ電流源ブロックを備える必要がなく、１つの電流源ブロックで良いため、第１実施形態よりも回路規模を小さく、また、動作を簡易化することが可能である。本実施形態のタイミングチャートを図２５に示す。
【００７７】
本実施形態では、第１実施形態と同様に、カレントミラー電流源に設定する電流が、抵抗ストリングス部の抵抗の相対値により決まる電圧比を持った電圧と、全てのカレントコピア電流源に対し共通である電流設定抵抗の抵抗値により決まるため、各抵抗の絶対値に依存することなく、精度良く電流比を持たせることが可能である。さらに、抵抗ストリングスに印加する電圧VCinを調整することで、電流比を保ったまま、電流の大きさを簡単に調整することができる。従って、もし、電流設定抵抗の抵抗値が設計値と異なっていても、VCinを調整することで設計した電流を出力するように、簡単に調整できる。
【００７８】
＜第７実施形態＞
第７実施形態は、前記第１実施形態の電流源回路において、抵抗ストリング部の一端と電流設定抵抗の一端には、同じ電圧VSinが印加されていたものを、抵抗ストリング部の一端に電圧VSin1 、電流設定抵抗の一端にはVSin2 という異なる電圧を印加するように変更したものである。その他の構成、動作は、前記第１実施形態と一致している。
【００７９】
本実施形態は、電圧VSinを、電圧VSin1 と電圧VSin2 とに分離し、電圧VSin2の値を調整することによって、抵抗ストリング部の一端と電流設定抵抗の一端に印加される実際の電圧を、正確に一致させることができるため、容易に構成、配置できるという利点を持つ。
【００８０】
さらに、本実施形態は、例えば、Ｖ−Ｉ変換のアンプがオフセット電圧を持つ場合にも、電圧VSin2 を変更することで、そのオフセット電圧分の誤差を吸収することができ、高精度の電流を出力することが可能となる。また、逆に、電圧VSin2 を変更し、電流設定状態における抵抗ストリング部の一端と電流設定抵抗の一端に印加される電圧を異なる電圧値とすることで、電流出力にオフセット成分を追加することも可能である。
【００８１】
＜第８実施形態＞
第８実施形態は、図２７に示すように、前記第１実施形態の電流源回路において、スイッチをすべてＮ型トランジスタに置き換え、さらに、トランジスタをスイッチとして使う際に必ず現れる電荷移動によるスイッチングノイズをキャンセルするためのダミートランジスタを追加したものである。また、Ｎ型トランジスタを採用しているため、動作のタイミングは第１実施形態と同じ図１１で表され、追加されたダミートランジスタ以外の動作は、第１実施形態と同じである。
【００８２】
ダミートランジスタは、カレントコピア電流源内の容量の一端を他の配線から切り離すスイッチトランジスタ（偶フレーム電流源の場合は、制御信号SE*_M1（＊は０から５）がゲートに印加されるトランジスタ）と容量との間にあり、SE*_M1ゲートにSE*_M1の反転信号SE*_M1B が印加され、ソース−ドレイン間がショートされている。さらに、ダミートランジスタのＷサイズとＬサイズの積は、前記容量の一端を他の配線から切り離すスイッチトランジスタのＷサイズとＬサイズの積の1/2 とする。
【００８３】
これにより、前記容量の一端を他の配線から切り離すスイッチトランジスタがONから OFFへ変わる際に、前記トランジスタから前記容量への電荷の移動として起こるスイッチングノイズを、ダミートランジスタの動作により補償することができる。従って、本実施形態は、第１実施形態よりも、より高精度な電流を出力することができる。
【００８４】
本実施形態は、第１実施形態のみではなく、第２実施形態から第６実施形態についても、同様に適用でき、同じ効果を挙げることができる。つまり、カレントコピア電流源内の容量の一端を他の配線から切り離すスイッチトランジスタと容量との間に、ＷサイズとＬサイズの積がそのスイッチトランジスタのＷサイズとＬサイズの積の 1/2であり、そのスイッチトランジスタと動作が逆の動作を行い、ドレイン−ソース間がショートされているダミートランジスタを配置することによって、スイッチングノイズによる影響を抑制し、より高精度な電流を出力する電流源回路とすることができる。
【００８５】
また、本実施形態では、スイッチとしてＮ型トランジスタを使用しているが、Ｐ型トランジスタを使用しても良い。ただし、使用するトランジスタの極性を反転した場合には、制御信号の波形も反転する必要がある。
【００８６】
以上の内容に追加して、第１実施形態から第９実施形態の電流源回路において、電源ブロック内のカレントコピアまたはカレントミラー回路におけるトランジスタのソースに印加される電圧と、容量の一端に印加される電圧は、共通である必要はない。この点については、以下の実施形態でも同様である。
【００８７】
＜第９実施形態＞
表示部が１つの電流ドライバＩＣにより駆動されている場合や、ＬＴＰＳのように表示部や駆動回路がすべて同一のガラス基板上に搭載されているような場合、基準電流源回路は１つあれば良い。従って、上述の第１実施形態から８の電流源回路は、すべての構成要素を電流ドライバＩＣ内やガラス基板に搭載した場合でも、電圧VCinを調整すること等により、適当（適切）な値を持つ基準電流を出力することが可能である。
【００８８】
一方、図２８に示すように、大型表示装置のように、表示部が複数の電流ドライバＩＣにより駆動されているような場合には、本発明のすべての構成要素を各電流ドライバＩＣに搭載し、全電流ドライバＩＣに共通な電圧VCinを調整しても、製造時の作製プロセスのばらつき等により電流設定抵抗値が各電流ドライバＩＣで異なると、各ドライバＩＣで基準電流が異なり、ドライバＩＣごとに出力電流が異なる。こうなると、表示にドライバＩＣごとの縦むらが現れる可能性が生じる。このような問題の最も簡単な解決法は、たとえば図２９に示すように、ドライバＩＣごとに電圧VCin、VSinを準備する。このように、電圧VCin_1からVCin_n、電圧VSin_1からVSin_nの電圧を各々調整することによって、各ドライバＩＣの基準電流をそろえる（基準電流を１つの値に統一する）事ができる。
【００８９】
ここで、本実施形態における電流源回路として、前記第１実施形態から第８実施形態の電流源回路のいずれかを用いる。ただし、第７実施形態の電流源回路では、各ＩＣに印加される電圧が３つ（VCin、VSin1 、VSin2 に相当）必要となる。
【００９０】
＜第１０実施形態＞
第１０実施形態は、図３０に示すように、前記第９実施形態と異なり、基準電流源回路の構成要素の内の電流設定抵抗を、ドライバＩＣの外部に設けている。ただし、本実施形態の基準電流源回路の回路構成は、前記第１実施形態〜第８実施形態のいずれかの１つの回路構成と同様とする。
【００９１】
本実施形態の電流設定抵抗は、ＩＣの外部に設けたことで、抵抗値を高精度に設定できる。これにより、ドライバＩＣごとに電圧を別個に準備する必要がなくなる。
ここで、電流設定抵抗と同じく、抵抗により構成されている抵抗ストリングス部は、抵抗値を配線抵抗が無視できる程度に大きくすることで、抵抗の相対比のみが問題となるため、電流ドライバＩＣ内に搭載することができる。
【００９２】
＜第１１実施形態＞
第１１実施形態は、図３１に示すように、前記第１実施形態〜第８実施形態の基準電流源回路の構成要素の内、抵抗ストリングス部と電流設定抵抗を電流ドライバＩＣの外に設け、その１組の抵抗ストリングス部と電流設定抵抗が、すべての電流ドライバＩＣに対し、制御信号SA_1からSA_n、SB_1からSB_nで動作するスイッチSA_1からSA_n、SB_1からSB_nを通して接続している。ただし、これらのスイッチは、各電流ドライバＩＣ内にあっても良い。
【００９３】
本実施形態の電流設定動作は、電流ドライバIC_1の各電流源ブロックに、電流設定動作を順々に行った後、電流ドライバIC_2に電流設定動作を行い、電流ドライバIC_2の各電流源ブロックに対し、電流設定動作を順々に行った後、電流ドライバIC_3の電流設定動作を行い、以下、同様に、このような電流設定動作を、電流ドライバIC_nの各電流源ブロックまで、順々に、一定期間（たとえば１フレームなどの一定期間）内に行う。本電流設定動作は、前記第１実施形態から８で行っている動作と同じであるため、出力電流の精度を落とすことなく、複数の電流ドライバＩＣに電流を設定することが可能である。
【００９４】
本実施形態は、前記第９実施形態あるいは第１０実施形態と比べ、抵抗ストリングス部と電流設定抵抗を共通化したことにより、回路規模を小さくすることができる。
さらに、本実施形態は、図３２に示すように、前記実施形態の基準電流源回路の構成要素の内、抵抗ストリングス部とＶ−Ｉ変換部（アンプと電流設定抵抗）を電流ドライバＩＣの外に設け、その１組の抵抗ストリングス部とＶ−Ｉ変換部が、すべての電流ドライバＩＣに対し、前記実施形態と同様に、電流設定を順々に行うように、変更することが可能である。
【００９５】
＜第１２実施形態＞
本第１２実施形態で使用される電流源部の構成を図３４に示すが、本実施形態は、図３３に示すように、各電流ドライバＩＣ内に電流源部のみを残し、各ドライバＩＣの電流源部は、ＩＣ外部の基準電流Ｉｉ０からＩｉ５を供給する配線に対し、スイッチS0_1からS0_n、S1_1からS1_n、S2_1からS2_n、S3_1からS3_n、S4_1からS4_n、S5_1からS5_nを通し、それぞれ接続している。これらのスイッチは、各電流ドライバＩＣ内にあっても良い。
【００９６】
本実施形態の電流源部には、電流が直接入力されるため、前記第１実施形態から第８実施形態の電流源部を変更する必要がある。本実施形態では、第１実施形態の電流源部を変更して使用した。その変更した回路を図３４に示す。
【００９７】
図３４に示す電流源部において、偶フレーム電流源ブロック内のカレントコピア電流源−＊Ｅ（＊は前記同様、０から５。以下、同様。）のスイッチSE*_M1は、Ｐ型トランジスタのゲート−ドレイン間にあり、スイッチSE*_M2は、Ｐ型トランジスタのドレインと電流源部の入力Ｉｉ＊の間にある。
【００９８】
同様に、奇フレーム電流源ブロック内カレントコピア電流源−＊ＯのスイッチSO*_M1は、Ｐ型トランジスタのゲート−ドレイン間にあり、スイッチSO*_M2は、Ｐ型トランジスタのドレインと電流源部の入力Ｉｉ＊の間にある。このように変更することによって、本電流源部は、電流設定動作時には、入力Ｉｉ＊からの電流に相当する電圧をＰ型トランジスタのゲートに設定し、電流出力動作時には、前記設定した電圧に従い、入力した電流と同じ（またはほとんど同じ電流）値の電流を出力することができる。
【００９９】
また、第２実施形態〜第８実施形態に使用されている電流源部についても同様の変更を行うことで、本実施形態に対応した電流を入力する電流源部を構成することが可能となる。
本実施形態の電流設定動作は、１フレームなどの一定期間内に、S*_1を全てON、S*_2からS*_5を全て OFFにして、電流ドライバIC_1内の６個の偶フレーム電流源ブロック内カレントコピア電流源−５Ｅから０Ｅに対し、同時に電流設定動作を行い、その後、S*_2を全てON、S*_1とS*_3からS*_nを全て OFFにして、電流ドライバIC_2内の偶フレーム電流源ブロックに対し、同時に電流設定動作を行い、その後、S*_3を全てON、S*_1、S*_2、S*_4からS*_nを全て OFFにして、電流ドライバIC_3内の偶フレーム電流源ブロックに対し、同時に電流設定動作を行い、このような上記動作を電流ドライバIC_nまで、順に行う。この時、奇フレーム電流源ブロックは、電流ドライバＩＣ内の駆動回路に基準電流を供給している。次フレームでは、各電流ドライバＩＣ内の奇フレーム電流源ブロックは電流設定動作を、偶フレーム電流源ブロックは基準電流を出力する。
【０１００】
本実施形態の電流設定動作は、電流源部に関しては、前記第１実施形態〜第８実施形態で行っている動作と同じである。このため、出力電流精度を落とすことなく、複数の電流ドライバＩＣに電流を設定することが可能である。
また、本実施形態は、前記第９実施形態〜第１１実施形態に比べ、各電流ドライバＩＣは、電流源部のみを備えている構成であるため、回路規模を小さくできる。
【０１０１】
＜第１３実施形態＞
第１３実施形態は、図３５に示すように、各電流ドライバＩＣ内に電流源部のみを残し、各ドライバＩＣの電流源部と、ＩＣ外部の基準電流Ｉｉｎを供給する配線とは、スイッチSA_1からSA_nを介して接続している。上記スイッチSA_1からSA_nは、各電流ドライバＩＣの内部に備えても良い。本実施形態の電流設定動作は、１フレームなどの一定期間内に、電流ドライバIC_1内の電流源に対し、電流設定動作を行い、その後、電流ドライバIC_2内の電流源に対し、電流設定動作を行い、その後、電流ドライバIC_3内の電流源に対し、電流設定動作を行い、同様にして、このような動作を電流ドライバIC_nまで順々に行う。ただし、本実施形態に適用された電流源部は、１種類の基準電流Ｉｉｎであるため、図３６に示した電流源部を使用している。
【０１０２】
図３６に示すように、本実施形態の各電流ドライバＩＣ内にある電流源部は、カレントミラー電流源２−０からカレントミラー電流源２−５の６つのブロック（以下、２−＊と表示することがある）と、入力電流用カレントコピアブロックとから構成されている。
【０１０３】
カレントミラー電流源２−＊（＊は前記同様に０から５のいずれか１つである。）は、制御信号S*_M1 により制御され、Ｐ型トランジスタのゲート−ドレイン間にあるスイッチS*_M1 と、制御信号S*_M2 により制御され、一端がＰ型トランジスタのドレインに、他の一端が入力電流用カレントコピアブロックと接続しているスイッチS*_M2 と、ソースが電源VDDI、ゲートが容量、ドレインがスイッチS*_M2 と接続しているバイアス用のＰ型トランジスタと、ソースが電源VDDI、ゲートが容量、ドレインが電流源部の出力Ｉｏ＊と接続し、前記バイアス用Ｐ型トランジスタと適当な電流特性の比を持つ出力用のＰ型トランジスタと、電源VDDIとＰ型トランジスタのゲートの間にある容量とで構成されている。ここで、バイアス用のＰ型トランジスタと出力用のＰ型トランジスタの電流特性の比ａ：ｂは、入力電流ＩｉｎがＩ５（ =32×I0）の場合、カレントミラー電流源２−０ではａ＝３２、ｂ＝１、電流源２−１ではａ＝１６、ｂ＝１、電流源２−２ではａ＝８、ｂ＝１、電流源２−３ではａ＝４、ｂ＝１、電流源２−４ではａ＝２、ｂ＝１、電流源２−５ではａ＝１、ｂ＝１となるように設定する。
【０１０４】
入力電流用カレントコピアブロックは、制御線 S_m（ｍは１からｎ）により制御され、一端が外部の入力基準電流配線Ｉｉｎと接続し、他の一端が容量の一端と接続しているスイッチ S_mと、前記スイッチ S_mと一端が接続し、他の一端が（接地）電源電圧線に接続している前記容量と、ドレインが外部の基準電流源Ｉｉｎと接続し、ゲートが前記容量の一端とスイッチの一端に接続し、ソースが電源電圧線に接続しているＮ型トランジスタにより構成される。
このような構成を採用する本実施形態の動作のタイミングチャートを図３７に示す。
【０１０５】
本実施形態では、前記の通り、１フレームなどの一定期間内に、制御信号SA_*、S_m に従って、各電流ドライバＩＣ内の入力用カレントコピアブロックは、順々に、IC外部からの入力基準電流Ｉｉｎを流すことによって、ゲート電圧をドレイン−ソース間に基準電流Ｉｉｎを流すような動作状態に設定される。その後、外部からの入力基準電流Ｉｉｎを流すような電圧に設定するまでの期間において、各電流源部内で、前記入力用カレントコピアにより、カレントミラー電流源２−０から２−５のバイアス用のＰ型トランジスタに電流Ｉｉｎが設定される。この電流設定時、本実施形態の場合、カレントミラー構成を備えているため、出力用のＰ型トランジスタが出力したまま、バイアス用のＰ型トランジスタに電流を設定することができる。よって、カレントミラー電流源を前記第１実施形態のように２組準備する必要がなく、構成が簡単となる。
【０１０６】
電流源部内の各カレントミラー電流源は、前記の通り、バイアス用のＰ型トランジスタと出力用のＰ型トランジスタの間に適切な電流能力の比を備えているため、各カレントミラー電流源のバイアス用トランジスタに電流Ｉｉｎを設定することで、目的の比１：２：４：８：１６：３２を持った基準電流Ｉ０からＩ５をＩｏ０からＩｏ５へ出力することができる。
本実施形態の電流源部は、結晶シリコンにより形成される電界効果トランジスタなど、隣接したカレントミラートランジスタ間での特性ばらつきが小さいトランジスタによって構成する。
【０１０７】
＜第１４実施形態＞
本実施形態の構成は、これまでに示した実施形態の構成を少し変更することで、電流ドライバ向け駆動回路として、表示デジタルデータに従ってアナログ電流を出力する回路に使用することができる。本第１４実施形態に使用される駆動回路を使用した構成を、図３８に示す。
【０１０８】
本実施形態は、前記第１実施形態の回路から、抵抗ストリングス部を変更したものである。本実施形態の抵抗ストリングス部には、ＳＷセレクト回路を追加している。入力される表示デジタルデータに従い、前記ＳＷセレクト回路がスイッチを動作させることで、抵抗ストリングス部は、ＶＣ０からＶＣ６３の６４レベル電圧から１つの電圧を選択し、出力する構成となっている。前記第１実施形態と同様に、出力された電圧（ＶＣ０からＶＣ６３）と出力設定抵抗Ｒｃにより、本駆動回路が出力する電流が決まり、その電流出力範囲は、最大電流Ｉ６３（=(VC63-VSin)/Rc ）から最小電流Ｉ０（=0=(VSin-VSin)/Rc ）である。
【０１０９】
本実施形態の動作は、抵抗ストリングス部のスイッチが入力表示デジタルデータによって選択されること以外は、前記第１実施形態と同じである。ただし、動作の基準となる期間が、前記第１実施形態では１フレームであったが、本実施形態では図３９に示すように、１水平期間となる。
【０１１０】
本実施形態では、出力をＩｏ０からＩｏ５の６つを有し、したがって、同時に６つの負荷を駆動できる。本出力数は、１水平期間で電流設定可能なカレントコピア電流源の数だけ増やすことができる。また、電流設定抵抗を精度よく作成することによって、精度を向上させ、さらに本実施形態を複数備えることで、出力数を増やすことができる。
本実施形態は、第１実施形態を基に構成しているが、同様に、第２実施形態から８の回路の抵抗ストリングス部を、上記したように変更することで構成することが可能である。
【０１１１】
また、本実施形態における抵抗ストリングス部内の抵抗Ｒ１からＲ６３の抵抗値は、同じ値でもよく、また図４０に示すような、出力電流が曲線になるようなある関数のある値をとることも可能である。従って、例えば、もし有機ＥＬ素子の電流−輝度特性が直線からずれるようなことがあっても、対応できるという利点を持つ。これは、表示装置のガンマ補正が可能ということを意味する。
【０１１２】
上記した出力数、電流源の数は、説明のために示したものであり、本発明では基本的には、特に制限されない。
【０１１３】
【発明の効果】
１．トランジスタの電流特性のばらつきがあっても、精度の高い複数の電流を出力できる電流源回路の構成と動作を提案した。
【０１１４】
２．電流源回路の複数の出力電流レベルの比を一定にしたまま、簡単に値を変更できる電流源回路の構成と動作を提案した。
【０１１５】
３．電源電圧レベルや電流負荷特性のばらつきがあっても、出力電流の値が変わりにくい電流源回路構成を提案した。
【０１１６】
４．前記１から３の特性を持つ電流源回路の構成、動作を応用し、複数の電流ドライバＩＣのための高精度電流源回路として使用する提案した。
【０１１７】
５．前記１から３の特性を持つ電流源回路の構成、動作を応用し、高精度かつガンマ補正可能電流ドライバＩＣ向け駆動回路を提案した。
【図面の簡単な説明】
【図１】有機ＥＬ表示装置の構成の例を示す図である。
【図２】画素回路の第１の例を示す図である。
【図３】画素回路例の第２の例を示す図である。
【図４】電流ドライバ向け駆動回路の第１の例を示す図である。
【図５】電流ドライバ向け駆動回路の第２の例を示す図である。
【図６】電流ドライバ向け駆動回路の第３の例を示す図である。
【図７】電流源回路の従来の例を示す図である（特許文献１の特開２０００−２９３２４５号公報の図３）。
【図８】基準電流と出力電流との関係を示すグラフである。
【図９】階調と電流ドライバ出力との関係を示すグラフである。
【図１０】本発明の第１実施形態の基準電流源回路の構成を示す図である。
【図１１】第１実施形態の動作を示すタイミングチャートである。
【図１２】第１実施形態で説明したＩ５電流の設定動作を示す回路図である。
【図１３】第２実施形態の基準電流源回路の構成を示す図である。
【図１４】第２実施形態の動作を示すタイミングチャートである。
【図１５】第２実施形態の電流設定動作期間の動作を説明した図であり、（ａ）は、オフセット電圧設定状態を示す図であり、（ｂ）は、オフセット電圧キャンセル動作状態を示す図である。
【図１６】第３実施形態の基準電流源回路の構成を示す図である。
【図１７】第３実施形態の動作を示すタイミングチャートである。
【図１８】第４実施形態の基準電流源回路の構成を示す図である。
【図１９】第４実施形態の電流設定動作期間の動作を説明した図であり、（ａ）は、オフセット電圧設定状態を示し、（ｂ）オフセット電圧キャンセル動作状態の動作を示す図である。
【図２０】第５実施形態の基準電流源回路の構成を示す図である。
【図２１】第５実施形態に採用したカスコード型カレントコピア電流源に関する図であり、（ａ）は、特性確認用シミュレーション回路を示す図であり、（ｂ）は、負荷電圧と電流の関係を示すグラフである。
【図２２】カレントコピア画素回路の例を示す図である。
【図２３】本発明のカスコード型カレントコピアを使用した画素回路を示す図である。
【図２４】第６実施形態の基準電流源回路の構成を示す図である。
【図２５】第６実施形態の動作を示すタイミングチャートである。
【図２６】第７実施形態の基準電流源回路の構成を示す図である。
【図２７】第８実施形態の基準電流源回路の構成を示す図である。
【図２８】複数の電流ドライバＩＣを使用する大型有機ＥＬ表示装置のブロック図である。
【図２９】第９実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３０】第１０実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３１】第１１実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３２】第１１実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３３】第１２実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３４】第１２実施形態に示す電流源部の構成を示す図である。
【図３５】第１３実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を示す図である。
【図３６】第１３実施形態の電流源部の構成を示す図である。
【図３７】第１３実施形態の動作を示すタイミングチャートである。
【図３８】第１４実施形態の電流ドライバ向け駆動回路の構成を示す図である。
【図３９】第１４実施形態の動作を示すタイミングチャートである。
【図４０】第１４実施形態の階調と電流との関係が非直線である例を示したグラフである。
【発明の属する技術分野】
本発明は、たとえば有機ＥＬ素子を含むセルがマトリックス状に配置された有機EL表示装置を駆動するための、表示装置の各セルに電流を出力するような半導体装置の出力電流の基準電流を供給する電流源回路に関し、また、本発明は、この電流源回路を含んだ半導体装置に関する。さらに本発明は、より一般的に、前記有機ＥＬ素子等の、流れる電流に従って動作する電流負荷素子を備えた電流負荷装置を駆動するために電流を出力する半導体装置の出力電流の基準となる電流を供給する電流源回路、並びに、このような電流源回路を含んだ半導体装置に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光タイプであり、かつ、発光応答の早い有機ＥＬ素子を用いているため、薄型、軽量、広視野角であり、かつ、動画表示が高品質である表示装置を実現できる。パッシブマトリックス（PM）型有機ＥＬ表示装置では、図１に示すように、各画素に有機ＥＬ素子と配線のみを備え、アクティブマトリックス（AM）型有機ＥＬ表示装置では、各画素に有機ＥＬ素子と有機ＥＬ素子に電流を供給する画素回路を備える。
【０００３】
前記有機ＥＬ表示装置は、水平走査制御回路からの信号に従い、各ライン上の有機ＥＬ素子、又は、画素回路を選択する動作を繰り返す水平走査を行う。ライン選択された期間において、有機ＥＬ表示装置用駆動回路の各出力から、各データ線を経由して、選択されたライン上の各有機ＥＬ素子、又は、各画素回路に、適当な電圧や電流が供給される。この供給された電圧や電流により、有機ＥＬ素子に流れる電流が決まり、有機ＥＬ素子に発光輝度が制御され、目的の表示を行う。
従って、有機ＥＬ素子の発光輝度は、有機ＥＬ素子に供給された電流値、又は印加された電圧値により決定される。有機ＥＬ素子における発光輝度と供給電流とは線形関係にあり、発光輝度と印加電圧とは非線形関係にある。また、現状の有機ＥＬ素子では、発光時間の経過とともに素子に劣化が現れ、印加電圧に対する輝度が低下する。一方、供給電流に対する輝度の時間変化は、電圧に比べ低い。従って、電流を有機ＥＬ素子に供給する駆動法の方が、高い表示品質を維持できる。
【０００４】
また、アクティブマトリックス型の有機ＥＬ表示装置では、表示品質の低下を抑えるため、画素回路内の有機ＥＬ素子に電流を供給するための駆動トランジスタ（駆動Ｔｒ）の電流特性が画素間でばらついた場合でも、駆動Ｔｒから供給される電流がばらつかないようにする必要がある。例えば、図２に示す駆動回路より電圧が印加される画素回路では、駆動Ｔｒの特性がばらついた場合、有機ＥＬ素子に供給される電流がばらつく。この時、有機ＥＬ素子の発光輝度もばらついてしまうため、表示にむらが現れ、表示品質が低下する。
【０００５】
これに対し、図３に示す画素回路では、ゲート−ドレインが短絡された状態で駆動回路より供給される電流が流れるミラーＴｒと、前記ミラーＴｒとカレントミラー回路を構成している駆動Ｔｒを備えることで、画素回路間のトランジスタでばらつきがあっても、画素回路内のミラーＴｒと駆動Ｔｒ間で特性ばらつきがなければ、各駆動Ｔｒから有機ＥＬ素子に供給される電流のばらつきを抑えることができ、表示品質を高めることが可能である。
【０００６】
以上のような背景により、有機ＥＬ素子、又は、画素回路を駆動する駆動回路として、各出力に、表示（輝度）情報を含む表示デジタルデータに従った電流値を持つアナログ電流を出力するデジタル−アナログ変換機能を備えた駆動回路が提案されている。
これらの駆動回路には、駆動回路の１つの電流出力に対し、１つの基準電流を必要とする駆動回路と、適当な電流値の比を備えた複数の基準電流を必要とする駆動回路とがある。
１つの基準電流を必要とする駆動回路と、適当な電流値比を備えた複数の基準電流を必要とする駆動回路の例を図４および図５にそれぞれ示す。
【０００７】
図４に示した１つの基準電流（基準電流源）を必要とする第一の駆動回路の場合、１つの電流源回路は、基準電流が入力するミラートランジスタ（ミラーＴｒ）と、例えばＷサイズを変えて適当な電流能力の比を持たせた複数の出力トランジスタ（出力Ｔｒ）で構成されるカレントミラー回路により、各々の出力Ｔｒが適当な電流値比を持つ電流を出力できる。この時、各出力Ｔｒが電流を出力するか否かを決める各出力Ｔｒのドレインに接続されているスイッチを、表示デジタルデータに従ってON/OFFすると、スイッチがONである前記出力Ｔｒが出力する電流の和となる電流を、図４に示す最下欄にある黒矢印が示すように、出力できる。
また、たとえば以下に説明するような第二の駆動回路も知られている。この図５に示すような、適当な電流値比を備えた複数の基準電流を必要とする第二の駆動回路の場合では、１つの電流源回路は、基準電流ごとにミラーＴｒが設けられ、このミラーＴｒと出力Ｔｒで構成されるカレントミラー回路を備え、各々の出力Ｔｒが適当な電流値比を持つ電流を出力できる。この時、各出力Ｔｒが電流を出力するか否かを決める各出力Ｔｒのドレインに接続されているスイッチを、表示デジタルデータに従ってON/OFFすると、スイッチがONである前記駆動トランジスタが出力する電流の和となる電流を、図５に示す最下欄にある黒矢印が示すように、出力できる。
【０００８】
上記第二の駆動回路例は基準電流源ごとにカレントミラー回路を備えるため、カレントミラーを構成するトランジスタをより隣接領域に配置できる。従って、作製プロセスに起因する前記トランジスタ間の特性差を低く抑えることができ、出力電流が高精度にできる。一方、第一の駆動回路例では、カレントミラーは２つ以上の複数のトランジスタにより構成されるため、第二の駆動回路例に比べ、カレントミラーを構成するトランジスタがより広い領域に配置される。従って、トランジスタ間の特性差が大きくなり、出力電流の精度は第二の駆動回路例に比べ低くなる。
【０００９】
第二の駆動回路例と同様に、適当な電流値比を備えた複数の基準電流源を必要とする第三の駆動回路例を図６に示す（非特許文献１：EuroDisplay 2002 Proceeding p．279-281）。本駆動回路は、カレントミラーでなくカレントコピア回路を採用している。カレントコピア回路には、電流設定状態と電流出力状態という２つの動作状態が有り、電流設定状態では、ゲートとドレインを短絡した状態で基準電流を出力Ｔｒに出力することにより、出力Ｔｒのゲート電圧を基準電流に対応する電圧に設定し、電流出力状態では、出力Ｔｒのゲートとドレインの短絡を解消し、ゲートが前記電圧を保持することで、前記基準電流と同じ大きさの電流を出力できる。このように、電流を設定するトランジスタと電流を出力するトランジスタが同じであるため、カレントコピア回路では、原理的に、トランジスタの特性に関わらず、基準電流と同じ大きさの電流を出力することができる。従って、第三の駆動回路例は、第二の駆動回路例よりも、トランジスタ特性ばらつきに起因する駆動回路出力電流ばらつきを抑え、高精度な電流を出力することができる。
【００１０】
有機ＥＬ表示装置の表示品質は、駆動回路が有機ＥＬ素子、又は、画素回路に供給する電流に依存するため、上記第二、第三の駆動回路例を採用することで、有機ＥＬ表示装置の表示品質をあげることができる。ただし、上記第二、第三の駆動回路例は、適当な電流比を持つ基準電流が与えられることで高精度な電流出力を実現するため、適当な電流比を持つ複数の基準電流を駆動回路に供給する電流源回路が必要となる。
【００１１】
【特許文献１】
特開２０００−２９３２４５号公報
【特許文献２】
特開２０００−１４８０８９号公報
【特許文献３】
特開２００３−０６６９０４号公報
【特許文献４】
特開２００３−０６６９０６号公報
【非特許文献１】
Euro Display 2002 Proceeding p．279-281
【非特許文献２】
Electronics Letters、 p．1560-1562、 Vol．24、 No．25、 1988
【００１２】
前記特許文献１の特開２０００−２９３２４５号公報に記載の図３を、本願明細書に添付した図面の図７に示すが、この電流源回路は、上記駆動回路向けに複数の基準電流を生成することができる回路構成を備えており、Ｖ−Ｉ変換回路（オペアンプ（１１１）、トランジスタＴｒ１（１１２）、電流設定抵抗Ｒｃ（１３）で構成）（かっこ内の図番は、特許文献１の図３の番号で表示した。）と、カレントミラー回路（１２０）（ミラーＴｒ２（１１３）、電流源Ｔｒ３（１２１）〜Ｔｒ５（１２３））で構成されている。Ｖ−Ｉ変換回路は、アンプの非反転入力に印加される電圧を、抵抗Ｒｃの抵抗値で割った値である電流をトランジスタＴｒ１、Ｔｒ２、抵抗Ｒｃの配線に流すように動作する。カレントミラー回路は、トランジスタＴｒ２、Ｔｒ３〜Ｔｒ５のゲート−ソース間電圧が等しいため、３つの電流源Ｔｒ３〜Ｔｒ５は、ミラーＴｒ２に対する電流能力の比と、Ｔｒ１、ミラーＴｒ２に流れている電流によって決まる電流を流す。従って、ミラーＴｒ２に対し、前記３つの電流源Ｔｒ３〜Ｔｒ５のＬサイズを共通とし、Ｗサイズを、例えば、１倍、２倍、４倍とすることにより、電流源Ｔｒ３〜Ｔｒ５は、Ｖ−Ｉ変換回路の電圧入力と抵抗Ｒｃにより決められたミラーＴｒ２に流れる電流の１倍、２倍、４倍の電流を出力できる。
また、特許文献２の特開２０００−１４８０８９号公報も前記特許文献１と同様の技術が開示されている。
また特許文献３の特開２００３−０６６９０４号公報には、冗長配置した POUT1〜POUTN により、電流をＮ時分割して出力することによって電流源の出力ばらつきを抑えてもとの電流値Iorgに近づけようとする技術が開示されている。しかしながら、本発明のように、たとえば図１０に示した６分割して６つのレベルの異なる電流値を得るために電流源部に対して６時分割による電流プログラム（以下の説明で、カレントコピアを構成する保持容量に電荷を溜めることを指す。あるいは電流を設定することを意味する。）を行っている。そして本発明では、第１実施形態等で説明するように、本発明の電流源回路はこの公報に開示されているような方式ではなく、カレントコピア方式を採用することにより、電流源部間でのばらつきが、基本的には存在しない。
さらに、特許文献４の特開２００３−０６６９０６号公報も前記特許文献３と同様の技術が開示されている。
【００１３】
【発明が解決しようとする課題】
前記したような従来技術において、電流源回路の出力電流は、ミラーＴｒ２と電流源Ｔｒ３〜Ｔｒ５の電流能力の比によって決まる。しかし、Ｗサイズ（トランジスタのチャネル幅）を変えることによって電流能力の比を設定しても、プロセス起因等により電流能力が期待通りにならないことが起こる。その場合、電流源Ｔｒは、設定した電流比からずれた電流を、基準電流として出力することになる。このため、この基準電流を基に生成される駆動回路の出力電流の精度が低下する。例えば、低温多結晶シリコン薄膜トランジスタ（Low Temperature Poly-crystal Silicon Thin Film Transistor: LTPS TFT ）や非結晶シリコン薄膜トランジスタ（Amorphous Silicon TFT: a-Si TFT ）等の電流特性のばらつきが大きいタイプのトランジスタを使用して電流源回路を構成する場合、精度の低下が大きくなる。
【００１４】
上記した問題点は、例えば、前記従来技術において、ミラーＴｒ２とカレントミラーを構成する電流源のトランジスタを１つのみの電流源回路を、このトランジスタを複数備えることによって回避できる。この場合、作製プロセス起因のばらつきなどにより、各電流源回路の出力電流が設定値からばらついた時にも、Ｖ−Ｉ変換回路の入力電圧値、又は、抵抗値を調整することによって設定値の電流を出力できる。しかし、このような例では、精度の高い電流を複数出力するためには、複数のＶ−Ｉ変換回路の入力電圧値、又は、抵抗値を調整する必要があり、このような調整は煩雑であるため、問題がある。
【００１５】
【課題を解決するための手段】
本発明によって、電流源としてカレントコピア回路を採用することで、電流設定と電流出力が同じトランジスタによって行われるため、トランジスタ電流特性ばらつきの影響を抑えることができる。
このような本発明では、１電流出力あたりに電流源となるカレントコピア回路を２つ備え、ある期間では、そのうちの１つのカレントコピア回路が電流設定をし、他の１つは電流出力を行い、また別な期間ではこの動作を、他の１つのカレントコピア回路が電流設定をし、前記１つのカレントコピア回路が電流出力を行うという、動作を入れ替えてこれを繰り返し行うことで、常時、電流出力が可能となる。
【００１６】
複数の電流出力に対し、Ｖ−Ｉ変換回路は１つのみとし、電流設定は特定期間内に順次行うことで、回路規模が削減でき、また、Ｖ−Ｉ変換回路毎のばらつきが影響しない。
本発明では、Ｖ−Ｉ変換回路の入力を、適当な抵抗比を持つ抵抗ストリングからの電圧とすることで、抵抗ストリングスに印加する電圧の調整により、電流値の比を保ったまま、簡単に絶対値を調整することができる。
【００１７】
また本発明は、Ｖ−Ｉ変換回路のアンプはオフセットキャンセル機能を備え、オフセットキャンセル動作をＶ−Ｉ変換回路に入力電圧が印加された後、電流設定動作の前に行うことで、アンプのオフセット電圧の影響を受けない。
本発明では、カレントコピアトランジスタを縦積みし、カスコード型とすることで、カレントコピア回路に関わらず、電源電圧や負荷の電流特性の変動した場合にも、出力電流の変動を抑えることができる。
【００１８】
換言すれば、本発明の第１の観点は、複数のカレントコピア、又は、複数のカレントミラーを用いた電流源に、基準電流を出力して前記電流源から出力される電流を設定する設定動作を時系列に（順々に、１つずつ）行うことを特徴とする電流源回路およびこのような動作方法を提供することにあり、前記電流源がカレントコピアを用いた電流源の場合に、上記電流源を２組備え、当該電流源が、特定の期間ごとに、交互に、電流設定動作と電流出力動作を行うことによって、常時電流出力が可能である。
【００１９】
このような電流源回路に出力される基準電流は、入力される電圧を、アンプと、電流設定抵抗と、電流源内トランジスタとにより構成されるＶ−Ｉ変換回路により変換して得られる電流を基に形成したことを特徴とすることが好ましく、前記入力される電圧は、抵抗ストリングスで生成される複数の電圧の内の１つを選択したものであることが好ましく、前記電流源回路の出力電流値の調整は、抵抗ストリングに入力される電圧（VCin）により行われることが好ましく、前記電流源回路が複数の電流源を備える場合に、時系列に電流設定が行われることで、前記抵抗ストリングス、アンプ、電流設定抵抗は、複数の電流源に共通して使用されることが好ましく、前記電流源回路において、Ｖ−Ｉ変換回路に使用されるアンプに対し、オフセットキャンセル機能を備えていることが好ましく、また、前記電流源回路において、抵抗ストリングに印加する低いレベルの電圧（VSin1 ）と電流設定抵抗に印加する電圧（VSin2 ）が独立に調整することができることが好ましい。
【００２０】
本発明の第２の観点は、直列に複数のトランジスタが接続され、各トランジスタのゲート−ドレイン間をショートする手段と、ゲート−ドレイン間を切断することにより前記各トランジスタに電流が流れた状態におけるゲート電圧を保持する手段と、前記ゲート電圧を保持したまま前記ドレインに接続された電流負荷に電流を供給する手段とを備えたカスコード型カレントコピア回路の構成と動作とを提供することにある。
【００２１】
このようなカスコード型カレントコピア回路は、前記した本発明の第１の観点で提供される電流源回路の構成に使用することができ、このような構成を有する電流源回路による動作方法も提供することができる。
【００２２】
このような前記したいずれかの電流源回路の抵抗ストリングスが、電流負荷の駆動の程度を決めるデジタルデータに従って電圧選択することによって、デジタルデータをアナログ電流に変更することのできる電流ドライバ向け駆動回路を提供することができ、前記カスコード型カレントコピア回路を、電流負荷装置の画素回路として使用することが好ましい。
【００２３】
前記した第１の観点で提供される回路は有機ＥＬ表示装置を駆動するための電流ドライバＩＣの基準電流源回路として使用することが好ましく、前記デジタルデータをアナログ電流に変更することのできる電流ドライバ向け駆動回路は有機ＥＬ表示装置を駆動するための電流ドライバＩＣの駆動回路として使用することが好ましく、また、前記カスコード型カレントコピア回路は有機ＥＬ表示装置の画素回路として使用されることが好ましい。
【００２４】
前記回路で使用されるトランジスタおよび／またはスイッチは、ＴＦＴ（薄膜トランジスタ）で構成されていることが好ましい。
【００２５】
本発明の第３の観点は、表示装置を駆動する複数の電流ドライバＩＣの基準電流源回路として、前記した本発明の第１の観点で示す電流源回路構成を採用し、前記基準電流源に入力される電流は、複数の前記電流ドライバＩＣに対し、順々に入力されることで、前記各電流ドライバ内の電流源回路が電流を設定することを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２６】
また本発明の別の観点は、表示装置を駆動する複数の電流ドライバＩＣを使用する際に、各電流ドライバＩＣの基準電流源回路として、前記３から１０の電流源回路構成を採用し、前記回路の内、少なくとも電流設定抵抗は、ＩＣの外にあることを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２７】
さらに本発明の別の観点は、表示装置を駆動する複数の電流ドライバＩＣを使用する際に、各電流ドライバＩＣの基準電流源回路として、前記３から１０の電流源回路構成を採用し、前記回路の内、少なくとも電流設定抵抗はＩＣの外にあり、前記電流設定抵抗の１つは、複数の電流ドライバＩＣと、順々に接続し、電流を設定することを特徴とする電流ドライバＩＣ並びに電流負荷を含む半導体装置を提供することにある。
【００２８】
このような前記電流負荷を含む半導体装置は、有機ＥＬ素子を使った有機ＥＬ表示装置であることが好ましい。
【００２９】
【発明の実施の形態】
以下、図８に示すように、たとえば、電流比を、1:2:4:8:16:32 である６種類の電流を出力する電流源回路について説明する。そのような電流源回路と、前記第三の駆動回路とを組み合わせて、６ビットの表示デジタルデータを入力することで、図９に示すような６４レベル（０階調から６３階調）の電流出力を実現でき、６４階調表示が可能な有機ＥＬ表示装置を実現できる。なお本発明を以下に説明する実施形態において、キャパシターを容量ということがある。
【００３０】
さらに、出力数や電流比を変更した場合でも本発明は同様に適用できる。ただし、出力数が１つ又は２つの場合、後述する抵抗ストリング部は必要とせず、代わりに１つ又は２つの電圧入力のみが必要となる。また、以下の説明で使用するトランジスタは、電界効果トランジスタ（Field Effect Transistor: FET）とし、指定がない限り、ＦＥＴの種類は限定されない。
【００３１】
＜第１実施形態＞
図１０に示すように、第１の実施形態に示す電流源回路は、抵抗ストリングス部、Ｖ−Ｉ変換部、電流源部で構成される。
抵抗ストリングス部は、抵抗値の等しい３２個の抵抗Ｒ１、Ｒ２、・・・、Ｒ３２が直列に接続され、この両端にVCinとVSinが印加された抵抗ストリングと、一端が抵抗ストリング部の出力として、Ｖ−Ｉ変換部アンプの反転入力に接続され、他の一端がそれぞれ抵抗Ｒ１とＲ２の間（VC0 ）、Ｒ２とＲ３の間（VC1 ）、Ｒ４とＲ５の間（VC2 ）、Ｒ８とＲ９の間（VC3 ）、Ｒ１６とＲ１７の間（VC4 ）、VCin（=VC5）に接続している６個のスイッチＳＷ０、ＳＷ２、・・・、ＳＷ５と、前記６つのスイッチを制御する信号で構成されている。ただし、図１０において、本信号を伝達する信号線は記入していない。また、前記スイッチは、スイッチと同名の信号により制御され、この制御信号がＨレベル時にONし、Ｌレベル時にOFF する。これらは以下でも特別な記述がない限り同様とする。この時、(VC0-VSin)：（VC1-VSin）：（VC2-VSin）：（VC3-VSin）：（VC4-VSin）：(VC5-VSin)の比を、1:2:4:8:16:32 （この比は電圧比）が成立するとする。
Ｖ−Ｉ変換部は、電流設定抵抗Ｒｃと、オペアンプとで構成されている。そして電流設定抵抗Ｒｃは一端にVSinが印加され、オペアンプは、その反転入力には前記Vin が接続され、その非反転入力には前記電流設定抵抗のVSinに接続されていない一端が接続され、このオペアンプの出力は電流源部への入力となっている。
【００３２】
電流源部は、偶フレーム電流源ブロックと奇フレーム電流源ブロックで構成され、偶フレーム電流源ブロックは、カレントコピア電流源−０Ｅから５Ｅの６つのカレントコピア電流源で構成され、奇フレーム電流源ブロックは、カレントコピア電流源-0O から5Oの６つのカレントコピア電流源で構成されている。偶フレームおよび奇フレームの電流源ブロックの６つのカレントコピア電流源は、それぞれ、ソースが電源電圧VDDIに接続されたＰ型トランジスタと、電源電圧VDDIと前記Ｐ型トランジスタのゲート間にある容量（キャパシタンス）と、前記Ｐ型トランジスタと前記Ｖ−Ｉ変換部の出力との間にあり、偶フレーム電流源ブロックでは制御信号SE*_M1により制御されるスイッチSE*_M1と、前記トランジスタのドレインと、前記Ｖ−Ｉ変換回路の電流設定抵抗の一端、かつ、前記Ｖ−Ｉ変換回路のオペアンプの非反転入力との間にあり、制御信号SE*_M2により制御されるスイッチSE*_M2と、前記トランジスタのドレインと、電流源回路の出力Io* との間にあり、制御信号ＳＥにより制御されるスイッチＳＥで構成される。
【００３３】
また奇フレーム電流源ブロックでは、前記した、偶フレーム電流源ブロックの構成と異なるところは、Ｐ型トランジスタと前記Ｖ−Ｉ変換部の出力との間にあるスイッチの制御信号がSO*_M1であり、この制御信号により制御されるスイッチがSO*_M1となり、前記トランジスタのドレインと電流源回路の出力Io* との間にあるスイッチの制御信号がSO*_M2となり、この制御信号によって制御されるスイッチがSOで構成される。なお、図１０に示す構成において、電流源部内に、カレントコピア電流源が、−０Ｅから、−５Ｅまで存在していることを示す。ただし、この図１０では、カレントコピア電流源−０Ｅと、カレントコピア電流源−５Ｅを直接的に表示してあるが、これらの間に、カレントコピア電流源−１Ｅ〜−４Ｅを省略しており、実質的に図１０でこれらは表示されている。以下の動作例では、これら直接的には表示はしていないカレントコピア電流源についても説明することがある。これらについての具体的な構成は、上記に説明したように、図１０に実質的に示されている。
【００３４】
＜第１実施形態の動作例＞
本発明に係る電流源回路に使用される電流源ブロックは、２つの動作状態を持つ。
１つは電流設定動作であり、もう１つは電流出力動作である。本電流源回路の電流源ブロックの内、偶フレーム電流源は、偶フレーム期間において電流出力動作を行い、奇フレーム期間において電流設定動作を行う。一方、奇フレーム電流源は、偶フレーム期間において電流設定動作を行い、奇フレーム期間において電流出力動作を行う。動作のタイミングチャートを図１１に示す。
【００３５】
図１１のタイミングチャートを基に、偶フレーム電流源を用いて、電流設定動作を説明する。
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。この期間に、偶フレーム電流源の各カレントコピア電流源は、内部のスイッチＳＥがOFF され、全電流源回路の出力Io0 から、Io5 が切り離される。
奇フレーム期間において、まず、制御信号ＳＷ５、SE5_M1、SE5_M2により、抵抗ストリング部のスイッチＳＷ５、偶フレーム電流源カレントコピア電流源−５Ｅ内のスイッチSE5_M1、SE5_M2がONする。その際のＶ−Ｉ変換回路部と偶フレーム電流源カレントコピア電流源−５Ｅの接続は、図１２に示すようになる。ただし、図１２におけるオペアンプは、電源電圧をVDD とし、 GND電圧を VSSとする最も基本的な２ステージオペアンプとしているが、以下の動作が可能なオペアンプならばよく、この図１２に示される構成に拘束されない。
【００３６】
本動作状態では、Ｖ−Ｉ変換回路内のオペアンプの反転入力にＶＣ５（=VCin ）が印加され、オペアンプの非反転入力と電流設定抵抗Ｒｃの一端が接続している。このとき、オペアンプと、カレントコピア電流源−５Ｅ内のＰ型トランジスタと、電流設定抵抗Ｒｃにより、新たなオペアンプを構成している。つまり、図１２全体で、元々のオペアンプの非反転入力が反転入力、元々のオペアンプの反転入力が非反転入力、カレントコピア電流源−５Ｅ内Ｐ型トランジスタと電流設定抵抗Ｒｃが出力段となるボルテージフォロワを構成している。従って、新たなボルテージフォロワの出力電圧がＶＣ５となり、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのドレイン−ソース間から電流設定抵抗Ｒｃへの経路に電流Ｉ５＝（VC5-VSin）/Rc が流れるようになる。この時、カレントコピア電流源内のＰ型トランジスタのゲートには、ドレイン−ソース間に電流Ｉ５が流れるような電圧が印加されている（図１２参照）。
【００３７】
次に、制御信号SE5_M1、SE5_M2により、スイッチSE5_M1、SE5_M2がOFF される。
この時、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのゲート電圧は、そのドレイン−ソース間にＩ５が流れるような電圧が容量（保持キャパシタンス）に保持される（図１２において、スイッチSE5_M1、SE5_M2がOFFの状態）。
その後、制御信号ＳＷ５、ＳＷ４、SE4_M1、SE4_M2により、抵抗ストリングス部のＳＷ５がOFF 、抵抗ストリングス部のスイッチＳＷ４、偶フレーム電流源カレントコピア電流源−４Ｅ内のスイッチSE4_M1、SE4_M2がONされる。この時、Ｖ−Ｉ変換回路のオペアンプの反転入力にＶＣ４が印加されるため、前述と同様の動作により、カレントコピア電流源−４Ｅ内Ｐ型トランジスタのドレイン−ソース間から電流設定抵抗Ｒｃへの経路にＩ４＝（VC4-VSin）/Rc が流れるようになる。この時、カレントコピア電流源内Ｐ型トランジスタのゲートには、そのドレイン−ソース間に電流Ｉ４が流れるような電圧が印加される。
【００３８】
次に、制御信号SE4_M1、SE4_M2により、スイッチSE4_M1、SE4_M2がOFF される。
この時、カレントコピア電流源−４Ｅ内Ｐ型トランジスタのゲート電圧は、前記ドレイン−ソース間にＩ４が流れるような電圧が容量（保持キャパシタ ンス）により保持される。
【００３９】
奇フレームの残りの期間に、以上と同様の動作を、偶フレーム電流源ブロック内カレントコピア電流源−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅが行うことで、偶フレーム電流源ブロック内カレントコピア電流源−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内のＰ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に、電流Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量（保持キャパシタンス）により保持される。 以上のようにして、電流設定動作が終了する。
ここで、スイッチ制御のタイミングについて、１点注意を述べる。本実施形態において、制御信号によりスイッチ SW*、SE*_M1、SE*_M2（＊は０から５を表す。以下、特に断らない限り、同様の意味であるが、一般的には、正の整数を＊は表わす。）は、SE*_M1に対し、SE*_M2、 SW*が同時、又は、それより遅れて OFFする必要がある。これは、偶フレームでも同じである。その理由は、第一に容量（保持キャパシタンス）が保持する電圧を、電流が流れている状態の電圧にするためであり、第二に他のスイッチが動作することによってノイズが発生するのを極力抑制する（ノイズ発生の影響を排除する）ためである。本実施形態のタイミングチャートはこの１例であり、SE*_M1、SE*_M2が同時に OFFし、その後、 SW*が OFFしている。
【００４０】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
【００４１】
本発明の本実施形態では、電流を設定するトランジスタと電流を出力するトランジスタとが同じであるカレントコピア回路を採用している。つまり、電流設定動作期間において、カレントコピア電流源内Ｐ型トランジスタのゲートとドレインをショートし、ドレイン−ソース間に電流設定抵抗値とＶ−Ｉ変換部アンプの反転入力電圧とで大きさが決まる電流Ｉ０からＩ５を流すことにより、カレントコピア電流源内のＰ型トランジスタのゲート電圧を、トランジスタの飽和動作領域におけるドレイン−ソース間電流が前記電流Ｉ０からＩ５となる電圧に設定することができる。一方、電流出力動作期間において、カレントコピア電流源内のＰ型トランジスタは、その設定されたゲート電圧に従い、電流Ｉ０からＩ５を出力する。このように、カレントコピア電流源内Ｐ型トランジスタは、実際に電流Ｉ０からＩ５が、ドレイン−ソース間に流れた状態のゲート電圧を保持し、同じトランジスタで電流を出力するため、電流特性のばらつきに関わらず、電流Ｉ０からＩ５を精度よく出力することができる。
【００４２】
さらに、カレントコピア回路では、電流を設定するための期間が、電流を出力する期間と別に設ける必要があるため、常に電流を出力することができない、という問題を避けるため、電流源ブロックを２つ（偶フレーム用と奇フレーム用）備え、片方の電流源ブロックが電流を設定している期間は、他の一方の電流源ブロックが電流を出力することにより、常時電流を出力できるようにしている。
また、本発明において、カレントコピア電流源に設定する電流は、抵抗ストリングス部の抵抗の相対値により決まる電圧比を持った電圧と、全てのカレントコピア電流源に対し共通である電流設定抵抗の抵抗値により決まるため、各抵抗の絶対値に依存することなく、精度良く電流比を持たせることが可能である。さらに、抵抗ストリングスに印加する電圧VCinを調整することで、電流比を保ったまま、電流の大きさを簡単に調整することができる。従って、もし、電流設定抵抗の抵抗値が設計値と異なっていても、VCinを調整することで設計した電流を出力するように、簡単に調整できる。
【００４３】
本第１実施形態では、Ｖ−Ｉ変換回路内のアンプがオフセット電圧Voffを持つ場合、出力電流Ｉ＊（＊は０から５）は、オフセット電圧分だけずれることがあり、例えば、Ｉ５は、Ｉ５＝（VCin+Voff-VSin）/Rc となる場合がある。この場合、出力電流間の電流比が理想の比から多少ずれる。
【００４４】
＜第２実施形態＞
第２実施形態の構成を図１３に示す。本第２実施形態は、前記第１実施形態のＶ−Ｉ変換回路に、オフセットキャンセルを行うためのオフセットキャンセルブロックを付加している。このオフセットキャンセルブロックは、容量（キャパシター）、スイッチを有してなっており、その他、抵抗ストリング部と電流源部は前記第１実施形態と同じ構成である。
本第２実施形態のＶ−Ｉ変換部は図１３に示すように、オペアンプと、電流設定抵抗Ｒｃと、容量（キャパシタンス）Ｃｏｃと、スイッチＯＣ１と、スイッチＯＣ１Ｂと、スイッチＯＣ２とを備えている。
【００４５】
そして前記オペアンプは、抵抗ストリングス部の出力がこのオペアンプの反転入力に接続され、このオペアンプの出力が電流源部への入力となっており、前記電流設定抵抗Ｒｃの一端がVSinに接続され、この抵抗の他の一端と電流源部とが、前記第１実施形態と同じように接続されており、前記容量Ｃｏｃは、この容量の一端がオペアンプの非反転入力に接続しており、前記スイッチＯＣ１は、制御信号ＯＣ１により制御され、前記容量の非反転入力に接続していない端子とオペアンプの反転入力の間にあり、前記スイッチＯＣ１Ｂは、制御信号ＯＣ１Ｂ（ＯＣ１の反転信号）により制御され、前記スイッチＯＣ１の一端が接続している前記容量の一端と電流設定抵抗のVSinと接続していない端子との間にあり、前記スイッチＯＣ２は、制御信号ＯＣ２により制御され、オペアンプの非反転入力と電流設定抵抗のVSinと接続していない端子との間にある。
【００４６】
このような構成を有する本第２の実施形態の動作を、図１４のタイミングチャートにより示す。
本第２実施形態の電流源ブロックは、第１実施形態と同様に、２つの動作状態を持つ。１つは電流設定動作であり、もう１つは電流出力動作である。本電流源回路の電流源ブロックの内、偶フレーム電流源は、偶フレーム期間に電流出力動作を行い、奇フレーム期間において電流設定動作を行う。一方、奇フレーム電流源は、偶フレーム期間において電流設定動作を行い、奇フレーム期間に電流出力動作を行う。
本実施形態の電流設定動作を偶フレーム電流源について、図１４のタイミングチャートを基に説明する。
【００４７】
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。奇フレームでは、制御信号ＳＥにより、偶フレーム電流源ブロックのカレントコピア電流源−０Ｅから−５ＥのスイッチＳＥが OFFとなり、基準電流源の出力Ｉｏ０からＩｏ５より切り離されている。
奇フレームにおいて、まず、制御信号ＳＷ５、ＯＣ１、ＯＣ２、ＯＣ１Ｂ、SE5_M1、SE5_M2により、抵抗ストリングス部のスイッチＳＷ５、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅ内スイッチSE5_M1、SE5_M2がONし、Ｖ−Ｉ変換部のスイッチＯＣ１Ｂが OFFする。本動作状態を、オフセット電圧設定状態と呼ぶことにし、本動作に関係したブロックのみを抜き出したブロック図を、図１５の（ａ）に示す。
【００４８】
本オフセット電圧設定状態では、抵抗ストリングス抵抗により、Ｖ−Ｉ変換部のアンプの反転入力にＶＣ５が印加されている。また、Ｖ−Ｉ変換部のオペアンプと、電流設定抵抗Ｒｃと、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅとにより、Ｖ−Ｉ変換部のアンプの反転入力を非反転入力、非反転入力を反転入力、電流設定抵抗とスイッチSE5_M2の間を出力とする、新たなオペアンプが構成され、さらに、その新たなオペアンプは、ボルテージフォロワ接続している。従って、新たなアンプのオフセット電圧をVoff’とすれば、図１５の（ａ）に示すように、容量Ｃｏｃの一端（アンプの非反転入力側）には、イマジナリ・ショートとなるため、VC5+Voff’が印加され、他の一端にはＶＣ５が印加される。
【００４９】
この動作状態に引き続き、制御信号ＯＣ１、ＯＣ２、ＯＣ１Ｂにより、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２が OFF、ＯＣ１ＢがONする。他のスイッチは、前状態を保持している。本動作状態を、オフセット電圧キャンセル動作状態と呼ぶことにし、ブロック図を図１５の（ｂ）に示す。
【００５０】
本オフセット電圧キャンセル動作状態において、前記新たに構成されたアンプにより、Ｖ−Ｉ変換部のアンプの非反転入力に、イマジナリ・ショートとなるため、VC5+Voff’が設定される。ここで、オフセット電圧設定状態において、容量Ｃｏｃの両端に、VC5+Voff’、ＶＣ５がそれぞれ印加されていたため、電荷保存則より、本動作状態における新たに構成されたアンプの出力はＶＣ５となる。従って、本オフセット電圧キャンセル状態において、Ｖ−Ｉ変換のオペアンプにオフセット電圧がある場合にも、電流設定抵抗にＶＣ５が印加され、偶フレーム電流源ブロックカレントコピア電流源−５Ｅ内のＰ型トランジスタのドレイン−ソース間には、電流Ｉ５＝（VC5-VSin）/Rcを流すことができる。
【００５１】
次に、制御信号SE5_M1、SE5_M2により、スイッチSE5_M1、SE5_M2が OFFされる。その時、カレントコピア電流源−５Ｅ内Ｐ型トランジスタのゲート電圧は、そのドレイン−ソース間にＩ５が流れるような電圧が容量により保持される。
以上で偶フレーム電流源ブロックのカレントコピア電流源−５Ｅに対する電流設定動作が終了する。
【００５２】
引き続き、図１４のタイミングチャートに従って、奇フレーム期間に、偶フレーム電流源ブロックのカレントコピア電流源−４Ｅから−０Ｅついて、順々に電流設定動作を行う。これにより、偶フレーム電流源ブロック内カレントコピア電流源−４Ｅ、−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内Ｐ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に電流Ｉ４（=(VC4-VSin)/Rc）、Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量により保持される。以上で、電流設定動作が終了する。
【００５３】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
【００５４】
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
また、スイッチＳＷ＊、SE*_M1、SE*_M2、SO*_M1、SO*_M2（＊は０から５）の制御タイミングには、前記第１実施形態と同様の注意が必要である。
【００５５】
本第２実施形態は、第１実施形態の利点に加え、Ｖ−Ｉ変換のオペアンプにオフセット電圧が存在した場合でも、そのオフセット電圧をキャンセルすることのできる構成となっており、この構成を採用することによって、本実施形態では、オフセット電圧をキャンセルする動作が可能であり、電流比を高い精度で保った基準電流を出力することができる。
【００５６】
＜第３実施形態＞
第３実施形態は、前記第２実施形態におけるＶ−Ｉ変換のオペアンプのオフセット電圧が大きい場合でも、そのアンプが持つオフセット電圧をキャンセルすることができる回路である。第３実施形態の回路構成を図１６に示し、この構成による動作を、図１７のタイミングチャートに示す。
本第３実施形態は、Ｖ−Ｉ変換部の電流設定抵抗Ｒｃの一端に印加する電圧を付加する構成を採用したことを除いて、前記第２実施形態と同じ回路構成・動作を備える。
【００５７】
本実施形態では、電流設定抵抗Ｒｃに、常時VSinの電圧を印加するのではなく、電流設定動作におけるオフセット電圧設定状態時に、電圧ＶＬが印加され、その後のオフセットキャンセル動作状態では、電圧VSinが印加されるようにする構成とした。
ここで、電圧ＶＬは、電圧VSinと比較すると、少なくともＶ−Ｉ変換部のアンプが持つオフセット電圧分より低い電圧とする。
【００５８】
本第３実施形態では、オフセット電圧設定状態時には、電流設定抵抗Ｒｃの一端に前記電圧ＶＬが印加されるため、Ｖ−Ｉ変換部のアンプの非反転入力にVC0+Voffを印加することができ、オフセットキャンセルを実行することができる。たとえば本実施形態では、偶フレーム電流源ブロックのカレントコピア基準電流源−０Ｅが電流設定動作を行う際に、Ｖ−Ｉ変換部のアンプのオフセット電圧Voffが負の値を持ち、VC0+VoffがVSinよりも小さくなるような場合であっても、電流設定抵抗Ｒｃの一端にはVSinが印加されないようにし、オフセット電圧設定状態時のＶ−Ｉ変換部のアンプの非反転入力にVC0+Voffが印加でき、これによってオフセットキャンセルが実行可能とした。
【００５９】
＜第４実施形態＞
第４実施形態は、前記第３実施形態が持つ、Ｖ−Ｉ変換回路のアンプのオフセット電圧をキャンセルする機能を、より高速に実現できる回路としたことである。
本第４実施形態の回路図を図１８に示す。
本実施形態のＶ−Ｉ変換部は、オペアンプと、一端にVSinが印加されている電流設定抵抗Ｒｃと、Ｖ−Ｉ変換部の抵抗ストリング部の出力とオペアンプの反転入力との間にある容量Ｃｏｃと、制御信号ＯＣ１により制御され、抵抗ストリングからの入力とオペアンプの非反転入力との間にあるスイッチＯＣ１と、制御信号ＯＣ２により制御され、オペアンプの反転入力とオペアンプの出力との間にあるスイッチＯＣ２と、制御信号ＯＣ１Ｂにより制御され、オペアンプの非反転入力と電流設定抵抗のVSinが印加されてない側の端子との間にあるスイッチＯＣ１Ｂ（１）と、制御信号ＯＣ１Ｂにより制御され、オペアンプの出力と電流源部との間にあるスイッチＯＣ１Ｂ（２）とで構成される。
【００６０】
本実施形態の抵抗ストリングス部と電流源部は、前記第１実施形態〜第３実施形態と同じである。
次に本実施形態の動作を説明する。動作を示すタイミングチャートは、前記第２実施形態と同じ図１４である。本実施形態の電流設定動作を偶フレーム電流源について、図１４のタイミングチャートを基に説明する。
【００６１】
偶フレーム電流源が電流設定動作を行うのは、奇フレーム期間である。奇フレームでは、制御信号ＳＥにより、偶フレーム電流源ブロックの各カレントコピア電流源−０Ｅから−５Ｅ内スイッチＳＥが OFFとなり、基準電流源の出力Ｉｏ０とＩｏ５とが切り離される。
【００６２】
奇フレームにおいて、まず、制御信号ＳＷ５、ＯＣ１、ＯＣ２、ＯＣ１Ｂ、SE5_M1、SE5_M2により、抵抗ストリングス部のスイッチＳＷ５、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２、偶フレーム電流源ブロックのカレントコピア電流源−５Ｅ内スイッチSE5_M1、SE5_M2がONし、Ｖ−Ｉ変換部のスイッチＯＣ１Ｂ(１)、ＯＣ１Ｂ(２)が OFFすることにより、オフセット電圧設定状態となる。
【００６３】
図１９の（ａ）に示すように、本状態において、抵抗ストリングス部により、Ｖ−Ｉ変換部の容量Ｃｏｃの一端に、電圧ＶＣ５が印加されている。また、Ｖ−Ｉ変換部のアンプは、電流源部とＶ−Ｉ変換部の電流設定抵抗より切り離され、アンプの非反転入力にＶＣ５が印加されている。さらに、アンプのオフセット電圧をVoffとすれば、アンプの反転入力、かつ、容量Ｃｏｃの電圧ＶＣ５が印加されている端子の反対側の端子には、イマジナリ・ショートとなるため、電圧VC5+Voffが印加される。
引き続き、オフセット電圧キャンセル状態として、制御信号ＯＣ１、ＯＣ２、ＯＣ１Ｂにより、Ｖ−Ｉ変換部のスイッチＯＣ１、ＯＣ２が OFF、ＯＣ１Ｂ（１）、ＯＣ１Ｂ（２）がONする。他のスイッチは、前状態を保持している。
【００６４】
本状態では、前記第１実施形態から第３実施形態と同様に、Ｖ−Ｉ変換部のアンプと、偶フレーム電流源ブロックのカレントコピア電流源内Ｐ型トランジスタと、電流設定抵抗ＲｃとでＶ−Ｉ変換回路を構成している。ただし、図１９の（ａ）に示すように、前状態に引き続き、容量の一端には電圧ＶＣ５が印加されるため、Ｖ−Ｉ変換部のアンプの反転入力に接続している容量の他の一端の電圧はVC5+Voffが保持されている。このため、新たに構成されたＶ−Ｉ変換回路は、Ｖ−Ｉ変換部のアンプの非反転入力に、前状態と同様に、電圧ＶＣ５が印加されるように動作する。従って、Ｖ−Ｉ変換のオペアンプにオフセット電圧がある場合にも、図１９の（ｂ）に示すように、電流設定抵抗にＶＣ５が印加され、偶フレーム電流源ブロックカレントコピア電流源−５ＥのＰ型トランジスタのドレイン−ソース間には、電流Ｉ５＝(VC5-VSin)/Rcを流すことができる。
以上で偶フレーム電流源ブロックのカレントコピア電流源−５Ｅに対する電流設定動作が終了する。
【００６５】
続いて、図１４のタイミングチャートに従い、奇フレーム期間において、偶フレーム電流源ブロックのカレントコピア電流源−４Ｅから−０Ｅに対し、電流設定動作を行う。これにより、偶フレーム電流源ブロック内カレントコピア電流源−４Ｅ、−３Ｅ、−２Ｅ、−１Ｅ、−０Ｅ内Ｐ型トランジスタのゲートには、それぞれ、そのドレイン−ソース間に電流Ｉ４（=(VC4-VSin)/Rc）、Ｉ３（=(VC2-VSin)/Rc）、Ｉ２（=(VC2-VSin)/Rc）、Ｉ１（=(VC1-VSin)/Rc）、Ｉ０（=(VC0-VSin)/Rc）が流れるような電圧が容量により保持される。以上のようにして、電流設定動作が終了する。
【００６６】
ここで、前記第１実施形態と同様に、スイッチ制御のタイミングについて、注意を述べる。本実施形態において、制御信号によりスイッチＳＷ＊、SE*_M1、SE*_M2（＊は０から５）は、SE*_M1に対し、SE*_M2、ＳＷ＊が同時、又は、それより遅れて OFFする必要がある。これは、偶フレームでも同じである。図１４に示したタイミングチャートはこの１例であり、SE*_M1、SE*_M2が同時に OFFし、その後、SW*が OFFしている。
【００６７】
次のフレームである偶フレームにおいて、制御信号ＳＥに従って、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのスイッチＳＥにより、偶フレーム電流源ブロック内カレントコピア電流源−０Ｅから−５ＥのＰ型トランジスタのドレインと基準電流源回路全体の出力Ｉｏ０からＩｏ５が、それぞれ接続され、前記電流Ｉ０からＩ５を出力する動作（基準電流出力動作）を行う。
一方、本偶フレームでは、奇フレーム電流源ブロックは、前記奇フレームにおける偶フレーム電流源ブロックが行った動作と同じように電流設定動作を行う。
以上のような動作を各フレームで繰り返し、本基準電流源回路は、Ｉ０からＩ５の電流を常時出力することができる。
【００６８】
本第４実施形態は、Ｖ−Ｉ変換部のアンプのオフセット電圧の影響を受けることなく、高い電流比精度を持つ電流を出力することができる、という利点に加え、オフセット電圧設定動作をアンプ単体で行うことにより、アンプ単体の動作スピードを上げることで、オフセット電圧設定動作のための期間を短縮することができる。これによって、前記第３実施形態でのオフセット電圧設定動作が、カレントコピア電流源部と電流設定抵抗を含めた回路で行われるために、基準電流が小さい場合には、本第４実施形態では全実施形態よりオフセット電圧設定動作のための期間を短くすることができる。
【００６９】
＜第５実施形態＞
第５実施形態は、前記第１実施形態に対し、電源電圧や電流負荷の特性に関わらず、より高精度な電流を出力するカレントコピア電流源を採用した回路である。
本実施形態の回路を図２０に示す。
本実施形態は、前述の通り、前記第１実施形態の構成から、偶フレーム電流源ブロックと奇フレーム電流源ブロック内のカレントコピア電流源の回路構成のみを変えたものであるため、その新たなカレントコピア電流源（カスコード型カレントコピア電流源）の動作についてのみ説明する。
【００７０】
カスコード型カレントコピア電流源は、図２０に示したように、従来のカレントコピア電流源Ｐ型トランジスタのソース−電源間に、Ｐ型トランジスタのカレントコピア回路を挿入したものである。このような構成にすることで、従来からあるカレントミラーのカスコード回路と同様に、本電流源は、電源電圧変動や電流負荷特性変動に関わらず、一定の電流が出力できる。
【００７１】
このような本発明に使用されるカスコード型カレントコピア電流源と、第１実施形態のカレントコピア電流源について、出力電流の振る舞いを回路シミュレーションにより調べた。すなわち入力電流を１μＡに設定した後に電流を出力させた場合の、電流負荷電圧（電流出力端子に印加される電圧）の変動に対する、出力電流の振る舞いを回路シミュレーションを行ってこれを調べた。そのシミュレーションブロックを図２１の（ａ）に、電流負荷電圧が２Ｖから１２Ｖにおけるシミュレーション結果を図２１の（ｂ）に示す。図２１の（ｂ）に示すように、通常のカレントコピア電流源に比べ電流負荷電圧依存性が非常に小さいことがこのシミュレーションの結果、明らかとなった。従って、本カスコード型カレントコピア電流源を採用することにより、本第４実施形態の基準電流源回路は、前記第１実施形態よりも、電源電圧や電流負荷に依存しにくい、より高精度な電流を出力することができる。
また、本実施形態は、前述の第２実施形態〜第４実施形態に示した構成と組み合わせて、さらに精度の高い（電流負荷電圧依存性がさらに小さい）電流の出力が可能である。
【００７２】
このようなカスコード型カレントコピアの回路構成は、上記のような基準電流源回路としてだけではなく、より一般的な電流源として、例えば、有機ＥＬ表示装置の画素回路としても使用できる。
カレントコピアを使用した画素回路の例を図２２に、カスコード型カレントコピアを使用した画素回路を図２３にそれぞれ示す。
【００７３】
図２２の画素回路は、次のように動作する。第１の動作状態において、制御信号１によりＳＷ１−１から３がON、制御信号２によりＳＷ２−１が OFFの時、駆動トランジスタ（Ｔｒ）のドレイン−ゲート間が短絡され、データ線経由で供給される電流が駆動Ｔｒに流れ込むことにより、駆動Ｔｒのゲートには、流れる電流に相当する電圧が印加される。第２の動作状態において、制御信号１によりＳＷ１−１から３が OFF、制御信号２によりＳＷ２−１がONの時、第１の動作状態で設定された駆動Ｔｒのゲート電圧が容量により保持されるため、第１の動作状態で流れた電流と同じ値の電流が、駆動Ｔｒから有機ＥＬ素子に供給される。このような動作を行うことにより、駆動Ｔｒの電流特性によらず、第１の動作状態において流れ込む電流を、この回路では精度良く有機ＥＬ素子に供給することができる。
【００７４】
また図２３のカスコード型カレントコピアを使用した画素回路は、図２２の画素回路と同様の動作を行うことで、図２２の特徴に加え、有機ＥＬ素子の電圧−電流特性が変動しても、精度の高い電流を供給できる。
【００７５】
＜第６実施形態＞
第６実施形態は、図２４に示すように、前記第１実施形態のカレントコピア回路の代わりに、カレントミラー回路を採用した回路である。本実施形態は、隣接領域において、トランジスタの特性ばらつきが小さい場合に使用する。
【００７６】
本実施形態では、カレントミラー回路を採用することにより、偶フレーム電流源ブロックと奇フレーム電流源ブロックという２つ電流源ブロックを備える必要がなく、１つの電流源ブロックで良いため、第１実施形態よりも回路規模を小さく、また、動作を簡易化することが可能である。本実施形態のタイミングチャートを図２５に示す。
【００７７】
本実施形態では、第１実施形態と同様に、カレントミラー電流源に設定する電流が、抵抗ストリングス部の抵抗の相対値により決まる電圧比を持った電圧と、全てのカレントコピア電流源に対し共通である電流設定抵抗の抵抗値により決まるため、各抵抗の絶対値に依存することなく、精度良く電流比を持たせることが可能である。さらに、抵抗ストリングスに印加する電圧VCinを調整することで、電流比を保ったまま、電流の大きさを簡単に調整することができる。従って、もし、電流設定抵抗の抵抗値が設計値と異なっていても、VCinを調整することで設計した電流を出力するように、簡単に調整できる。
【００７８】
＜第７実施形態＞
第７実施形態は、前記第１実施形態の電流源回路において、抵抗ストリング部の一端と電流設定抵抗の一端には、同じ電圧VSinが印加されていたものを、抵抗ストリング部の一端に電圧VSin1 、電流設定抵抗の一端にはVSin2 という異なる電圧を印加するように変更したものである。その他の構成、動作は、前記第１実施形態と一致している。
【００７９】
本実施形態は、電圧VSinを、電圧VSin1 と電圧VSin2 とに分離し、電圧VSin2の値を調整することによって、抵抗ストリング部の一端と電流設定抵抗の一端に印加される実際の電圧を、正確に一致させることができるため、容易に構成、配置できるという利点を持つ。
【００８０】
さらに、本実施形態は、例えば、Ｖ−Ｉ変換のアンプがオフセット電圧を持つ場合にも、電圧VSin2 を変更することで、そのオフセット電圧分の誤差を吸収することができ、高精度の電流を出力することが可能となる。また、逆に、電圧VSin2 を変更し、電流設定状態における抵抗ストリング部の一端と電流設定抵抗の一端に印加される電圧を異なる電圧値とすることで、電流出力にオフセット成分を追加することも可能である。
【００８１】
＜第８実施形態＞
第８実施形態は、図２７に示すように、前記第１実施形態の電流源回路において、スイッチをすべてＮ型トランジスタに置き換え、さらに、トランジスタをスイッチとして使う際に必ず現れる電荷移動によるスイッチングノイズをキャンセルするためのダミートランジスタを追加したものである。また、Ｎ型トランジスタを採用しているため、動作のタイミングは第１実施形態と同じ図１１で表され、追加されたダミートランジスタ以外の動作は、第１実施形態と同じである。
【００８２】
ダミートランジスタは、カレントコピア電流源内の容量の一端を他の配線から切り離すスイッチトランジスタ（偶フレーム電流源の場合は、制御信号SE*_M1（＊は０から５）がゲートに印加されるトランジスタ）と容量との間にあり、SE*_M1ゲートにSE*_M1の反転信号SE*_M1B が印加され、ソース−ドレイン間がショートされている。さらに、ダミートランジスタのＷサイズとＬサイズの積は、前記容量の一端を他の配線から切り離すスイッチトランジスタのＷサイズとＬサイズの積の1/2 とする。
【００８３】
これにより、前記容量の一端を他の配線から切り離すスイッチトランジスタがONから OFFへ変わる際に、前記トランジスタから前記容量への電荷の移動として起こるスイッチングノイズを、ダミートランジスタの動作により補償することができる。従って、本実施形態は、第１実施形態よりも、より高精度な電流を出力することができる。
【００８４】
本実施形態は、第１実施形態のみではなく、第２実施形態から第６実施形態についても、同様に適用でき、同じ効果を挙げることができる。つまり、カレントコピア電流源内の容量の一端を他の配線から切り離すスイッチトランジスタと容量との間に、ＷサイズとＬサイズの積がそのスイッチトランジスタのＷサイズとＬサイズの積の 1/2であり、そのスイッチトランジスタと動作が逆の動作を行い、ドレイン−ソース間がショートされているダミートランジスタを配置することによって、スイッチングノイズによる影響を抑制し、より高精度な電流を出力する電流源回路とすることができる。
【００８５】
また、本実施形態では、スイッチとしてＮ型トランジスタを使用しているが、Ｐ型トランジスタを使用しても良い。ただし、使用するトランジスタの極性を反転した場合には、制御信号の波形も反転する必要がある。
【００８６】
以上の内容に追加して、第１実施形態から第９実施形態の電流源回路において、電源ブロック内のカレントコピアまたはカレントミラー回路におけるトランジスタのソースに印加される電圧と、容量の一端に印加される電圧は、共通である必要はない。この点については、以下の実施形態でも同様である。
【００８７】
＜第９実施形態＞
表示部が１つの電流ドライバＩＣにより駆動されている場合や、ＬＴＰＳのように表示部や駆動回路がすべて同一のガラス基板上に搭載されているような場合、基準電流源回路は１つあれば良い。従って、上述の第１実施形態から８の電流源回路は、すべての構成要素を電流ドライバＩＣ内やガラス基板に搭載した場合でも、電圧VCinを調整すること等により、適当（適切）な値を持つ基準電流を出力することが可能である。
【００８８】
一方、図２８に示すように、大型表示装置のように、表示部が複数の電流ドライバＩＣにより駆動されているような場合には、本発明のすべての構成要素を各電流ドライバＩＣに搭載し、全電流ドライバＩＣに共通な電圧VCinを調整しても、製造時の作製プロセスのばらつき等により電流設定抵抗値が各電流ドライバＩＣで異なると、各ドライバＩＣで基準電流が異なり、ドライバＩＣごとに出力電流が異なる。こうなると、表示にドライバＩＣごとの縦むらが現れる可能性が生じる。このような問題の最も簡単な解決法は、たとえば図２９に示すように、ドライバＩＣごとに電圧VCin、VSinを準備する。このように、電圧VCin_1からVCin_n、電圧VSin_1からVSin_nの電圧を各々調整することによって、各ドライバＩＣの基準電流をそろえる（基準電流を１つの値に統一する）事ができる。
【００８９】
ここで、本実施形態における電流源回路として、前記第１実施形態から第８実施形態の電流源回路のいずれかを用いる。ただし、第７実施形態の電流源回路では、各ＩＣに印加される電圧が３つ（VCin、VSin1 、VSin2 に相当）必要となる。
【００９０】
＜第１０実施形態＞
第１０実施形態は、図３０に示すように、前記第９実施形態と異なり、基準電流源回路の構成要素の内の電流設定抵抗を、ドライバＩＣの外部に設けている。ただし、本実施形態の基準電流源回路の回路構成は、前記第１実施形態〜第８実施形態のいずれかの１つの回路構成と同様とする。
【００９１】
本実施形態の電流設定抵抗は、ＩＣの外部に設けたことで、抵抗値を高精度に設定できる。これにより、ドライバＩＣごとに電圧を別個に準備する必要がなくなる。
ここで、電流設定抵抗と同じく、抵抗により構成されている抵抗ストリングス部は、抵抗値を配線抵抗が無視できる程度に大きくすることで、抵抗の相対比のみが問題となるため、電流ドライバＩＣ内に搭載することができる。
【００９２】
＜第１１実施形態＞
第１１実施形態は、図３１に示すように、前記第１実施形態〜第８実施形態の基準電流源回路の構成要素の内、抵抗ストリングス部と電流設定抵抗を電流ドライバＩＣの外に設け、その１組の抵抗ストリングス部と電流設定抵抗が、すべての電流ドライバＩＣに対し、制御信号SA_1からSA_n、SB_1からSB_nで動作するスイッチSA_1からSA_n、SB_1からSB_nを通して接続している。ただし、これらのスイッチは、各電流ドライバＩＣ内にあっても良い。
【００９３】
本実施形態の電流設定動作は、電流ドライバIC_1の各電流源ブロックに、電流設定動作を順々に行った後、電流ドライバIC_2に電流設定動作を行い、電流ドライバIC_2の各電流源ブロックに対し、電流設定動作を順々に行った後、電流ドライバIC_3の電流設定動作を行い、以下、同様に、このような電流設定動作を、電流ドライバIC_nの各電流源ブロックまで、順々に、一定期間（たとえば１フレームなどの一定期間）内に行う。本電流設定動作は、前記第１実施形態から８で行っている動作と同じであるため、出力電流の精度を落とすことなく、複数の電流ドライバＩＣに電流を設定することが可能である。
【００９４】
本実施形態は、前記第９実施形態あるいは第１０実施形態と比べ、抵抗ストリングス部と電流設定抵抗を共通化したことにより、回路規模を小さくすることができる。
さらに、本実施形態は、図３２に示すように、前記実施形態の基準電流源回路の構成要素の内、抵抗ストリングス部とＶ−Ｉ変換部（アンプと電流設定抵抗）を電流ドライバＩＣの外に設け、その１組の抵抗ストリングス部とＶ−Ｉ変換部が、すべての電流ドライバＩＣに対し、前記実施形態と同様に、電流設定を順々に行うように、変更することが可能である。
【００９５】
＜第１２実施形態＞
本第１２実施形態で使用される電流源部の構成を図３４に示すが、本実施形態は、図３３に示すように、各電流ドライバＩＣ内に電流源部のみを残し、各ドライバＩＣの電流源部は、ＩＣ外部の基準電流Ｉｉ０からＩｉ５を供給する配線に対し、スイッチS0_1からS0_n、S1_1からS1_n、S2_1からS2_n、S3_1からS3_n、S4_1からS4_n、S5_1からS5_nを通し、それぞれ接続している。これらのスイッチは、各電流ドライバＩＣ内にあっても良い。
【００９６】
本実施形態の電流源部には、電流が直接入力されるため、前記第１実施形態から第８実施形態の電流源部を変更する必要がある。本実施形態では、第１実施形態の電流源部を変更して使用した。その変更した回路を図３４に示す。
【００９７】
図３４に示す電流源部において、偶フレーム電流源ブロック内のカレントコピア電流源−＊Ｅ（＊は前記同様、０から５。以下、同様。）のスイッチSE*_M1は、Ｐ型トランジスタのゲート−ドレイン間にあり、スイッチSE*_M2は、Ｐ型トランジスタのドレインと電流源部の入力Ｉｉ＊の間にある。
【００９８】
同様に、奇フレーム電流源ブロック内カレントコピア電流源−＊ＯのスイッチSO*_M1は、Ｐ型トランジスタのゲート−ドレイン間にあり、スイッチSO*_M2は、Ｐ型トランジスタのドレインと電流源部の入力Ｉｉ＊の間にある。このように変更することによって、本電流源部は、電流設定動作時には、入力Ｉｉ＊からの電流に相当する電圧をＰ型トランジスタのゲートに設定し、電流出力動作時には、前記設定した電圧に従い、入力した電流と同じ（またはほとんど同じ電流）値の電流を出力することができる。
【００９９】
また、第２実施形態〜第８実施形態に使用されている電流源部についても同様の変更を行うことで、本実施形態に対応した電流を入力する電流源部を構成することが可能となる。
本実施形態の電流設定動作は、１フレームなどの一定期間内に、S*_1を全てON、S*_2からS*_5を全て OFFにして、電流ドライバIC_1内の６個の偶フレーム電流源ブロック内カレントコピア電流源−５Ｅから０Ｅに対し、同時に電流設定動作を行い、その後、S*_2を全てON、S*_1とS*_3からS*_nを全て OFFにして、電流ドライバIC_2内の偶フレーム電流源ブロックに対し、同時に電流設定動作を行い、その後、S*_3を全てON、S*_1、S*_2、S*_4からS*_nを全て OFFにして、電流ドライバIC_3内の偶フレーム電流源ブロックに対し、同時に電流設定動作を行い、このような上記動作を電流ドライバIC_nまで、順に行う。この時、奇フレーム電流源ブロックは、電流ドライバＩＣ内の駆動回路に基準電流を供給している。次フレームでは、各電流ドライバＩＣ内の奇フレーム電流源ブロックは電流設定動作を、偶フレーム電流源ブロックは基準電流を出力する。
【０１００】
本実施形態の電流設定動作は、電流源部に関しては、前記第１実施形態〜第８実施形態で行っている動作と同じである。このため、出力電流精度を落とすことなく、複数の電流ドライバＩＣに電流を設定することが可能である。
また、本実施形態は、前記第９実施形態〜第１１実施形態に比べ、各電流ドライバＩＣは、電流源部のみを備えている構成であるため、回路規模を小さくできる。
【０１０１】
＜第１３実施形態＞
第１３実施形態は、図３５に示すように、各電流ドライバＩＣ内に電流源部のみを残し、各ドライバＩＣの電流源部と、ＩＣ外部の基準電流Ｉｉｎを供給する配線とは、スイッチSA_1からSA_nを介して接続している。上記スイッチSA_1からSA_nは、各電流ドライバＩＣの内部に備えても良い。本実施形態の電流設定動作は、１フレームなどの一定期間内に、電流ドライバIC_1内の電流源に対し、電流設定動作を行い、その後、電流ドライバIC_2内の電流源に対し、電流設定動作を行い、その後、電流ドライバIC_3内の電流源に対し、電流設定動作を行い、同様にして、このような動作を電流ドライバIC_nまで順々に行う。ただし、本実施形態に適用された電流源部は、１種類の基準電流Ｉｉｎであるため、図３６に示した電流源部を使用している。
【０１０２】
図３６に示すように、本実施形態の各電流ドライバＩＣ内にある電流源部は、カレントミラー電流源２−０からカレントミラー電流源２−５の６つのブロック（以下、２−＊と表示することがある）と、入力電流用カレントコピアブロックとから構成されている。
【０１０３】
カレントミラー電流源２−＊（＊は前記同様に０から５のいずれか１つである。）は、制御信号S*_M1 により制御され、Ｐ型トランジスタのゲート−ドレイン間にあるスイッチS*_M1 と、制御信号S*_M2 により制御され、一端がＰ型トランジスタのドレインに、他の一端が入力電流用カレントコピアブロックと接続しているスイッチS*_M2 と、ソースが電源VDDI、ゲートが容量、ドレインがスイッチS*_M2 と接続しているバイアス用のＰ型トランジスタと、ソースが電源VDDI、ゲートが容量、ドレインが電流源部の出力Ｉｏ＊と接続し、前記バイアス用Ｐ型トランジスタと適当な電流特性の比を持つ出力用のＰ型トランジスタと、電源VDDIとＰ型トランジスタのゲートの間にある容量とで構成されている。ここで、バイアス用のＰ型トランジスタと出力用のＰ型トランジスタの電流特性の比ａ：ｂは、入力電流ＩｉｎがＩ５（ =32×I0）の場合、カレントミラー電流源２−０ではａ＝３２、ｂ＝１、電流源２−１ではａ＝１６、ｂ＝１、電流源２−２ではａ＝８、ｂ＝１、電流源２−３ではａ＝４、ｂ＝１、電流源２−４ではａ＝２、ｂ＝１、電流源２−５ではａ＝１、ｂ＝１となるように設定する。
【０１０４】
入力電流用カレントコピアブロックは、制御線 S_m（ｍは１からｎ）により制御され、一端が外部の入力基準電流配線Ｉｉｎと接続し、他の一端が容量の一端と接続しているスイッチ S_mと、前記スイッチ S_mと一端が接続し、他の一端が（接地）電源電圧線に接続している前記容量と、ドレインが外部の基準電流源Ｉｉｎと接続し、ゲートが前記容量の一端とスイッチの一端に接続し、ソースが電源電圧線に接続しているＮ型トランジスタにより構成される。
このような構成を採用する本実施形態の動作のタイミングチャートを図３７に示す。
【０１０５】
本実施形態では、前記の通り、１フレームなどの一定期間内に、制御信号SA_*、S_m に従って、各電流ドライバＩＣ内の入力用カレントコピアブロックは、順々に、IC外部からの入力基準電流Ｉｉｎを流すことによって、ゲート電圧をドレイン−ソース間に基準電流Ｉｉｎを流すような動作状態に設定される。その後、外部からの入力基準電流Ｉｉｎを流すような電圧に設定するまでの期間において、各電流源部内で、前記入力用カレントコピアにより、カレントミラー電流源２−０から２−５のバイアス用のＰ型トランジスタに電流Ｉｉｎが設定される。この電流設定時、本実施形態の場合、カレントミラー構成を備えているため、出力用のＰ型トランジスタが出力したまま、バイアス用のＰ型トランジスタに電流を設定することができる。よって、カレントミラー電流源を前記第１実施形態のように２組準備する必要がなく、構成が簡単となる。
【０１０６】
電流源部内の各カレントミラー電流源は、前記の通り、バイアス用のＰ型トランジスタと出力用のＰ型トランジスタの間に適切な電流能力の比を備えているため、各カレントミラー電流源のバイアス用トランジスタに電流Ｉｉｎを設定することで、目的の比１：２：４：８：１６：３２を持った基準電流Ｉ０からＩ５をＩｏ０からＩｏ５へ出力することができる。
本実施形態の電流源部は、結晶シリコンにより形成される電界効果トランジスタなど、隣接したカレントミラートランジスタ間での特性ばらつきが小さいトランジスタによって構成する。
【０１０７】
＜第１４実施形態＞
本実施形態の構成は、これまでに示した実施形態の構成を少し変更することで、電流ドライバ向け駆動回路として、表示デジタルデータに従ってアナログ電流を出力する回路に使用することができる。本第１４実施形態に使用される駆動回路を使用した構成を、図３８に示す。
【０１０８】
本実施形態は、前記第１実施形態の回路から、抵抗ストリングス部を変更したものである。本実施形態の抵抗ストリングス部には、ＳＷセレクト回路を追加している。入力される表示デジタルデータに従い、前記ＳＷセレクト回路がスイッチを動作させることで、抵抗ストリングス部は、ＶＣ０からＶＣ６３の６４レベル電圧から１つの電圧を選択し、出力する構成となっている。前記第１実施形態と同様に、出力された電圧（ＶＣ０からＶＣ６３）と出力設定抵抗Ｒｃにより、本駆動回路が出力する電流が決まり、その電流出力範囲は、最大電流Ｉ６３（=(VC63-VSin)/Rc ）から最小電流Ｉ０（=0=(VSin-VSin)/Rc ）である。
【０１０９】
本実施形態の動作は、抵抗ストリングス部のスイッチが入力表示デジタルデータによって選択されること以外は、前記第１実施形態と同じである。ただし、動作の基準となる期間が、前記第１実施形態では１フレームであったが、本実施形態では図３９に示すように、１水平期間となる。
【０１１０】
本実施形態では、出力をＩｏ０からＩｏ５の６つを有し、したがって、同時に６つの負荷を駆動できる。本出力数は、１水平期間で電流設定可能なカレントコピア電流源の数だけ増やすことができる。また、電流設定抵抗を精度よく作成することによって、精度を向上させ、さらに本実施形態を複数備えることで、出力数を増やすことができる。
本実施形態は、第１実施形態を基に構成しているが、同様に、第２実施形態から８の回路の抵抗ストリングス部を、上記したように変更することで構成することが可能である。
【０１１１】
また、本実施形態における抵抗ストリングス部内の抵抗Ｒ１からＲ６３の抵抗値は、同じ値でもよく、また図４０に示すような、出力電流が曲線になるようなある関数のある値をとることも可能である。従って、例えば、もし有機ＥＬ素子の電流−輝度特性が直線からずれるようなことがあっても、対応できるという利点を持つ。これは、表示装置のガンマ補正が可能ということを意味する。
【０１１２】
上記した出力数、電流源の数は、説明のために示したものであり、本発明では基本的には、特に制限されない。
【０１１３】
【発明の効果】
１．トランジスタの電流特性のばらつきがあっても、精度の高い複数の電流を出力できる電流源回路の構成と動作を提案した。
【０１１４】
２．電流源回路の複数の出力電流レベルの比を一定にしたまま、簡単に値を変更できる電流源回路の構成と動作を提案した。
【０１１５】
３．電源電圧レベルや電流負荷特性のばらつきがあっても、出力電流の値が変わりにくい電流源回路構成を提案した。
【０１１６】
４．前記１から３の特性を持つ電流源回路の構成、動作を応用し、複数の電流ドライバＩＣのための高精度電流源回路として使用する提案した。
【０１１７】
５．前記１から３の特性を持つ電流源回路の構成、動作を応用し、高精度かつガンマ補正可能電流ドライバＩＣ向け駆動回路を提案した。
【図面の簡単な説明】
【図１】有機ＥＬ表示装置の構成の例を示す図である。
【図２】画素回路の第１の例を示す図である。
【図３】画素回路例の第２の例を示す図である。
【図４】電流ドライバ向け駆動回路の第１の例を示す図である。
【図５】電流ドライバ向け駆動回路の第２の例を示す図である。
【図６】電流ドライバ向け駆動回路の第３の例を示す図である。
【図７】電流源回路の従来の例を示す図である（特許文献１の特開２０００−２９３２４５号公報の図３）。
【図８】基準電流と出力電流との関係を示すグラフである。
【図９】階調と電流ドライバ出力との関係を示すグラフである。
【図１０】本発明の第１実施形態の基準電流源回路の構成を示す図である。
【図１１】第１実施形態の動作を示すタイミングチャートである。
【図１２】第１実施形態で説明したＩ５電流の設定動作を示す回路図である。
【図１３】第２実施形態の基準電流源回路の構成を示す図である。
【図１４】第２実施形態の動作を示すタイミングチャートである。
【図１５】第２実施形態の電流設定動作期間の動作を説明した図であり、（ａ）は、オフセット電圧設定状態を示す図であり、（ｂ）は、オフセット電圧キャンセル動作状態を示す図である。
【図１６】第３実施形態の基準電流源回路の構成を示す図である。
【図１７】第３実施形態の動作を示すタイミングチャートである。
【図１８】第４実施形態の基準電流源回路の構成を示す図である。
【図１９】第４実施形態の電流設定動作期間の動作を説明した図であり、（ａ）は、オフセット電圧設定状態を示し、（ｂ）オフセット電圧キャンセル動作状態の動作を示す図である。
【図２０】第５実施形態の基準電流源回路の構成を示す図である。
【図２１】第５実施形態に採用したカスコード型カレントコピア電流源に関する図であり、（ａ）は、特性確認用シミュレーション回路を示す図であり、（ｂ）は、負荷電圧と電流の関係を示すグラフである。
【図２２】カレントコピア画素回路の例を示す図である。
【図２３】本発明のカスコード型カレントコピアを使用した画素回路を示す図である。
【図２４】第６実施形態の基準電流源回路の構成を示す図である。
【図２５】第６実施形態の動作を示すタイミングチャートである。
【図２６】第７実施形態の基準電流源回路の構成を示す図である。
【図２７】第８実施形態の基準電流源回路の構成を示す図である。
【図２８】複数の電流ドライバＩＣを使用する大型有機ＥＬ表示装置のブロック図である。
【図２９】第９実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３０】第１０実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３１】第１１実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３２】第１１実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３３】第１２実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を表した図である。
【図３４】第１２実施形態に示す電流源部の構成を示す図である。
【図３５】第１３実施形態の複数の電流ドライバＩＣと基準電流源回路の配置を示す図である。
【図３６】第１３実施形態の電流源部の構成を示す図である。
【図３７】第１３実施形態の動作を示すタイミングチャートである。
【図３８】第１４実施形態の電流ドライバ向け駆動回路の構成を示す図である。
【図３９】第１４実施形態の動作を示すタイミングチャートである。
【図４０】第１４実施形態の階調と電流との関係が非直線である例を示したグラフである。
Claims (6)
- 入力電圧を生成する抵抗ストリングス部と、
複数の第１電流源を有する第１電流源ブロックと、
複数の第２電流源を有する第２電流源ブロックと、
前記入力電圧を基準電流に変換する、変換部と、
出力部と、
を具備し、
前記抵抗ストリングス部は、
高い電圧ＶＣｉｎが印加される一端と、
低い電圧ＶＳｉｎ１が印加される他端と、
一端と他端との間に直列に設けられ、複数の電圧を生成する、複数の抵抗と、
前記複数の抵抗により生成される複数の電圧のいずれかを選択し、前記入力電圧として前記変換部に供給する、スイッチ群とを備え、
前記各第１電流源及び前記各第２電流源は、それぞれ、
一端で電源ＶＤＤＩに接続され、他端で前記出力部に接続された電流源内トランジスタと、
一端で前記電源ＶＤＤＩに接続され、他端で前記電流源内トランジスタのゲートに接続された、保持容量と、
前記変換部と前記保持容量の他端との間に設けられた第１スイッチと、
前記電流源内トランジスタの他端と前記出力部との間に設けられた第２スイッチとを備え、
前記変換部は、第１の期間中において、前記入力電圧に応じた基準電流が前記各第１電流源の前記電流源内トランジスタを流れるように、前記各第１電流源の保持容量の他端に電圧を印加し、第２の期間中において、前記入力電圧に応じた基準電流が前記各第２電流源の前記電流源内トランジスタを流れるように、前記第２電流源の保持容量の他端に電圧を印加し、
前記第１の期間と前記第２の期間とは交互であり、
前記各第１電流源に含まれる前記第１スイッチは、前記第１の期間中において、前記変換部から前記各第１電流源の保持容量の他端に時分割で電圧が印加されるように切り替えられ、
前記各第２電流源に含まれる前記第１スイッチは、前記第２の期間中において、前記変換部から前記各第２電流源の保持容量の他端に時分割で電圧が印加されるように切り替えられ、
前記各第１電流源に含まれる前記第２スイッチは、前記第１の期間中において前記電流源内トランジスタの他端が前記出力部から遮断され、前記第２の期間中において前記電流源内トランジスタの他端が前記出力部と接続されるように、切り替えられ、
前記各第２電流源に含まれる前記第２スイッチは、前記第１の期間中において前記電流源内トランジスタの他端が前記出力部と接続され、前記第２の期間中において前記電流源内トランジスタの他端が前記出力部から遮断されるように、切り替えられ、
前記変換部は、アンプと、電流設定抵抗と、前記電流源内トランジスタとにより構成され、
前記アンプの一方の入力には、前記入力電圧が印加され、
前記アンプの他方の入力は、前記電流設定抵抗の一端に接続され、
前記アンプの出力は、前記第１スイッチを介して前記保持容量の他端に接続され、
前記電流源内トランジスタの他端は、前記電流設定抵抗の一端に接続され、
前記電流設定抵抗の他端には、電圧ＶＳｉｎ２が印加され、
前記電圧ＶＳｉｎ２と前記電圧ＶＳｉｎ１とは独立に調整可能である
電流源回路。 - 請求項１項に記載の電流源回路において、前記変換部は、前記アンプのオフセットキャンセルを行なうオフセットキャンセルブロックを有しており、
前記オフセットキャンセルブロックは、
容量Ｃと、
スイッチＯＣ１と、
スイッチＯＣ２と、
スイッチＯＣ１Ｂとを備え、
前記容量Ｃの一端は、前記アンプの他方の入力に接続され、
前記スイッチＯＣ２は、前記アンプの他方の入力と前記電流設定抵抗の一端との間に設けられ、
前記スイッチＯＣ１は、前記アンプの一方の入力と前記容量Ｃの他端との間に設けられ、
前記スイッチＯＣ１Ｂは、前記容量Ｃの他端と前記電流設定抵抗の一端との間に設けられており、
オフセット電圧設定状態時において、前記スイッチＯＣ１および前記スイッチＯＣ２がオン状態に制御され、前記スイッチＯＣ１Ｂがオフ状態に制御され、
前記オフセット電圧設定状態時に続くオフセット電圧キャンセル時において、前記スイッチＯＣ１および前記スイッチＯＣ２がオフ状態に制御され、前記スイッチＯＣ１Ｂがオン状態に制御される
電流源回路。 - 請求項１または２に記載された電流源回路において、
前記各第１電流源及び前記各第２電流源は、それぞれ、更に、
前記電流源内トランジスタの一端と前記電源ＶＤＤＩとの間に挿入された、新たな電流源内トランジスタと、
一端で前記電源ＶＤＤＩに接続され、他端で前記新たな電流源内トランジスタのゲートに接続された、新たな保持容量と、
前記電流源内トランジスタと前記新たな電流源内トランジスタとの間の接続点と、前記新たな保持容量の他端との間に設けられた、第３スイッチとを備えている
電流源回路。 - 請求項１乃至３の何れかに記載された電流源回路であって、
前記抵抗ストリングスが、電流負荷駆動の程度を決めるデジタルデータに従って、前記複数の電圧の中から前記入力電圧を選択することにより、前記デジタルデータがアナログ電流に変換される
電流源回路。 - 請求項１に記載の電流源回路であって、
前記電流源トランジスタ、前記第１スイッチ、および前記第２スイッチのうちの少なくとも１つは、ＴＦＴにより構成されている
電流源回路。 - 入力電圧を生成する抵抗ストリングス部と、
複数の第１電流源を有する第１電流源ブロックと、
複数の第２電流源を有する第２電流源ブロックと、
入力電圧が供給される変換部と、
出力部と、
を具備し、
前記抵抗ストリングス部は、
高い電圧ＶＣｉｎが印加される一端と、
低い電圧ＶＳｉｎ１が印加される他端と、
一端と他端との間に直列に設けられ、複数の電圧を生成する、複数の抵抗と、
前記複数の抵抗により生成される複数の電圧のいずれかを選択し、前記入力電圧として前記変換部に供給する、スイッチ群とを備え、
前記複数の第１電流源の各々、及び前記複数の第２電流源の各々は、
一端で電源ＶＤＤＩに接続され、他端で前記出力部に接続された電流源内トランジスタと、
一端で前記電源ＶＤＤＩに接続され、他端で前記電流源内トランジスタのゲートに接続された、保持容量と、
前記変換部と前記保持容量の他端との間に設けられた第１スイッチと、
前記電流源内トランジスタの他端と前記出力部との間に設けられた第２スイッチとを備え、
前記変換部は、アンプと、電流設定抵抗と、前記電流源内トランジスタとにより構成され、
前記アンプの一方の入力には、前記入力電圧が印加され、
前記アンプの他方の入力は、前記電流設定抵抗の一端に接続され、
前記アンプの出力は、前記第１スイッチを介して前記保持容量の他端に接続され、
前記電流源内トランジスタの他端は、前記電流設定抵抗の一端に接続され、
前記電流設定抵抗の他端には、電圧ＶＳｉｎ２が印加され、
前記電圧ＶＳｉｎ２と前記電圧ＶＳｉｎ１とは独立に調整可能である
電流源回路における電流設定方法であって、
前記抵抗ストリングス部が、前記入力電圧を生成するステップと、
第１の期間中において、前記変換部が、前記入力電圧に応じた基準電流が前記各第１電流源の前記電流源内トランジスタを流れるように、前記各第１電流源の保持容量の他端に電圧を印加するステップと、
第２の期間中において、前記変換部が、前記入力電圧に応じた基準電流が前記各第２電流源の前記電流源内トランジスタを流れるように、前記第２電流源の保持容量の他端に電圧を印加するステップと、
前記各第１電流源の前記第２スイッチを、前記第１の期間中において前記電流源内トランジスタの他端が前記出力部から遮断され、前記第２の期間中において前記電流源内トランジスタの他端が前記出力部と接続されるように、切り替えるステップと、
前記各第２電流源の前記第２スイッチを、前記第１の期間中において前記電流源内トランジスタの他端が前記出力部と接続され、前記第２の期間中において前記電流源内トランジスタの他端が前記出力部から遮断されるように、切り替えるステップと、
を具備し、
前記各第１電流源の保持容量の他端に電圧を印加するステップは、前記変換部から前記各第１電流源の保持容量の他端に時分割で電圧が印加されるように、前記各第１電流源に含まれる前記第１スイッチを切り替えるステップを含み、
前記第２電流源の保持容量の他端に電圧を印加するステップは、前記変換部から前記各第２電流源の保持容量の他端に時分割で電圧が印加されるように、前記各第２電流源に含まれる前記第１スイッチを切り替えるステップを含み、
前記第１の期間と前記第２の期間とは交互である
電流設定方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003181901A JP4662698B2 (ja) | 2003-06-25 | 2003-06-25 | 電流源回路、並びに電流設定方法 |
| US10/874,270 US7427892B2 (en) | 2003-06-25 | 2004-06-24 | Current source circuit and method of outputting current |
| CNB2004100598596A CN100418124C (zh) | 2003-06-25 | 2004-06-25 | 电流源电路以及输出电流的方法 |
| US12/149,354 US7633335B2 (en) | 2003-06-25 | 2008-04-30 | Current source circuit and method of outputting current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003181901A JP4662698B2 (ja) | 2003-06-25 | 2003-06-25 | 電流源回路、並びに電流設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005017653A JP2005017653A (ja) | 2005-01-20 |
| JP4662698B2 true JP4662698B2 (ja) | 2011-03-30 |
Family
ID=33535236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003181901A Expired - Fee Related JP4662698B2 (ja) | 2003-06-25 | 2003-06-25 | 電流源回路、並びに電流設定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7427892B2 (ja) |
| JP (1) | JP4662698B2 (ja) |
| CN (1) | CN100418124C (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132874B2 (en) * | 2003-04-23 | 2006-11-07 | The Regents Of The University Of Michigan | Linearizing apparatus and method |
| JP4632655B2 (ja) * | 2003-11-07 | 2011-02-16 | 日本電気株式会社 | 発光表示装置 |
| US8294648B2 (en) * | 2004-10-08 | 2012-10-23 | Samsung Display Co., Ltd. | Gray-scale current generating circuit, display device using the same, and display panel and driving method thereof |
| JP4311340B2 (ja) * | 2004-11-10 | 2009-08-12 | ソニー株式会社 | 定電流駆動装置 |
| JP2006227151A (ja) * | 2005-02-16 | 2006-08-31 | Fuji Electric Holdings Co Ltd | 有機ｅｌ表示装置および有機ｅｌ表示装置のデータ線駆動回路 |
| JP5052060B2 (ja) * | 2006-07-26 | 2012-10-17 | パナソニック株式会社 | プラズマディスプレイ装置 |
| US7944280B2 (en) * | 2008-05-26 | 2011-05-17 | International Business Machines Corporation | Bandgap reference generator utilizing a current trimming circuit |
| US7893756B2 (en) * | 2008-11-14 | 2011-02-22 | Agilent Technologies, Inc. | Precision current source |
| JP2011053957A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 参照電流生成回路 |
| US8581634B2 (en) * | 2010-02-24 | 2013-11-12 | Texas Instruments Incorporated | Source follower input buffer |
| KR101045069B1 (ko) * | 2010-03-31 | 2011-06-29 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
| US8169255B2 (en) * | 2010-08-31 | 2012-05-01 | National Tsing Hua University | Offset cancellation current mirror and operating method thereof |
| US8384443B2 (en) * | 2011-01-27 | 2013-02-26 | Maxim Integrated Products, Inc. | Current mirror and current cancellation circuit |
| JP5930252B2 (ja) * | 2013-04-02 | 2016-06-08 | 株式会社村田製作所 | 擬似抵抗回路及び電荷検出回路 |
| CN103955254B (zh) * | 2014-03-18 | 2015-11-11 | 尚睿微电子（上海）有限公司 | 一种产生多个电流基准的电路 |
| KR102316476B1 (ko) * | 2015-06-16 | 2021-10-22 | 삼성디스플레이 주식회사 | 데이터 구동 장치 및 이를 포함하는 유기 발광 표시 장치 |
| CN105448270A (zh) * | 2016-01-19 | 2016-03-30 | 京东方科技集团股份有限公司 | 一种显示驱动系统和显示装置 |
| CN106952617B (zh) * | 2017-05-18 | 2019-01-25 | 京东方科技集团股份有限公司 | 像素驱动电路及方法、显示装置 |
| US11119524B1 (en) * | 2020-03-11 | 2021-09-14 | Cirrus Logic, Inc. | Glitch mitigation in selectable output current mirrors with degeneration resistors |
| CN111736650B (zh) * | 2020-07-07 | 2022-03-22 | 中国电子科技集团公司第二十四研究所 | 一种积分器电路 |
| CN114356018B (zh) * | 2021-12-31 | 2024-08-16 | 京微齐力(北京)科技有限公司 | 一种可以切换常规模式与低压模式的带隙基准源电路 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081920A (ja) * | 1998-09-07 | 2000-03-21 | Canon Inc | 電流出力回路 |
| JP2002140041A (ja) * | 2000-10-30 | 2002-05-17 | Alps Electric Co Ltd | 表示装置の駆動回路 |
| JP2002372958A (ja) * | 2001-04-10 | 2002-12-26 | Hitachi Ltd | 表示装置及び表示駆動装置 |
| JP2003066904A (ja) * | 2001-08-22 | 2003-03-05 | Asahi Kasei Microsystems Kk | ディスプレイパネル駆動回路 |
| WO2003027997A1 (fr) * | 2001-09-21 | 2003-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Ecran et procede de fonctionnement associe |
| JP2003140614A (ja) * | 2001-11-08 | 2003-05-16 | Nec Corp | データ線駆動回路 |
| JP2004029230A (ja) * | 2002-06-24 | 2004-01-29 | Mitsubishi Electric Corp | 電流供給回路およびそれを備えたエレクトロルミネッセンス表示装置 |
| JP2004109163A (ja) * | 2002-09-13 | 2004-04-08 | Sony Corp | 電流出力型駆動回路およびディスプレイデバイス |
| JP2004219955A (ja) * | 2003-01-17 | 2004-08-05 | Toshiba Matsushita Display Technology Co Ltd | 電流駆動装置、電流駆動方法 |
| JP2004246182A (ja) * | 2003-02-14 | 2004-09-02 | Mitsubishi Electric Corp | 表示装置およびそれにおける表示方法 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4146882A (en) * | 1976-08-24 | 1979-03-27 | Intel Corporation | Digital-to-analog converter employing two levels of decoding |
| EP0226721B1 (de) * | 1985-09-30 | 1992-11-25 | Siemens Aktiengesellschaft | Schaltbare bipolare Stromquelle |
| JPH0542488Y2 (ja) * | 1986-01-28 | 1993-10-26 | ||
| US4701694A (en) * | 1986-09-08 | 1987-10-20 | Tektronix, Inc. | Digitally selectable, multiple current source proportional to a reference current |
| JPH0810832B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | デイジタル―アナログ変換器 |
| JPH01277027A (ja) * | 1988-04-28 | 1989-11-07 | Toshiba Corp | デジタル・アナログ変換回路 |
| US4967140A (en) * | 1988-09-12 | 1990-10-30 | U.S. Philips Corporation | Current-source arrangement |
| US4958155A (en) * | 1989-01-31 | 1990-09-18 | Zdzislaw Gulczynski | Ultra fast digital-to-analog converter with independent bit current source calibration |
| US4947135A (en) * | 1989-07-28 | 1990-08-07 | Motorola, Inc. | Single-ended chopper stabilized operational amplifier |
| US5099192A (en) * | 1990-10-12 | 1992-03-24 | Hewlett-Packard Company | Light emitting diode array current power supply |
| JPH05327376A (ja) * | 1992-05-20 | 1993-12-10 | Fujitsu Ltd | ディジタル制御可変利得回路 |
| US5289112A (en) * | 1992-09-21 | 1994-02-22 | Hewlett-Packard Company | Light-emitting diode array current power supply including switched cascode transistors |
| US5396245A (en) * | 1993-01-21 | 1995-03-07 | Linear Technology Corporation | Digital to analog converter |
| JPH07121252A (ja) * | 1993-10-26 | 1995-05-12 | Rohm Co Ltd | 安定化電源回路内蔵ｉｃ |
| JP3062035B2 (ja) * | 1995-03-31 | 2000-07-10 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | Ｄ／ａコンバータ |
| JPH1173769A (ja) * | 1997-08-27 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| US5877717A (en) * | 1997-12-15 | 1999-03-02 | Industrial Technology Research Institute | D/A converter with a Gamma correction circuit |
| GB9812742D0 (en) * | 1998-06-12 | 1998-08-12 | Philips Electronics Nv | Active matrix electroluminescent display devices |
| JP2000148089A (ja) | 1998-11-10 | 2000-05-26 | Pioneer Electronic Corp | Ｅｌ素子駆動装置 |
| JP4073107B2 (ja) * | 1999-03-18 | 2008-04-09 | 三洋電機株式会社 | アクティブ型ｅｌ表示装置 |
| JP3500322B2 (ja) | 1999-04-09 | 2004-02-23 | シャープ株式会社 | 定電流駆動装置および定電流駆動半導体集積回路 |
| KR100327374B1 (ko) * | 2000-03-06 | 2002-03-06 | 구자홍 | 액티브 구동 회로 |
| JP4449189B2 (ja) * | 2000-07-21 | 2010-04-14 | 株式会社日立製作所 | 画像表示装置およびその駆動方法 |
| US6323631B1 (en) * | 2001-01-18 | 2001-11-27 | Sunplus Technology Co., Ltd. | Constant current driver with auto-clamped pre-charge function |
| JP2002215095A (ja) | 2001-01-22 | 2002-07-31 | Pioneer Electronic Corp | 発光ディスプレイの画素駆動回路 |
| JP3957150B2 (ja) * | 2001-02-08 | 2007-08-15 | セイコーインスツル株式会社 | Ｌｅｄ駆動回路 |
| JP2003043994A (ja) * | 2001-07-27 | 2003-02-14 | Canon Inc | アクティブマトリックス型ディスプレイ |
| JP3800050B2 (ja) * | 2001-08-09 | 2006-07-19 | 日本電気株式会社 | 表示装置の駆動回路 |
| US6542026B2 (en) * | 2001-08-15 | 2003-04-01 | Sun Microsystems, Inc. | Apparatus for on-chip reference voltage generator for receivers in high speed single-ended data link |
| JP5226920B2 (ja) | 2001-08-24 | 2013-07-03 | 旭化成エレクトロニクス株式会社 | ディスプレイパネル駆動回路 |
| JP2003122307A (ja) | 2001-10-16 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 電流駆動型表示パネルの駆動方法、駆動回路及び表示装置 |
| US7742064B2 (en) | 2001-10-30 | 2010-06-22 | Semiconductor Energy Laboratory Co., Ltd | Signal line driver circuit, light emitting device and driving method thereof |
| JP3998465B2 (ja) * | 2001-11-30 | 2007-10-24 | 富士通株式会社 | ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ |
| JP3887229B2 (ja) * | 2001-12-28 | 2007-02-28 | 沖電気工業株式会社 | 電流駆動型表示装置の駆動回路 |
| KR100674542B1 (ko) * | 2002-04-26 | 2007-01-26 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 전류 구동형 표시 장치의 구동용 반도체 회로군, 표시 장치 |
| US6819165B2 (en) * | 2002-05-30 | 2004-11-16 | Analog Devices, Inc. | Voltage regulator with dynamically boosted bias current |
| US7570244B2 (en) * | 2002-06-19 | 2009-08-04 | Mitsubishi Denki Kabuhsiki Kaisha | Display device |
| KR100742063B1 (ko) * | 2003-05-26 | 2007-07-23 | 가시오게산키 가부시키가이샤 | 전류생성공급회로 및 표시장치 |
-
2003
- 2003-06-25 JP JP2003181901A patent/JP4662698B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-24 US US10/874,270 patent/US7427892B2/en not_active Expired - Fee Related
- 2004-06-25 CN CNB2004100598596A patent/CN100418124C/zh not_active Expired - Fee Related
-
2008
- 2008-04-30 US US12/149,354 patent/US7633335B2/en not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081920A (ja) * | 1998-09-07 | 2000-03-21 | Canon Inc | 電流出力回路 |
| JP2002140041A (ja) * | 2000-10-30 | 2002-05-17 | Alps Electric Co Ltd | 表示装置の駆動回路 |
| JP2002372958A (ja) * | 2001-04-10 | 2002-12-26 | Hitachi Ltd | 表示装置及び表示駆動装置 |
| JP2003066904A (ja) * | 2001-08-22 | 2003-03-05 | Asahi Kasei Microsystems Kk | ディスプレイパネル駆動回路 |
| WO2003027997A1 (fr) * | 2001-09-21 | 2003-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Ecran et procede de fonctionnement associe |
| JP2003140614A (ja) * | 2001-11-08 | 2003-05-16 | Nec Corp | データ線駆動回路 |
| JP2004029230A (ja) * | 2002-06-24 | 2004-01-29 | Mitsubishi Electric Corp | 電流供給回路およびそれを備えたエレクトロルミネッセンス表示装置 |
| JP2004109163A (ja) * | 2002-09-13 | 2004-04-08 | Sony Corp | 電流出力型駆動回路およびディスプレイデバイス |
| JP2004219955A (ja) * | 2003-01-17 | 2004-08-05 | Toshiba Matsushita Display Technology Co Ltd | 電流駆動装置、電流駆動方法 |
| JP2004246182A (ja) * | 2003-02-14 | 2004-09-02 | Mitsubishi Electric Corp | 表示装置およびそれにおける表示方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080238384A1 (en) | 2008-10-02 |
| US7633335B2 (en) | 2009-12-15 |
| US7427892B2 (en) | 2008-09-23 |
| JP2005017653A (ja) | 2005-01-20 |
| CN100418124C (zh) | 2008-09-10 |
| US20040263241A1 (en) | 2004-12-30 |
| CN1577448A (zh) | 2005-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4662698B2 (ja) | 電流源回路、並びに電流設定方法 | |
| US7479937B2 (en) | Semiconductor device for driving current load device, and display device | |
| JP3661651B2 (ja) | 基準電圧発生回路、表示駆動回路及び表示装置 | |
| US8471633B2 (en) | Differential amplifier and data driver | |
| JP3991003B2 (ja) | 表示装置およびソース駆動回路 | |
| EP1282103B1 (en) | Circuit for supplying the pixel in a luminescent display device with a prescribed current | |
| US7532209B2 (en) | Display apparatus and driving method thereof | |
| US9424770B2 (en) | Error compensator and organic light emitting display device using the same | |
| US7342527B2 (en) | Digital-to-analog converting circuit, data driver and display device | |
| US20060214900A1 (en) | Digital-to-analog converting circuit and display device using same | |
| WO2014046029A1 (ja) | データ線駆動回路、それを備える表示装置、およびデータ線駆動方法 | |
| JP2006174180A (ja) | 差動増幅器及びそれを用いた表示装置のデータドライバ並びに差動増幅器の制御方法 | |
| US20060238242A1 (en) | Differential amplifier and data driver for display | |
| CN100578925C (zh) | 差动放大器 | |
| JP4201765B2 (ja) | 画像表示素子のデータ線駆動回路および画像表示装置 | |
| JP4487488B2 (ja) | 表示装置の駆動回路、携帯電話機及び携帯用電子機器 | |
| KR100655778B1 (ko) | 전류 피드백을 이용한 ａｍｏｌｅｄ 구동회로 | |
| JP2005221659A (ja) | 電流源回路及びこれを用いた表示装置 | |
| JP2007156503A (ja) | 表示装置およびソース駆動回路 | |
| CN1937021A (zh) | 显示设备的驱动电路和驱动方法 | |
| JP2005338131A (ja) | 駆動回路およびそれを備える表示装置 | |
| JP2006006056A (ja) | 電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101222 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110104 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |